JP2015082514A - Semiconductor module - Google Patents

Semiconductor module Download PDF

Info

Publication number
JP2015082514A
JP2015082514A JP2013218126A JP2013218126A JP2015082514A JP 2015082514 A JP2015082514 A JP 2015082514A JP 2013218126 A JP2013218126 A JP 2013218126A JP 2013218126 A JP2013218126 A JP 2013218126A JP 2015082514 A JP2015082514 A JP 2015082514A
Authority
JP
Japan
Prior art keywords
ground
semiconductor chip
semiconductor
substrate
gaas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013218126A
Other languages
Japanese (ja)
Inventor
新庄 真太郎
Shintaro Shinjo
真太郎 新庄
正和 廣部
Masakazu Hirobe
正和 廣部
勝也 嘉藤
Katsuya Kato
勝也 嘉藤
檜枝 護重
Morishige Hieda
護重 檜枝
諭志 美保
Satoshi Miho
諭志 美保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2013218126A priority Critical patent/JP2015082514A/en
Publication of JP2015082514A publication Critical patent/JP2015082514A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements

Landscapes

  • Wire Bonding (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a multi-chip semiconductor module having a compact size and excellent high-frequency characteristics.SOLUTION: A semiconductor module includes: a substrate; a first semiconductor chip having a first ground pattern and a second ground pattern; a second semiconductor chip having via holes; a first ground surface provided on the substrate and connected to the first ground pattern; a second ground surface provided on the substrate so as to be separated from the first ground surface and connected to the via holes; and connecting means for electrically connecting the second ground pattern and the via holes.

Description

本発明は、地上マイクロ波通信、移動体通信等に使用される複数の半導体チップを実装する半導体モジュールに関するものである。   The present invention relates to a semiconductor module on which a plurality of semiconductor chips used for terrestrial microwave communication, mobile communication, and the like are mounted.

地上マイクロ波通信、移動体通信で使用される半導体モジュールにおいては、1つのモジュール(パッケージ)の中に異なる機能を有する複数の回路を実装するシステムインパッケージが用いられることがある。特に、異なる機能を有する複数の回路が半導体チップとして実現される場合にはマルチチップパッケージとよばれる。高集積化と低コスト化が実現可能なSi(シリコン、珪素)回路の開発が進む近年では、Si半導体チップと例えばGaAs(砒化ガリウム、ガリウム砒素)半導体チップなど異なる半導体チップを同一パッケージ上に実装するマルチチップパッケージが用いられることがある。   In a semiconductor module used in terrestrial microwave communication and mobile communication, a system-in-package in which a plurality of circuits having different functions are mounted in one module (package) may be used. In particular, when a plurality of circuits having different functions are realized as a semiconductor chip, it is called a multichip package. In recent years, development of Si (silicon) circuits that can achieve high integration and low cost has progressed, and different semiconductor chips such as GaAs (gallium arsenide, gallium arsenide) semiconductor chips are mounted on the same package. Multi-chip packages may be used.

図5は例えば従来例として、非特許文献1に記載されている高出力増幅器モジュールのブロック図を簡易的に示したものである。VIA(ビア)ホール構造を有しないSi半導体チップと、VIAホール構造を有するGaAs半導体チップが同一モジュール上に実装された例である。ここで101はSi半導体チップ、102はGaAs半導体チップ、103は実装グランド面、104は信号線路、105はSi半導体基板上のグランドパッド、106はグランド接続ワイヤ、107はGaAs半導体基板上のVIAホール、108はGaAs半導体基板上のグランドパッド、109はグランド接続ワイヤ、110はSi半導体基板上の信号パッド、111は信号接続ワイヤ、112はGaAs半導体基板上の信号パッド、113は信号接続ワイヤである。   FIG. 5 is a simplified block diagram of a high-power amplifier module described in Non-Patent Document 1, for example, as a conventional example. This is an example in which a Si semiconductor chip not having a VIA (via) hole structure and a GaAs semiconductor chip having a VIA hole structure are mounted on the same module. Here, 101 is a Si semiconductor chip, 102 is a GaAs semiconductor chip, 103 is a mounting ground plane, 104 is a signal line, 105 is a ground pad on the Si semiconductor substrate, 106 is a ground connection wire, and 107 is a VIA hole on the GaAs semiconductor substrate. , 108 are ground pads on the GaAs semiconductor substrate, 109 is a ground connection wire, 110 is a signal pad on the Si semiconductor substrate, 111 is a signal connection wire, 112 is a signal pad on the GaAs semiconductor substrate, and 113 is a signal connection wire. .

VIAホール構造を有しないSi半導体チップ101のグランドは、Si半導体基板上のグランドパッド105からグランド接続ワイヤ106を介して実装グランド面103と接続する。VIAホール構造を有するGaAs半導体チップ102上に集積される回路のうち例えば増幅回路用トランジスタの高周波グランドなどはGaAs半導体基板上のVIAホール107を介して実装グランド面103と接続し、例えばバイアス回路の直流グランドなどはGaAs半導体基板上のグランドパッド108からグランド接続ワイヤ109を介して実装グランド面103と接続する。また、Si半導体チップ101とGaAs半導体チップ102の間の信号接続のためには、Si半導体基板上の信号パッド110からの信号接続ワイヤ111と、GaAs半導体基板上の信号パッド112からの信号接続ワイヤ113をそれぞれ信号線路104と接続させることによって実現する。本従来例ではGaAs半導体チップにはGaAs半導体特有の高効率高周波増幅器を構成し、Si半導体チップにはSi半導体特有の電源回路や制御回路が構成されている。   The ground of the Si semiconductor chip 101 not having the VIA hole structure is connected to the mounting ground surface 103 via the ground connection wire 106 from the ground pad 105 on the Si semiconductor substrate. Among the circuits integrated on the GaAs semiconductor chip 102 having the VIA hole structure, for example, the high frequency ground of the amplifier circuit transistor is connected to the mounting ground surface 103 via the VIA hole 107 on the GaAs semiconductor substrate. A direct current ground or the like is connected to the mounting ground surface 103 via a ground connection wire 109 from a ground pad 108 on a GaAs semiconductor substrate. For signal connection between the Si semiconductor chip 101 and the GaAs semiconductor chip 102, a signal connection wire 111 from the signal pad 110 on the Si semiconductor substrate and a signal connection wire from the signal pad 112 on the GaAs semiconductor substrate are used. This is realized by connecting 113 to the signal line 104. In this conventional example, a high-efficiency high-frequency amplifier peculiar to a GaAs semiconductor is formed on the GaAs semiconductor chip, and a power supply circuit and a control circuit peculiar to the Si semiconductor are formed on the Si semiconductor chip.

以上のように、異なる2つの半導体チップを同一モジュール上に実装することによって、1つの半導体チップでは実現困難な機能や性能を1つのモジュールで実現することができるというメリットを有する。さらに単一モジュール化することにより、複数個のモジュールを並列配置した場合と比べ、小形・低コスト化を実現することができる。   As described above, by mounting two different semiconductor chips on the same module, there is an advantage that functions and performances that are difficult to realize with one semiconductor chip can be realized with one module. Furthermore, by making it into a single module, it is possible to realize a reduction in size and cost compared to the case where a plurality of modules are arranged in parallel.

2007 IEEE Radio Frequency Integrated Circuit Symposiumで発表された、Hau, G、他、”A WCDMA HBT Power Amplifier Module with Integrated Si DC Power Management IC for Current Reduction under Backoff Operation”、pp. 75-78.(WCDMAは登録商標。)Presented at 2007 IEEE Radio Frequency Integrated Circuit Symposium, Hau, G, et al., “A WCDMA HBT Power Amplifier Module with Integrated Si DC Power Management IC for Current Reduction under Backoff Operation”, pp. 75-78. Trademark.)

しかしながら、例えばSi半導体チップ上に高周波回路を集積する場合、半導体基板上のグランドパッドと実装グランド面を接続するワイヤによるインダクタンス成分がVIAホールのインダクタンス成分に比べて大きいため、高周波特性を劣化させてしまうことがある。またワイヤを接続させるための広い実装グランド面が必要となるため、パッケージサイズが大きくなってしまうことがある。   However, for example, when a high-frequency circuit is integrated on a Si semiconductor chip, the inductance component due to the wire connecting the ground pad on the semiconductor substrate and the mounting ground plane is larger than the inductance component of the VIA hole. May end up. Further, since a wide mounting ground plane for connecting wires is required, the package size may be increased.

本発明は上記のような問題点を解決するためになされたもので、VIAホール構造を有しない半導体チップ上のグランドパッドとVIAホール構造を有する半導体基板上のVIAホールにつながるグランドパッドとを接続し、さらにVIAホール構造を有しない半導体基板の実装グランド面とVIAホール構造を有する半導体基板上の実装グランド面を分離することによって、小形で良好な高周波特性を有するマルチチップ半導体パッケージを提供することを目的とする。   The present invention has been made to solve the above problems, and connects a ground pad on a semiconductor chip not having a VIA hole structure and a ground pad connected to a VIA hole on a semiconductor substrate having a VIA hole structure. Further, by separating the mounting ground surface of the semiconductor substrate having no VIA hole structure from the mounting ground surface on the semiconductor substrate having the VIA hole structure, a small and multi-chip semiconductor package having good high-frequency characteristics is provided. With the goal.

この発明に係る半導体モジュールは、
基板と、
第1のグランドパターンおよび第2のグランドパターンを有する第1の半導体チップと、
ビアホールを有する第2の半導体チップと、
前記基板上に設けられ、前記第1のグランドパターンと接続される第1のグランド面と、
前記基板上に前記第1のグランド面とは分離して設けられ、前記ビアホールと接続される第2のグランド面と、
前記第2のグランドパターンと前記ビアホールを電気的に接続する接続手段と、
を備えたことを特徴とするものである。
The semiconductor module according to the present invention is
A substrate,
A first semiconductor chip having a first ground pattern and a second ground pattern;
A second semiconductor chip having a via hole;
A first ground plane provided on the substrate and connected to the first ground pattern;
A second ground surface provided on the substrate separately from the first ground surface and connected to the via hole;
Connection means for electrically connecting the second ground pattern and the via hole;
It is characterized by comprising.

この発明によれば、小形で良好な高周波特性を有するマルチチップの半導体モジュールを得られるという効果がある。   According to the present invention, there is an effect that a multi-chip semiconductor module having a small size and good high frequency characteristics can be obtained.

この発明の実施の形態1による半導体モジュールを示す構成図1 is a configuration diagram showing a semiconductor module according to Embodiment 1 of the present invention. この発明の実施の形態2による半導体モジュールを示す構成図Configuration diagram showing a semiconductor module according to a second embodiment of the present invention この発明の実施の形態3による半導体モジュールを示す構成図Configuration diagram showing a semiconductor module according to Embodiment 3 of the present invention この発明の実施の形態4による半導体モジュールを示す構成図Configuration diagram showing a semiconductor module according to Embodiment 4 of the present invention 従来の半導体モジュールを示す構成図Configuration diagram showing a conventional semiconductor module

実施の形態1.
図1は本発明の実施の形態1を示した半導体モジュールを示している。ビア(VIA)ホール構造を有しない例えばSi半導体チップと、ビアホール構造を有する例えばGaAs半導体チップが同一モジュール上に実装された例である。ここで1は第1の半導体チップであるSi半導体チップ、2は第2の半導体チップであるGaAs半導体チップ、3は第1のグランド面であるSi半導体チップの実装グランド面、4は第2のグランド面であるGaAs半導体チップの実装グランド面、5は信号線路、6は第1のグランドパターンであるSi半導体基板上のグランドパッド、7はグランド接続ワイヤ、8は第2のグランドパターンであるSi半導体基板上のグランドパッド、9は接続手段でありパッド間を接続するワイヤ、10はGaAs半導体基板上のグランドパッド、11はGaAs半導体基板上のビアホール、12はGaAs半導体基板上のグランドパッド、13はグランド接続ワイヤ、14はSi半導体基板上の信号パッド、15は信号接続ワイヤ、16は信号接続ワイヤ、17はGaAs半導体基板上の信号パッド、20は基板である。
Embodiment 1 FIG.
FIG. 1 shows a semiconductor module showing Embodiment 1 of the present invention. For example, an Si semiconductor chip having no via (VIA) hole structure and an GaAs semiconductor chip having a via hole structure are mounted on the same module. Here, 1 is a Si semiconductor chip that is a first semiconductor chip, 2 is a GaAs semiconductor chip that is a second semiconductor chip, 3 is a mounting ground surface of the Si semiconductor chip that is a first ground surface, and 4 is a second ground surface. Mounting ground plane of the GaAs semiconductor chip, which is the ground plane, 5 is a signal line, 6 is a ground pad on the Si semiconductor substrate which is the first ground pattern, 7 is a ground connection wire, and 8 is Si which is the second ground pattern. A ground pad on the semiconductor substrate, 9 is a connecting means and a wire for connecting the pads, 10 is a ground pad on the GaAs semiconductor substrate, 11 is a via hole on the GaAs semiconductor substrate, 12 is a ground pad on the GaAs semiconductor substrate, 13 Is a ground connection wire, 14 is a signal pad on the Si semiconductor substrate, 15 is a signal connection wire, and 16 is a signal connection. Ear, 17 signal pads on GaAs semiconductor substrate, 20 is a substrate.

Si半導体チップ1とGaAs半導体チップ2は基板20の上に実装されている。Si半導体チップ1には、複数の高周波回路が集積されており、本発明の実施の形態1ではその一例として高周波多段増幅回路が集積されているとする。なおGaAs半導体チップ2に集積される回路に特段の条件はなく、どのような回路が配置されていても良い。   The Si semiconductor chip 1 and the GaAs semiconductor chip 2 are mounted on the substrate 20. A plurality of high-frequency circuits are integrated on the Si semiconductor chip 1, and a high-frequency multistage amplifier circuit is integrated as an example in the first embodiment of the present invention. There are no special conditions for the circuit integrated on the GaAs semiconductor chip 2, and any circuit may be arranged.

図1についてさらに詳しく説明する。
高周波多段増幅回路が集積されているSi半導体チップ1上のドライバ段増幅器の高周波グランドやバイアス回路などの直流グランドは、Si半導体基板上のグランドパッド6からグランド接続ワイヤ7を介して、基板20の上に設けられた実装グランド面3と接続する。またSi半導体チップ1上の高出力段増幅器の高周波グランドは、Si半導体基板1上のグランドパッド8からパッド間接続手段であるワイヤ9を介して、GaAs半導体基板2上のグランドパッド10と接続し、その後グランドパッド10とつながるGaAs半導体基板2上のビアホール11を介して、基板20の上に設けられた実装グランド面4と接続する。ここで、実装グランド面4は実装グランド面3とは、基板20上において分離して設けられている。一方、GaAs半導体チップ2上の回路のグランドの一部はGaAs半導体基板2上のグランドパッド12からグランド接続ワイヤ13を介して、基板20の上に設けられた実装グランド面4と接続する。また、Si半導体チップ1とGaAs半導体チップ2の間の信号接続のためには、Si半導体基板1上の信号パッド14からの信号接続ワイヤ15と、GaAs半導体基板2上の信号パッド17からの信号接続ワイヤ16をそれぞれ信号線路5と接続させることによって実現する。
1 will be described in more detail.
A DC ground such as a high-frequency ground or a bias circuit of a driver stage amplifier on the Si semiconductor chip 1 on which the high-frequency multistage amplifier circuit is integrated is supplied from the ground pad 6 on the Si semiconductor substrate via the ground connection wire 7. It connects with the mounting ground plane 3 provided above. Further, the high-frequency ground of the high-power stage amplifier on the Si semiconductor chip 1 is connected to the ground pad 10 on the GaAs semiconductor substrate 2 from the ground pad 8 on the Si semiconductor substrate 1 via the wire 9 which is a pad connecting means. Thereafter, the mounting ground plane 4 provided on the substrate 20 is connected via the via hole 11 on the GaAs semiconductor substrate 2 connected to the ground pad 10. Here, the mounting ground surface 4 is provided separately from the mounting ground surface 3 on the substrate 20. On the other hand, a part of the circuit ground on the GaAs semiconductor chip 2 is connected from the ground pad 12 on the GaAs semiconductor substrate 2 to the mounting ground surface 4 provided on the substrate 20 via the ground connection wire 13. For signal connection between the Si semiconductor chip 1 and the GaAs semiconductor chip 2, the signal connection wire 15 from the signal pad 14 on the Si semiconductor substrate 1 and the signal from the signal pad 17 on the GaAs semiconductor substrate 2 are used. This is realized by connecting the connection wires 16 to the signal lines 5 respectively.

図1に示した通り、Si半導体チップ1上の回路の一部のグランド8(図1では高出力段増幅器のグランド)をGaAs半導体チップ2上のグランドパッド10およびビアホール11を介して、Si半導体チップの実装グランド3とは異なる実装グランド4と接続することによって、Si半導体チップの実装グランド3の面積を低減し、半導体モジュールの小形化を可能にする。   As shown in FIG. 1, a part of the ground 8 of the circuit on the Si semiconductor chip 1 (in FIG. 1, the ground of the high output stage amplifier) is passed through the ground pad 10 and the via hole 11 on the GaAs semiconductor chip 2 and the Si semiconductor. By connecting to a mounting ground 4 different from the chip mounting ground 3, the area of the Si semiconductor chip mounting ground 3 can be reduced, and the semiconductor module can be miniaturized.

また図1に示した通り、Si半導体チップ1上の高出力段増幅器のグランドをGaAs半導体チップ2上のグランドパッド10およびビアホール11を介して実装グランド4と接続することによって、図中横方向の長さだけでなく縦方向の長さを短縮することが可能となり、その結果、高出力増幅段のグランド端子とグランド間のインダクタンス成分を低減し、増幅器の利得などの高周波特性を改善することができる。   Further, as shown in FIG. 1, by connecting the ground of the high output stage amplifier on the Si semiconductor chip 1 to the mounting ground 4 via the ground pad 10 and the via hole 11 on the GaAs semiconductor chip 2, Not only the length but also the length in the vertical direction can be shortened. As a result, the inductance component between the ground terminal and the ground of the high-power amplifier stage can be reduced, and the high frequency characteristics such as the gain of the amplifier can be improved. it can.

また図1に示した通り、Si半導体チップ1上の高出力段増幅器のグランドを実装グランド4と接続し、Si半導体チップ1上のその他の回路のグランドを高出力段増幅器とは異なる実装グランド3と接続することによって、実装グランド面を介し高出力増幅段とドライバ増幅段の間で形成されるループを基板20上で切断することができ、アイソレーションを高め安定性を改善することができる。   Further, as shown in FIG. 1, the ground of the high output stage amplifier on the Si semiconductor chip 1 is connected to the mounting ground 4, and the grounds of other circuits on the Si semiconductor chip 1 are mounted on the mounting ground 3 different from the high output stage amplifier. , The loop formed between the high output amplification stage and the driver amplification stage can be cut on the substrate 20 via the mounting ground plane, and the isolation can be increased and the stability can be improved.

なお本発明の実施の形態1で示した図1は1つの構成例であり、半導体チップ上のパッドの数、配置はこれに限らない。またSi半導体チップ1に複数の高周波回路を内蔵しており、その回路の一部のグランドを実装グランド3とは異なる実装グランド4に分離させることにより、回路の種類によらず同様の効果を得られる。   1 shown in the first embodiment of the present invention is one configuration example, and the number and arrangement of pads on the semiconductor chip are not limited to this. Further, a plurality of high-frequency circuits are built in the Si semiconductor chip 1, and a part of the ground of the circuit is separated into a mounting ground 4 different from the mounting ground 3, thereby obtaining the same effect regardless of the type of circuit. It is done.

また本発明の実施の形態1で示した図は、ビアホール構造を有しない半導体チップとしてSi半導体チップ、ビアホール構造を有する半導体チップとしてGaAs半導体チップの例をそれぞれ示したが、これには限らない。例えばビアホール構造を有する半導体チップとしてGaN(窒化ガリウム)などの半導体チップを用いても同様の効果を有する。   Moreover, although the figure shown in Embodiment 1 of this invention showed the example of the Si semiconductor chip as a semiconductor chip which does not have a via-hole structure, and the GaAs semiconductor chip as a semiconductor chip which has a via-hole structure, respectively, it is not restricted to this. For example, even if a semiconductor chip such as GaN (gallium nitride) is used as the semiconductor chip having a via hole structure, the same effect is obtained.

実施の形態2.
図2は本発明の実施の形態2を示した半導体モジュールを示している。第1の半導体チップであるビアホール構造を有しない例えばSi半導体チップ1と、ビアホール構造を有する例えばGaAs半導体チップ2つが同一モジュール上に実装された例である。ここで2および21は第2の半導体チップであるGaAs半導体チップ、4および22は第2のグランド面であるGaAs半導体チップの実装グランド面であり、その他は図1と同様である。図では基板20は省略しているが、図1と同様に実装グランド面3、4、22は、基板20上にそれぞれ分離して設けられている。Si半導体チップ1には、複数の高周波回路が集積されており、本発明の実施の形態2ではその一例として高周波多段増幅回路が集積されているとする。なおGaAs半導体チップ2、21に集積される回路に特段の条件はない。
Embodiment 2. FIG.
FIG. 2 shows a semiconductor module showing Embodiment 2 of the present invention. This is an example in which, for example, a Si semiconductor chip 1 that does not have a via hole structure, which is a first semiconductor chip, and two GaAs semiconductor chips that have a via hole structure are mounted on the same module. Here, 2 and 21 are GaAs semiconductor chips that are second semiconductor chips, 4 and 22 are mounting ground surfaces of the GaAs semiconductor chip that are second ground surfaces, and the others are the same as in FIG. Although the substrate 20 is omitted in the figure, the mounting ground planes 3, 4, and 22 are separately provided on the substrate 20 as in FIG. 1. A plurality of high-frequency circuits are integrated on the Si semiconductor chip 1, and a high-frequency multistage amplifier circuit is integrated as an example in the second embodiment of the present invention. There are no special conditions for the circuits integrated on the GaAs semiconductor chips 2 and 21.

図2についてさらに詳しく説明する。高周波多段増幅回路が集積されているSi半導体チップ1上の高周波グランドの一部は、Si半導体基板1上のグランドパッド8からパッド間接続手段であるワイヤ9を介して、GaAs半導体基板2上のグランドパッド10と接続し、その後グランドパッド10とつながるGaAs半導体基板2上のビアホール11を介して実装グランド面4と接続する。同様に、Si半導体チップ1上の高周波グランドの一部もまたGaAs半導体基板21上のビアホール11を介して実装グランド面22と接続する。つまり、Si半導体チップ1上のグランドは異なるGaAs基板2、21上のビアホール11を介してそれぞれ異なる実装グランド面4、22と接続することになる。   FIG. 2 will be described in more detail. A part of the high-frequency ground on the Si semiconductor chip 1 on which the high-frequency multistage amplifier circuit is integrated is formed on the GaAs semiconductor substrate 2 from the ground pad 8 on the Si semiconductor substrate 1 through the wire 9 which is a pad connecting means. It is connected to the ground pad 10 and then connected to the mounting ground surface 4 via the via hole 11 on the GaAs semiconductor substrate 2 connected to the ground pad 10. Similarly, a part of the high-frequency ground on the Si semiconductor chip 1 is also connected to the mounting ground surface 22 via the via hole 11 on the GaAs semiconductor substrate 21. That is, the ground on the Si semiconductor chip 1 is connected to the different mounting ground surfaces 4 and 22 via the via holes 11 on the different GaAs substrates 2 and 21.

Si半導体チップ1上には、例えば異なる周波数帯域に対応した複数の回路や、増幅器以外にも発振器などの種々の回路を配置することができ、必要に応じてこれらの回路のグランドを、異なるGaAs基板2、21のいずれにも選択的に接続することができる。   On the Si semiconductor chip 1, for example, a plurality of circuits corresponding to different frequency bands, and various circuits such as an oscillator in addition to an amplifier can be arranged. If necessary, the ground of these circuits is set to a different GaAs. It can be selectively connected to either of the substrates 2 and 21.

このとき図2に示すようにSi半導体チップ1と複数のGaAs半導体チップ2、21から構成される半導体モジュールにおいて、Si半導体チップ1上のグランドを異なるGaAs基板2、21上のビアホール11を介して異なる実装グランド面4、22と接続することによって、発明の実施の形態1に示した効果に加え、GaAs半導体チップ2、21間の高アイソレーション化、およびSi半導体チップ1上に設けたそれぞれの回路の高アイソレーション化をはかることも可能である。   At this time, as shown in FIG. 2, in the semiconductor module composed of the Si semiconductor chip 1 and the plurality of GaAs semiconductor chips 2 and 21, the ground on the Si semiconductor chip 1 is connected via the via holes 11 on the different GaAs substrates 2 and 21. By connecting to different mounting ground planes 4 and 22, in addition to the effects shown in the first embodiment of the present invention, high isolation between the GaAs semiconductor chips 2 and 21 and the respective provided on the Si semiconductor chip 1 are achieved. It is also possible to achieve high isolation of the circuit.

なお本発明の実施の形態2で示した図2は1つの構成例であり、半導体チップ上のパッドの数、配置はこれに限らない。またGaAs半導体チップは複数個実装されていれば、同様の効果を有する。またGaAs半導体チップの実装グランド面は分離されていればより高アイソレーション化が得られるが、少なくともSi半導体チップ1の実装グランド面と分離されていればこれに限らない。   2 shown in the second embodiment of the present invention is one configuration example, and the number and arrangement of pads on the semiconductor chip are not limited to this. If a plurality of GaAs semiconductor chips are mounted, the same effect is obtained. Further, if the mounting ground surface of the GaAs semiconductor chip is separated, higher isolation can be obtained. However, it is not limited to this as long as it is separated from at least the mounting ground surface of the Si semiconductor chip 1.

また本発明の実施の形態2で示した図2はビアホール構造を有しない半導体チップとしてSi半導体チップ、ビアホール構造を有する半導体チップとしてGaAs半導体チップの例をそれぞれ示したが、これに限らない。例えばビアホール構造を有する半導体チップとしてGaNなどの半導体チップを用いても、GaAsとGaNが混載していても同様の効果を有する。   FIG. 2 shown in the second embodiment of the present invention shows an example of a Si semiconductor chip as a semiconductor chip having no via hole structure and an example of a GaAs semiconductor chip as a semiconductor chip having a via hole structure. For example, even if a semiconductor chip such as GaN is used as a semiconductor chip having a via hole structure, the same effect can be obtained regardless of whether GaAs and GaN are mixedly mounted.

実施の形態3.
図3は本発明の実施の形態3を示した半導体モジュールを示している。ビアホール構造を有しない例えばSi半導体チップと、ビアホール構造を有する例えばGaAs半導体チップからなる半導体モジュールの例である。ここで1は第1の半導体チップであるSi半導体チップ、2は第2の半導体チップであるGaAs半導体チップ、4は図示せぬ基板20上に設けられた第2のグランド面であるGaAs半導体チップの実装グランド面、6は第1のグランドパターンであるSi半導体基板上のグランドパッド、7はグランド接続ワイヤ、8は第2のグランドパターンであるSi半導体基板上のグランドパッド、31は図示せぬ基板20上に設けられた第1のグランド面であるグランド面である。Si半導体チップ1には、複数の高周波回路が集積されており、本発明の実施の形態3ではその一例として高周波多段増幅回路が集積されているとする。なおGaAs半導体チップに集積される回路に特段の条件はない。
Embodiment 3 FIG.
FIG. 3 shows a semiconductor module showing the third embodiment of the present invention. This is an example of a semiconductor module including, for example, a Si semiconductor chip having no via hole structure and a GaAs semiconductor chip having a via hole structure. Here, 1 is a Si semiconductor chip which is a first semiconductor chip, 2 is a GaAs semiconductor chip which is a second semiconductor chip, and 4 is a GaAs semiconductor chip which is a second ground plane provided on a substrate 20 (not shown). 6 is a ground pad on the Si semiconductor substrate which is the first ground pattern, 7 is a ground connection wire, 8 is a ground pad on the Si semiconductor substrate which is the second ground pattern, and 31 is not shown. This is a ground surface that is a first ground surface provided on the substrate 20. A plurality of high-frequency circuits are integrated on the Si semiconductor chip 1, and a high-frequency multistage amplifier circuit is integrated as an example in the third embodiment of the present invention. There are no special conditions for the circuit integrated on the GaAs semiconductor chip.

図3についてさらに詳しく説明する。高周波多段増幅回路が集積されているSi半導体チップ1上のドライバ段増幅器の高周波グランドやバイアス回路などの直流グランドは、Si半導体基板上のグランドパッド6からグランド接続ワイヤ7を介して図示せぬ基板20上に設けられたグランド面31と接続する。高周波多段増幅回路が集積されているSi半導体チップ1上の高周波グランドは、Si半導体基板1上のグランドパッド8とGaAs半導体基板2上のグランドパッド10(図示せず)とをフリップ実装で接続し、その後グランドパッド10とつながるGaAs半導体基板2上のビアホール11(図示せず)を介して基板20(図示せず)上に設けられた実装グランド面4と接続する。   FIG. 3 will be described in more detail. A DC ground such as a high-frequency ground or a bias circuit of a driver stage amplifier on the Si semiconductor chip 1 on which the high-frequency multistage amplifier circuit is integrated is a substrate (not shown) from a ground pad 6 on the Si semiconductor substrate via a ground connection wire 7. 20 is connected to a ground plane 31 provided on the substrate 20. The high-frequency ground on the Si semiconductor chip 1 on which the high-frequency multistage amplifier circuit is integrated is obtained by connecting the ground pad 8 on the Si semiconductor substrate 1 and the ground pad 10 (not shown) on the GaAs semiconductor substrate 2 by flip mounting. After that, the mounting ground surface 4 provided on the substrate 20 (not shown) is connected through the via hole 11 (not shown) on the GaAs semiconductor substrate 2 connected to the ground pad 10.

フリップ実装では、金属等によるバンプ(図3ではSi半導体チップ1の図面上の裏面になるため図示せず)を用いることにより、GaAs半導体基板2上にSi半導体チップ1を直接実装できる。   In flip mounting, the Si semiconductor chip 1 can be directly mounted on the GaAs semiconductor substrate 2 by using bumps made of metal or the like (not shown in FIG. 3 because it is the back surface of the Si semiconductor chip 1 in the drawing).

図3に示すようにSi半導体チップ1とGaAs半導体チップ2から構成される半導体モジュールにおいて、Si半導体チップ1上のグランド8をフリップ実装によりGaAs基板2上のビアホール11とつながるグランドパッド10と接続の上、実装グランド面4と接続することによって、Si半導体チップ1の実装グランド面の面積を削減することができ、半導体モジュールの大幅な小形化を可能にする。   As shown in FIG. 3, in the semiconductor module composed of the Si semiconductor chip 1 and the GaAs semiconductor chip 2, the ground 8 on the Si semiconductor chip 1 is connected to the ground pad 10 connected to the via hole 11 on the GaAs substrate 2 by flip mounting. In addition, by connecting to the mounting ground plane 4, the area of the mounting ground plane of the Si semiconductor chip 1 can be reduced, and the semiconductor module can be significantly reduced in size.

また図3に示した通り、Si半導体チップ1上のグランド8をフリップ実装によりGaAs基板2上のビアホール11とつながるグランドパッド10と接続の上、実装グランド面4と接続することによって、高出力増幅段のグランド端子とグランド間のインダクタンス成分を大幅に低減し、増幅器の利得などの高周波特性を改善することができる。   Also, as shown in FIG. 3, the ground 8 on the Si semiconductor chip 1 is connected to the ground pad 10 connected to the via hole 11 on the GaAs substrate 2 by flip mounting, and then connected to the mounting ground surface 4 to thereby achieve high output amplification. The inductance component between the ground terminal of the stage and the ground can be greatly reduced, and high frequency characteristics such as the gain of the amplifier can be improved.

また図3に示した発明の実施の形態3においては、発明の実施の形態1と同様の効果も有する。   In addition, the third embodiment of the invention shown in FIG. 3 has the same effect as the first embodiment of the invention.

なお本発明の実施の形態3で示した図は1つの構成例であり、半導体チップ上のパッドの数、配置はこれに限らない。またSi半導体チップに複数の高周波回路を内蔵し、その回路の一部のグランドを分離させることにより、回路の種類によらず高アイソレーション化を図れる等の同様の効果を有する。   The figure shown in the third embodiment of the present invention is one configuration example, and the number and arrangement of pads on the semiconductor chip are not limited to this. In addition, by incorporating a plurality of high-frequency circuits in the Si semiconductor chip and separating a part of the ground of the circuit, the same effect can be achieved such as high isolation regardless of the type of circuit.

また本発明の実施の形態3で示した図は、ビアホール構造を有しない半導体チップとしてSi半導体チップ、ビアホール構造を有する半導体チップとしてGaAs半導体チップの例をそれぞれ示したが、これに限らない。例えばビアホール構造を有する半導体チップとしてGaNなどの半導体チップを用いても同様の効果を有する。   Moreover, although the figure shown in Embodiment 3 of this invention showed the example of Si semiconductor chip as a semiconductor chip which does not have a via-hole structure, and the GaAs semiconductor chip as a semiconductor chip which has a via-hole structure, respectively, it is not restricted to this. For example, even if a semiconductor chip such as GaN is used as the semiconductor chip having a via hole structure, the same effect is obtained.

実施の形態4.
図4は本発明の実施形態4を示した半導体モジュールを示している。ビアホール構造を有しない例えばSi半導体チップと、ビアホール構造を有する例えばGaAs半導体チップが同一モジュール上に実装された例であり、図1と同様の素子から構成されるとする。但し、Si半導体チップには、デジタル回路32とアナログ回路33が混載しているものとする。GaAs半導体チップに集積される回路に特段の条件はない。
Embodiment 4 FIG.
FIG. 4 shows a semiconductor module showing Embodiment 4 of the present invention. For example, an Si semiconductor chip having no via hole structure and an GaAs semiconductor chip having a via hole structure, for example, are mounted on the same module, and are composed of the same elements as in FIG. However, it is assumed that the digital circuit 32 and the analog circuit 33 are mixedly mounted on the Si semiconductor chip. There are no special requirements for circuits integrated on GaAs semiconductor chips.

図4についてさらに詳しく説明する。デジタル回路とアナログ回路が混載しているSi半導体チップ1上の少なくともデジタル回路のグランドは、第1のグランドパターンであるSi半導体基板1上のグランドパッド6からグランド接続ワイヤ7を介して実装グランド面3と接続する。またその他のアナログ回路のグランドは、第2のグランドパターンであるSi半導体基板1上のグランドパッド8からパッド間接続手段であるワイヤ9を介して、GaAs半導体基板2上のグランドパッド10と接続し、その後グランドパッド10とつながるGaAs半導体基板2上のビアホール11を介して実装グランド面4と接続する。その他の構成は図1と同様である。   FIG. 4 will be described in more detail. The ground of at least the digital circuit on the Si semiconductor chip 1 on which the digital circuit and the analog circuit are mixedly mounted is connected to the ground plane from the ground pad 6 on the Si semiconductor substrate 1 which is the first ground pattern via the ground connection wire 7. 3 is connected. The ground of other analog circuits is connected to the ground pad 10 on the GaAs semiconductor substrate 2 from the ground pad 8 on the Si semiconductor substrate 1 which is the second ground pattern via the wire 9 which is a pad-to-pad connecting means. Thereafter, the mounting ground plane 4 is connected via the via hole 11 on the GaAs semiconductor substrate 2 connected to the ground pad 10. Other configurations are the same as those in FIG.

図4に示した通り、Si半導体チップ1上の回路の一部のグランドをGaAs半導体チップ2上のグランドパッド10およびビアホール11を介して、Si半導体チップ1の実装グランド3とは異なる実装グランド4と接続することによって、Si半導体チップ1の実装グランド3の面積を低減し、半導体モジュールの小形化を可能にする。   As shown in FIG. 4, a part of the ground of the circuit on the Si semiconductor chip 1 is connected to the mounting ground 4 different from the mounting ground 3 of the Si semiconductor chip 1 through the ground pad 10 and the via hole 11 on the GaAs semiconductor chip 2. To reduce the area of the mounting ground 3 of the Si semiconductor chip 1 and enable the miniaturization of the semiconductor module.

また図4に示した通り、Si半導体チップ1上のアナログ回路のグランドをGaAs半導体チップ2上のグランドパッド10およびビアホール11を介して実装グランド4と接続することによって、グランド端子とグランド間のインダクタンス成分を低減し、利得特性などの高周波特性を改善することができる。   Further, as shown in FIG. 4, by connecting the ground of the analog circuit on the Si semiconductor chip 1 to the mounting ground 4 via the ground pad 10 and the via hole 11 on the GaAs semiconductor chip 2, the inductance between the ground terminal and the ground. The components can be reduced and high frequency characteristics such as gain characteristics can be improved.

また図4に示した通り、Si半導体チップ1上の少なくともデジタル回路のグランドを実装グランド3と接続し、Si半導体チップ1上のその他の回路のグランドを実装グランド4と接続することによって、デジタル回路とアナログ回路の間のアイソレーションを高めることができ、デジタル回路から不要な信号をアナログ回路へ供給することなく、アナログ回路を安定に動作させることができる。   Also, as shown in FIG. 4, at least the digital circuit ground on the Si semiconductor chip 1 is connected to the mounting ground 3, and the grounds of other circuits on the Si semiconductor chip 1 are connected to the mounting ground 4. The analog circuit can be stably operated without supplying unnecessary signals from the digital circuit to the analog circuit.

なお本発明の実施の形態4で示した図4は1つの構成例であり、半導体チップ上のパッドの数、配置はこれに限らず同様の効果を有する。   Note that FIG. 4 shown in the fourth embodiment of the present invention is one configuration example, and the number and arrangement of pads on the semiconductor chip are not limited to this and have the same effect.

また本発明の実施の形態4で示した図4はビアホール構造を有しない半導体チップとしてSi半導体チップ、ビアホール構造を有する半導体チップとしてGaAs半導体チップの例をそれぞれ示したが、これに限らない。例えばビアホール構造を有する半導体チップとしてGaNなどの半導体チップを用いても同様の効果を有する。   FIG. 4 shown in the fourth embodiment of the present invention shows an example of a Si semiconductor chip as a semiconductor chip having no via hole structure and an example of a GaAs semiconductor chip as a semiconductor chip having a via hole structure. For example, even if a semiconductor chip such as GaN is used as the semiconductor chip having a via hole structure, the same effect is obtained.

また本発明の実施の形態4で示した図4は1つのGaAs半導体チップの例を示したが、本発明の実施の形態2と同様にビアホールを有する半導体チップが複数個実装されていれば、本発明の実施の形態2と同様の効果も有する。その場合、ビアホールを有する半導体チップはGaNなどの半導体チップを用いても、GaAsとGaNが混載していてもよい。   FIG. 4 shown in the fourth embodiment of the present invention shows an example of one GaAs semiconductor chip. However, as in the second embodiment of the present invention, if a plurality of semiconductor chips having via holes are mounted, It also has the same effect as Embodiment 2 of the present invention. In that case, the semiconductor chip having a via hole may be a semiconductor chip such as GaN, or GaAs and GaN may be mixed.

また本発明の実施の形態4で示した図4はSi半導体チップとGaAs半導体チップがそれぞれパッケージ上の実装グランド面に実装されている例を示したが、本発明の実施の形態3と同様にフリップチップ実装により、Si半導体基板のグランドパッドとGaAs半導体基板のビアホールにつながるグランドパッドが接続されていれば、本発明の実施の形態3と同様の効果も有する。   FIG. 4 shown in the fourth embodiment of the present invention shows an example in which the Si semiconductor chip and the GaAs semiconductor chip are mounted on the mounting ground plane on the package, respectively, as in the third embodiment of the present invention. If the ground pad of the Si semiconductor substrate and the ground pad connected to the via hole of the GaAs semiconductor substrate are connected by flip chip mounting, the same effect as that of the third embodiment of the present invention is obtained.

以上の実施の形態において、基板に第1の半導体チップと第2の半導体チップを実装したものを示したが、第1の半導体チップまたは第2の半導体チップの少なくとも1つを封入するように、基板に蓋を設けても良い。また、1の半導体チップまたは第2の半導体チップの少なくとも1つを樹脂等でモールドして、基板に実装しても良い。   In the above embodiment, the first semiconductor chip and the second semiconductor chip are mounted on the substrate. However, so as to enclose at least one of the first semiconductor chip or the second semiconductor chip, A lid may be provided on the substrate. Further, at least one of the one semiconductor chip or the second semiconductor chip may be molded with resin or the like and mounted on the substrate.

1 Si半導体チップ、2 GaAs半導体チップ、3 実装グランド面、4 実装グランド面、5 信号線路、6 グランドパッド、7 グランド接続ワイヤ、8 グランドパッド、9 ワイヤ、10 グランドパッド、11 ビアホール、12 グランドパッド、13 グランド接続ワイヤ、14 信号パッド、15 信号接続ワイヤ、16 信号接続ワイヤ、17 信号パッド、20 基板、21 GaAs半導体チップ、22 実装グランド面、31 グランド面、32 デジタル回路、33 アナログ回路、101 Si半導体チップ、102 GaAs半導体チップ、103 実装グランド面、104 信号線路、105 グランドパッド、106 グランド接続ワイヤ、107 ビアホール、108 グランドパッド、109 グランド接続ワイヤ、110 信号パッド、111 信号接続ワイヤ、112 信号パッド、113 信号接続ワイヤ 1 Si semiconductor chip, 2 GaAs semiconductor chip, 3 mounting ground plane, 4 mounting ground plane, 5 signal line, 6 ground pad, 7 ground connection wire, 8 ground pad, 9 wire, 10 ground pad, 11 via hole, 12 ground pad , 13 Ground connection wire, 14 Signal pad, 15 Signal connection wire, 16 Signal connection wire, 17 Signal pad, 20 Substrate, 21 GaAs semiconductor chip, 22 Mounting ground plane, 31 Ground plane, 32 Digital circuit, 33 Analog circuit, 101 Si semiconductor chip, 102 GaAs semiconductor chip, 103 mounting ground plane, 104 signal line, 105 ground pad, 106 ground connection wire, 107 via hole, 108 ground pad, 109 ground connection wire, 110 signal pads, 111 signal connection wires, 112 signal pads, 113 signal connection wires

Claims (5)

基板と、
第1のグランドパターンおよび第2のグランドパターンを有する第1の半導体チップと、
ビアホールを有する第2の半導体チップと、
前記基板上に設けられ、前記第1のグランドパターンと接続される第1のグランド面と、
前記基板上に前記第1のグランド面とは分離して設けられ、前記ビアホールと接続される第2のグランド面と、
前記第2のグランドパターンと前記ビアホールを電気的に接続する接続手段と、
を備えたことを特徴とする半導体モジュール。
A substrate,
A first semiconductor chip having a first ground pattern and a second ground pattern;
A second semiconductor chip having a via hole;
A first ground plane provided on the substrate and connected to the first ground pattern;
A second ground surface provided on the substrate separately from the first ground surface and connected to the via hole;
Connection means for electrically connecting the second ground pattern and the via hole;
A semiconductor module comprising:
前記第2の半導体チップと前記第2のグランド面を、それぞれ複数個備えたことを特徴とする請求項1に記載の半導体モジュール。   The semiconductor module according to claim 1, wherein the semiconductor module includes a plurality of the second semiconductor chips and the second ground planes. 前記第1の半導体チップに、アナログ回路とデジタル回路が実装され、
前記第1のグランドパターンは前記デジタル回路のグランドであり、
前記第2のグランドパターンは前記アナログ回路のグランドである
ことを特徴とする請求項1または請求項2に記載の半導体モジュール。
An analog circuit and a digital circuit are mounted on the first semiconductor chip,
The first ground pattern is a ground of the digital circuit;
The semiconductor module according to claim 1, wherein the second ground pattern is a ground of the analog circuit.
前記接続手段はワイヤであることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体モジュール。   The semiconductor module according to claim 1, wherein the connecting means is a wire. 前記接続手段はフリップチップ実装バンプであることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体モジュール。   4. The semiconductor module according to claim 1, wherein the connecting means is a flip chip mounting bump.
JP2013218126A 2013-10-21 2013-10-21 Semiconductor module Pending JP2015082514A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013218126A JP2015082514A (en) 2013-10-21 2013-10-21 Semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013218126A JP2015082514A (en) 2013-10-21 2013-10-21 Semiconductor module

Publications (1)

Publication Number Publication Date
JP2015082514A true JP2015082514A (en) 2015-04-27

Family

ID=53012982

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013218126A Pending JP2015082514A (en) 2013-10-21 2013-10-21 Semiconductor module

Country Status (1)

Country Link
JP (1) JP2015082514A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804238B2 (en) 2017-02-22 2020-10-13 Murata Manufacturing Co., Ltd. Semiconductor device having an electrical connection between semiconductor chips established by wire bonding, and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804238B2 (en) 2017-02-22 2020-10-13 Murata Manufacturing Co., Ltd. Semiconductor device having an electrical connection between semiconductor chips established by wire bonding, and method for manufacturing the same
US11417625B2 (en) 2017-02-22 2022-08-16 Murata Manufacturing Co., Ltd. Semiconductor device having an electrical connection between semiconductor chips established by wire bonding, and method for manufacturing the same

Similar Documents

Publication Publication Date Title
US9859853B2 (en) Output matching of power amplifiers
US11515845B2 (en) Direct substrate to solder bump connection for thermal management in flip chip amplifiers
KR101983959B1 (en) Power amplifier modules with power amplifier and transmission line and related systems, devices, and methods
KR101899509B1 (en) Flip-chip linear power amplifier with high power added efficiency
AU2019209940B2 (en) Modularized power amplifier devices and architectures
JP2015115960A (en) Semiconductor device and manufacturing method
JP2011055241A (en) High-frequency power amplifier
US11088661B2 (en) Power amplifier devices containing inverted power transistor dies and methods for the fabrication thereof
US9800213B1 (en) Amplifier devices with impedance matching networks that incorporate a capacitor integrated with a bond pad
CN117546407A (en) Output integrated transistor amplifier device package incorporating internal connections
JP2015082514A (en) Semiconductor module
JP2022089147A (en) Power amplifier with power transistor and electrostatic discharge protection circuit on separate substrates
US20120068771A1 (en) Heterogeneous integration of harmonic loads and transistor feedback for improved amplifier performance
US20240071960A1 (en) Packaged power amplifier device
KR102585867B1 (en) Power amplifier circuit and communication apparatus
JP2016111100A (en) Power amplifier circuit and communication device