JP2015079865A - Semiconductor device and manufacturing method of the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
近年、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体デバイスでは急速な微細化に伴い、ＭＯＳトランジスタのゲート長が短くなりつつある。ゲート長が短くなればなるほど、ＭＯＳトランジスタの短チャネル効果によるトランジスタ特性の悪化が問題となる。このようなＭＯＳトランジスタの短チャネル効果を抑制する手段の一つとして、半導体基板内にゲート電極材料を埋設した埋め込みゲート型のＭＯＳトランジスタが提案されている。 In recent years, in semiconductor devices such as DRAM (Dynamic Random Access Memory), the gate length of a MOS transistor is becoming shorter with rapid miniaturization. The shorter the gate length, the more problematic the transistor characteristics deteriorate due to the short channel effect of the MOS transistor. As one means for suppressing the short channel effect of such a MOS transistor, an embedded gate type MOS transistor in which a gate electrode material is embedded in a semiconductor substrate has been proposed.
埋め込みゲート型のＭＯＳトランジスタでは、微細化しても有効チャネル長（ゲート長）を確保することが可能である。また、埋め込みゲート型のＭＯＳトランジスタは高集積化に適した構成であるため、ＤＲＡＭのセルトランジスタとしての利用も検討されている（特開２００５−３９２７０号公報（特許文献１）参照）。 In an embedded gate type MOS transistor, an effective channel length (gate length) can be secured even if the transistor is miniaturized. In addition, since the buried gate type MOS transistor has a configuration suitable for high integration, use as a DRAM cell transistor is also being studied (see Japanese Patent Laid-Open No. 2005-39270 (Patent Document 1)).
埋め込みゲート型のＭＯＳトランジスタを採用することで、短チャネル効果の問題は解消できるが、一方で別の微細化の問題も懸念されている。それは、多数のＭＯＳトランジスタをメモリセル領域に高密度に集積させることにより、隣接するＭＯＳトランジスタ同士の距離が短くなり、互いに影響を受け易くなるという問題である。特に、ＤＲＡＭメモリセルのワード線（ゲート電極）はその影響を受け易い。 By adopting a buried gate type MOS transistor, the problem of the short channel effect can be solved, but there is also a concern about another problem of miniaturization. The problem is that by integrating a large number of MOS transistors in the memory cell region at a high density, the distance between adjacent MOS transistors is shortened, and the MOS transistors are susceptible to each other. In particular, the word line (gate electrode) of the DRAM memory cell is easily affected.
これについて、図４２を用いて説明する。ここで、（a）はメモリセルレイアウトの平面図、(b)はA-A’断面図、(c)はB-B’断面図である。 This will be described with reference to FIG. Here, (a) is a plan view of the memory cell layout, (b) is an A-A ′ sectional view, and (c) is a B-B ′ sectional view.
図４２に示すように、メモリセルは、シリコン基板１０１、STI酸化膜１０２、シリコン酸化膜１０３、タングステンワード線１０５、シリコン窒化膜１０７、ポリシリコン配線１０９、タングステンビット線１１０、シリコン窒化膜１１１及び１１２、層間絶縁膜１１４、ポリシリコンキャパシタコンタクト１１６からなる構造で構成されている。
As shown in FIG. 42, the memory cell includes a
このメモリセルでは、２つのメモリセルで共有するビット線コンタクトと、１つのメモリセルに１つずつキャパシタに接続するためのキャパシタコンタクトを有しており、キャパシタコンタクトとビットコンタクト間に埋め込みメインワード線、キャパシタコンタクト間に埋め込みダミーワード線が形成されており、ダミーワード線によりメモリセル間は電気的に分離されている。 This memory cell has a bit line contact shared by two memory cells and a capacitor contact for connecting to a capacitor one by one in a memory cell, and a buried main word line between the capacitor contact and the bit contact. A buried dummy word line is formed between the capacitor contacts, and the memory cells are electrically separated by the dummy word line.
このような構成の下、メインワード線をオンすることによって、容量電極に保持された電荷の情報をセンスアンプにより増幅し、データの読み書きを行う。 Under such a configuration, by turning on the main word line, the information on the charge held in the capacitor electrode is amplified by the sense amplifier, and data is read and written.
しかし、本構造ではキャパシタ電極に接続される拡散層に、メインワード線のほかにダミーワード線が隣接した構造となっており、その部分では電界強度が強くなり、接合リーク電流が発生し易くなるという「第１の課題」が存在することが明らかになった。 However, in this structure, a dummy word line is adjacent to the diffusion layer connected to the capacitor electrode in addition to the main word line, and the electric field strength is increased at that portion, and a junction leakage current is likely to occur. It became clear that there was a “first problem”.
特開２０１２−８４６１９号公報（特許文献２）は、ダミーワード線位置を下げてダミーワード線を拡散層領域から離すことにより前記「第１の課題」の解決を試みた発明である。 Japanese Patent Laying-Open No. 2012-84619 (Patent Document 2) is an invention that attempts to solve the “first problem” by lowering the dummy word line position and separating the dummy word line from the diffusion layer region.
しかしながら、さらに微細化が進んで隣接ワード線間が狭くなると、ダミーワード線のような異なる電位を持つ隣接ワード線の影響でオン電流が低下したりするという「第２の課題」が存在することが新たに分かってきた。前記「第２の課題」は、特許文献２の方法だけでは解決できない。また、特許文献２ではその特殊な構造を形成するためにリソグラフィー工程を１回追加しており、製造コストもその分高くなる。そのため、製造コストが低いプロセスが切望されていた。
However, there is a “second problem” that when the miniaturization further proceeds and the distance between adjacent word lines becomes narrow, the on-current decreases due to the influence of adjacent word lines having different potentials such as dummy word lines. Is newly understood. The “second problem” cannot be solved by the method of
そこで、本発明は、接合リーク電流の発生及びオン電流の低下を防止すると共に、製造コストを低下させることが可能な半導体装置及びその製造方法を提供する。 Therefore, the present invention provides a semiconductor device and a method for manufacturing the same that can prevent the occurrence of junction leakage current and the decrease in on-current, and can reduce the manufacturing cost.
本発明の一態様に係る半導体装置は、
半導体基板と、
前記半導体基板内に、一定方向に延伸する少なくとも２つの第１の溝と、
前記一定方向に延伸し、前記２つの第１の溝の間に設けられた前記第１の溝よりも浅い少なくとも２つの第２の溝と、
前記第１及び第２の溝の内壁表面に形成された第１絶縁膜と、
前記第１の溝に埋め込まれたダミーゲート電極と、
前記第２の溝に埋め込まれたゲート電極と、
前記第１及び第２の溝を実質的に完全に埋設する第２絶縁膜を有し、
前記ダミーゲート電極の上面が前記ゲート電極の上面よりも深い位置にあることを特徴とする。
A semiconductor device according to one embodiment of the present invention includes:
A semiconductor substrate;
At least two first grooves extending in a certain direction in the semiconductor substrate;
At least two second grooves extending in the certain direction and shallower than the first grooves provided between the two first grooves;
A first insulating film formed on the inner wall surfaces of the first and second grooves;
A dummy gate electrode embedded in the first trench;
A gate electrode embedded in the second trench;
A second insulating film that substantially completely embeds the first and second grooves;
The upper surface of the dummy gate electrode is located deeper than the upper surface of the gate electrode.
また、本発明の一態様に係る半導体装置の製造方法は、
半導体層の表面に、一定方向に延伸する複数の第１の溝と、同じく前記一定方向に延伸し、前記第１の溝よりも浅い複数の第２の溝を形成する工程であって、隣接する２つの前記第１の溝の間に隣接する２つの前記第２の溝が入るように、前記第１及び第２の溝を選択的に形成する工程と、
前記第１及び第２の溝の内壁表面に第１絶縁膜を形成する工程と、
前記第１及び第２の溝に導電膜を選択的に形成する工程であって、前記第１の溝の前記導電膜の上面の方が前記第２の溝の前記導電膜の上面よりも深い位置になるように前記導電膜を形成する工程と、
前記第１及び第２の溝の前記導電膜上に第２絶縁膜を成膜し、前記第１及び第２の溝を実質的に完全に埋設する工程と、を有することを特徴とする。
A method for manufacturing a semiconductor device according to one embodiment of the present invention includes:
Forming a plurality of first grooves extending in a certain direction and a plurality of second grooves extending in the certain direction and shallower than the first groove on the surface of the semiconductor layer, Selectively forming the first and second grooves such that two adjacent second grooves are interposed between the two first grooves.
Forming a first insulating film on the inner wall surfaces of the first and second grooves;
A step of selectively forming a conductive film in the first and second grooves, wherein an upper surface of the conductive film in the first groove is deeper than an upper surface of the conductive film in the second groove; Forming the conductive film to be in a position;
Forming a second insulating film on the conductive film in the first and second trenches, and substantially completely embedding the first and second trenches.
本発明によれば、接合リーク電流の発生及びオン電流の低下を防止すると共に、製造コストを低下させることができる。 According to the present invention, it is possible to prevent the occurrence of junction leakage current and the decrease in on-current, and to reduce the manufacturing cost.
以下、本発明を適用した一実施形態である半導体装置の一例について、図面を参照にして説明する。また、本実施形態では、例えば半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。 Hereinafter, an example of a semiconductor device according to an embodiment to which the present invention is applied will be described with reference to the drawings. In the present embodiment, a case where the present invention is applied to, for example, a DRAM (Dynamic Random Access Memory) as a semiconductor device will be described as an example. Note that the drawings referred to in the following description may show the features that are enlarged for convenience in order to make the features easier to understand, and the dimensional ratios of the respective components are not always the same as the actual ones. Absent. In addition, the raw materials, dimensions, and the like exemplified in the following description are merely examples, and the present invention is not limited to these, and can be appropriately modified and implemented without changing the gist thereof.
（第１の実施形態）
図１を参照して、本発明の第１の実施形態に係る半導体装置（DRAM半導体記憶装置）の概略構成を説明する。ここで、(a)は平面図、（ｂ）はA-A’断面図、（ｃ）はB-B’断面図である。
(First embodiment)
With reference to FIG. 1, a schematic configuration of a semiconductor device (DRAM semiconductor memory device) according to a first embodiment of the present invention will be described. Here, (a) is a plan view, (b) is an AA ′ sectional view, and (c) is a BB ′ sectional view.
本発明の第１の実施形態に係る半導体装置は、p型シリコン基板１、素子分離絶縁膜３、ゲート酸化膜８、メインワード線（ゲート電極）１１、ダミーワード線（ダミーゲート電極）１２、ビット線１９、キャパシタコンタクト２８、キャパシタ下部電極２９、キャパシタ上部電極３０から構成される。キャパシタ下部電極２９、キャパシタ上部電極３０、及びその間に存在するキャパシタ容量膜（図示せず）により、キャパシタを構成する。
The semiconductor device according to the first embodiment of the present invention includes a p-type silicon substrate 1, an element
本発明の第１の実施形態は、ダミーワード線１２がメインワード線１１よりも下に配置されている点に特徴がある。より具体的には、ダミーワード線１２の上面がメインワード線１１の上面よりも深い位置にあることを特徴とする。さらに、ダミーワード線１２の上面が、メインワード線１１の底面と比べて同じかそれよりも深い位置にあることを特徴とする。さらに、ダミーワード線１２の幅は、メインワード線１１の幅よりも広いことを特徴とする。
The first embodiment of the present invention is characterized in that the
図１に示すように、半導体装置のメモリセル領域内には、素子分離絶縁膜（STI埋め込み酸化膜）３が所定方向に延設されている。この素子分離絶縁膜３により区画されて複数の活性領域が所定の間隔で形成される。また、同一の活性領域上に対で設けられた隣接する２本のメインワード線１１は、対応する各々の埋め込みゲート型ＭＯＳトランジスタ（以下、トランジスタと記す）のゲート電極として機能する。そして、一対のダミーワード線１２（ダミーゲート電極）の間に、一対のメインワード線（ゲート電極）１１が配置されている。ここで、ダミーワード線１２は、第１の溝内に埋め込まれており、メインワード線１１は第２の溝内に埋め込まれている。
As shown in FIG. 1, an element isolation insulating film (STI buried oxide film) 3 extends in a predetermined direction in the memory cell region of the semiconductor device. A plurality of active regions are formed at predetermined intervals by being partitioned by the element
一つの活性領域には、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２の、二つのトランジスタが設けられている。第１のトランジスタＴｒ１は、キャパシタに接続する不純物拡散層、一方のメインワード線１１（ゲート電極）、ビット線１９に接続する不純物拡散層で構成されている。また、第１のトランジスタＴｒ１においては、キャパシタに接続する不純物拡散層の左側に一方のダミーワード線１２（ダミーゲート電極）が接して設けられている。また、第２のトランジスタＴｒ２は、ビット線１９に接続する不純物拡散層、他方のメインワード線１１（ゲート電極）、キャパシタに接続する不純物拡散層で構成されている。また、第２のトランジスタＴｒ２においては、キャパシタに接続する不純物拡散層の右側に他方のダミーワード線１２（ダミーゲート電極）が接するように設けられている。尚、ここで「接続する」とは、「電気的に接続する」ことを意味する。
In one active region, two transistors, a first transistor Tr1 and a second transistor Tr2, are provided. The first transistor Tr1 includes an impurity diffusion layer connected to the capacitor, one main word line 11 (gate electrode), and an impurity diffusion layer connected to the
各々のトランジスタ（第１のトランジスタＴｒ１、第２のトランジスタＴｒ２）の一方の不純物拡散層の上面には、容量素子となるキャパシタがそれぞれ接続される。ビットコンタクトと接続する不純物拡散層は、２本のメインワード線１１（ゲート電極）に挟まれた活性領域に設けられ、各々のトランジスタに共通する拡散層となっている。ビットコンタクトと接続する不純物拡散層はビット線１９と電気的に接続される。
A capacitor serving as a capacitor is connected to the upper surface of one impurity diffusion layer of each transistor (first transistor Tr1 and second transistor Tr2). The impurity diffusion layer connected to the bit contact is provided in an active region sandwiched between two main word lines 11 (gate electrodes), and is a diffusion layer common to each transistor. The impurity diffusion layer connected to the bit contact is electrically connected to the
上記の構成において、ダミーワード線１２（ダミーゲート電極）はメインワード線１１（ゲート電極）とは異なる電位を持つために、メインワード線１１に影響を与えないようにメインワード線１１よりも深い位置に配置する。そして、メインワード線１１（ゲート電極）に閾値以上の電圧を印加することにより、第２の溝内側の半導体基板表面にチャネルが形成される。また、第２の溝の内側の半導体基板表面にチャネルが形成された状態で、ビット線１９を介してトランジスタのソース領域に電圧をかけることにより放出される電荷が、ドレイン領域へと流れる。また、不純物拡散層に流れた電荷が、コンタクトプラグ（キャパシタコンタクト）２８を介してキャパシタに充電され、メモリセルに情報が記憶される。ここでのダミーワード線１２の役割は、ワード線ピッチを一定にすることで微細加工精度を上げるという役割の他に、隣接するトランジスタ同士を電気的に分離するという役割を持たせることも出来る。
In the above configuration, since the dummy word line 12 (dummy gate electrode) has a different potential from the main word line 11 (gate electrode), it is deeper than the
次に、図２〜図１９を参照して、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。ここで、各図の右に記載した図は平面図であり、その左に、平面図におけるA-A’断面図或いはB-B’断面図を記載する。 Next, with reference to FIGS. 2-19, the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention is demonstrated. Here, the drawing shown on the right side of each drawing is a plan view, and the A-A ′ sectional view or the B-B ′ sectional view in the plan view is shown on the left side.
最初に、図２に示すように、p型シリコン基板１にシリコン窒化膜２を50nm成膜し、配線上の素子分離パターンをリソグラフィ法によってパターニングした後、ドライエッチング法を用いてマスク窒化膜及びシリコンを加工する。加工するシリコンの深さは250nm、幅は20nmとする。
First, as shown in FIG. 2, a
次に、図３に示すように、CVD法を用いてシリコン酸化膜を成膜し、CMP法及びウェットエッチング法を用いてマスク窒化膜を除去してSTI素子分離領域（STI埋め込み酸化膜）３を形成する。その後p型シリコン基板１の表層にイオン注入法により不純物をドーピングする。 Next, as shown in FIG. 3, a silicon oxide film is formed using the CVD method, the mask nitride film is removed using the CMP method and the wet etching method, and the STI element isolation region (STI buried oxide film) 3 is formed. Form. Thereafter, impurities are doped into the surface layer of the p-type silicon substrate 1 by ion implantation.
次に、図４に示すように、p型シリコン基板１の表面にシリコン窒化膜を成膜した後、アモルファスシリコン４、シリコン酸化膜５をCVD法を用いて成膜する。幅20nmの直線状パターンをリソグラフィ法によりパターニングし、ドライエッチング法を用いてパターンをシリコン酸化膜５に転写する。
Next, as shown in FIG. 4, after a silicon nitride film is formed on the surface of the p-type silicon substrate 1, an amorphous silicon 4 and a
次に、図５に示すように、厚さ20nmのシリコン窒化膜６をCVD法により成膜した後、シリコン酸化膜７をCVD法により20nm成膜し、ドライエッチング法によりエッチバックする。 Next, as shown in FIG. 5, a silicon nitride film 6 having a thickness of 20 nm is formed by a CVD method, and then a silicon oxide film 7 is formed by a CVD method to a thickness of 20 nm and etched back by a dry etching method.
次に、図６に示すように、シリコン窒化膜６をドライエッチング法により加工し、次にアモルファスシリコン４をドライエッチング法により異方的に加工する。 Next, as shown in FIG. 6, the silicon nitride film 6 is processed by a dry etching method, and then the amorphous silicon 4 is processed anisotropically by a dry etching method.
次に、図７に示すように、アモルファスシリコン４をマスクとして、シリコン窒化膜６をエッチングした後、STI素子分離領域（STI埋め込み酸化膜）３を200nm、シリコン基板１を溝幅の狭い方は150nm、溝幅の広い方は200nmの深さまでエッチングする。プラズマエッチングでは幅の広い方がエッチングレートが大きいという特性を利用して１回のエッチングで深さの異なる溝パターンを形成する。 Next, as shown in FIG. 7, after etching the silicon nitride film 6 using the amorphous silicon 4 as a mask, the STI element isolation region (STI buried oxide film) 3 has a thickness of 200 nm, and the silicon substrate 1 has a narrow groove width. Etch to a depth of 200 nm for the wider one of 150 nm and groove width. In plasma etching, groove patterns having different depths are formed by one etching using the characteristic that the etching rate is larger at the wider width.
次に、図８に示すように、ランプアニール法を用いてシリコン溝の側面にゲート酸化膜８を7nm形成し、CVD法により窒化チタン９を12nm、タングステン１０を20nm成膜する。
Next, as shown in FIG. 8, a
次に、図９に示すように、ドライエッチング法を用いて窒化チタン９及びタングステン１０の少なくとも一方を、溝幅の狭い方で100nm、溝幅の広い方で150nmの深さ（半導体層の表面から）までエッチングし、メインワード線（ゲート電極）１１、ダミーワード線（ダミーゲート電極）１２を形成する。
Next, as shown in FIG. 9, using dry etching, at least one of
次に、図１０に示すように、シリコン窒化膜１３を、CVD法を用いて30nm成膜した後、フォトレジスト１４をスピン塗布法により成膜した後、リソグラフィ法により、スペース幅30nmのビットコンタクトパターンを形成する。
Next, as shown in FIG. 10, after a
次に、図１１に示すように、ドライエッチング法によりシリコン窒化膜１３をエッチングしてシリコン基板表面を露出し、フォトレジストを除去する。
Next, as shown in FIG. 11, the
次に、図１２に示すように、リンドープポリシリコン１５を成膜し、エッチバックすることにより、ビットコンタクトプラグを形成する。同時にシリコン基板表層にもリンが拡散する。
Next, as shown in FIG. 12, a
次に、図１３に示すように、スパッタ法を用いて窒化チタン及びタングステンの積層膜１６を20nm成膜し、CVD法を用いてシリコン窒化膜１７を150nm成膜し、リソグラフィ法を用いて配線幅20nmのビット線パターン１８を形成する。
Next, as shown in FIG. 13, a
次に、図１４に示すように、ドライエッチング法を用いて加工し、ビット線１９を形成する。
Next, as shown in FIG. 14, the
次に、図１５に示すように、CVD法を用いてシリコン窒化膜２０を5nm成膜した後、ドライエッチ法を用いてシリコン窒化膜２０をエッチバックし、CVD法を用いてシリコン窒化膜２１を5nm、シリコン酸化膜２２を成膜する。
Next, as shown in FIG. 15, after the
次に、図１６に示すように、CVD法を用いてシリコン酸化膜２３を50nm成膜し、リソグラフィ法を用いて幅30nmのフォトレジストパターン２４を形成する。
Next, as shown in FIG. 16, a
次に、図１７に示すように、ドライエッチング法を用いてコンタクトを開口し、ウェットエッチングにより洗浄を行った後、CVD法を用いてリンドープポリシリコン２５を成膜する。ここで、図示していないが、同時にシリコン基板表層にもリンが拡散する。
Next, as shown in FIG. 17, after opening a contact using a dry etching method and performing cleaning by wet etching, a phosphorus-doped
次に、図１８に示すように、ドライエッチング法を用いてリンドープポリシリコン２５をビット線１９の下面までエッチバックし、コンタクトプラグ２６を形成する。
Next, as shown in FIG. 18, the phosphorus-doped
最後に、図１９に示すように、CVD法を用いてシリコン窒化膜２７を10nm成膜した後、ドライエッチング法を用いてエッチバックし、タングステンプラグ２８をCVD法及びCMP法により形成した。この後、キャパシタ及び上層配線を形成することでDRAM素子を形成する。
Finally, as shown in FIG. 19, a
（第２の実施形態）
図２０を参照して、本発明の第２の実施形態に係る半導体装置（DRAM半導体記憶装置）の概略構成を説明する。ここで、(a)は平面図、（ｂ）はA-A’断面図、（ｃ）はB-B’断面図である。
(Second Embodiment)
A schematic configuration of a semiconductor device (DRAM semiconductor memory device) according to the second embodiment of the present invention will be described with reference to FIG. Here, (a) is a plan view, (b) is an AA ′ sectional view, and (c) is a BB ′ sectional view.
本発明の第２の実施形態に係る半導体装置は、p型シリコン基板３１、素子分離絶縁膜３３、ゲート酸化膜３８、メインワード線（ゲート電極）４３、ダミーワード線（ダミーゲート電極）４４、ビット線５０、キャパシタコンタクト５９、キャパシタ下部電極６０、キャパシタ上部電極６１から構成される。キャパシタ下部電極６０、キャパシタ上部電極６１、及びその間に存在するキャパシタ容量膜（図示せず）により、キャパシタを構成する。
The semiconductor device according to the second embodiment of the present invention includes a p-
本発明の第２の実施形態は、ダミーワード線４４がメインワード線４３よりも下に配置されている点に特徴がある。より具体的には、ダミーワード線４４の上面がメインワード線４３の上面よりも深い位置にあることを特徴とする。さらに、ダミーワード線４４の上面が、メインワード線４３の底面と比べて同じかそれよりも深い位置にあることを特徴とする。
The second embodiment of the present invention is characterized in that the
本発明の第２の実施形態に係る半導体装置が上記第１の実施形態に係る半導体装置と構成上異なる点は、ダミーワード線（ダミーゲート電極）４４の幅がメインワード線（ゲート電極）４３の幅とほぼ同じか若干狭い点であり、その他の構成は上記第１の実施形態とほぼ同じなので、半導体装置の構成に関する詳細な説明は省略する。 The semiconductor device according to the second embodiment of the present invention differs from the semiconductor device according to the first embodiment in that the width of the dummy word line (dummy gate electrode) 44 is the main word line (gate electrode) 43. Since the other configuration is substantially the same as that of the first embodiment, detailed description regarding the configuration of the semiconductor device is omitted.
次に、図２１〜図４２を参照して、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。ここで、各図の右に記載した図は平面図であり、その左に、平面図におけるA-A’断面図或いはB-B’断面図を記載する。 Next, with reference to FIGS. 21-42, the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention is demonstrated. Here, the drawing shown on the right side of each drawing is a plan view, and the A-A ′ sectional view or the B-B ′ sectional view in the plan view is shown on the left side.
最初に、図２１に示すように、p型シリコン基板３１にシリコン窒化膜３２を50nm成膜し、配線上の素子分離パターンをリソグラフィ法によってパターニングした後、ドライエッチング法を用いてマスク窒化膜及びシリコンを加工する。加工するシリコンの深さは250nm、幅は20nmとする。
First, as shown in FIG. 21, a
次に、図２２に示すように、CVD法を用いてシリコン酸化膜を成膜し、CMP法及びウェットエッチング法を用いてマスク窒化膜を除去し、STI（素子分離領域）３３を形成する。その後p型シリコン基板３１の表層にイオン注入法により不純物をドーピングする。
Next, as shown in FIG. 22, a silicon oxide film is formed by using the CVD method, and the mask nitride film is removed by using the CMP method and the wet etching method to form an STI (element isolation region) 33. Thereafter, impurities are doped into the surface layer of the p-
次に、図２３に示すように、p型シリコン基板１の表面にシリコン窒化膜を成膜した後、CVD法を用いてアモルファスシリコン３４を100nm、シリコン酸化膜３５を100nm成膜した後、幅20nmの直線状パターンをリソグラフィ法によりパターニングし、ドライエッチング法を用いてパターンをシリコン酸化膜３５に転写する。
Next, as shown in FIG. 23, after a silicon nitride film is formed on the surface of the p-type silicon substrate 1, an
次に、図２４に示すように、厚さ20nmのシリコン窒化膜３６をCVD法により成膜し、ドライエッチング法によりエッチバックした後、シリコン酸化膜３７をCVD法により20nm成膜する。
Next, as shown in FIG. 24, a
次に、図２５に示すように、シリコン酸化膜３７のエッチング、シリコンのエッチング、シリコン窒化膜のエッチング、シリコンのエッチングの順で選択性のあるドライエッチングを行ない、異方的に加工することで図２５の形状を得る。この際、ダミーワード線（ダミーゲート電極）３８に相当する箇所のシリコン基板３１が50nm掘り込まれるようにする。
Next, as shown in FIG. 25, selective dry etching is performed in the order of etching of the silicon oxide film 37, etching of silicon, etching of the silicon nitride film, and etching of silicon, and anisotropic processing is performed. The shape of FIG. 25 is obtained. At this time, the
次に、図２６に示すように、アモルファスシリコン３４をマスクとして、シリコン窒化膜３６をエッチングした後、STI酸化膜３３を200nm、シリコン基板３１をダミーワード線（ダミーゲート電極）４４に相当する部分及びメインワード線４３に相当する部分共に150nmエッチングし、溝パターンを形成する。
Next, as shown in FIG. 26, after etching the
次に、図２７に示すように、ランプアニール法を用いてシリコン溝の側面にゲート酸化膜３８を形成し、CVD法により窒化チタン３９を20nm、シリコン酸化膜４０を20nm成膜する。
Next, as shown in FIG. 27, a
次に、図２８に示すように、フォトレジスト４１をスピン塗布法により成膜した後、リソグラフィ法により、スペース幅30nmのビットコンタクトパターンを形成する。
Next, as shown in FIG. 28, after a
次に、図２９に示すように、ドライエッチング法を用いてシリコン酸化膜４０及び窒化チタン３９を150nmの深さまでエッチングし、ダミーワード線（ダミーゲート電極）４４を形成する。
Next, as shown in FIG. 29, the
次に、図３０に示すように、シリコン窒化膜４２をCVD法を用いて30nm成膜する。
Next, as shown in FIG. 30, a
次に、図３１に示すように、ドライエッチング法によりシリコン窒化膜４２をエッチングした後、窒化チタン３９を50nmの深さまでエッチングし、メインワード線（ゲート電極）４３を形成する。
Next, as shown in FIG. 31, after the
次に、図３２に示すように、シリコン窒化膜４５をCVD法を用いて30nm成膜する。
Next, as shown in FIG. 32, a
次に、図３３に示すように、ドライエッチング法によりシリコン窒化膜４５をエッチングし、ビットコンタクトを開口する。
Next, as shown in FIG. 33, the
次に、図３４に示すように、リンドープポリシリコン４６を成膜し、エッチバックすることにより、ビットコンタクトを形成する。同時にシリコン基板表層にもリンが拡散する。
Next, as shown in FIG. 34, a phosphorus contact doped
次に、図３５に示すように、スパッタ法を用いて窒化チタン及びタングステンの積層膜４７を20nm成膜し、CVD法を用いてシリコン窒化膜４８を150nm成膜し、リソグラフィ法を用いて配線幅20nmのビット線パターン４９を形成する。
Next, as shown in FIG. 35, a laminated film 47 of titanium nitride and tungsten is formed to a thickness of 20 nm using a sputtering method, a
次に、図３６に示すように、ドライエッチング法を用いて加工し、ビット線５０を形成する。
Next, as shown in FIG. 36, the
次に、図３７に示すように、CVD法を用いてシリコン窒化膜５１を5nm成膜した後、ドライエッチ法を用いてシリコン窒化膜５１をエッチバックし、CVD法を用いてシリコン窒化膜５２を5nm、シリコン酸化膜５３を成膜する。
Next, as shown in FIG. 37, after the
次に、図３８に示すように、CVD法を用いてシリコン酸化膜５４を50nm成膜し、リソグラフィ法を用いて幅30nmのフォトレジストパターン５５を形成する。
Next, as shown in FIG. 38, a
次に、図３９に示すように、ドライエッチング法を用いてコンタクトを開口し、ウェットエッチングにより洗浄を行った後、CVD法を用いてリンドープポリシリコン５６を成膜する。ここで、図示していないが、同時にシリコン基板表層にもリンが拡散する。
Next, as shown in FIG. 39, contacts are opened using a dry etching method, and after cleaning is performed by wet etching, phosphorus-doped
次に、図４０に示すように、ドライエッチング法を用いてリンドープポリシリコン５６をビット線５０の下面までエッチバックし、コンタクトプラグ５７を形成する。
Next, as shown in FIG. 40, the phosphorus-doped
最後に、図４１において、CVD法を用いてシリコン窒化膜５８を10nm成膜した後、ドライエッチング法を用いてエッチバックし、タングステンプラグ５９をCVD法及びCMP法により形成する。この後、キャパシタ及び上層配線を形成することでDRAM半導体となる。
Finally, in FIG. 41, a
本発明の実施形態によれば、キャパシタコンタクト間のダミーワード線をメインワード線より下に作ることにより、微細化に伴うトランジスタのオン電流の低下という課題を解決できる。 According to the embodiment of the present invention, the dummy word line between the capacitor contacts is formed below the main word line, thereby solving the problem of reduction in the on-current of the transistor due to miniaturization.
また、溝幅を変えることにより自己整合的にダミーワード線の深さを制御できるため、追加のリソグラフィーが不要で製造コストの上昇を抑えることができる。さらに、追加のリソグラフィーを重ね合わせるよりも位置精度を高くすることができる。 Further, since the depth of the dummy word line can be controlled in a self-aligning manner by changing the groove width, no additional lithography is required, and an increase in manufacturing cost can be suppressed. Furthermore, the positional accuracy can be made higher than when the additional lithography is overlaid.
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 The preferred embodiments of the present invention have been described above, but the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range.
１０１ シリコン基板
１０２ STIシリコン酸化膜
１０３ シリコン酸化膜
１０５ ワード配線
１０７ シリコン窒化膜
１０９ ビット配線
１１０ ビット配線
１１１ シリコン窒化膜
１１２ シリコン窒化膜
１１４ キャパシタコンタクト
１１６ キャパシタコンタクト
１ シリコン基板
２ シリコン窒化膜
３ STI埋め込み酸化膜
４ アモルファスシリコン
５ シリコン酸化膜
６ シリコン窒化膜
７ シリコン酸化膜
８ ゲート酸化膜
９ 窒化チタン
１０ タングステン
１１ メインワード線
１２ ダミーワード線
１３ シリコン窒化膜
１４ ビットコンタクトパターン（フォトレジスト）
１５ リンドープポリシリコン
１６ 窒化チタン・タングステン
１７ シリコン窒化膜
１８ ビット線パターン（フォトレジスト）
１９ ビット線
２０ シリコン窒化膜
２１ シリコン窒化膜
２２ シリコン酸化膜
２３ シリコン酸化膜
２４ 容量コンタクトパターン（フォトレジスト）
２５ リンドープポリシリコン
２６ 下層キャパシタコンタクト（リンドープポリシリコン）
２７ シリコン窒化膜
２８ キャパシタコンタクト（タングステン）
２９ キャパシタ下部電極
３０ キャパシタ上部電極
３１ シリコン基板
３２ シリコン窒化膜
３３ STI埋め込み酸化膜
３４ アモルファスシリコン
３５ シリコン酸化膜
３６ シリコン窒化膜
３７ シリコン酸化膜
３８ ゲート酸化膜
３９ 窒化チタン
４０ シリコン酸化膜
４１ ビットコンタクトパターン（フォトレジスト）
４２ シリコン窒化膜
４３ 埋め込みメインワード線
４４ 埋め込みダミーワード線
４５ シリコン窒化膜
４６ リンドープポリシリコン
４７ 窒化チタン・タングステン
４８ シリコン窒化膜
４９ ビット線パターン（フォトレジスト）
５０ ビット線
５１ シリコン窒化膜
５２ シリコン窒化膜
５３ シリコン酸化膜
５４ シリコン酸化膜
５５ 容量コンタクトパターン（フォトレジスト）
５６ リンドープポリシリコン
５７ 下層キャパシタコンタクト（リンドープポリシリコン）
５８ シリコン窒化膜
５９ キャパシタコンタクト（タングステン）
６０ キャパシタ下部電極
６１ キャパシタ上部電極
101
15 Phosphorus doped
19
25 Phosphorus doped
27
29 Capacitor
42
50
56 Phosphorus doped
58
60 Capacitor
Claims (28)
前記第１及び第２の溝の内壁表面に第１絶縁膜を形成する工程と、
前記第１及び第２の溝に導電膜を選択的に形成する工程であって、前記第１の溝の前記導電膜の上面の方が前記第２の溝の前記導電膜の上面よりも深い位置になるように前記導電膜を形成する工程と、
前記第１及び第２の溝の前記導電膜上に第２絶縁膜を成膜し、前記第１及び第２の溝を実質的に完全に埋設する工程と、を有することを特徴とする半導体装置の製造方法。 Forming a plurality of first grooves extending in a certain direction and a plurality of second grooves extending in the certain direction and shallower than the first groove on the surface of the semiconductor layer, Selectively forming the first and second grooves such that two adjacent second grooves are interposed between the two first grooves.
Forming a first insulating film on the inner wall surfaces of the first and second grooves;
A step of selectively forming a conductive film in the first and second grooves, wherein an upper surface of the conductive film in the first groove is deeper than an upper surface of the conductive film in the second groove; Forming the conductive film to be in a position;
Forming a second insulating film on the conductive film in the first and second trenches, and substantially completely embedding the first and second trenches. Device manufacturing method.
前記隣接する２つの第２の溝の間の前記半導体層上面を露出し、前記半導体層の表層に不純物をドーピングし、前記半導体層の第１領域を形成する工程と、
前記半導体層の前記第１領域上に、配線を形成し、前記半導体層の前記第１領域と電気的に接続する工程を含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。 Forming the second insulating film on the conductive film in the first and second grooves, and substantially completely embedding the first and second grooves;
Exposing a top surface of the semiconductor layer between the two adjacent second grooves, doping a surface layer of the semiconductor layer with an impurity, and forming a first region of the semiconductor layer;
5. The method according to claim 1, further comprising: forming a wiring on the first region of the semiconductor layer and electrically connecting the wiring to the first region of the semiconductor layer. Semiconductor device manufacturing method.
隣接する前記第１の溝と前記第２の溝の間の前記半導体層の表層を露出し、前記半導体層表層に不純物をドーピングし、前記半導体層の前記第２領域を形成する工程と、
前記半導体層の前記第２領域上に、前記半導体層の前記第２領域と電気的に接続するコンタクトプラグを形成する工程と、を含むことを特徴とする請求項５に記載の半導体装置の製造方法。 After forming the wiring,
Exposing a surface layer of the semiconductor layer between the adjacent first groove and the second groove, doping an impurity into the surface layer of the semiconductor layer, and forming the second region of the semiconductor layer;
Forming a contact plug electrically connected to the second region of the semiconductor layer on the second region of the semiconductor layer. 6. The method of manufacturing a semiconductor device according to claim 5, further comprising: Method.
前記コンタクトプラグに接続するキャパシタを形成する工程を含み、前記配線と前記トランジスタ素子とともにDRAMメモリ素子を構成することを特徴とする請求項７に記載の半導体装置の製造方法。 After the step of forming the contact plug,
The method of manufacturing a semiconductor device according to claim 7, further comprising forming a capacitor connected to the contact plug, and forming a DRAM memory element together with the wiring and the transistor element.
前記半導体層上に第１マスク膜を成膜する工程と、
前記第１マスク膜をその上面に対して実質的に垂直に加工し、前記一定方向に延伸する第１ラインマスクを形成する工程と、
第２マスク膜を前記半導体層上面及び前記第１ラインマスクの上面及び側面それぞれに接する部分で実質的に同じ膜厚になるように成膜する工程と、
第３マスク膜を前記第２マスク膜の凸部の上面、側面及び凹部の底面に接する部分で実質的に同じ膜厚になるように成膜する工程と、
前記第３マスク膜が前記第２マスク膜の凸部の上面及び凹部の底面に接している部分のうち、前記第２マスク膜の凸部の側面に接する前記第３マスク膜以外の前記第３マスク膜をエッチング除去して第１サイドウォールマスクを形成する工程と、
前記半導体層の表面に対して垂直方向に前記第１サイドウォールマスクにカバーされていない前記第２マスク膜を異方性エッチングする工程と、
上記プロセスで形成された前記第１、第２及び第３マスク膜で構成されるＤＰマスクを用いて前記半導体層をエッチング除去し前記第１及び第２の溝を形成する工程と、を含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。 In the step of forming the first and second grooves,
Forming a first mask film on the semiconductor layer;
Processing the first mask film substantially perpendicularly to the upper surface thereof to form a first line mask extending in the predetermined direction;
Forming a second mask film so as to have substantially the same film thickness at a portion in contact with the upper surface of the semiconductor layer and the upper surface and side surfaces of the first line mask;
Forming a third mask film so as to have substantially the same film thickness at a portion in contact with the top surface, side surface, and bottom surface of the recess of the convex portion of the second mask film;
Of the portion where the third mask film is in contact with the top surface of the convex portion of the second mask film and the bottom surface of the concave portion, the third mask film other than the third mask film in contact with the side surface of the convex portion of the second mask film. Removing the mask film by etching to form a first sidewall mask;
Anisotropically etching the second mask film not covered by the first sidewall mask in a direction perpendicular to the surface of the semiconductor layer;
Forming the first and second trenches by etching away the semiconductor layer using a DP mask composed of the first, second and third mask films formed by the above process. The method for manufacturing a semiconductor device according to claim 1, wherein:
前記半導体層上に第４マスク膜を成膜する工程と、
前記第４マスク膜をその上面に対して実質的に垂直に加工し、前記一定方向に延伸する第２ラインマスクを形成する工程と、
第５マスク膜を前記半導体層上面及び前記第２ラインマスクの上面及び側面それぞれに接する部分で実質的に同じ膜厚になるように成膜する工程と、
前記半導体層と前記第２ラインマスクそれぞれの上面に接する部分のうち、前記第２ラインマスクの側面に接する前記第５マスク膜以外の前記第５マスク膜をエッチング除去して、第２サイドウォールマスクを形成する工程と、
第６マスク膜を前記半導体層上面、前記第２ラインマスクの上面及び前記第５マスク膜の上面及び側面それぞれに接する部分で実質的に同じ膜厚になるように成膜する工程と、
前記半導体層、前記第２ラインマスクと前記第２サイドウォールマスクそれぞれの上面に接する部分のうち、前記第２サイドウォールマスクの側面に接する前記第６マスク膜以外の前記第６マスク膜をエッチング除去して、第３サイドウォールマスクを形成する工程と、
隣接する２つの前記第２ラインマスク間に存在する、隣接する２つの前記第３サイドウォールマスクに挟まれた第１開口領域の前期半導体層を選択的に第１の深さまでエッチング除去する工程と、
前記第４マスク膜と前記第６マスク膜の間にある前記第５マスク膜をエッチング除去して、第２開口領域を形成する工程と、
上記プロセスで形成された前記第４及び第６マスク膜で構成されるマスクの前記第１開口領域では前記半導体層を第２の深さまで、前記第２開口領域では第３の深さまでエッチング除去して前記第１及び第２の溝を形成する工程と、を含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。 In the step of forming the first and second grooves,
Forming a fourth mask film on the semiconductor layer;
Processing the fourth mask film substantially perpendicularly to the upper surface thereof to form a second line mask extending in the predetermined direction;
Forming a fifth mask film so as to have substantially the same film thickness at a portion in contact with each of the upper surface of the semiconductor layer and the upper surface and side surfaces of the second line mask;
Of the portions in contact with the upper surfaces of the semiconductor layer and the second line mask, the fifth mask film other than the fifth mask film in contact with the side surface of the second line mask is removed by etching, so that a second sidewall mask is obtained. Forming a step;
Forming a sixth mask film so as to have substantially the same film thickness at portions contacting the upper surface of the semiconductor layer, the upper surface of the second line mask, and the upper surface and side surfaces of the fifth mask film;
Etching and removing the sixth mask film other than the sixth mask film in contact with the side surface of the second sidewall mask among the portions in contact with the upper surfaces of the semiconductor layer, the second line mask, and the second sidewall mask. Forming a third sidewall mask;
Selectively removing the first semiconductor layer in the first opening region between the two adjacent second side masks between the two adjacent second line masks in the first opening region by etching to a first depth; ,
Etching the fifth mask film between the fourth mask film and the sixth mask film to form a second opening region;
The semiconductor layer is etched away to a second depth in the first opening region of the mask formed of the fourth and sixth mask films formed by the above process and to a third depth in the second opening region. Forming the first and second grooves. 9. The method of manufacturing a semiconductor device according to claim 1, further comprising: forming the first and second grooves.
前記半導体基板内に、一定方向に延伸する少なくとも２つの第１の溝と、
前記一定方向に延伸し、前記２つの第１の溝の間に設けられた前記第１の溝よりも浅い少なくとも２つの第２の溝と、
前記第１及び第２の溝の内壁表面に形成された第１絶縁膜と、
前記第１の溝に埋め込まれたダミーゲート電極と、
前記第２の溝に埋め込まれたゲート電極と、
前記第１及び第２の溝を実質的に完全に埋設する第２絶縁膜を有し、
前記ダミーゲート電極の上面が前記ゲート電極の上面よりも深い位置にあることを特徴とする半導体装置。 A semiconductor substrate;
At least two first grooves extending in a certain direction in the semiconductor substrate;
At least two second grooves extending in the certain direction and shallower than the first grooves provided between the two first grooves;
A first insulating film formed on the inner wall surfaces of the first and second grooves;
A dummy gate electrode embedded in the first trench;
A gate electrode embedded in the second trench;
A second insulating film that substantially completely embeds the first and second grooves;
The semiconductor device according to claim 1, wherein the upper surface of the dummy gate electrode is deeper than the upper surface of the gate electrode.
前記第１半導体層領域と電気的に接続するように形成されたビット配線とを有することを特徴とする請求項２０乃至２３のいずれか一項に記載の半導体装置。 A first semiconductor layer region formed between the two adjacent second grooves;
24. The semiconductor device according to claim 20, further comprising a bit wiring formed so as to be electrically connected to the first semiconductor layer region.
前記第２半導体層領域と電気的に接続するように形成されたコンタクトプラグとを有することを特徴とする請求項２４に記載の半導体装置。 A second semiconductor layer region formed between the adjacent first groove and the second groove;
25. The semiconductor device according to claim 24, further comprising a contact plug formed so as to be electrically connected to the second semiconductor layer region.
前記ビット配線と前記トランジスタ素子とともにDRAMメモリ素子を構成することを特徴とする請求項２６に記載の半導体装置。 A capacitor connected to the contact plug;
27. The semiconductor device according to claim 26, wherein a DRAM memory element is configured together with the bit line and the transistor element.
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