JP2015050702A - 無線通信用ｉｃ - Google Patents

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Abstract

【課題】 低消費電力を実現し、かつ、デジタル回路との混載を実現した無線通信回路を提供する。
【解決手段】 本発明は、ポーラ変調方式の無線送信回路を含む無線通信用ＩＣである。該無線通信用ＩＣは、ＲＦチャネル選択信号に従う所定のデジタル正弦波を、送信すべき信号に基づく位相変調信号に基づいて位相変調し、出力するデジタル位相変調器と、前記位相変調されたデジタル正弦波をアナログ正弦波に変換するＤＡコンバータと、前記アナログ正弦波を前記送信すべき信号に基づく振幅変調信号を用いて増幅するパワーアンプとを備える。前記デジタル位相変調器及び前記ＤＡコンバータはパラレルに構成されており、前記デジタル位相変調器は、前記位相変調信号に基づいてパラレル化デジタル正弦波を位相変調し、前記ＤＡコンバータは、前記変調されたパラレル化デジタル正弦波に対してアナログ変換を行って、アナログ正弦波を出力する。
【選択図】 図１

Description

本発明は、無線通信用ＩＣに関し、特に、ポーラ変調方式又はアウトフェージング変調方式の無線送信機能を備えた無線通信用ＩＣに関する。
多くのモバイル型通信端末装置は、無線ＬＡＮ規格の一つであるＷｉ−Ｆｉ技術を用いた無線データ通信機能を備える。Ｗｉ−Ｆｉ技術では、典型的には、高い伝送速度を実現することができるＯＦＤＭ（Orthogonal Frequency-Division Multiplexing）方式等が採用されているため、内部の無線送信回路には位相変調機能に加え、振幅変調機能を実装する必要がある。
このようなモバイル通信端末装置は、その性格上、搭載されたバッテリによる駆動時間をできる限り長くすることが望まれている。バッテリ駆動時間をできる限り長くするには、内部のＩＣにおける消費電流ができるだけ小さいことが望ましく、このため、非線形パワーアンプは、電力効率（消費電力に対する送信電力の比率）が比較的高いことから、これを採用することは低消費電力の観点から極めて有利である。現在までのところ、非線形パワーアンプを用いる無線送信技術として、ポーラ変調（Polar Modulation）方式と、アウトフェージング（Outphasing Modulation）変調方式とが知られている。
（Ａ）ポーラ変調方式
ポーラ変調方式は、アンテナから送信する無線信号（ＲＦ信号）のポーラ（即ち、位相および振幅）の歪みを補償する変調方式である。即ち、例えば図１７に示すように、ポーラ変調方式を実現する無線送信回路は、位相変調器と、振幅可変パワーアンプを用いた振幅変調器とを含んで構成される。ポーラ変調方式はまた、非特許文献１に詳述されている。このようなポーラ変調方式により、パワーアンプを飽和動作させながら信号を振幅変調することができるため、パワーアンプ自体に高い線形性を要求する必要がなくなり、この結果、部品コストの低減や消費電力の低減が期待できる。
（Ｂ）アウトフェージング変調方式
一方、アウトフェージング変調方式は、例えば図１８に示すように、位相変調器と、振幅変調器と、振幅位相データ変換器とを含んで構成される。振幅変調器は、それぞれ２つの回転量可変位相回転器及び振幅固定パワーアンプと、加算器とを含んでいる。同図において、位相変調信号ＰＨに従って位相変調された信号をｃｏｓ（２πＦ0ｔ＋ＰＨ）とすると、この信号は、回転量可変位相回転器＃１及び回転量可変位相回転器＃２にそれぞれ入力され、さらに＋φ及び−φの位相回転を受け、パワーアンプ＃１及びパワーアンプ＃２にそれぞれ入力される。ここで、Ｆ0はＲＦチャネル中心周波数であり、ｔは時刻である。そして、パワーアンプ＃１及びパワーアンプ＃２のそれぞれから出力された信号は、パワーコンバイナで加算されることにより、下記式１に示すようにφに応じた振幅変調を受ける。ここで、Ａは各パワーアンプの出力振幅である。
＜式１＞
Ａcos（２πＦ0ｔ＋ＰＨ＋φ）＋Ａcos（２πＦ0ｔ＋ＰＨ−φ）＝２Ａcosφcos（２πＦ0ｔ＋ＰＨ）
アウトフェージング変調方式については、例えば非特許文献２に詳述されている。このようなアウトフェージング変調方式により、パワーアンプを飽和動作させながら信号を振幅変調でき、部品コストの低減や消費電力の低減が期待できる。
（Ｃ）位相変調器における変調方式
上述した位相変調器には、典型的には、クローズドループ位相変調方式を用いたもの（非特許文献３）と、オープンループ位相変調方式を用いたもの（非特許文献４）とがある。以下に詳述するように、非特許文献３は、位相変調信号をＰＬＬ（Phase Locked Loop）回路及びアナログ出力発振器等からなるループ内の２ノードへ入力するように構成されたクローズドループ位相変調方式を開示する。また、非特許文献４は、位相変調信号を、アナログ出力発振器から出力される２以上の異なる位相を有する正弦波信号とともにアナログフェーズインターポレータに入力するように構成されたオープンループ位相変調方式を開示する。
（ａ）クローズドループ位相変調方式
クローズドループ位相変調方式は、ＰＬＬ回路及びアナログ出力発振器等を用いて構成されるループ内の１つ以上のノードに位相変調信号を与える方式である。ここで言うアナログ出力発振器は、典型的には、ＶＣＯ（Voltage Controlled Oscillator）又はＤＣＯ（Digitally Controlled Oscillator）であり、いずれもアナログ正弦波を出力する。また、この方式では、ループ内に可変分周器を持ち、この可変分周器の分周数をダイナミックに切り替えることで周波数シンセサイザを構成し、ＲＦチャネル選択を実現する。
図１９は、クローズドループ位相変調方式を用いた従来の位相変調器の一例を示すブロックダイアグラムである。同図に示すように、本方式では、ＰＬＬ回路は、参照クロックと可変分周器からの出力クロックとの周波数を比較し、アナログ出力発振器からの出力正弦波の周波数を所望の周波数に整えるよう、アナログ出力発振器へ周波数制御信号を出力する。ここで、参照クロックの周波数をＦｒｅｆとし、可変分周器の分周数がＮで一定である場合、アナログ出力発振器が出力する正弦波信号の周波数は、Ｎ・Ｆｒｅｆ［Ｈｚ］となる。ＲＦチャネル選択を行うとともに、アナログ出力発振器による正弦波信号に位相変調を与えるために、典型的には、可変分周器には位相変調信号が入力される。可変分周器の分周数がＮとＮ＋１とでダイナミックに切り替わることで所望の位相変調を受けた正弦波信号が得られる。この場合、ＰＬＬ回路の２入力の次元を合わせるために、位相変調信号は、時間微分回路で一回時間微分され、さらに参照クロックの周期１／Ｆｒｅｆで乗算される。また、ＰＬＬ回路が２入力の位相を比較する際には、典型的には立ち上がりエッジ同士の時間差を比較することにより行われるため、参照クロックの周期１／Ｆｒｅｆの間隔でアナログ出力発振器に不連続な制御信号が与えられることになり、このままであれば正弦波出力は周期１／Ｆｒｅｆ間隔で急激に周波数が上下することになる。この効果を緩和するために、ＰＬＬ回路は、通常、ループフィルタと呼ばれるローパスフィルタを含み、このループフィルタを通して制御信号は平滑化され、アナログ出力発振器へ入力される。しかしながら、これにより、位相変調を受けた正弦波信号における本来的に所望である急激な変化も同時に平滑化されてアナログ出力発振器へ入力されることになり、信号品質を低下させる。このような矛盾を解消するために、例えば、位相変調信号をＰＬＬ回路及びアナログ出力発振器等からなるループ内の２ノードへ入力する２ポイント変調技術が用いられる（非特許文献３）。同文献に示すように、典型的には、位相変調信号を入力する２ノード目はＶＣＯ又はＤＣＯの２番目の入力である。ＶＣＯ又はＤＣＯの２番目の入力に入力される位相変調信号のクローズドループ応答特性は、ループフィルタのローパス特性が示すカットオフ周波数と同じカットオフ周波数を有するハイパス特性を有することが知られている。このとき、位相変調信号は、時間微分回路において一度微分され、その後ＶＣＯ又はＤＣＯのゲインの逆数１／Ｋｖｃｏで乗算して該２ノード目に入力することにより、１ノード目である可変分周期に入力される位相変調信号と位相変調の程度（ゲイン）を一致させ、アナログ出力発振器の出力正弦波に印加される位相変調は全体として理想的なオールパス特性を有するようにしている。つまり、２ポイント変調技術が理想的に達成されれば、所望の位相変調器を構成することができる。
（ｂ）オープンループ位相変調方式
オープンループ位相変調方式は、上記のクローズドループ位相変調方式と異なり、位相変調信号はＰＬＬ回路及びアナログ出力発振器等から構成されるループ内に印加されず、典型的には、アナログ出力発振器から出力される２以上の異なる位相を持つ正弦波信号を入力としたアナログフェーズインターポレータに印加される方式である。
図２０は、オープンループ位相変調方式を用いた従来の位相変調器の一例を示すブロックダイアグラムである。同図を参照して、この方式では、アナログ出力発振器から出力される２つ以上の位相のずれた正弦波信号が用いられ、２以上の正弦波信号の振幅に別々の重み付けがされた後、それらは位相変調信号とともに加算機能を有するアナログフェーズインターポレータに与えられる。ここで言うアナログ出力発振器は、上記と同様に、ＶＣＯ又はＤＣＯであり、いずれもアナログ正弦波信号を出力する。また、ＰＬＬ回路とアナログ出力発振器とによるループ構成も上記と同様である。
図２１は、従来の差動型アナログフェーズインターポレータの一例を示すブロックダイアグラムである。同図に示されるアナログフェーズインターポレータは、例えば、ＣＭＯＳ製造プロセスを用いて製造される。アナログ出力発振器から出力された差動正弦波信号は、分周器で分周されて２以上の位相の異なる正弦波信号となる。同図を参照すると、位相変調信号によって、第１の差動正弦波信号（０度）及び第２の差動正弦波信号（９０度）が入力されるソース接地段の２つのブランチの電流の大きさの比が制御されるとともに、クロススイッチ＃１およびクロススイッチ＃２のスイッチの極性が制御され、最終的な位相変調された差動正弦波信号の位相は０度から３６０度まで可変になる。なお、同図中、ｓｉｇｎ関数は正または負を判別するための関数であり、｜＊｜は絶対値を取ることを意味する。オープンループ位相変調方式の場合、位相変調信号の周波数特性は原始的に一律なゲインの理想的なオールパス特性を有している。
また、デジタル無線通信を扱う無線通信回路においては、デジタル信号をアナログ信号に変換するためのデジタル−アナログコンバータ（以下、「ＤＡＣ」又は「ＤＡコンバータ」と言う。）が必要である。ナイキストの標本化定理に従い、送信信号が有する情報を保持するためには、該信号が占める帯域幅（ＢＷ）の２倍以上のサンプリング周波数Ｆｓでサンプリングを行うことが必要であり、従って、ＤＡＣは、このサンプリング周波数Ｆｓで動作するものでなければならない。
ナイキストＤＡＣは、サンプリングクロックに同期させてデジタル信号をアナログ信号に変換するものである。ナイキストＤＡＣの特徴は、量子化器による量子化ノイズを白色ノイズとして送信信号とともに出力することである。この場合、量子化ノイズが信号の品質を低下させる指標であるＳＱＮＲ（Signal toQuantization Noise Ratio）の取り得る最大値は、ナイキスト周波数（即ち、サンプリング周波数Ｆｓの１／２）に対する帯域幅をＯＳＲ（Over Sampling Ratio）とすると、下記式２で表される。ただし、入力信号は正弦波信号であると仮定する。また、ＢはＤＡＣのビット数を表す。
＜式２＞
ＳＱＮＲ［ｄＢ］＝６．０２Ｂ＋１．７６＋１０log（ＯＳＲ）
従って、ＤＡＣのビット数が増えるほど、ＳＱＮＲは上昇して、信号品質は向上するが、例えばＤＡＣが電流出力設計であれば、１ＬＳＢを表す電流セルの数が２のべき乗で増加することになり、このことにより、消費電流が増加する。また、ＯＳＲが増加することによってもＳＱＮＲは上昇して、信号品質は向上するが、帯域幅が一定であるならばサンプリング周波数Ｆｓを高くとる必要があり、これもまた消費電流の増加を招くことになる。
ΔΣＤＡＣは、デジタルΔΣ変調器により送信すべき信号にΔΣ変調を適用した後に、デジタル信号をアナログ信号に変換を行うものであり、低消費電力化が期待できる。ΔΣ変調は、ノイズシェーピング特性を有し、量子化ノイズは、ナイキストＤＡＣの場合と異なり、有色ノイズであり、送信信号とともに出力される。かかる特性を利用して、送信信号の周波数帯以外の帯域に量子化ノイズのパワーを追いやり、実効的にＳＱＮＲを上昇させることができる。この場合のＳＱＮＲの取り得る最大値は、＜式３＞で表される。ただし、入力信号を正弦波と仮定する。また、ＢはＤＡＣのビット数を表し、ｋはデジタルΔΣ変調器の次数を表している。
＜式３＞
ＳＱＮＲ［ｄＢ］＝１０log（３（２ｋ＋１）２２Ｂ−１／π２ｋ−２）＋１０（２ｋ＋１）log（ＯＳＲ）
ナイキストＤＡＣと同様に、ＳＱＮＲの向上には、Ｂ又はＯＳＲを増加させることが必要である。ここで、上記式２と上記式３とを比較した場合、両者には、ＯＳＲの増加によるＳＱＮＲの向上の効果に違いがある。即ち、例えばＯＳＲを２倍にした場合、ナイキストＤＡＣでは、１０log２＝３［ｄＢ］の向上に留まるのに対し、ΔΣＤＡＣでは１０（２ｋ＋１）log２の向上が見込める。この特性を利用して、ＯＳＲを十分高く取る代わりに、同じＳＱＮＲを達成するのにΔΣＤＡＣのビット数Ｂを低く抑えることができる。
所望のＳＱＮＲの達成と妥当な消費電流のためのビット数Ｂの設定には、通常、数百ＭＨｚから数ＧＨｚのサンプリング周波数Ｆｓが必要になる。ＣＭＯＳテクノロジー等による現行の半導体製造プロセスでは、このような高い周波数に対応するコンポーネントの実現は、現状、極めて
困難であり、たとえ実現できたとしても、大きな消費電流が必要となる。
非特許文献５は、デジタルΔΣ変調器をパラレル化して、これに入力される送信信号をパラレルに処理する方法が提案されている。これにより、ＲＴＬ（Register Transfer Level ）ハードウエア記述言語の論理合成手法を用いて、スタンダードプリミティブセルで構成するデジタルΔΣ変調器の設計が可能になる。なお、同文献のＦｉｇ．４は、エラーフィードバック型パラレル化されたローパスΔΣ変調器のブロックダイアグラムを示している。
J.F.Bercher, and C.Berland, "Envelope and phase delays correction in an EER radio architecture", Analog Integrated Circuits and Signal Processing, vol. 55, pp. 21.35, April 2008. M.E.Heidari, M.Lee, and A.A.Abidi, "All-Digital Outphasing Modulator for a Software-Defined Transmitter", IEEE Journal of Solid-State Circuits, vol.44, no.4, pp. 1260-1270, April 2009. S.Lee, J.Lee, H.Park, K.Y.Lee, and S.Nam, "Self-Calibrated Two-Point Delta.Sigma Modulation Technique for RF Transmitters", IEEE Transactions, Microwave Theory and Technique, vol. 58, no. 7, pp. 1748-1757, July2010. P.E.Su, and S.Pamarti, "A 2.4 GHz Wideband Open-Loop GFSK Transmitter With Phase Quantization Noise Cancellation", IEEE Journal of Solid-State Circuits, vol.46, no.3, pp. 615-626, March 2011. J.Pham, and A.C.Carusone, "A Time-Interleaved delta-sigma-DAC Architecture Clocked at the Nyquist Rate", IEEE Transactions, Circuit and Systems: Express Briefs, vol.55, no.9, pp. 858-862, September 2008
従来のポーラ変調方式の無線送信回路においては、送信すべきデータは予め振幅変調信号と位相変調信号とに分離され、再びパワーアンプによって結合されて無線送信信号として出力される。しかしながら、このとき、無線送信回路の位相変調信号入力から位相変調器を経て位相変調された正弦波信号としてパワーアンプに至るパス（位相変調パス）と無線送信回路の振幅変調信号入力からパワーアンプに至るパス（振幅変調パス）との間に遅延値のミスマッチがあると、無線送信データの品質の指標であるＡＣＰＲ（Adjacent Channel Power Ratio）やＥＶＭ（Error Vector Magnitude）が劣化してしまうという問題がある（非特許文献１のＦｉｇ．２及びＦｉｇ．３参照）。
特に、位相変調信号及び振幅変調信号は、それぞれのパスにおいて異なるアナログ的な遅延値（一定でない群遅延）を有するために、この遅延値のミスマッチは極めて複雑なものとなる。また、半導体製造プロセスにおける製造ばらつき、電源電圧変動及び周囲温度変動（３種類の変動を合わせて、一般に「ＰＶＴ変動」と称される。）によって、この遅延値のミスマッチは無線送信回路ごとに異なるのみならず、１つの無線送信回路内においても経時変化してしまう。従って、対象となる無線通信規格においてＡＣＰＲやＥＶＭで規定された値を満足するためには、遅延ミスマッチに対するキャリブレーション機構を無線送信回路周辺に設け、この遅延ミスマッチを推定し、補正することが必要とされる。これは、ハードウエア実装の面積や消費電流の観点から不利となることは明らかである。また、無線通信装置全体として見た場合も、無線送信回路による送信を行う直前にキャリブレーション時間を設けなければならず、装置の起動に要する時間がさらに増大してしまうという問題がある。
また、従来のクローズドループ位相変調方式の位相変調器では、ＰＬＬ回路及びアナログ出力発振器等から構成されるループ内の２ノードに印加するそれぞれの位相変調信号の遅延値及びゲインのミスマッチが問題となる。また、位相変調器に入力された位相変調信号は、２ノードに至るまでにそれぞれ異なるアナログ的な遅延値（一定でない群遅延）を有するために、この遅延値のミスマッチは極めて複雑なものとなる。また、ＰＶＴ変動に起因して、この遅延値のミスマッチは、無線送信回路ごとに異なることのみならず、１つの無線送信回路内においても経時変化してしまう。さらに、図１９に示したように、２番目の印加ノードは、典型的にはアナログ出力発振器であり、ＫｖｃｏのＰＶＴ変動によって、２つ目の印加ノードのゲインが変動する。遅延値ミスマッチとゲインミスマッチとによって、位相変調信号は、位相変調された正弦波信号として位相変調器から出力される際に理想的なオールパス特性を有することはできない。
また、上述した非特許文献３では、Ｆｉｇ．４に示されるように、実際の２つの印加経路であるＢ１−ｐａｔｈ及びＢ２−ｐａｔｈに加え、この２つのパスを模擬したＡ１−ｐａｔｈ及びＡ２−ｐａｔｈを設けることによって、遅延値ミスマッチ及びゲインミスマッチを推定し、その推定結果をＢ２−ｐａｔｈにフィードバックすることにより両ミスマッチを補正することが提案されている。しかしながら、いずれにせよ、ＡＣＰＲやＥＶＭの規定値を満足するためには、ミスマッチに対するキャリブレーション機構を設けることが必要とされ、従って、ハードウエア実装の面積や消費電流の観点から不利となる。また、無線通信装置全体として見た場合も、無線送信回路による送信を行う直前にキャリブレーション時間を設けなければならず、装置の起動に要する時間がさらに増大してしまうという問題がある。
一方、従来のオープンループ位相変調方式の場合、ＰＬＬ回路及びアナログ出力発振器等によるループ構成と位相変調信号が入力されるアナログフェーズインターポレータとは独立しているので、クローズドループ位相変調方式で見られるような問題は起こらない。しかしながら、アナログフェーズインターポレータ自体や位相変調器の出力からアナログフェーズインターポレータへの入力に至るパス等について、半導体製造プロセスにおける製造ばらつきにより位相回転に対する線形性が損なわれるおそれがあった。即ち、位相変調信号によって、正弦波信号の位相が０度から３６０度まで単調に増加しない。図２１に示した従来のアナログフェーズインターポレータの例で言えば、電流源ＩＢ１とＩＢ２との間の製造ばらつき、トランジスタＭ１ＰとＭ１ＮとＭ２ＰとＭ２Ｎとの間の製造ばらつき、負荷抵抗ＲＰとＲＮとの間の製造ばらつき及び差動正弦波信号（０度）と差動正弦波信号（９０度）との間で理想９０度からの位相ずれ等が線形性を損なう原因となる。アナログフェーズインターポレータを構成する各デバイスサイズを大きくすることや電流源の電流値を大きくすることなどで、ある程度の線形性の改善は見込めるが、ハードウエア実装の面積や消費電流の観点からは有効ではない。
さらに、上述したいずれの位相変調方式において、アナログ出力発振器によって出力される正弦波は、位相変調とＲＦチャネル選択とによって、その周波数は変動する。このようなアナログ出力発振器を含む無線送信回路が、ＳｏＣ（System-on-a-Chip）として、一定のクロック周波数で動作することが期待されているベースバンド信号処理用のデジタル回路と混載されたとしても、該アナログ出力発振器によって出力される正弦波は、デジタル回路を動作させるクロックと兼用することができなかった。従って、結局、一定のクロック周波数を得るために、別のクロック生成部が必要となる場合があった。
さらにまた、非特許文献５に開示されたローパスΔΣＤＡＣは、ＲＦ送信帯に周波数変換する前のベースバンド信号のデジタルアナログ変換を前提としている。即ち、同文献は、ＤＣ付近にそのスペクトルが存在する送信信号を扱う技術に関するものである。従って、ＲＦ送信帯付近における量子化ノイズについては何ら考慮されていなかった。また、同文献では、Ｆｉｇ．２に示されるように、パラレル化されたΔΣ変調器の出力は、再びシリアルデータに変換されナイキストＤＡＣへ入力される。従って、ＲＦ送信帯付近にそのスペクトルが存在する送信信号に対しては、このシリアルデータは最低でも数ＧＨｚとなってしまう。このような高い周波数に対応するＤＡＣの実現は、現状、極めて困難であり、たとえ実現できたとしても、大きな消費電流が必要となる。
以上のように、モバイル型通信端末装置に採用されるＷｉ−Ｆｉ等に代表される無線通信技術分野においては、バッテリの駆動時間をできる限り長くすることが重要な課題である。従って、通信端末装置内部の無線通信回路に非線形パワーアンプを用いることは、装置の低消費電力化を図るのに有効であるが、該非線形パワーアンプはアナログ回路であり、製造コストや設計の自由度といった観点からは必ずしも有利とは言えなかった。
一方、ＣＭＯＳテクノロジー等によって製造されるデジタル回路は、製造コストや設計の自由度といった観点から有利であるが、従来は、そのようなデジタル回路を無線通信回路に適用するという試みがなされていなかったか、たとえなされていたとしても高周波を扱うアナログ回路との混載を前提としたデジタル回路の設計は非常に難しく、実現が容易ではなかった。
そこで、本発明は、モバイル型無線通信装置における低消費電力を実現し、かつ、ＣＭＯＳテクノロジー等によって製造されるデジタル回路との混載を実現し、製造コスト面等で有利な無線通信回路を提供することを目的とする。
より具体的には、本発明の目的の一つは、モバイル型無線通信装置に内蔵される無線通信回路（ＩＣ）の消費電力を低減し、装置のバッテリ駆動時間をできる限り長くすることである。
また、本発明の目的の一つは、低消費電力を実現しつつ、従来のポーラ変調方式の無線通信回路における上記問題点を解決することである。
さらに、本発明の目的の一つは、低消費電力を実現しつつ、従来のアウトフェージング変調方式の無線通信回路における上記問題点を解決することである。
さらにまた、本発明の目的の一つは、アナログフロントエンド部とベースバンド信号処理部との混載ＩＣ、即ち、ＳｏＣ（System-On-a-Chip）の設計思想に合致した新たな無線送信回路のアナログフロントエンド部アーキテクチャを提供し、ひいては、無線通信端末装置１台当たりの製造コストを低減することである。
上記課題を解決するためのある観点に従う本発明は、ポーラ変調方式の無線送信回路を含む無線通信用ＩＣであって、一定の周波数を有するクロックを生成するクロック生成回路と、前記クロック生成回路により生成されたクロックを用いて、ＲＦチャネル選択信号に従う所定のデジタル正弦波信号を、送信すべき信号に基づく位相変調信号に基づいて位相変調し、該位相変調されたデジタル正弦波信号を出力するデジタル位相変調器と、前記クロック生成回路により生成されたクロックを用いて、前記位相変調されたデジタル正弦波信号をアナログ正弦波信号に変換するＤＡコンバータと、前記アナログ正弦波信号を前記送信すべき信号に基づく振幅変調信号を用いて増幅するパワーアンプと、を備え、前記デジタル位相変調器は、パラレルに構成された所定数のサブ位相変調器を含むパラレル化デジタル位相変調器であり、前記サブ位相変調器のそれぞれは、前記位相変調信号に基づいてパラレル化デジタル正弦波信号を位相変調し、前記ＤＡコンバータは、パラレルに構成された所定数のサブＤＡコンバータを含むパラレル化ＤＡコンバータであり、前記パラレル化ＤＡコンバータは、前記変調されたパラレル化デジタル正弦波信号に対してアナログ変換を行って、アナログ正弦波信号を出力する、無線通信用ＩＣである。
前記サブ位相変調器のそれぞれは、前記パラレル化デジタル正弦波信号のそれぞれが相互に時間的に補完する関係になるように、該パラレル化デジタル正弦波信号を生成する数値制御発振器を含むように構成される。
ここで、前記サブ位相変調器のそれぞれの数値制御発振器は、第１のパラレル化デジタル正弦波信号を生成する第１の数値制御発振器と、前記第１のパラレル化デジタル正弦波に対して位相が９０度ずれた第２のパラレル化デジタル正弦波信号を生成する第２の数値制御発振器と、を含むように構成される。また、前記サブ位相変調器のそれぞれはさらに、前記位相変調信号に基づいて前記第１のパラレル化デジタル正弦波信号及び前記第２のパラレル化デジタル正弦波信号のそれぞれに対する所定の重み付け係数を出力する位相振幅変換器と、前記第１のパラレル化デジタル正弦波信号及び前記第２のパラレル化デジタル正弦波信号と前記所定の重み付け係数とに基づいて論理演算を行う論理演算回路と、を含むように構成される。
また、前記パラレル化ＤＡコンバータは、前記変調されたパラレル化デジタル正弦波信号に対して所定のフィルタリング演算を行うデジタルフィルタをさらに含み、前記サブＤＡコンバータのそれぞれが、前記所定のフィルタリング演算が行われた出力信号のうちの対応する信号に対してアナログ変換を行うように構成される。
ここで、前記デジタルフィルタは、入力信号ｘ［ｎ］、出力信号をｙ［ｎ］としたとき、入出力伝達関数に関する下記式：
ｙ［ｎ］＝ｘ［ｎ］−ｘ［ｎ−１］＋ｙ［ｎ−４］
（ただし、ｎはパラレル化デジタル正弦波信号からなる全体信号を示す。）
の関係を満たすように構成された回路である。
また、前記パラレル化ＤＡコンバータは、前記デジタルフィルタの前段に配置されたバンドパスΔΣ変調器をさらに含むように構成される。
ここで、前記バンドパスΔΣ変調器は、前記変調されたパラレル化デジタル正弦波信号をｗ［ｎ］、前記デジタルフィルタに対する出力信号をｘ［ｎ］、量子化ノイズをｅ［ｎ］としたとき、入出力伝達関数に関する下記式：
ｘ［ｎ］＝ｗ［ｎ］＋（１／（１＋（２cos２θ）＊ｚ−２＋ｚ−４））＊ｅ［ｎ］
（ただし、ｎはパラレル化デジタル正弦波信号からなる全体信号を示す。）
の関係を満たすように構成された回路である。
また、前記の無線通信用ＩＣは、直交ミキサを含む受信用アナログフロントエンド部をさらに備えても良い。
そして、前記無線通信用ＩＣは、デジタル／アナログ混載型のＳｏＣであることが好ましい。
また、別の観点に従う本発明は、アウトフェージングの無線送信回路を含む無線通信用ＩＣであって、一定の周波数を有するクロックを生成するクロック生成回路と、前記クロック生成回路により生成されたクロックを用いて、ＲＦチャネル選択信号に従い、相互に所定回転量だけ位相がずれた一対のデジタル正弦波信号を、送信すべき信号に基づく位相変調信号及び振幅変調信号に基づいてそれぞれ変調し、該変調された一対のデジタル正弦波信号を出力するデジタル位相変調／位相回転器と、前記クロック生成回路により生成されたクロックを用いて、前記変調された一対のデジタル正弦波信号をアナログ正弦波信号にそれぞれ変換する一対のＤＡコンバータと、を備え、前記デジタル位相変調／位相回転器は、パラレルに構成された所定数のサブ位相変調／位相回転器を含むパラレル化デジタル位相変調／位相回転器であり、前記サブ位相変調／位相回転器のそれぞれは、前記位相変調信号及び前記振幅変調信号に基づいて一対のパラレル化デジタル正弦波信号を変調し、前記ＤＡコンバータは、パラレルに構成された所定数のサブＤＡコンバータを含むパラレル化ＤＡコンバータであり、前記一対のパラレル化ＤＡコンバータは、前記変調された一対のパラレル化デジタル正弦波信号に対してアナログ変換を行って、アナログ正弦波信号を出力する、無線通信用ＩＣである。
前記サブ位相変調／位相回転器のそれぞれは、前記パラレル化デジタル正弦波信号のそれぞれが相互に時間的に補完する関係になるように、該パラレル化デジタル正弦波信号を生成する数値制御発振器を含むように構成される。
また、前記サブ位相変調／位相回転器のそれぞれの数値制御発振器は、第１のパラレル化デジタル正弦波信号を生成する第１の数値制御発振器と、前記第１のパラレル化デジタル正弦波に対して位相が９０度ずれた第２のパラレル化デジタル正弦波信号を生成する第２の数値制御発振器と、を含むように構成される。また、前記サブ位相変調／位相回転器のそれぞれはさらに、前記位相変調信号及び前記振幅変調信号に基づいて前記第１のパラレル化デジタル正弦波信号及び前記第２のパラレル化デジタル正弦波信号のそれぞれに対する一対の所定の重み付け係数を出力する位相振幅変換器と、前記第１のパラレル化デジタル正弦波信号及び前記第２のパラレル化デジタル正弦波信号と前記一対の所定の重み付け係数とに基づいて論理演算を行う論理演算回路と、を含むように構成される。
本発明によれば、モバイル型無線通信装置において低消費電力を実現した無線通信回路が得られることになる。また、かかる無線通信回路は、ＣＭＯＳテクノロジー等によって製造されるデジタル回路との混載に適し、従って、製造コスト面で優位に立つことができるようになる。
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
本発明の一実施形態に係る無線通信装置における無線通信用ＩＣの一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるデジタル位相変調器の一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるデジタル位相変調器の数値制御発振器により出力されるパラレル正弦波を説明するための図である。 本発明の一実施形態に係る無線通信装置におけるサブ位相変調器の一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるパラレルＤＡＣの一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるパラレルＤＡＣの他の例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置における量子化ノイズのノイズシェーピング特性を説明するための図である。 本発明の一実施形態に係る無線通信装置におけるΔΣ変調器の一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置の無線通信用ＩＣにおけるパラレル構成を有するΔΣ変調器の一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置における無線通信用ＩＣの一例を説明するブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるデジタル位相変調／位相回転器の一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるデジタル位相変調／位相回転器を構成するサブ位相変調／位相回転器の一例を示すブロックダイアグラムである。 ポーラ変調方式を採用した本発明に係る無線通信用ＩＣについての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。 ポーラ変調方式を採用した本発明に係る無線通信用ＩＣについての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。 アウトフェージング変調方式を採用した本発明に係る無線通信用ＩＣについての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。 アウトフェージング変調方式を採用した本発明に係る無線通信用ＩＣについての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。 ポーラ変調方式を用いた従来の無線送信回路の一例を示すブロックダイアグラムである。 アウトフェージング変調方式を用いた従来の無線送信回路の一例を示すブロックダイアグラムである。 クローズドループ位相変調方式を用いた従来の位相変調器の一例を示すブロックダイアグラムである。 オープンループ位相変調方式を用いた従来の位相変調器の一例を示すブロックダイアグラムである。 従来の差動型アナログフェーズインターポレータの一例を示すブロックダイアグラムである。
次に、本発明の実施の形態について、図面を参照しつつ説明する。
［第１の実施形態］
本実施形態は、ポーラ変調方式を用いた無線送信回路を含む、デジタル回路混載型の無線通信用ＩＣを開示する。
図１は、本発明の一実施形態に係る無線通信装置における無線通信用ＩＣの一例を示すブロックダイアグラムである。より具体的には、同図に示す無線通信用ＩＣ１００は、ポーラ変調方式の無線送信回路と、デジタル信号処理部を含む論理合成回路とが混載されたＳｏＣである。
同図に示すように、無線通信用ＩＣ１００は、例えば、クロック生成部１１０と、論理合成部１２０と、送信用アナログフロントエンド部１３０と、受信用アナログフロントエンド部１４０とを含む。
クロック生成部１１０は、一定の周波数を有するクロックを生成し、これを無線通信用ＩＣ１００内の各コンポーネントに供給するための回路である。本例では、クロック生成部１１０により生成されたクロックは、論理合成部１２０及び送信用アナログフロントエンド部１３０にそれぞれ供給される。クロック生成部１１０は、例えば、ＰＬＬ回路及びアナログ出力発振器を含んで構成されるが、これに限られるものでない。例えば、クロック生成部１１０は、外部の水晶発振器等によるクロックであっても良い。ここで留意すべきことは、クロック生成部１１０は、ＲＦチャネル選択に関わる機能とは独立していることである。
論理合成部１２０は、例えば、ベースバンド信号処理回路及びモデム回路等を含むデジタル信号処理部１２１と、デジタル位相変調器１２２とを含んで構成されるデジタル回路である。デジタル信号処理部１２１は、送信モードの間、ＲＦチャネル選択信号及び位相変調信号をデジタル位相変調器１２２に出力するとともに、振幅変調信号を送信用アナログフロントエンド部１３０のデジタル−アナログコンバータ（ＤＡＣ）１３１ａに出力する。デジタル位相変調器１２２は、ＲＦチャネル選択信号に基づいてＲＦチャネル中心周波数を決定し、位相変調信号に従ってデジタル正弦波信号を位相変調し、位相変調された正弦波信号を送信用アナログフロントエンド部１３０のＤＡＣ１３１ｂに出力する。
一方、受信モードの間、デジタル信号処理部１２１は、ＲＦチャネル選択信号をデジタル位相変調器１２２に供給する一方、デジタル位相変調器１２２の位相変調機能を停止させる。これにより、デジタル位相変調器１２２は、ＲＦチャネル選択信号に応じた周波数を有し、かつ、位相が９０度ずれている２つのデジタル正弦波信号をＤＡＣ１３１ｂ及びＤＡＣ１３１ｃにそれぞれ出力する。この２つのデジタル正弦波信号は、後述するように、ＤＡＣ１３１ｂ及びＤＡＣ１３１ｃによりアナログ変換され、ローカル正弦波信号ＬＯとして、受信用アナログフロントエンド１４０の直交ミキサ（図示せず）に供給される。
送信用アナログフロントエンド部１３０は、例えば、ＤＡＣ１３１ａ〜１３１ｃと、パワーアンプ１３２と、スイッチ１３３ａ及び１３３ｂとを含んで構成されるアナログ回路である。送信用アナログフロントエンド部１３０は、論理合成部１２０により制御されるスイッチ１３３ａ及び１３３ｂにより、送信モードと受信モードとが切り替えられ動作する。即ち、スイッチ１３３ａが開放状態で、スイッチ１３３ｂが閉状態のとき、送信用アナログフロントエンド部１３０は送信モードで動作し、スイッチ１３３ａが閉状態で、スイッチ１３３ｂが開放状態のとき、無線通信用ＩＣ１００は受信モードで動作する。
ＤＡＣ１３１ａ〜１３１ｃは、入力されるデジタル信号をアナログ信号に変換し、出力する回路である。ＤＡＣ１３１ａは、デジタル信号処理部１２１から出力されたデジタル振幅変調信号をアナログ信号に変換し、パワーアンプ１３２に出力する。ＤＡＣ１３１ｂは、送信モードにおいて、デジタル位相変調器１２２から入力されたデジタル位相変調信号をアナログ信号に変換し、パワーアンプ１３２に出力する。パワーアンプ１３２は、入力されたアナログの振幅変調信号及びアナログの位相変調された信号とに基づいてＲＦ送信信号を生成し、出力する。なお、図示されていないが、無線通信用ＩＣ１００は、デジタル信号処理部１２１から出力された振幅変調信号がＤＡＣ１３１ａに入力されるまでのレイテンシが、デジタル信号処理部１２１から出力され、デジタル位相変調器１２２を介して、ＤＡＣ１３１ｂに入力されるまでのレイテンシと同じとなるように、構成される。即ち、例えば、デジタル位相変調器１２２と同じ遅延を持つように、振幅変調信号のパスに遅延素子が挿入される。これにより、デジタル的に遅延処理されるため、アナログ的な遅延（一定でない群遅延）を回避することができるようになる。ＤＡＣ１３１ｃは、本例では、受信モードの間のみに使用される。この場合、ＤＡＣ１３１ｂ及びＤＡＣ１３１ｃは、デジタル位相変調器１２２から出力された、位相が９０度ずれている２つのデジタル正弦波信号をアナログ正弦波信号に変換する。従って、ＤＡＣ１３１ｂ及び１３１ｃは、回路特性等を考慮し、同一の構成であることが好ましい。
また、図示されていないが、送信用アナログフロントエンド部１３０は、ＤＡＣ１３１ａ〜１３１ｃの出力パス上に配置された再構成フィルタを含んでも良い。
受信用アナログフロントエンド部１４０は、既知のものを採用することができ、図示はされていないが、例えば、ローノイズアンプ（ＬＮＡ）と、直交ミキサと、可変ゲインアンプ（ＶＧＡ）と、アナログデジタルコンバータ（ＡＤＣ）とを含んで構成される。
本実施形態では、後述するように、少なくともＤＡＣ１３１ｂ及び１３１ｃは、パラレルに構成された複数のＤＡＣを含んで構成される。従って、これらパラレルに構成されたＤＡＣが有効に機能するように、デジタル位相変調器１２２もまた、パラレルに構成された複数のデジタル位相変調器を含んで構成される。以下では、このようなＤＡＣ１３１ｂ及び１３１ｃを「パラレル化ＤＡＣ」と呼ぶことがある。ＤＡＣ１３１ａもまた、ＤＡＣ１３１ｂとの動作のマッチングを図るため、パラレル化されることが好ましい。
図２は、本発明の一実施形態に係る無線通信装置におけるデジタル位相変調器の一例を示すブロックダイアグラムである。同図に示すように、デジタル位相変調器１２２は、例えば４個のサブ位相変調器１２２(0)〜１２２(3)を含んで構成される。なお、同図では、便宜上、デジタル位相変調器１２２に接続されたパラレル化ＤＡＣ１３１（即ち、ＤＡＣ１３１ｂに相当する。）もまた示されている。本例のパラレル化ＤＡＣ１３１は、ナイキストＤＡＣ（パラレル化ナイキストＤＡＣ）であるものとする。同図に示すような構成は、デジタルフェーズインターポレータと呼ばれることもある。パラレル化ナイキストＤＡＣの詳細については、図５等で説明される。
サブ位相変調器１２２(0)〜１２２(3)は、元のサンプリング周波数Ｆｓの１／４の周波数を有するクロックでそれぞれ動作するように構成され、パラレルの位相変調された正弦波信号を生成し、出力する。サブ位相変調器１２２(0)〜(3)は、同一構成であって良く、本明細書では、特に区別する必要がないときは、サブ位相変調器１２２(i)と言うものとする。パラレルの正弦波信号のそれぞれは、例えば図３に示すように、その振幅値が相互に他の振幅値を時間的に補完し合うように生成される。このようなパラレル正弦波信号を生成するために、サブ位相変調器１２２(0)〜１２２(3)のそれぞれは、相互に位相が９０度ずつずれたデジタルの正弦波信号を発振するデジタル発振器（数値制御発振器）を含んで構成される（図４参照）。
なお、本例では、デジタル位相変調器１２２は、４個のサブ位相変調器１２２(0）〜１２２(3)により構成されたが、特に、これに限られるものでなく、例えば、２個であっても良く、また、８個或いはそれ以上のサブ位相変調器で構成されても良い。
図４は、本発明の一実施形態に係る無線通信装置におけるデジタル位相変調器を構成するサブ位相変調器の一例を示すブロックダイアグラムである。同図に示すように、本実施形態のサブ位相変調器１２２(i)は、例えば、第１の数値制御発振器１２２１ａ及び第２の数値制御発振器１２２１ｂと、位相振幅変換器１２２２と、デジタル乗算器１２２３ａ及び１２２３ｂと、デジタル加算器１２２４と、マルチプレクサ１２２５とを含んで構成される。
第１の数値制御発振器１２２１ａ及び第２の数値制御発振器１２２１ｂは、デジタル信号処理部１２１から出力されるＲＦチャネル選択信号に従った周波数を有し、相互の関係で見れば、それぞれ０度及び９０度の位相を有するデジタル正弦波を出力する。第１の数値制御発振器１２２１ａ及び第２の数値制御発振器１２２１ｂは、例えば、正弦波の要素値に基づくルックアップテーブルを含んで構成され、クロックに従って順番に要素値を読み出すことによりデジタル正弦波を出力する。或いは、ＣＯＲＤＩＣアルゴリズムに基づくものであっても良い。
例えば、数値制御発振器１２２１ａ及び１２２１ｂは、Ｎクロックで出力制御が一巡する（更新される）ように設定され、さらに、ＲＦチャネル選択信号Ｍに従ってＮクロック内に正弦波信号を４Ｍ＋１回（ただし、Ｍは正の整数）だけ出力するように構成される。このような構成により、Ｎ／４クロック目には正弦波信号がＭ＋１／４回出力されることになる。つまり、ＲＦチャネル選択信号Ｍの値に依存せず、Ｎ／４クロック目には、元の正弦波信号に対して１／４周期分ずれた値が出力される。従って、第１の数値制御発振器１２２１ａに対して第２の数値制御発振器１２２１ｂがＮ／４クロックずれて発振するように構成すれば、これらの出力は、相互に位相が９０度ずれている２つの正弦波信号となる。
上述したように、サブ位相変調器１２２(0)〜１２２(3)は、パラレルに構成されているため、サブ位相変調器１２２(0)〜１２２(3)間においても対応する正弦波信号の位相が９０度ずつずれるように、即ち、対応する正弦波信号の振幅値が相互に他の振幅値を時間的に補完し合うように、構成される。つまり、サブ位相変調器１２２(i)における第１の数値制御発振器１２２１ａどうし及び第２の数値制御発振器１２２１ｂどうしで見れば、それぞれ位相が９０度ずつずれた正弦波信号が出力されることになる。
位相振幅変換器１２２２は、デジタル信号処理部１２１から出力される位相変調信号に対して、所定の位相振幅変換を行って、重み係数ａ１［ｎ］及びａ２［ｎ］を出力する。所定の位相振幅変換は、位相変調信号をＰＨ［ｎ］として、例えば、式４によって定義される。
＜式４＞
ａ１［ｎ］＝cos（ＰＨ［ｎ］）
ａ２［ｎ］＝sin（ＰＨ［ｎ］）
位相振幅変換器１２２２により得られる重み係数ａ１［ｎ］及びａ２［ｎ］はそれぞれ、デジタル乗算器１２２３ａ及び１２２３ｂに出力される。デジタル乗算器１２２３ａは、重み係数ａ１［ｎ］と位相０度のデジタル正弦波信号とを乗算し、重み付けされた第１のデジタル正弦波信号をデジタル加算器１２２４に出力する一方、デジタル乗算器１２２３ｂは、重み係数ａ２［ｎ］と位相９０度のデジタル正弦波信号とを乗算し、重み付けされた第２のデジタル正弦波信号をデジタル加算器１２２４に出力する。デジタル加算器１２２４は、該乗算された正弦波信号どうしを加算し、これを位相変調された正弦波信号として、マルチプレクサ１２２５に出力する。マルチプレクサ１２２５は、送信モードの間は、該位相変調された正弦波信号を送信用アナログフロントエンド部１３０のＤＡＣ１３１ｂに出力する一方、受信モードの間は、位相変調されていない、即ち、純粋なデジタル正弦波信号をＤＡＣ１３１ｂに出力する。即ち、受信モードの間は、第１の数値制御発振器１２２１ａ及び第２の数値制御発振器１２２１ｂから出力される９０度ずれた２つのデジタル正弦波信号がそのまま出力されるようになる。２つのデジタル正弦波信号は、上述したように、受信用アナログフロントエンド部１４０の直交ミキサにローカル正弦波信号ＬＯとして出力される。
なお、位相振幅変換器１２２２は、上記の構成に限られるものではなく、上記式４を満たす限り、他の構成によって実現されても良い。例えば、位相振幅変換器１２２２もまた、ルックアップテーブルを用いて、位相変調信号ＰＨ［ｎ］に対応する重み係数ａ１［ｎ］及びａ２［ｎ］をそれぞれ読み出す構成であっても良い。
図５は、本発明の一実施形態に係る無線通信装置におけるパラレル化ＤＡＣの一例を示すブロックダイアグラムである。具体的には、同図は、送信用アナログフロントエンド部１３０のＤＡＣ１３１ｂを、ナイキスト方式のパラレル化ＤＡＣとして構成した例を示している。
即ち、同図に示すパラレル化ナイキストＤＡＣ５００は、デジタルフィルタ５１０と、パラレルに構成された複数のサブＤＡＣ５２０(0)〜５２０(3)と、アナログ加算器５３０とを含んで構成される。デジタルフィルタ５１０は、入力されたデジタル信号ｘ［ｎ］（即ち、位相変調された正弦波信号）に対して所定のフィルタリング演算処理を行い、出力信号ｙ［ｎ］を出力する。出力信号ｙ［ｎ］は、サブＤＡＣ５２０(0)〜５２０(3)に入力される。なお、引数「ｎ」は、デジタルデータ列全体の連番を示し、図中の「ｍ」は、パラレルデータ処理する際の、例えば４データ一纏めのデータ列の連番を示している。
具体的には、本実施形態のデジタルフィルタ５１０は、以下の式５を満たすように設計された回路である。同図中、ｚ４ −１で表される要素は、元のサンプリング周波数Ｆｓの１／４の周波数を有するクロックに関する１クロック遅延を表す。
＜式５＞
ｙ［ｎ］＝ｘ［ｎ］−ｘ［ｎ−１］＋ｙ［ｎ−４］
なお、上記式５は、以下のように導き出される。即ち、入力信号ｘ［ｎ］と出力信号ｙ［ｎ］との関係は、下記の式６で表すことができる。
＜式６＞
ｘ［ｎ］＝ｙ［ｎ］＋ｙ［ｎ−１］＋ｙ［ｎ−２］＋ｙ［ｎ−３］
また、式６に対してｎの階数を１つ下げると下記の式７が得られる。
＜式７＞
ｘ［ｎ−１］＝ｙ［ｎ−１］＋ｙ［ｎ−２］＋ｙ［ｎ−３］＋ｙ［ｎ−４］
従って、式６から式７を減算することにより、上記式５が得られることになる。
このようにデジタルフィルタ５１０により演算処理された信号ｙ［ｎ］は、本実施形態では、４個のサブＤＡＣ５２０のそれぞれで、デジタル−アナログ変換が行われる。この場合、サブＤＡＣ５２０(0)〜５２０(3)のそれぞれのサンプリング周波数は、元のサンプリング周波数Ｆｓの１／４で良い。また、サブＤＡＣ５２０(0)〜５２０(3)のそれぞれは、位相がそれぞれ０度、９０度、１８０度及び２７０度ずれたクロックでサンプリングする。ここで、サブＤＡＣ５２０(0)〜５２０(3)によるそれぞれの出力は、元のサンプリング周期１／Ｆｓの４倍の周期の間、同一の値の出力を保持し続けるため、入力信号ｘ［ｎ］をそのまま用いると、所望のアナログデータを得ることができない。しかしながら、上述のようにデジタルフィルタ５１０により処理された出力信号ｙ［ｎ］を用いることにより、所望の結果が得られるようになる。
なお、上記式５から明らかなように、ｙ［ｎ−３］からｙ［ｎ］までの合計値はｘ［ｎ］で表される値となるが、ｙ［ｎ］自体は、演算処理を繰り返すうちに発散してしまうおそれがある。このため、デジタルフィルタ５１０は、図示していないが、上記式７の演算処理を繰り返した後、例えばｙ［ｎ］からｙ［ｎ−３］までの絶対値のいずれかが所定の上限値を超えた場合、ｘ［ｎ］の値に従ってｙ［ｎ−３］からｙ［ｎ］までに絶対値の小さい値として再配分する回路を含むように構成されても良い。かかる回路は、例えば、サブＤＡＣ５２０(0)〜５２０(3)の前段に配置される。
このように、本実施形態では、ＤＡＣ１３１ｂはパラレル化ナイキストＤＡＣ５００として構成されるため、実用的なアナログ／デジタル混載型ＳｏＣを実現することができるようになる。即ち、一般的な無線通信装置が使用するＲＦ送信帯を考慮すると、ＲＦ信号のサンプリング周波数Ｆｓは、最低でも数ＧＨｚであり、従って、それに対応したＤＡＣは、製造が難しく、非常に高価なものとなる。しかしながら、本実施形態では、複数のサブＤＡＣがパラレルに構成されているので、各サブＤＡＣは、パラレル数に応じた低いサンプリング周波数で動作すれば良く、実装の容易化を図ることができるようになる。
なお、本実施形態では、デジタルフィルタ５１０は、パラレル化ＤＡＣ１３１の一部として構成されたが、これに限られるものではなく、例えば、デジタルフィルタ５１０は、デジタル位相変調器１２２の一部として構成されても良い。或いは、デジタルフィルタ５１０は、独立のコンポーネントとして、デジタル位相変調器１２２とパラレル化ＤＡＣ１３１との間に配置される構成であっても良い。
（変形例）
次に、上述した実施形態の変形例を説明する。本変形例では、無線通信用ＩＣ１００のさらなる低消費電力化を図るため、バンドパスΔΣＤＡＣとして構成されるＤＡＣ１３１（パラレル化ＤＡＣ）が開示される。
図６は、本発明の一実施形態に係る無線通信装置におけるバンドパスΣΔＤＡＣの一例を示すブロックダイアグラムである。同図に示されるように、バンドパスΔΣＤＡＣ６００は、図５に示したナイキストＤＡＣ５００の前段に配置されたバンドパスΔΣ変調器６１０を含んで構成される。バンドパスΔΣＤＡＣ６００は、図２に示したパラレル化ＤＡＣ１３１に適用することができる。本例では、説明の便宜上、デジタル位相変調器１２２からの出力信号（位相変調された正弦波信号）をｘ［４ｍ］〜ｘ［４ｍ−３］に代え、ｗ［４ｍ］〜ｗ［４ｍ−３］と表記し、バンドパスΔΣ変調器６１０の出力信号をｘ［４ｍ］〜ｘ［４ｍ−３］と表記するものとする。同図に示すバンドパスΔΣＤＡＣ６００は、各サブＤＡＣは、４パラレル構成により、元のサンプリング周波数Ｆｓの１／４の周波数を持つクロックで動作する。
本例のバンドパスΔΣ変調器６１０は、ＲＦ送信帯のデジタル信号のみを通過させる機能を有する。これは、ＤＡＣ１３１ｂ及び１３１ｃが、ＲＦ送信帯にその周波数スペクトルを有する信号を直接的にデジタル−アナログ変換する必要があり、従って、バンドパスΔΣ変調器による量子化ノイズのノイズシェーピング特性による効果を最大限受けられるようにするためである。
ここで、バンドパスΔΣ変調器による量子化ノイズのノイズシェーピング特性について説明する。
バンドパスΔΣ変調器への入力データ、バンドパスΔΣ変調器からの出力データ、及びバンドパスΔΣ変調器における量子化器によって生じる量子化ノイズをそれぞれｗ［ｎ］、ｘ［ｎ］、及びｅ［ｎ］とすると、一つ目の４次のバンドパスフィルタの入出力伝達関数は下記の式８で表される。
<式８>
ｘ［ｎ］＝ｗ［ｎ］＋（１／（１＋２＊ｚ−２＋ｚ−４））＊ｅ［ｎ］
ここで、ｚ−１は、バンドパスΔΣ変調器における元のサンプリング周波数Ｆｓについての１クロック分の遅延を表す。
図７（ａ）は、上記式８におけるｅ［ｎ］についての伝達関数が有する周波数特性を模式的に図示したものである。このとき、ｅ［ｎ］は白色ノイズ特性ではなく、図示したような有色ノイズ特性を示す。バンドパスΔΣ変調器の全体のサンプリング周波数Ｆｓの１／４の周波帯付近でこの有色ノイズは０となるので、所望の信号は、この周波数帯をＲＦ送信帯として送信される。また、ＲＦ送信帯以外の周波数帯で大きなパワーを持つノイズは、送信用アナログフロントエンド部１３０のアナログ領域でアナログバンドパスフィルタを用いて、除去されることになる。
なお、同図（ｂ）は、上記式８のｅ［ｎ］についての伝達関数のＺ平面における極配置を表したものである。同図（ｂ）に示すように、この伝達関数は、おいて、単位円上のπ／２と−π／２の位置のそれぞれに２重の極を有し、合計４つの極を有する。しかしながら、このように極が配置される場合、同図（ａ）で示したようなＲＦ送信帯以外の周波数帯での大きなパワーのノイズは、アナログバンドパスフィルタを用いて除去されたとしても、依然として、電波法等で定められたスペクトルマスク規定を満たさない場合がある。或いは、このスペクトルマスク規定を満たすような高いノイズ除去性能を持つ高価なアナログバンドパスフィルタが必要となる場合がある。従って、本実施形態では、上記式８に示した入出力伝達関数を、二つ目の４次のバンドパスΔΣ変調器の入出力伝達関数である下記式９のように修正したΔΣ変調器６１０を用いることにより、量子化ノイズのノイズシェーピングをより効果的に実現する。
<式９>
ｘ［ｎ］＝ｗ［ｎ］＋（１／（１＋（２cos２θ）＊ｚ−２＋ｚ−４））＊ｅ［ｎ］
このとき、上記式９におけるｅ［ｎ］についての伝達関数が持つ周波数特性は同図（ｃ）のように修正され、また、同図（ｄ）に示すように、Ｚ平面上の極は、π／２±θと−π／２±θとに配置される。また、同図（ｃ）に示すように、ＲＦ送信帯にもノイズのパワーの一部が漏れる一方で、ＲＦ送信帯以外の周波数帯でのノイズのパワーは低減する。従って、このようなバンドパスΔΣ変調器を用いることで、高価なアナログバンドパスフィルタを用いることなく、電波法等で定められたスペクトルマスク規定を満たすことができるようになる。
以上を鑑みて、上記式９をデジタル回路として実装したエラーフィードバック型バンドパスΔΣ変調器が図８に示される。同図に示すように、バンドパスΔΣ変調器６１０は、加算器８０１ａ〜８０１ｃ、量子化器８０２、遅延回路８０３ａ〜８０３ｄ、及び乗算器８０４等を含んで構成される。同図において、入力信号である位相変調された正弦波信号ｗ［ｎ］は、加算器８０１ａにより、量子化誤差を含むフィードバック遅延データと加算される。量子化器８０２は、マルチビット量子化器である。
このような回路構成のバンドパスΔΣ変調器を動作させるクロックのサンプリング周波数Ｆｓは、ＲＦ送信帯が周波数Ｆｓ／４近傍にあることを考慮すると、最低でも数ＧＨｚとなるため、かかる回路の製造にＣＭＯＳテクノロジー等の半導体製造プロセスを用いることは困難である。そこで、本変形例では、図８に示した回路と等価な入出力関係を持つパラレル構成を有するバンドパスΔΣ変調器６１０が提案される。
図９は、本発明の一実施形態に係る無線通信装置の無線通信用ＩＣにおけるパラレル構成を有するバンドパスΔΣ変調器の一例を示すブロックダイアグラムである。同図に示すように、バンドパスΔΣ変調器６１０は、４つの連続した入力信号である位相変調された正弦波信号ｗ［４ｍ−３］〜ｗ［４ｍ］をパラレルに処理し、信号ｘ［４ｍ−３］〜ｘ［４ｍ］を出力する。バンドパスΔΣ変調器６１０は、パラレルに構成された４個のサブ変調器を内部に有しているため、各サブ変調器が元のサンプリング周波数Ｆｓの１／４の周波数のクロックで動作すれば足りる。なお、θ＝０に設定すると、２ｃｏｓ２θ＝２となり、バンドパスΔΣ変調器６１０は、上記式８の関係式を満たすことになる。即ち、同図に示したバンドパスΔΣ変調器６１０は、上記式９のみならず上記式８の実装も包括した回路である。
以上のように、本実施形態によれば、ポーラ変調方式の無線通信用ＩＣ１００において、位相変調信号及び振幅変調信号は、それぞれのパスにおいてデジタル的な同一の遅延値を持つように設計されるので、遅延値のミスマッチが生じず、従って、キャリブレーション機構を設ける必要がなくなる。また、かかる無線通信用ＩＣ１００では、アナログ出力発振器及びＰＬＬ回路等とからなるループ内でＲＦチャネル選択を行うのではなく、デジタル位相調整器１２２内でＲＦチャネル選択を行っているので、従来の無線通信装置において必須であった周波数シンセサイザが不要となり、単に、一定周波数のクロックを生成するクロック生成部１１０が必要となるだけである。これにより、無線通信用ＩＣ１００全体の実装が容易で、回路面積を小さくすることができるとともに、消費電力の低減を実現することができる。さらに、クロック生成部１１０は、一定周波数のクロックを生成するのみであるので、対象とする無線通信規格でのＡＣＰＲやＥＶＭの規定値を満たすことと無関係であり、起動時間を短くでき、この点からも消費電力の低減を実現することができるようになる。
また、本実施形態のデジタル位相変調器１２２は、デジタル的に生成した２つの異なる位相（０度及び９０度）の正弦波信号の振幅を、重み付け係数ａ１［ｎ］及びａ２［ｎ］を用いてデジタル的に乗算をした後、さらに両者を加算しているので、従来のアナログフェーズインターポレータで見られたような位相回転に対する線形性の劣化の問題が発生しない。また、デジタル位相変調器１２２は、乗算器のビット数を増やすことによって、必要に応じて容易に分解能の増大を図ることができる。つまり、この分解能の増大は、０度から３６０度までの任意の位相を容易に選択することができることを意味する。従って、無線通信用ＩＣ１００に内在する回路の非線形性による歪みが、対象とする無線通信規格のＡＣＰＲやＥＶＭの規定値を満たさないおそれがある場合は、量子化器の分解能を高くしたり、或いは、入力される変調されたデジタル正弦波信号ｗ［ｎ］の分解能を高くする等の対策を施すことにより、無線通信用ＩＣ１００の性能を容易に最適化することができるようになる。
さらに、デジタル位相変調器１２２を構成するサブ位相変換器１２２（i）は、２つの数値制御発振器１２２１が、Ｎクロック／周期であるところ、Ｎ／４クロックずれてデジタル的に２つの正弦波を生成しているので、ＰＶＴ変動の影響を受けることなく、相互に９０度ずれた位相を有する理想的な正弦波を得ることができる。
また、本実施形態によれば、ナイキストＤＡＣ５００は、パラレルに構成されたサブＤＡＣ５２０を含んで構成されているので、個々のサブＤＡＣ５２０はサンプリング周波数Ｆｓの１／４の周波数で動作すれば足り、これにより、実装の容易化を図ることができるようになる。
さらに、本実施形態によれば、バンドパスΔΣＤＡＣ６００は、パラレル化バンドパスΔΣ変調器６１０を含んで構成されているので、量子化ノイズのノイズシェーピング特性を有効に利用することができ、また、後段の個々のサブＤＡＣ５２０に対するクロックの周波数を低くすることで、消費電力の低減を実現することができるようになる。
また、本実施形態によれば、無線通信用ＩＣ１００において、デジタル位相変調器１２２及びＤＡＣ１３１のパラレル化を図っているため、ＲＴＬの論理合成手法によるスタンダードプリミティブセルで構成した回路実装が可能になる。
［第２の実施形態］
本実施形態は、アウトフェージング変調方式を用いた無線送信回路を含む、デジタル回路混載型の無線通信用ＩＣを開示する。
図１０は、本発明の一実施形態に係る無線通信装置における無線通信用ＩＣの一例を説明するブロックダイアグラムである。より具体的には、同図に示す無線通信用ＩＣ２００は、アウトフェージング変調方式の無線送信回路と、デジタル信号処理部を含む論理合成回路とが混載されたＳｏＣである。
同図に示すように、無線通信用ＩＣ２００は、例えば、クロック生成部２１０と、論理合成部２２０と、送信用アナログフロントエンド部２３０と、受信用アナログフロントエンド部２４０とを含む。
論理合成部２２０は、例えば、ベースバンド信号処理回路及びモデム回路等を含むデジタル信号処理部２２１と、デジタル位相変調／位相回転器２２２とを含んで構成されるデジタル回路である。
クロック生成部２１０は、一定の周波数を有するクロックを生成し、無線通信用ＩＣ２００内の各コンポーネントに供給するための回路である。クロック生成部２１０は、例えば、上述したクロック生成部１１０と同じもので構成することができる。本実施形態においても、クロック生成部２１０は、ＲＦチャネル選択機能とは独立している。
デジタル信号処理部２２１は、送信モードの間、ＲＦチャネル選択信号並びに位相変調信号及び振幅変調信号をデジタル位相変調／位相回転器２２２に出力する。デジタル位相変調／位相回転器２２２は、ＲＦチャネル選択信号に基づいてＲＦチャネル中心周波数を決定し、位相変調信号及び振幅変調信号によってデジタル正弦波を変調し、該変調したデジタル正弦波信号を送信用アナログフロントエンド部２３０のＤＡＣ２３１ａ及びＤＡＣ２３１ｂに出力する。
一方、受信モードの間、デジタル信号処理部２２１は、ＲＦチャネル選択信号をデジタル位相変調／位相回転器２２２に供給する一方、デジタル位相変調／位相回転器２２２の位相変調及び位相回転機能をともに停止させる。この場合、デジタル位相変調／位相回転器２２２は、ＲＦチャネル選択信号に応じた周波数を有し、かつ、位相が９０度ずれている２つのデジタル正弦波信号をＤＡＣ２３１ａ及びＤＡＣ２３１ｂにそれぞれ出力する。この２つのデジタル正弦波信号は、アナログ変換され、ローカル正弦波信号ＬＯとして、受信用アナログフロントエンド２４０の直交ミキサ（図示せず）に供給される。
送信用アナログフロントエンド部２３０は、例えば、一対のＤＡＣ２３１ａ及び２３１ｂと、一対のパワーアンプ２３２ａ及び２３２ｂと、パワーコンバイナ２３３と、スイッチ２３４ａ及び２３４ｂとを含んで構成されるアナログ回路である。送信用アナログフロントエンド部２３０は、論理合成部２２０により制御されるスイッチ２３４ａ及び２３４ｂにより、送信モードと受信モードとが切り替えられ動作する。即ち、スイッチ２３４ａが開放状態で、スイッチ２３４ｂが閉状態のとき、送信用アナログフロントエンド部２３０は送信モードで動作し、スイッチ２３４ａが閉状態で、スイッチ２３４ｂが開放状態のとき、無線通信用ＩＣ２００は受信モードで動作する。
ＤＡＣ２３１ａ及び２３１ｂは、入力されるデジタル信号をアナログ信号に変換し、出力する回路である。ＤＡＣ２３１ａ及び２３１ｂは、デジタル位相変調／位相回転器２２２から入力されたデジタル正弦波信号をアナログ信号に変換し、パワーアンプ２３２ａ及び２３２ｂにそれぞれ出力する。
パワーアンプ２３２ａ及び２３２ｂは、入力されたアナログ信号をそれぞれ増幅し、パワーコンバイナ２３３に出力する。パワーコンバイナ２３３は、増幅されたアナログ信号どうしを加算し、その結果をＲＦ送信信号として出力する。
なお、図示されていないが、送信用アナログフロントエンド部２３０は、ＤＡＣ２３１ａ及び２３１ｂの出力パス上に配置された再構成フィルタを含んでも良い。
受信用アナログフロントエンド部２４０は、既知のものを採用することができ、図示はされていないが、例えば、ローノイズアンプ（ＬＮＡ）と、直交ミキサと、可変ゲインアンプ（ＶＧＡ）と、アナログデジタルコンバータ（ＡＤＣ）とを含んで構成される。
図１１は、本発明の一実施形態に係る無線通信装置におけるデジタル位相変調／位相回転器の一例を示すブロックダイアグラムである。同図に示すように、デジタル位相変調／位相回転器２２２は、例えば４個のサブ位相変調／位相回転器２２２(0)〜２２２(3)を含んで構成される。なお、同図では、便宜上、デジタル位相変調／位相回転器２２２に接続された２個のパラレル化ＤＡＣ２３１（即ち、ＤＡＣ２３１ａ及び２３１ｂ）もまた示されている。パラレル化ＤＡＣは、例えば、図５や図６に示したものを適用することができる。なお、図６に示したｗ［４ｍ−３］、ｗ［４ｍ−２］、ｗ［４ｍ−１］、ｗ［４ｍ］という表記は、図１１においてｗ１［４ｍ−３］、ｗ１［４ｍ−２］、ｗ１［４ｍ−１］、ｗ１［４ｍ］及びｗ２［４ｍ−３］、ｗ２［４ｍ−２］、ｗ２［４ｍ−１］、ｗ２［４ｍ］と読み替えるものとする。
サブ位相変調／位相回転器２２２(0)〜２２２(3)は、元のサンプリング周波数Ｆｓの１／４の周波数を有するクロックでそれぞれ動作するように構成される。サブ位相変調／位相回転器２２２(0)〜２２２(3)のそれぞれは、位相が９０度ずれた一対のデジタル信号を生成し、該一対のデジタル信号のそれぞれを一対のパラレル化ＤＡＣ２３１に出力する。つまり、一対のパラレル化ＤＡＣ２３１のそれぞれは、サブ位相変調／位相回転器２２２(0)〜２２２(3)のそれぞれによって生成された一対のデジタル信号ｗ１［ｎ］及びｗ２［ｎ］を受け取るように構成される。
サブ位相変調／位相回転器２２２(0)〜２２２(3)は、同一構成であって良く、特に区別する必要がないときは、サブ位相変調／位相回転器２２２(i)と言うものとする。パラレルのデジタル正弦波信号のそれぞれは、例えば図３に示したように、その振幅値が相互に他の振幅値を時間的に補完し合うように生成される。このようなパラレルのデジタル正弦波信号を生成するために、サブ位相変調／位相回転器２２２(0)〜２２２(3)のそれぞれは、位相が９０度ずつずれたデジタル正弦波を発振する数値制御発振器を含んで構成される。
なお、本例では、デジタル位相変調／位相回転器２２２は、４個のサブ位相変調／位相回転器２２２(0）〜２２２(3)により構成されたが、特に、これに限られるものでなく、例えば、２個であっても良く、また、８個或いはそれ以上のサブ位相変調／位相回転器で構成されても良い。
図１２は、本発明の一実施形態に係る無線通信装置におけるデジタル位相変調／位相回転器を構成するサブ位相変調／位相回転器の一例を示すブロックダイアグラムである。同図に示すように、本実施形態のサブ位相変調器２２２(i)は、例えば、第１の数値制御発振器２２２１ａ及び第２の数値制御発振器２２２１ｂと、位相振幅変換器２２２２と、デジタル乗算器２２２３ａ〜２２２３ｄと、デジタル加算器２２２４ａ及び２２２４ｂと、マルチプレクサ２２２５ａ及び２２２５ｂとを含んで構成される。
第１の数値制御発振器２２２１ａ及び第２の数値制御発振器２２２１ｂは、デジタル信号処理部２２１から出力されるＲＦチャネル選択信号に従った周波数を有し、相互の関係で見れば、それぞれ０度及び９０度の位相を有するデジタル正弦波信号を出力する。第１の数値制御発振器２２２１ａから出力されたデジタル正弦波信号は分岐して、対応する乗算器２２２３ａ及び２２２３ｃに入力される一方、第２の数値制御発振器２２２１ｂから出力されたデジタル正弦波信号は分岐して、対応する乗算器２２２３ｂ及び２２２３ｄに入力される。第１の数値制御発振器２２２１ａ及び第２の数値制御発振器２２２１ｂは、上述した第１の実施形態と同じものであって良い。また、パラレルに構成されるサブ位相変調／位相回転器２２２(0)〜２２２(3)間においても対応する正弦波の位相が９０度ずつずれるように、即ち、対応する正弦波の振幅値が相互に他の振幅値を時間的に補完し合うように、その第１の数値制御発振器２２２１ａ及び第２の数値制御発振器２２２１ｂは構成される。
位相振幅変換器２２２２は、デジタル信号処理部２２１から出力される位相変調信号及び振幅変調信号に対して、所定の位相振幅変換を行って、重み係数ｂ１ｐ［ｎ］及びｂ２ｐ［ｎ］並びにｂ１ｍ［ｎ］及びｂ２ｍ［ｎ］を出力する。所定の位相振幅変換は、位相変調信号をＰＨ［ｎ］、振幅変調信号をＥＮＶ［ｎ］として、例えば、式１０によって定義される。
＜式１０＞
ｂ１ｐ［ｎ］＝ｃｏｓ（ＰＨ［ｎ］＋φ［ｎ］）
ｂ２ｐ［ｎ］＝ｓｉｎ（ＰＨ［ｎ］＋φ［ｎ］）
ｂ１ｍ［ｎ］＝ｃｏｓ（ＰＨ［ｎ］−φ［ｎ］）
ｂ２ｍ［ｎ］＝ｓｉｎ（ＰＨ［ｎ］−φ［ｎ］）
φ［ｎ］＝ａｒｃｃｏｓ（ＥＮＶ［ｎ］／２Ａ）
重み係数ｂ１ｐ［ｎ］及びｂ２ｐ［ｎ］はそれぞれ、デジタル乗算器２２２３ａ及び２２２３ｂに出力される。一方、重み係数ｂ１ｍ［ｎ］及びｂ２ｍ［ｎ］はそれぞれ、デジタル乗算器２２２３ｃ及び２２２３ｄに出力される。
デジタル乗算器２２２３ａは、重み係数ｂ１ｐ［ｎ］と位相０度のデジタル正弦波とを乗算し、重み付けされた第１のデジタル正弦波信号をデジタル加算器２２２４ａに出力する一方、デジタル乗算器２２２３ｂは、重み係数ｂ２ｐ［ｎ］と位相９０度のデジタル正弦波信号とを乗算し、重み付けされた第２のデジタル正弦波をデジタル加算器２２２４ａに出力する。また、デジタル乗算器２２２３ｃは、重み係数ｂ１ｍ［ｎ］と位相０度のデジタル正弦波信号とを乗算し、重み付けされた第３のデジタル正弦波信号をデジタル加算器２２２４ｂに出力する一方、デジタル乗算器２２２３ｄは、重み係数ｂ２ｍ［ｎ］と位相９０度のデジタル正弦波信号とを乗算し、重み付けされた第４のデジタル正弦波信号をデジタル加算器２２２４ｂに出力する。
デジタル加算器２２２４ａは、乗算された信号どうしを加算し、その結果を変調されたデジタル正弦波信号として、マルチプレクサ２２２５ａに出力する。マルチプレクサ２２２５ａは、送信モードの間は、該変調されたデジタル正弦波信号を送信用アナログフロントエンド部２３０のＤＡＣ２３１ａに出力する一方、受信モードの間は、変調されていない、即ち純粋なデジタル正弦波信号をＤＡＣ２３１ａに出力する。デジタル加算器２２２４ｂは、乗算された信号どうしを加算し、その結果を変調されたデジタル正弦波信号として、マルチプレクサ２２２５ｂに出力する。マルチプレクサ２２２５ｂは、送信モードの間は、該変調されたデジタル正弦波信号を送信用アナログフロントエンド部２３０のＤＡＣ２３１ｂに出力する一方、受信モードの間は、変調されていないデジタル正弦波をＤＡＣ２３１ｂに出力する。このように、送信モードにおいては、ＤＡＣ２３１ａ及びＤＡＣ２３１ｂに対しては、位相が９０度ずれた変調されたデジタル正弦波（より正確には、パラレル化されたデジタル正弦波）が出力されることになる。
なお、位相振幅変換器２２２２は、上記の構成に限られるものではなく、上記式１０を満たす限り、他の構成を採用しても良い。例えば、位相振幅変換器２２２２もまた、ルックアップテーブルを用いて、位相変調信号ＰＨ［ｎ］及び振幅変調信号に対応する重み係数ｂ１ｐ［ｎ］及びｂ２ｐ［ｎ］並びにｂ１ｍ［ｎ］及びｂ２ｍ［ｎ］をそれぞれ読み出す構成であっても良い。
以上のように、本実施形態によれば、アウトフェージング方式の無線通信用ＩＣ２００において、位相変調信号及び振幅変調信号は、それぞれのパスにおいて同じアナログ的な遅延値を有するので、遅延値及び回転量のミスマッチが生じず、従って、キャリブレーション機構を設ける必要がなくなる。また、かかる無線通信用ＩＣ２００では、アナログ出力発振器及びＰＬＬ回路等とからなるループ内でＲＦチャネル選択を行うのではなく、デジタル位相調整器２２２内でＲＦチャネル選択を行っているので、従来の無線通信装置において必須であった周波数シンセサイザが不要となり、単に、一定周波数のクロックを生成するクロック生成部２１０が必要となるだけである。これにより、無線通信用ＩＣ２００全体の実装が容易で、回路面積を小さくすることができるとともに、消費電力の低減を実現することができる。さらに、クロック生成部２１０は、一定周波数のクロックを生成するのみであるので、対象とする無線通信規格でのＡＣＰＲやＥＶＭの規定値を満たすことと無関係であり、起動時間を短くでき、この点からも消費電力の低減を実現することができるようになる。
また、本実施形態によれば、デジタル位相変調／位相回転器を用いているため、
デジタル的に生成した２つの異なる位相（０度及び９０度）の正弦波信号の振幅を、重み付け係数ｂ１ｐ［ｎ］、ｂ２ｐ［ｎ］、ｂ１ｍ［ｎ］及びｂ２ｍ［ｎ］を用いてデジタル的に乗算をした後、さらに両者を加算しているので、従来のアナログフェーズインターポレータで見られたような位相回転に対するミスマッチが生じない。また、デジタル位相変調／回転器２２２は、乗算器のビット数を増やすことによって、必要に応じて容易に分解能の増大を図ることができる。
（シミュレーション例）
上述のように構成される本発明に係る無線通信用ＩＣについてのＯＦＤＭ方式を想定した送信信号のシミュレーションによる結果を示す。
（１）ポーラ変調方式
図１３及び図１４は、ポーラ変調方式を採用した本発明に係る無線通信用ＩＣ１００についての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。具体的には、図１３は、ポーラ変調方式を採用した本発明に係る無線通信用ＩＣ１００について、パラレル化ＤＡＣに対してジッタのないサンプリングクロックを用いた場合の送信信号のスペクトラムを示す図である。また、図１４は、ポーラ変調方式を採用した本発明に係る無線通信用ＩＣ１００について、パラレル化ＤＡＣに対してランダムジッタを印加したサンプリングクロックを用いた場合の送信信号のスペクトラムを示す図である。ランダムジッタは、標準偏差約１０ｐｓｅｃの正規分布を有している。
シミュレーション条件は、以下のものとした。
・位相変調されたデジタル正弦波信号の出力タイミングに合わせて、振幅変調信号にレイテンシを与えた後にパワーアンプに入力した。なお、再構成フィルタの影響は考慮していない。
・各コンポーネントのパラレル構成は、４とした。
・元のサンプリング周波数Ｆｓは、３．５２０ＧＨｚとした。従って、パラレルに構成された各コンポーネントは、８８０ＭＨｚで動作するように設定した。
・位相変調信号及び振幅変調信号は、該８８０ＭＨｚのクロックにおいて、１１周期につき１回更新されるものとした。
・数値制御発振器は、９１５ＭＨｚの正弦波を出力するものとした。
・位相変調されたデジタル正弦波ｗ［ｎ］は９ビット＋符号１ビット（１０２４階調）とした。
・送信用アナログフロントエンド部１３０のパワーアンプは、理想的な線形性を有し、かつ、位相変調されアナログ変換された信号出力と振幅変調信号との乗算を理想的に行うものとした。
・バンドパスΔΣ変調器における係数２ｃｏｓ２θの値は、１．８７５とした。
・バンドパスΔΣ変調器におけるマルチビット量子化器は、７階調とした。
・送信用アナログフロントエンド部のパワーアンプは、理想的な線形性を有し、位相変調されアナログ変換された信号出力と振幅変調信号との乗算を理想的に行うものとした。
・ＯＦＤＭ方式の送信信号は、９０５ＭＨｚから９２４．６８７５ＭＨｚまでのＲＦ送信帯域を使用し、サブキャリアは６４本とした。なお、このときサブキャリア間隔は０．３１２５ＭＨｚである。
・送信信号は、周波数の低い方から７番目から５８番目のまでの合計５２本のサブキャリアをアクティブトーンとした。
・送信信号は、周波数の低い方から１１番目、３３番目および５４番目のサブキャリアをヌルトーン（データを持たないサブキャリア）とした。これは、パワーアンプの非線形性の影響を確認するためである。
・送信信号のデータパターンについて、１つのサブキャリアの変調方式をＱＰＳＫとして、各サブキャリアのデータはランダムデータとした。
・本発明に係る無線通信用ＩＣ１００による出力直後に、ＲＦ送信帯付近にパスバンドを有する２次のバターワースアナログバンドパスフィルタを配置した。さらに１．５ＧＨｚ付近にカットオフ周波数を持つ３次のバターワースアナログローパスフィルタを配置した。
・送信信号の品質を評価する際の高速フーリエ変換（ＦＦＴ）のポイント間隔は、２６００Ｈｚのコヒーレントサンプリングとした。
上記条件に従うシミュレーションの結果によれば、図１３に示すように、送信スペクトルは、最大−３０ｄＢｃ程度の歪みノイズを伴って表れている。また、図１４は、ランダムジッタを含むサンプリングクロックを用いた場合の送信スペクトラムを示すが、図１３（ジッタなしの場合）と図１４（ジッタありの場合）との送信スペクトラムを比較すると、図１４の方にノイズフロアの若干上昇が見られるものの、全体としては、両者には大差がないと言える。即ち、本発明に係るポーラ変調方式の無線通信回路は、ランダムジッタ耐性が高く、従って、クロック生成部に要求されるジッタ性能を緩和できることにより、消費電流の低減を図ることができるようになる。
なお、無線通信用ＩＣ１００に内在する回路の非線形性による歪みが、対象とする無線通信規格のＡＣＰＲやＥＶＭの規定値を満たさないおそれがある場合は、量子化器の分解能を高くしたり、或いは、入力される変調されたデジタルデータｗ［ｎ］の分解能を高くする等の対策を施すことにより、無線通信用ＩＣ１００の性能を最適化できる。
また、ＲＦ送信帯から遠く離れた周波数帯では、バンドパスΔΣ変調のノイズシェーピング特性によって、ノイズフロアのパワーが大きくなる可能性がある。従って、これが電波法等に規定されているスペクトルマスクを満たさないおそれがある場合には、バンドパスΔΣ変調器の２ｃｏｓ２θの値を修正したり、或いは、無線通信用ＩＣ１００による出力直後に設けられるアナログ再構成フィルタの性能を適切に調整することにより、無線通信用ＩＣ１００の性能を最適化できる。
（２）アウトフェージング変調方式
図１５及び図１６は、アウトフェージング変調方式を採用した本発明に係る無線通信用ＩＣ２００についての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。具体的には、図１５は、アウトフェージング変調方式を採用した本発明に係る無線通信用ＩＣ２００について、パラレル化ＤＡＣに対してジッタのないサンプリングクロックを用いた場合の送信信号のスペクトラムを示す図である。また、図１６は、アウトフェージング変調方式を採用した本発明に係る無線通信用ＩＣ２００について、パラレル化ＤＡＣに対してランダムジッタを印加したサンプリングクロックを用いた場合の送信信号のスペクトラムを示す図である。ランダムジッタは、同様に、標準偏差約１０ｐｓｅｃの正規分布を有している。
シミュレーション条件は、以下の点を除いて、上述のポーラ変調方式のものと同じである。
・送信用アナログフロントエンド部２３０の各パワーアンプ２３２ａは、理想的な線形性を有するものとした。
・本発明に係る無線通信用ＩＣ２００による出力直後に、ＲＦ送信帯付近にパスバンドを有する２次のバターワースアナログバンドパスフィルタを配置した。さらに１．５ＧＨｚ付近にカットオフ周波数を持つ３次のバターワースアナログローパスフィルタを配置した。
上記条件に従うシミュレーションの結果によれば、図１５に示すように、送信スペクトルは、最大−３５ｄＢｃ程度の歪みノイズを伴って表れている。また、図１６は、ランダムジッタを含むサンプリングクロックを用いた場合の送信スペクトラムを示すが、図１５（ジッタなしの場合）と図１６（ジッタありの場合）との送信スペクトラムを比較すると、図１４の方にノイズフロアの若干上昇が見られるものの、全体としては、両者には大差がないと言える。即ち、本発明に係るアウトフェージング変調方式の無線通信回路は、ランダムジッタ耐性が高く、従って、クロック生成部に要求される性能を緩和できることにより、消費電流の低減を図ることができるようになる。
なお、無線通信用ＩＣ２００に内在する回路の非線形性による歪みが、対象とする無線通信規格のＡＣＰＲやＥＶＭの規定値を満たさないおそれがある場合は、量子化器の分解能を高くしたり、或いは、入力される変調されたデジタルデータｗ［ｎ］の分解能を高くする等の対策を施すことにより、無線通信用ＩＣ２００の性能を最適化できる。
また、ＲＦ送信帯から遠く離れた周波数帯では、バンドパスΔΣ変調のノイズシェーピング特性によって、ノイズフロアのパワーが大きくなる可能性がある。従って、これが電波法等に規定されているスペクトルマスクを満たさないおそれがある場合には、バンドパスΔΣ変調器の２ｃｏｓ２θの値を修正したり、或いは、無線通信用ＩＣ２００による出力直後に設けられるアナログ再構成フィルタの性能を適切に調整することにより、無線通信用ＩＣ２００の性能を最適化できる。
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
本発明は、Ｗｉ−Ｆｉ等の無線通信規格を採用する無線通信装置の分野に広く利用することができる。
１００…無線通信用ＩＣ
１１０…クロック生成部
１２０…論理合成部
１２１…デジタル信号処理部
１２２…デジタル位相変調器
１３０…送信用アナログフロントエンド部
１３１…デジタル−アナログコンバータ（ＤＡＣ）
１３２…パワーアンプ
１３３…スイッチ
１４０…受信用アナログフロントエンド部
２００…無線通信用ＩＣ
２１０…クロック生成部
２２０…論理合成部
２２１…デジタル信号処理部
２２２…デジタル位相変調器
２３０…送信用アナログフロントエンド部
２３１…デジタル−アナログコンバータ（ＤＡＣ）
２３２…パワーアンプ
２３３…パワーコンバイナ
２３４…スイッチ
２４０…受信用アナログフロントエンド部

Claims (14)

  1. ポーラ変調方式の無線送信回路を含む集積回路であって、
    一定の周波数を有するクロックを生成するクロック生成回路と、
    前記クロック生成回路により生成されたクロックを用いて、ＲＦチャネル選択信号に従う所定のデジタル正弦波信号を、送信すべき信号に基づく位相変調信号に基づいて位相変調し、該位相変調されたデジタル正弦波信号を出力するデジタル位相変調器と、
    前記クロック生成回路により生成されたクロックを用いて、前記位相変調されたデジタル正弦波信号をアナログ正弦波信号に変換するＤＡコンバータと、
    前記アナログ正弦波信号を前記送信すべき信号に基づく振幅変調信号を用いて増幅するパワーアンプと、を備え、
    前記デジタル位相変調器は、パラレルに構成された所定数のサブ位相変調器を含むパラレル化デジタル位相変調器であり、
    前記サブ位相変調器のそれぞれは、前記位相変調信号に基づいてパラレル化デジタル正弦波信号を位相変調し、
    前記ＤＡコンバータは、パラレルに構成された所定数のサブＤＡコンバータを含むパラレル化ＤＡコンバータであり、
    前記パラレル化ＤＡコンバータは、前記変調されたパラレル化デジタル正弦波信号に対してアナログ変換を行って、アナログ正弦波信号を出力する、
    集積回路。
  2. 前記サブ位相変調器のそれぞれは、前記パラレル化デジタル正弦波信号のそれぞれが相互に時間的に補完する関係になるように、該パラレル化デジタル正弦波信号を生成する数値制御発振器を含む、請求項１記載の集積回路。
  3. 前記サブ位相変調器のそれぞれの数値制御発振器は、
    第１のパラレル化デジタル正弦波信号を生成する第１の数値制御発振器と、
    前記第１のパラレル化デジタル正弦波に対して位相が９０度ずれた第２のパラレル化デジタル正弦波信号を生成する第２の数値制御発振器と、を含み、
    前記サブ位相変調器のそれぞれはさらに、
    前記位相変調信号に基づいて前記第１のパラレル化デジタル正弦波信号及び前記第２のパラレル化デジタル正弦波信号のそれぞれに対する所定の重み付け係数を出力する位相振幅変換器と、
    前記第１のパラレル化デジタル正弦波信号及び前記第２のパラレル化デジタル正弦波信号と前記所定の重み付け係数とに基づいて論理演算を行う論理演算回路と、を含む、
    請求項２記載の集積回路。
  4. 前記パラレル化ＤＡコンバータは、前記変調されたパラレル化デジタル正弦波信号に対して所定のフィルタリング演算を行うデジタルフィルタをさらに含み、
    前記サブＤＡコンバータのそれぞれが、前記所定のフィルタリング演算が行われた出力信号のうちの対応する信号に対してアナログ変換を行う、
    請求項１記載の集積回路。
  5. 前記デジタルフィルタは、入力信号ｘ［ｎ］、出力信号をｙ［ｎ］としたとき、入出力伝達関数に関する下記式：
    ｙ［ｎ］＝ｘ［ｎ］−ｘ［ｎ−１］＋ｙ［ｎ−４］
    （ただし、ｎはパラレル化デジタル正弦波信号からなる全体信号を示す。）
    の関係を満たすように構成された回路である、
    請求項４記載の集積回路。
  6. 前記パラレル化ＤＡコンバータは、前記デジタルフィルタの前段に配置されたバンドパスΔΣ変調器をさらに含む、請求項４記載の集積回路。
  7. 前記バンドパスΔΣ変調器は、前記変調されたパラレル化デジタル正弦波信号をｗ［ｎ］、前記デジタルフィルタに対する出力信号をｘ［ｎ］、量子化ノイズをｅ［ｎ］、ｅ［ｎ］のノイズシェーピング特性に関わる伝達関数の極の位置を決定する角度定数をθ（ただし、０度≦θ≦９０度）としたとき、入出力伝達関数に関する下記式：
    ｘ［ｎ］＝ｗ［ｎ］＋（１／（１＋（２cos２θ）＊ｚ−２＋ｚ−４））＊ｅ［ｎ］
    （ただし、ｎはパラレル化デジタル正弦波信号からなる全体信号を示す。）
    の関係を満たすように構成された回路である、
    請求項６記載の集積回路。
  8. 前記集積回路は、前記送信すべき信号に基づいて、前記位相変調信号及び前記振幅変調信号を出力するデジタル信号処理部をさらに備える、請求項１乃至７記載の集積回路。
  9. 直交ミキサを含む受信用アナログフロントエンド部をさらに備える、請求項１乃至８記載の集積回路。
  10. 前記集積回路は、送信モードにおいて、前記ＤＡコンバータから出力される信号を前記パワーアンプに出力し、受信モードにおいて、前記ＤＡコンバータから出力される信号を前記受信用アナログフロントエンド部に出力するように制御するスイッチ部をさらに備える、請求項９記載の集積回路。
  11. 前記集積回路は、デジタル／アナログ混載型のＳｏＣである、請求項１乃至１０記載の集積回路。
  12. アウトフェージングの無線送信回路を含む集積回路であって、
    一定の周波数を有するクロックを生成するクロック生成回路と、
    前記クロック生成回路により生成されたクロックを用いて、ＲＦチャネル選択信号に従い、相互に所定回転量だけ位相がずれた一対のデジタル正弦波信号を、送信すべき信号に基づく位相変調信号及び振幅変調信号に基づいてそれぞれ変調し、該変調された一対のデジタル正弦波信号を出力するデジタル位相変調／位相回転器と、
    前記クロック生成回路により生成されたクロックを用いて、前記変調された一対のデジタル正弦波信号をアナログ正弦波信号にそれぞれ変換する一対のＤＡコンバータと、を備え、
    前記デジタル位相変調／位相回転器は、パラレルに構成された所定数のサブ位相変調／位相回転器を含むパラレル化デジタル位相変調／位相回転器であり、
    前記サブ位相変調／位相回転器のそれぞれは、前記位相変調信号及び前記振幅変調信号に基づいて一対のパラレル化デジタル正弦波信号を変調し、
    前記ＤＡコンバータは、パラレルに構成された所定数のサブＤＡコンバータを含むパラレル化ＤＡコンバータであり、
    前記一対のパラレル化ＤＡコンバータは、前記変調された一対のパラレル化デジタル正弦波信号に対してアナログ変換を行って、アナログ正弦波信号を出力する、
    集積回路。
  13. 前記サブ位相変調／位相回転器のそれぞれは、前記パラレル化デジタル正弦波信号のそれぞれが相互に時間的に補完する関係になるように、該パラレル化デジタル正弦波信号を生成する数値制御発振器を含む、請求項１２記載の集積回路。
  14. 前記サブ位相変調／位相回転器のそれぞれの数値制御発振器は、
    第１のパラレル化デジタル正弦波信号を生成する第１の数値制御発振器と、
    前記第１のパラレル化デジタル正弦波に対して位相が９０度ずれた第２のパラレル化デジタル正弦波信号を生成する第２の数値制御発振器と、を含み、
    前記サブ位相変調／位相回転器のそれぞれはさらに、
    前記位相変調信号及び前記振幅変調信号に基づいて前記第１のパラレル化デジタル正弦波信号及び前記第２のパラレル化デジタル正弦波信号のそれぞれに対する一対の所定の重み付け係数を出力する位相振幅変換器と、
    前記第１のパラレル化デジタル正弦波信号及び前記第２のパラレル化デジタル正弦波信号と前記一対の所定の重み付け係数とに基づいて論理演算を行う論理演算回路と、を含む、
    請求項１３記載の集積回路。


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