JP2015050702A - 無線通信用ic - Google Patents

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Abstract

【課題】 低消費電力を実現し、かつ、デジタル回路との混載を実現した無線通信回路を提供する。
【解決手段】 本発明は、ポーラ変調方式の無線送信回路を含む無線通信用ICである。該無線通信用ICは、RFチャネル選択信号に従う所定のデジタル正弦波を、送信すべき信号に基づく位相変調信号に基づいて位相変調し、出力するデジタル位相変調器と、前記位相変調されたデジタル正弦波をアナログ正弦波に変換するDAコンバータと、前記アナログ正弦波を前記送信すべき信号に基づく振幅変調信号を用いて増幅するパワーアンプとを備える。前記デジタル位相変調器及び前記DAコンバータはパラレルに構成されており、前記デジタル位相変調器は、前記位相変調信号に基づいてパラレル化デジタル正弦波を位相変調し、前記DAコンバータは、前記変調されたパラレル化デジタル正弦波に対してアナログ変換を行って、アナログ正弦波を出力する。
【選択図】 図1

Description

本発明は、無線通信用ICに関し、特に、ポーラ変調方式又はアウトフェージング変調方式の無線送信機能を備えた無線通信用ICに関する。
多くのモバイル型通信端末装置は、無線LAN規格の一つであるWi−Fi技術を用いた無線データ通信機能を備える。Wi−Fi技術では、典型的には、高い伝送速度を実現することができるOFDM(Orthogonal Frequency-Division Multiplexing)方式等が採用されているため、内部の無線送信回路には位相変調機能に加え、振幅変調機能を実装する必要がある。
このようなモバイル通信端末装置は、その性格上、搭載されたバッテリによる駆動時間をできる限り長くすることが望まれている。バッテリ駆動時間をできる限り長くするには、内部のICにおける消費電流ができるだけ小さいことが望ましく、このため、非線形パワーアンプは、電力効率(消費電力に対する送信電力の比率)が比較的高いことから、これを採用することは低消費電力の観点から極めて有利である。現在までのところ、非線形パワーアンプを用いる無線送信技術として、ポーラ変調(Polar Modulation)方式と、アウトフェージング(Outphasing Modulation)変調方式とが知られている。
(A)ポーラ変調方式
ポーラ変調方式は、アンテナから送信する無線信号(RF信号)のポーラ(即ち、位相および振幅)の歪みを補償する変調方式である。即ち、例えば図17に示すように、ポーラ変調方式を実現する無線送信回路は、位相変調器と、振幅可変パワーアンプを用いた振幅変調器とを含んで構成される。ポーラ変調方式はまた、非特許文献1に詳述されている。このようなポーラ変調方式により、パワーアンプを飽和動作させながら信号を振幅変調することができるため、パワーアンプ自体に高い線形性を要求する必要がなくなり、この結果、部品コストの低減や消費電力の低減が期待できる。
(B)アウトフェージング変調方式
一方、アウトフェージング変調方式は、例えば図18に示すように、位相変調器と、振幅変調器と、振幅位相データ変換器とを含んで構成される。振幅変調器は、それぞれ2つの回転量可変位相回転器及び振幅固定パワーアンプと、加算器とを含んでいる。同図において、位相変調信号PHに従って位相変調された信号をcos(2πF0t+PH)とすると、この信号は、回転量可変位相回転器#1及び回転量可変位相回転器#2にそれぞれ入力され、さらに+φ及び−φの位相回転を受け、パワーアンプ#1及びパワーアンプ#2にそれぞれ入力される。ここで、F0はRFチャネル中心周波数であり、tは時刻である。そして、パワーアンプ#1及びパワーアンプ#2のそれぞれから出力された信号は、パワーコンバイナで加算されることにより、下記式1に示すようにφに応じた振幅変調を受ける。ここで、Aは各パワーアンプの出力振幅である。
<式1>
Acos(2πF0t+PH+φ)+Acos(2πF0t+PH−φ)=2Acosφcos(2πF0t+PH)
アウトフェージング変調方式については、例えば非特許文献2に詳述されている。このようなアウトフェージング変調方式により、パワーアンプを飽和動作させながら信号を振幅変調でき、部品コストの低減や消費電力の低減が期待できる。
(C)位相変調器における変調方式
上述した位相変調器には、典型的には、クローズドループ位相変調方式を用いたもの(非特許文献3)と、オープンループ位相変調方式を用いたもの(非特許文献4)とがある。以下に詳述するように、非特許文献3は、位相変調信号をPLL(Phase Locked Loop)回路及びアナログ出力発振器等からなるループ内の2ノードへ入力するように構成されたクローズドループ位相変調方式を開示する。また、非特許文献4は、位相変調信号を、アナログ出力発振器から出力される2以上の異なる位相を有する正弦波信号とともにアナログフェーズインターポレータに入力するように構成されたオープンループ位相変調方式を開示する。
(a)クローズドループ位相変調方式
クローズドループ位相変調方式は、PLL回路及びアナログ出力発振器等を用いて構成されるループ内の1つ以上のノードに位相変調信号を与える方式である。ここで言うアナログ出力発振器は、典型的には、VCO(Voltage Controlled Oscillator)又はDCO(Digitally Controlled Oscillator)であり、いずれもアナログ正弦波を出力する。また、この方式では、ループ内に可変分周器を持ち、この可変分周器の分周数をダイナミックに切り替えることで周波数シンセサイザを構成し、RFチャネル選択を実現する。
図19は、クローズドループ位相変調方式を用いた従来の位相変調器の一例を示すブロックダイアグラムである。同図に示すように、本方式では、PLL回路は、参照クロックと可変分周器からの出力クロックとの周波数を比較し、アナログ出力発振器からの出力正弦波の周波数を所望の周波数に整えるよう、アナログ出力発振器へ周波数制御信号を出力する。ここで、参照クロックの周波数をFrefとし、可変分周器の分周数がNで一定である場合、アナログ出力発振器が出力する正弦波信号の周波数は、N・Fref[Hz]となる。RFチャネル選択を行うとともに、アナログ出力発振器による正弦波信号に位相変調を与えるために、典型的には、可変分周器には位相変調信号が入力される。可変分周器の分周数がNとN+1とでダイナミックに切り替わることで所望の位相変調を受けた正弦波信号が得られる。この場合、PLL回路の2入力の次元を合わせるために、位相変調信号は、時間微分回路で一回時間微分され、さらに参照クロックの周期1/Frefで乗算される。また、PLL回路が2入力の位相を比較する際には、典型的には立ち上がりエッジ同士の時間差を比較することにより行われるため、参照クロックの周期1/Frefの間隔でアナログ出力発振器に不連続な制御信号が与えられることになり、このままであれば正弦波出力は周期1/Fref間隔で急激に周波数が上下することになる。この効果を緩和するために、PLL回路は、通常、ループフィルタと呼ばれるローパスフィルタを含み、このループフィルタを通して制御信号は平滑化され、アナログ出力発振器へ入力される。しかしながら、これにより、位相変調を受けた正弦波信号における本来的に所望である急激な変化も同時に平滑化されてアナログ出力発振器へ入力されることになり、信号品質を低下させる。このような矛盾を解消するために、例えば、位相変調信号をPLL回路及びアナログ出力発振器等からなるループ内の2ノードへ入力する2ポイント変調技術が用いられる(非特許文献3)。同文献に示すように、典型的には、位相変調信号を入力する2ノード目はVCO又はDCOの2番目の入力である。VCO又はDCOの2番目の入力に入力される位相変調信号のクローズドループ応答特性は、ループフィルタのローパス特性が示すカットオフ周波数と同じカットオフ周波数を有するハイパス特性を有することが知られている。このとき、位相変調信号は、時間微分回路において一度微分され、その後VCO又はDCOのゲインの逆数1/Kvcoで乗算して該2ノード目に入力することにより、1ノード目である可変分周期に入力される位相変調信号と位相変調の程度(ゲイン)を一致させ、アナログ出力発振器の出力正弦波に印加される位相変調は全体として理想的なオールパス特性を有するようにしている。つまり、2ポイント変調技術が理想的に達成されれば、所望の位相変調器を構成することができる。
(b)オープンループ位相変調方式
オープンループ位相変調方式は、上記のクローズドループ位相変調方式と異なり、位相変調信号はPLL回路及びアナログ出力発振器等から構成されるループ内に印加されず、典型的には、アナログ出力発振器から出力される2以上の異なる位相を持つ正弦波信号を入力としたアナログフェーズインターポレータに印加される方式である。
図20は、オープンループ位相変調方式を用いた従来の位相変調器の一例を示すブロックダイアグラムである。同図を参照して、この方式では、アナログ出力発振器から出力される2つ以上の位相のずれた正弦波信号が用いられ、2以上の正弦波信号の振幅に別々の重み付けがされた後、それらは位相変調信号とともに加算機能を有するアナログフェーズインターポレータに与えられる。ここで言うアナログ出力発振器は、上記と同様に、VCO又はDCOであり、いずれもアナログ正弦波信号を出力する。また、PLL回路とアナログ出力発振器とによるループ構成も上記と同様である。
図21は、従来の差動型アナログフェーズインターポレータの一例を示すブロックダイアグラムである。同図に示されるアナログフェーズインターポレータは、例えば、CMOS製造プロセスを用いて製造される。アナログ出力発振器から出力された差動正弦波信号は、分周器で分周されて2以上の位相の異なる正弦波信号となる。同図を参照すると、位相変調信号によって、第1の差動正弦波信号(0度)及び第2の差動正弦波信号(90度)が入力されるソース接地段の2つのブランチの電流の大きさの比が制御されるとともに、クロススイッチ#1およびクロススイッチ#2のスイッチの極性が制御され、最終的な位相変調された差動正弦波信号の位相は0度から360度まで可変になる。なお、同図中、sign関数は正または負を判別するための関数であり、|*|は絶対値を取ることを意味する。オープンループ位相変調方式の場合、位相変調信号の周波数特性は原始的に一律なゲインの理想的なオールパス特性を有している。
また、デジタル無線通信を扱う無線通信回路においては、デジタル信号をアナログ信号に変換するためのデジタル−アナログコンバータ(以下、「DAC」又は「DAコンバータ」と言う。)が必要である。ナイキストの標本化定理に従い、送信信号が有する情報を保持するためには、該信号が占める帯域幅(BW)の2倍以上のサンプリング周波数Fsでサンプリングを行うことが必要であり、従って、DACは、このサンプリング周波数Fsで動作するものでなければならない。
ナイキストDACは、サンプリングクロックに同期させてデジタル信号をアナログ信号に変換するものである。ナイキストDACの特徴は、量子化器による量子化ノイズを白色ノイズとして送信信号とともに出力することである。この場合、量子化ノイズが信号の品質を低下させる指標であるSQNR(Signal toQuantization Noise Ratio)の取り得る最大値は、ナイキスト周波数(即ち、サンプリング周波数Fsの1/2)に対する帯域幅をOSR(Over Sampling Ratio)とすると、下記式2で表される。ただし、入力信号は正弦波信号であると仮定する。また、BはDACのビット数を表す。
<式2>
SQNR[dB]=6.02B+1.76+10log(OSR)
従って、DACのビット数が増えるほど、SQNRは上昇して、信号品質は向上するが、例えばDACが電流出力設計であれば、1LSBを表す電流セルの数が2のべき乗で増加することになり、このことにより、消費電流が増加する。また、OSRが増加することによってもSQNRは上昇して、信号品質は向上するが、帯域幅が一定であるならばサンプリング周波数Fsを高くとる必要があり、これもまた消費電流の増加を招くことになる。
ΔΣDACは、デジタルΔΣ変調器により送信すべき信号にΔΣ変調を適用した後に、デジタル信号をアナログ信号に変換を行うものであり、低消費電力化が期待できる。ΔΣ変調は、ノイズシェーピング特性を有し、量子化ノイズは、ナイキストDACの場合と異なり、有色ノイズであり、送信信号とともに出力される。かかる特性を利用して、送信信号の周波数帯以外の帯域に量子化ノイズのパワーを追いやり、実効的にSQNRを上昇させることができる。この場合のSQNRの取り得る最大値は、<式3>で表される。ただし、入力信号を正弦波と仮定する。また、BはDACのビット数を表し、kはデジタルΔΣ変調器の次数を表している。
<式3>
SQNR[dB]=10log(3(2k+1)22B−1/π2k−2)+10(2k+1)log(OSR)
ナイキストDACと同様に、SQNRの向上には、B又はOSRを増加させることが必要である。ここで、上記式2と上記式3とを比較した場合、両者には、OSRの増加によるSQNRの向上の効果に違いがある。即ち、例えばOSRを2倍にした場合、ナイキストDACでは、10log2=3[dB]の向上に留まるのに対し、ΔΣDACでは10(2k+1)log2の向上が見込める。この特性を利用して、OSRを十分高く取る代わりに、同じSQNRを達成するのにΔΣDACのビット数Bを低く抑えることができる。
所望のSQNRの達成と妥当な消費電流のためのビット数Bの設定には、通常、数百MHzから数GHzのサンプリング周波数Fsが必要になる。CMOSテクノロジー等による現行の半導体製造プロセスでは、このような高い周波数に対応するコンポーネントの実現は、現状、極めて
困難であり、たとえ実現できたとしても、大きな消費電流が必要となる。
非特許文献5は、デジタルΔΣ変調器をパラレル化して、これに入力される送信信号をパラレルに処理する方法が提案されている。これにより、RTL(Register Transfer Level )ハードウエア記述言語の論理合成手法を用いて、スタンダードプリミティブセルで構成するデジタルΔΣ変調器の設計が可能になる。なお、同文献のFig.4は、エラーフィードバック型パラレル化されたローパスΔΣ変調器のブロックダイアグラムを示している。
J.F.Bercher, and C.Berland, "Envelope and phase delays correction in an EER radio architecture", Analog Integrated Circuits and Signal Processing, vol. 55, pp. 21.35, April 2008. M.E.Heidari, M.Lee, and A.A.Abidi, "All-Digital Outphasing Modulator for a Software-Defined Transmitter", IEEE Journal of Solid-State Circuits, vol.44, no.4, pp. 1260-1270, April 2009. S.Lee, J.Lee, H.Park, K.Y.Lee, and S.Nam, "Self-Calibrated Two-Point Delta.Sigma Modulation Technique for RF Transmitters", IEEE Transactions, Microwave Theory and Technique, vol. 58, no. 7, pp. 1748-1757, July2010. P.E.Su, and S.Pamarti, "A 2.4 GHz Wideband Open-Loop GFSK Transmitter With Phase Quantization Noise Cancellation", IEEE Journal of Solid-State Circuits, vol.46, no.3, pp. 615-626, March 2011. J.Pham, and A.C.Carusone, "A Time-Interleaved delta-sigma-DAC Architecture Clocked at the Nyquist Rate", IEEE Transactions, Circuit and Systems: Express Briefs, vol.55, no.9, pp. 858-862, September 2008
従来のポーラ変調方式の無線送信回路においては、送信すべきデータは予め振幅変調信号と位相変調信号とに分離され、再びパワーアンプによって結合されて無線送信信号として出力される。しかしながら、このとき、無線送信回路の位相変調信号入力から位相変調器を経て位相変調された正弦波信号としてパワーアンプに至るパス(位相変調パス)と無線送信回路の振幅変調信号入力からパワーアンプに至るパス(振幅変調パス)との間に遅延値のミスマッチがあると、無線送信データの品質の指標であるACPR(Adjacent Channel Power Ratio)やEVM(Error Vector Magnitude)が劣化してしまうという問題がある(非特許文献1のFig.2及びFig.3参照)。
特に、位相変調信号及び振幅変調信号は、それぞれのパスにおいて異なるアナログ的な遅延値(一定でない群遅延)を有するために、この遅延値のミスマッチは極めて複雑なものとなる。また、半導体製造プロセスにおける製造ばらつき、電源電圧変動及び周囲温度変動(3種類の変動を合わせて、一般に「PVT変動」と称される。)によって、この遅延値のミスマッチは無線送信回路ごとに異なるのみならず、1つの無線送信回路内においても経時変化してしまう。従って、対象となる無線通信規格においてACPRやEVMで規定された値を満足するためには、遅延ミスマッチに対するキャリブレーション機構を無線送信回路周辺に設け、この遅延ミスマッチを推定し、補正することが必要とされる。これは、ハードウエア実装の面積や消費電流の観点から不利となることは明らかである。また、無線通信装置全体として見た場合も、無線送信回路による送信を行う直前にキャリブレーション時間を設けなければならず、装置の起動に要する時間がさらに増大してしまうという問題がある。
また、従来のクローズドループ位相変調方式の位相変調器では、PLL回路及びアナログ出力発振器等から構成されるループ内の2ノードに印加するそれぞれの位相変調信号の遅延値及びゲインのミスマッチが問題となる。また、位相変調器に入力された位相変調信号は、2ノードに至るまでにそれぞれ異なるアナログ的な遅延値(一定でない群遅延)を有するために、この遅延値のミスマッチは極めて複雑なものとなる。また、PVT変動に起因して、この遅延値のミスマッチは、無線送信回路ごとに異なることのみならず、1つの無線送信回路内においても経時変化してしまう。さらに、図19に示したように、2番目の印加ノードは、典型的にはアナログ出力発振器であり、KvcoのPVT変動によって、2つ目の印加ノードのゲインが変動する。遅延値ミスマッチとゲインミスマッチとによって、位相変調信号は、位相変調された正弦波信号として位相変調器から出力される際に理想的なオールパス特性を有することはできない。
また、上述した非特許文献3では、Fig.4に示されるように、実際の2つの印加経路であるB1−path及びB2−pathに加え、この2つのパスを模擬したA1−path及びA2−pathを設けることによって、遅延値ミスマッチ及びゲインミスマッチを推定し、その推定結果をB2−pathにフィードバックすることにより両ミスマッチを補正することが提案されている。しかしながら、いずれにせよ、ACPRやEVMの規定値を満足するためには、ミスマッチに対するキャリブレーション機構を設けることが必要とされ、従って、ハードウエア実装の面積や消費電流の観点から不利となる。また、無線通信装置全体として見た場合も、無線送信回路による送信を行う直前にキャリブレーション時間を設けなければならず、装置の起動に要する時間がさらに増大してしまうという問題がある。
一方、従来のオープンループ位相変調方式の場合、PLL回路及びアナログ出力発振器等によるループ構成と位相変調信号が入力されるアナログフェーズインターポレータとは独立しているので、クローズドループ位相変調方式で見られるような問題は起こらない。しかしながら、アナログフェーズインターポレータ自体や位相変調器の出力からアナログフェーズインターポレータへの入力に至るパス等について、半導体製造プロセスにおける製造ばらつきにより位相回転に対する線形性が損なわれるおそれがあった。即ち、位相変調信号によって、正弦波信号の位相が0度から360度まで単調に増加しない。図21に示した従来のアナログフェーズインターポレータの例で言えば、電流源IB1とIB2との間の製造ばらつき、トランジスタM1PとM1NとM2PとM2Nとの間の製造ばらつき、負荷抵抗RPとRNとの間の製造ばらつき及び差動正弦波信号(0度)と差動正弦波信号(90度)との間で理想90度からの位相ずれ等が線形性を損なう原因となる。アナログフェーズインターポレータを構成する各デバイスサイズを大きくすることや電流源の電流値を大きくすることなどで、ある程度の線形性の改善は見込めるが、ハードウエア実装の面積や消費電流の観点からは有効ではない。
さらに、上述したいずれの位相変調方式において、アナログ出力発振器によって出力される正弦波は、位相変調とRFチャネル選択とによって、その周波数は変動する。このようなアナログ出力発振器を含む無線送信回路が、SoC(System-on-a-Chip)として、一定のクロック周波数で動作することが期待されているベースバンド信号処理用のデジタル回路と混載されたとしても、該アナログ出力発振器によって出力される正弦波は、デジタル回路を動作させるクロックと兼用することができなかった。従って、結局、一定のクロック周波数を得るために、別のクロック生成部が必要となる場合があった。
さらにまた、非特許文献5に開示されたローパスΔΣDACは、RF送信帯に周波数変換する前のベースバンド信号のデジタルアナログ変換を前提としている。即ち、同文献は、DC付近にそのスペクトルが存在する送信信号を扱う技術に関するものである。従って、RF送信帯付近における量子化ノイズについては何ら考慮されていなかった。また、同文献では、Fig.2に示されるように、パラレル化されたΔΣ変調器の出力は、再びシリアルデータに変換されナイキストDACへ入力される。従って、RF送信帯付近にそのスペクトルが存在する送信信号に対しては、このシリアルデータは最低でも数GHzとなってしまう。このような高い周波数に対応するDACの実現は、現状、極めて困難であり、たとえ実現できたとしても、大きな消費電流が必要となる。
以上のように、モバイル型通信端末装置に採用されるWi−Fi等に代表される無線通信技術分野においては、バッテリの駆動時間をできる限り長くすることが重要な課題である。従って、通信端末装置内部の無線通信回路に非線形パワーアンプを用いることは、装置の低消費電力化を図るのに有効であるが、該非線形パワーアンプはアナログ回路であり、製造コストや設計の自由度といった観点からは必ずしも有利とは言えなかった。
一方、CMOSテクノロジー等によって製造されるデジタル回路は、製造コストや設計の自由度といった観点から有利であるが、従来は、そのようなデジタル回路を無線通信回路に適用するという試みがなされていなかったか、たとえなされていたとしても高周波を扱うアナログ回路との混載を前提としたデジタル回路の設計は非常に難しく、実現が容易ではなかった。
そこで、本発明は、モバイル型無線通信装置における低消費電力を実現し、かつ、CMOSテクノロジー等によって製造されるデジタル回路との混載を実現し、製造コスト面等で有利な無線通信回路を提供することを目的とする。
より具体的には、本発明の目的の一つは、モバイル型無線通信装置に内蔵される無線通信回路(IC)の消費電力を低減し、装置のバッテリ駆動時間をできる限り長くすることである。
また、本発明の目的の一つは、低消費電力を実現しつつ、従来のポーラ変調方式の無線通信回路における上記問題点を解決することである。
さらに、本発明の目的の一つは、低消費電力を実現しつつ、従来のアウトフェージング変調方式の無線通信回路における上記問題点を解決することである。
さらにまた、本発明の目的の一つは、アナログフロントエンド部とベースバンド信号処理部との混載IC、即ち、SoC(System-On-a-Chip)の設計思想に合致した新たな無線送信回路のアナログフロントエンド部アーキテクチャを提供し、ひいては、無線通信端末装置1台当たりの製造コストを低減することである。
上記課題を解決するためのある観点に従う本発明は、ポーラ変調方式の無線送信回路を含む無線通信用ICであって、一定の周波数を有するクロックを生成するクロック生成回路と、前記クロック生成回路により生成されたクロックを用いて、RFチャネル選択信号に従う所定のデジタル正弦波信号を、送信すべき信号に基づく位相変調信号に基づいて位相変調し、該位相変調されたデジタル正弦波信号を出力するデジタル位相変調器と、前記クロック生成回路により生成されたクロックを用いて、前記位相変調されたデジタル正弦波信号をアナログ正弦波信号に変換するDAコンバータと、前記アナログ正弦波信号を前記送信すべき信号に基づく振幅変調信号を用いて増幅するパワーアンプと、を備え、前記デジタル位相変調器は、パラレルに構成された所定数のサブ位相変調器を含むパラレル化デジタル位相変調器であり、前記サブ位相変調器のそれぞれは、前記位相変調信号に基づいてパラレル化デジタル正弦波信号を位相変調し、前記DAコンバータは、パラレルに構成された所定数のサブDAコンバータを含むパラレル化DAコンバータであり、前記パラレル化DAコンバータは、前記変調されたパラレル化デジタル正弦波信号に対してアナログ変換を行って、アナログ正弦波信号を出力する、無線通信用ICである。
前記サブ位相変調器のそれぞれは、前記パラレル化デジタル正弦波信号のそれぞれが相互に時間的に補完する関係になるように、該パラレル化デジタル正弦波信号を生成する数値制御発振器を含むように構成される。
ここで、前記サブ位相変調器のそれぞれの数値制御発振器は、第1のパラレル化デジタル正弦波信号を生成する第1の数値制御発振器と、前記第1のパラレル化デジタル正弦波に対して位相が90度ずれた第2のパラレル化デジタル正弦波信号を生成する第2の数値制御発振器と、を含むように構成される。また、前記サブ位相変調器のそれぞれはさらに、前記位相変調信号に基づいて前記第1のパラレル化デジタル正弦波信号及び前記第2のパラレル化デジタル正弦波信号のそれぞれに対する所定の重み付け係数を出力する位相振幅変換器と、前記第1のパラレル化デジタル正弦波信号及び前記第2のパラレル化デジタル正弦波信号と前記所定の重み付け係数とに基づいて論理演算を行う論理演算回路と、を含むように構成される。
また、前記パラレル化DAコンバータは、前記変調されたパラレル化デジタル正弦波信号に対して所定のフィルタリング演算を行うデジタルフィルタをさらに含み、前記サブDAコンバータのそれぞれが、前記所定のフィルタリング演算が行われた出力信号のうちの対応する信号に対してアナログ変換を行うように構成される。
ここで、前記デジタルフィルタは、入力信号x[n]、出力信号をy[n]としたとき、入出力伝達関数に関する下記式:
y[n]=x[n]−x[n−1]+y[n−4]
(ただし、nはパラレル化デジタル正弦波信号からなる全体信号を示す。)
の関係を満たすように構成された回路である。
また、前記パラレル化DAコンバータは、前記デジタルフィルタの前段に配置されたバンドパスΔΣ変調器をさらに含むように構成される。
ここで、前記バンドパスΔΣ変調器は、前記変調されたパラレル化デジタル正弦波信号をw[n]、前記デジタルフィルタに対する出力信号をx[n]、量子化ノイズをe[n]としたとき、入出力伝達関数に関する下記式:
x[n]=w[n]+(1/(1+(2cos2θ)*z−2+z−4))*e[n]
(ただし、nはパラレル化デジタル正弦波信号からなる全体信号を示す。)
の関係を満たすように構成された回路である。
また、前記の無線通信用ICは、直交ミキサを含む受信用アナログフロントエンド部をさらに備えても良い。
そして、前記無線通信用ICは、デジタル/アナログ混載型のSoCであることが好ましい。
また、別の観点に従う本発明は、アウトフェージングの無線送信回路を含む無線通信用ICであって、一定の周波数を有するクロックを生成するクロック生成回路と、前記クロック生成回路により生成されたクロックを用いて、RFチャネル選択信号に従い、相互に所定回転量だけ位相がずれた一対のデジタル正弦波信号を、送信すべき信号に基づく位相変調信号及び振幅変調信号に基づいてそれぞれ変調し、該変調された一対のデジタル正弦波信号を出力するデジタル位相変調/位相回転器と、前記クロック生成回路により生成されたクロックを用いて、前記変調された一対のデジタル正弦波信号をアナログ正弦波信号にそれぞれ変換する一対のDAコンバータと、を備え、前記デジタル位相変調/位相回転器は、パラレルに構成された所定数のサブ位相変調/位相回転器を含むパラレル化デジタル位相変調/位相回転器であり、前記サブ位相変調/位相回転器のそれぞれは、前記位相変調信号及び前記振幅変調信号に基づいて一対のパラレル化デジタル正弦波信号を変調し、前記DAコンバータは、パラレルに構成された所定数のサブDAコンバータを含むパラレル化DAコンバータであり、前記一対のパラレル化DAコンバータは、前記変調された一対のパラレル化デジタル正弦波信号に対してアナログ変換を行って、アナログ正弦波信号を出力する、無線通信用ICである。
前記サブ位相変調/位相回転器のそれぞれは、前記パラレル化デジタル正弦波信号のそれぞれが相互に時間的に補完する関係になるように、該パラレル化デジタル正弦波信号を生成する数値制御発振器を含むように構成される。
また、前記サブ位相変調/位相回転器のそれぞれの数値制御発振器は、第1のパラレル化デジタル正弦波信号を生成する第1の数値制御発振器と、前記第1のパラレル化デジタル正弦波に対して位相が90度ずれた第2のパラレル化デジタル正弦波信号を生成する第2の数値制御発振器と、を含むように構成される。また、前記サブ位相変調/位相回転器のそれぞれはさらに、前記位相変調信号及び前記振幅変調信号に基づいて前記第1のパラレル化デジタル正弦波信号及び前記第2のパラレル化デジタル正弦波信号のそれぞれに対する一対の所定の重み付け係数を出力する位相振幅変換器と、前記第1のパラレル化デジタル正弦波信号及び前記第2のパラレル化デジタル正弦波信号と前記一対の所定の重み付け係数とに基づいて論理演算を行う論理演算回路と、を含むように構成される。
本発明によれば、モバイル型無線通信装置において低消費電力を実現した無線通信回路が得られることになる。また、かかる無線通信回路は、CMOSテクノロジー等によって製造されるデジタル回路との混載に適し、従って、製造コスト面で優位に立つことができるようになる。
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
本発明の一実施形態に係る無線通信装置における無線通信用ICの一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるデジタル位相変調器の一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるデジタル位相変調器の数値制御発振器により出力されるパラレル正弦波を説明するための図である。 本発明の一実施形態に係る無線通信装置におけるサブ位相変調器の一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるパラレルDACの一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるパラレルDACの他の例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置における量子化ノイズのノイズシェーピング特性を説明するための図である。 本発明の一実施形態に係る無線通信装置におけるΔΣ変調器の一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置の無線通信用ICにおけるパラレル構成を有するΔΣ変調器の一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置における無線通信用ICの一例を説明するブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるデジタル位相変調/位相回転器の一例を示すブロックダイアグラムである。 本発明の一実施形態に係る無線通信装置におけるデジタル位相変調/位相回転器を構成するサブ位相変調/位相回転器の一例を示すブロックダイアグラムである。 ポーラ変調方式を採用した本発明に係る無線通信用ICについての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。 ポーラ変調方式を採用した本発明に係る無線通信用ICについての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。 アウトフェージング変調方式を採用した本発明に係る無線通信用ICについての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。 アウトフェージング変調方式を採用した本発明に係る無線通信用ICについての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。 ポーラ変調方式を用いた従来の無線送信回路の一例を示すブロックダイアグラムである。 アウトフェージング変調方式を用いた従来の無線送信回路の一例を示すブロックダイアグラムである。 クローズドループ位相変調方式を用いた従来の位相変調器の一例を示すブロックダイアグラムである。 オープンループ位相変調方式を用いた従来の位相変調器の一例を示すブロックダイアグラムである。 従来の差動型アナログフェーズインターポレータの一例を示すブロックダイアグラムである。
次に、本発明の実施の形態について、図面を参照しつつ説明する。
[第1の実施形態]
本実施形態は、ポーラ変調方式を用いた無線送信回路を含む、デジタル回路混載型の無線通信用ICを開示する。
図1は、本発明の一実施形態に係る無線通信装置における無線通信用ICの一例を示すブロックダイアグラムである。より具体的には、同図に示す無線通信用IC100は、ポーラ変調方式の無線送信回路と、デジタル信号処理部を含む論理合成回路とが混載されたSoCである。
同図に示すように、無線通信用IC100は、例えば、クロック生成部110と、論理合成部120と、送信用アナログフロントエンド部130と、受信用アナログフロントエンド部140とを含む。
クロック生成部110は、一定の周波数を有するクロックを生成し、これを無線通信用IC100内の各コンポーネントに供給するための回路である。本例では、クロック生成部110により生成されたクロックは、論理合成部120及び送信用アナログフロントエンド部130にそれぞれ供給される。クロック生成部110は、例えば、PLL回路及びアナログ出力発振器を含んで構成されるが、これに限られるものでない。例えば、クロック生成部110は、外部の水晶発振器等によるクロックであっても良い。ここで留意すべきことは、クロック生成部110は、RFチャネル選択に関わる機能とは独立していることである。
論理合成部120は、例えば、ベースバンド信号処理回路及びモデム回路等を含むデジタル信号処理部121と、デジタル位相変調器122とを含んで構成されるデジタル回路である。デジタル信号処理部121は、送信モードの間、RFチャネル選択信号及び位相変調信号をデジタル位相変調器122に出力するとともに、振幅変調信号を送信用アナログフロントエンド部130のデジタル−アナログコンバータ(DAC)131aに出力する。デジタル位相変調器122は、RFチャネル選択信号に基づいてRFチャネル中心周波数を決定し、位相変調信号に従ってデジタル正弦波信号を位相変調し、位相変調された正弦波信号を送信用アナログフロントエンド部130のDAC131bに出力する。
一方、受信モードの間、デジタル信号処理部121は、RFチャネル選択信号をデジタル位相変調器122に供給する一方、デジタル位相変調器122の位相変調機能を停止させる。これにより、デジタル位相変調器122は、RFチャネル選択信号に応じた周波数を有し、かつ、位相が90度ずれている2つのデジタル正弦波信号をDAC131b及びDAC131cにそれぞれ出力する。この2つのデジタル正弦波信号は、後述するように、DAC131b及びDAC131cによりアナログ変換され、ローカル正弦波信号LOとして、受信用アナログフロントエンド140の直交ミキサ(図示せず)に供給される。
送信用アナログフロントエンド部130は、例えば、DAC131a〜131cと、パワーアンプ132と、スイッチ133a及び133bとを含んで構成されるアナログ回路である。送信用アナログフロントエンド部130は、論理合成部120により制御されるスイッチ133a及び133bにより、送信モードと受信モードとが切り替えられ動作する。即ち、スイッチ133aが開放状態で、スイッチ133bが閉状態のとき、送信用アナログフロントエンド部130は送信モードで動作し、スイッチ133aが閉状態で、スイッチ133bが開放状態のとき、無線通信用IC100は受信モードで動作する。
DAC131a〜131cは、入力されるデジタル信号をアナログ信号に変換し、出力する回路である。DAC131aは、デジタル信号処理部121から出力されたデジタル振幅変調信号をアナログ信号に変換し、パワーアンプ132に出力する。DAC131bは、送信モードにおいて、デジタル位相変調器122から入力されたデジタル位相変調信号をアナログ信号に変換し、パワーアンプ132に出力する。パワーアンプ132は、入力されたアナログの振幅変調信号及びアナログの位相変調された信号とに基づいてRF送信信号を生成し、出力する。なお、図示されていないが、無線通信用IC100は、デジタル信号処理部121から出力された振幅変調信号がDAC131aに入力されるまでのレイテンシが、デジタル信号処理部121から出力され、デジタル位相変調器122を介して、DAC131bに入力されるまでのレイテンシと同じとなるように、構成される。即ち、例えば、デジタル位相変調器122と同じ遅延を持つように、振幅変調信号のパスに遅延素子が挿入される。これにより、デジタル的に遅延処理されるため、アナログ的な遅延(一定でない群遅延)を回避することができるようになる。DAC131cは、本例では、受信モードの間のみに使用される。この場合、DAC131b及びDAC131cは、デジタル位相変調器122から出力された、位相が90度ずれている2つのデジタル正弦波信号をアナログ正弦波信号に変換する。従って、DAC131b及び131cは、回路特性等を考慮し、同一の構成であることが好ましい。
また、図示されていないが、送信用アナログフロントエンド部130は、DAC131a〜131cの出力パス上に配置された再構成フィルタを含んでも良い。
受信用アナログフロントエンド部140は、既知のものを採用することができ、図示はされていないが、例えば、ローノイズアンプ(LNA)と、直交ミキサと、可変ゲインアンプ(VGA)と、アナログデジタルコンバータ(ADC)とを含んで構成される。
本実施形態では、後述するように、少なくともDAC131b及び131cは、パラレルに構成された複数のDACを含んで構成される。従って、これらパラレルに構成されたDACが有効に機能するように、デジタル位相変調器122もまた、パラレルに構成された複数のデジタル位相変調器を含んで構成される。以下では、このようなDAC131b及び131cを「パラレル化DAC」と呼ぶことがある。DAC131aもまた、DAC131bとの動作のマッチングを図るため、パラレル化されることが好ましい。
図2は、本発明の一実施形態に係る無線通信装置におけるデジタル位相変調器の一例を示すブロックダイアグラムである。同図に示すように、デジタル位相変調器122は、例えば4個のサブ位相変調器122(0)〜122(3)を含んで構成される。なお、同図では、便宜上、デジタル位相変調器122に接続されたパラレル化DAC131(即ち、DAC131bに相当する。)もまた示されている。本例のパラレル化DAC131は、ナイキストDAC(パラレル化ナイキストDAC)であるものとする。同図に示すような構成は、デジタルフェーズインターポレータと呼ばれることもある。パラレル化ナイキストDACの詳細については、図5等で説明される。
サブ位相変調器122(0)〜122(3)は、元のサンプリング周波数Fsの1/4の周波数を有するクロックでそれぞれ動作するように構成され、パラレルの位相変調された正弦波信号を生成し、出力する。サブ位相変調器122(0)〜(3)は、同一構成であって良く、本明細書では、特に区別する必要がないときは、サブ位相変調器122(i)と言うものとする。パラレルの正弦波信号のそれぞれは、例えば図3に示すように、その振幅値が相互に他の振幅値を時間的に補完し合うように生成される。このようなパラレル正弦波信号を生成するために、サブ位相変調器122(0)〜122(3)のそれぞれは、相互に位相が90度ずつずれたデジタルの正弦波信号を発振するデジタル発振器(数値制御発振器)を含んで構成される(図4参照)。
なお、本例では、デジタル位相変調器122は、4個のサブ位相変調器122(0)〜122(3)により構成されたが、特に、これに限られるものでなく、例えば、2個であっても良く、また、8個或いはそれ以上のサブ位相変調器で構成されても良い。
図4は、本発明の一実施形態に係る無線通信装置におけるデジタル位相変調器を構成するサブ位相変調器の一例を示すブロックダイアグラムである。同図に示すように、本実施形態のサブ位相変調器122(i)は、例えば、第1の数値制御発振器1221a及び第2の数値制御発振器1221bと、位相振幅変換器1222と、デジタル乗算器1223a及び1223bと、デジタル加算器1224と、マルチプレクサ1225とを含んで構成される。
第1の数値制御発振器1221a及び第2の数値制御発振器1221bは、デジタル信号処理部121から出力されるRFチャネル選択信号に従った周波数を有し、相互の関係で見れば、それぞれ0度及び90度の位相を有するデジタル正弦波を出力する。第1の数値制御発振器1221a及び第2の数値制御発振器1221bは、例えば、正弦波の要素値に基づくルックアップテーブルを含んで構成され、クロックに従って順番に要素値を読み出すことによりデジタル正弦波を出力する。或いは、CORDICアルゴリズムに基づくものであっても良い。
例えば、数値制御発振器1221a及び1221bは、Nクロックで出力制御が一巡する(更新される)ように設定され、さらに、RFチャネル選択信号Mに従ってNクロック内に正弦波信号を4M+1回(ただし、Mは正の整数)だけ出力するように構成される。このような構成により、N/4クロック目には正弦波信号がM+1/4回出力されることになる。つまり、RFチャネル選択信号Mの値に依存せず、N/4クロック目には、元の正弦波信号に対して1/4周期分ずれた値が出力される。従って、第1の数値制御発振器1221aに対して第2の数値制御発振器1221bがN/4クロックずれて発振するように構成すれば、これらの出力は、相互に位相が90度ずれている2つの正弦波信号となる。
上述したように、サブ位相変調器122(0)〜122(3)は、パラレルに構成されているため、サブ位相変調器122(0)〜122(3)間においても対応する正弦波信号の位相が90度ずつずれるように、即ち、対応する正弦波信号の振幅値が相互に他の振幅値を時間的に補完し合うように、構成される。つまり、サブ位相変調器122(i)における第1の数値制御発振器1221aどうし及び第2の数値制御発振器1221bどうしで見れば、それぞれ位相が90度ずつずれた正弦波信号が出力されることになる。
位相振幅変換器1222は、デジタル信号処理部121から出力される位相変調信号に対して、所定の位相振幅変換を行って、重み係数a1[n]及びa2[n]を出力する。所定の位相振幅変換は、位相変調信号をPH[n]として、例えば、式4によって定義される。
<式4>
a1[n]=cos(PH[n])
a2[n]=sin(PH[n])
位相振幅変換器1222により得られる重み係数a1[n]及びa2[n]はそれぞれ、デジタル乗算器1223a及び1223bに出力される。デジタル乗算器1223aは、重み係数a1[n]と位相0度のデジタル正弦波信号とを乗算し、重み付けされた第1のデジタル正弦波信号をデジタル加算器1224に出力する一方、デジタル乗算器1223bは、重み係数a2[n]と位相90度のデジタル正弦波信号とを乗算し、重み付けされた第2のデジタル正弦波信号をデジタル加算器1224に出力する。デジタル加算器1224は、該乗算された正弦波信号どうしを加算し、これを位相変調された正弦波信号として、マルチプレクサ1225に出力する。マルチプレクサ1225は、送信モードの間は、該位相変調された正弦波信号を送信用アナログフロントエンド部130のDAC131bに出力する一方、受信モードの間は、位相変調されていない、即ち、純粋なデジタル正弦波信号をDAC131bに出力する。即ち、受信モードの間は、第1の数値制御発振器1221a及び第2の数値制御発振器1221bから出力される90度ずれた2つのデジタル正弦波信号がそのまま出力されるようになる。2つのデジタル正弦波信号は、上述したように、受信用アナログフロントエンド部140の直交ミキサにローカル正弦波信号LOとして出力される。
なお、位相振幅変換器1222は、上記の構成に限られるものではなく、上記式4を満たす限り、他の構成によって実現されても良い。例えば、位相振幅変換器1222もまた、ルックアップテーブルを用いて、位相変調信号PH[n]に対応する重み係数a1[n]及びa2[n]をそれぞれ読み出す構成であっても良い。
図5は、本発明の一実施形態に係る無線通信装置におけるパラレル化DACの一例を示すブロックダイアグラムである。具体的には、同図は、送信用アナログフロントエンド部130のDAC131bを、ナイキスト方式のパラレル化DACとして構成した例を示している。
即ち、同図に示すパラレル化ナイキストDAC500は、デジタルフィルタ510と、パラレルに構成された複数のサブDAC520(0)〜520(3)と、アナログ加算器530とを含んで構成される。デジタルフィルタ510は、入力されたデジタル信号x[n](即ち、位相変調された正弦波信号)に対して所定のフィルタリング演算処理を行い、出力信号y[n]を出力する。出力信号y[n]は、サブDAC520(0)〜520(3)に入力される。なお、引数「n」は、デジタルデータ列全体の連番を示し、図中の「m」は、パラレルデータ処理する際の、例えば4データ一纏めのデータ列の連番を示している。
具体的には、本実施形態のデジタルフィルタ510は、以下の式5を満たすように設計された回路である。同図中、z −1で表される要素は、元のサンプリング周波数Fsの1/4の周波数を有するクロックに関する1クロック遅延を表す。
<式5>
y[n]=x[n]−x[n−1]+y[n−4]
なお、上記式5は、以下のように導き出される。即ち、入力信号x[n]と出力信号y[n]との関係は、下記の式6で表すことができる。
<式6>
x[n]=y[n]+y[n−1]+y[n−2]+y[n−3]
また、式6に対してnの階数を1つ下げると下記の式7が得られる。
<式7>
x[n−1]=y[n−1]+y[n−2]+y[n−3]+y[n−4]
従って、式6から式7を減算することにより、上記式5が得られることになる。
このようにデジタルフィルタ510により演算処理された信号y[n]は、本実施形態では、4個のサブDAC520のそれぞれで、デジタル−アナログ変換が行われる。この場合、サブDAC520(0)〜520(3)のそれぞれのサンプリング周波数は、元のサンプリング周波数Fsの1/4で良い。また、サブDAC520(0)〜520(3)のそれぞれは、位相がそれぞれ0度、90度、180度及び270度ずれたクロックでサンプリングする。ここで、サブDAC520(0)〜520(3)によるそれぞれの出力は、元のサンプリング周期1/Fsの4倍の周期の間、同一の値の出力を保持し続けるため、入力信号x[n]をそのまま用いると、所望のアナログデータを得ることができない。しかしながら、上述のようにデジタルフィルタ510により処理された出力信号y[n]を用いることにより、所望の結果が得られるようになる。
なお、上記式5から明らかなように、y[n−3]からy[n]までの合計値はx[n]で表される値となるが、y[n]自体は、演算処理を繰り返すうちに発散してしまうおそれがある。このため、デジタルフィルタ510は、図示していないが、上記式7の演算処理を繰り返した後、例えばy[n]からy[n−3]までの絶対値のいずれかが所定の上限値を超えた場合、x[n]の値に従ってy[n−3]からy[n]までに絶対値の小さい値として再配分する回路を含むように構成されても良い。かかる回路は、例えば、サブDAC520(0)〜520(3)の前段に配置される。
このように、本実施形態では、DAC131bはパラレル化ナイキストDAC500として構成されるため、実用的なアナログ/デジタル混載型SoCを実現することができるようになる。即ち、一般的な無線通信装置が使用するRF送信帯を考慮すると、RF信号のサンプリング周波数Fsは、最低でも数GHzであり、従って、それに対応したDACは、製造が難しく、非常に高価なものとなる。しかしながら、本実施形態では、複数のサブDACがパラレルに構成されているので、各サブDACは、パラレル数に応じた低いサンプリング周波数で動作すれば良く、実装の容易化を図ることができるようになる。
なお、本実施形態では、デジタルフィルタ510は、パラレル化DAC131の一部として構成されたが、これに限られるものではなく、例えば、デジタルフィルタ510は、デジタル位相変調器122の一部として構成されても良い。或いは、デジタルフィルタ510は、独立のコンポーネントとして、デジタル位相変調器122とパラレル化DAC131との間に配置される構成であっても良い。
(変形例)
次に、上述した実施形態の変形例を説明する。本変形例では、無線通信用IC100のさらなる低消費電力化を図るため、バンドパスΔΣDACとして構成されるDAC131(パラレル化DAC)が開示される。
図6は、本発明の一実施形態に係る無線通信装置におけるバンドパスΣΔDACの一例を示すブロックダイアグラムである。同図に示されるように、バンドパスΔΣDAC600は、図5に示したナイキストDAC500の前段に配置されたバンドパスΔΣ変調器610を含んで構成される。バンドパスΔΣDAC600は、図2に示したパラレル化DAC131に適用することができる。本例では、説明の便宜上、デジタル位相変調器122からの出力信号(位相変調された正弦波信号)をx[4m]〜x[4m−3]に代え、w[4m]〜w[4m−3]と表記し、バンドパスΔΣ変調器610の出力信号をx[4m]〜x[4m−3]と表記するものとする。同図に示すバンドパスΔΣDAC600は、各サブDACは、4パラレル構成により、元のサンプリング周波数Fsの1/4の周波数を持つクロックで動作する。
本例のバンドパスΔΣ変調器610は、RF送信帯のデジタル信号のみを通過させる機能を有する。これは、DAC131b及び131cが、RF送信帯にその周波数スペクトルを有する信号を直接的にデジタル−アナログ変換する必要があり、従って、バンドパスΔΣ変調器による量子化ノイズのノイズシェーピング特性による効果を最大限受けられるようにするためである。
ここで、バンドパスΔΣ変調器による量子化ノイズのノイズシェーピング特性について説明する。
バンドパスΔΣ変調器への入力データ、バンドパスΔΣ変調器からの出力データ、及びバンドパスΔΣ変調器における量子化器によって生じる量子化ノイズをそれぞれw[n]、x[n]、及びe[n]とすると、一つ目の4次のバンドパスフィルタの入出力伝達関数は下記の式8で表される。
<式8>
x[n]=w[n]+(1/(1+2*z−2+z−4))*e[n]
ここで、z−1は、バンドパスΔΣ変調器における元のサンプリング周波数Fsについての1クロック分の遅延を表す。
図7(a)は、上記式8におけるe[n]についての伝達関数が有する周波数特性を模式的に図示したものである。このとき、e[n]は白色ノイズ特性ではなく、図示したような有色ノイズ特性を示す。バンドパスΔΣ変調器の全体のサンプリング周波数Fsの1/4の周波帯付近でこの有色ノイズは0となるので、所望の信号は、この周波数帯をRF送信帯として送信される。また、RF送信帯以外の周波数帯で大きなパワーを持つノイズは、送信用アナログフロントエンド部130のアナログ領域でアナログバンドパスフィルタを用いて、除去されることになる。
なお、同図(b)は、上記式8のe[n]についての伝達関数のZ平面における極配置を表したものである。同図(b)に示すように、この伝達関数は、おいて、単位円上のπ/2と−π/2の位置のそれぞれに2重の極を有し、合計4つの極を有する。しかしながら、このように極が配置される場合、同図(a)で示したようなRF送信帯以外の周波数帯での大きなパワーのノイズは、アナログバンドパスフィルタを用いて除去されたとしても、依然として、電波法等で定められたスペクトルマスク規定を満たさない場合がある。或いは、このスペクトルマスク規定を満たすような高いノイズ除去性能を持つ高価なアナログバンドパスフィルタが必要となる場合がある。従って、本実施形態では、上記式8に示した入出力伝達関数を、二つ目の4次のバンドパスΔΣ変調器の入出力伝達関数である下記式9のように修正したΔΣ変調器610を用いることにより、量子化ノイズのノイズシェーピングをより効果的に実現する。
<式9>
x[n]=w[n]+(1/(1+(2cos2θ)*z−2+z−4))*e[n]
このとき、上記式9におけるe[n]についての伝達関数が持つ周波数特性は同図(c)のように修正され、また、同図(d)に示すように、Z平面上の極は、π/2±θと−π/2±θとに配置される。また、同図(c)に示すように、RF送信帯にもノイズのパワーの一部が漏れる一方で、RF送信帯以外の周波数帯でのノイズのパワーは低減する。従って、このようなバンドパスΔΣ変調器を用いることで、高価なアナログバンドパスフィルタを用いることなく、電波法等で定められたスペクトルマスク規定を満たすことができるようになる。
以上を鑑みて、上記式9をデジタル回路として実装したエラーフィードバック型バンドパスΔΣ変調器が図8に示される。同図に示すように、バンドパスΔΣ変調器610は、加算器801a〜801c、量子化器802、遅延回路803a〜803d、及び乗算器804等を含んで構成される。同図において、入力信号である位相変調された正弦波信号w[n]は、加算器801aにより、量子化誤差を含むフィードバック遅延データと加算される。量子化器802は、マルチビット量子化器である。
このような回路構成のバンドパスΔΣ変調器を動作させるクロックのサンプリング周波数Fsは、RF送信帯が周波数Fs/4近傍にあることを考慮すると、最低でも数GHzとなるため、かかる回路の製造にCMOSテクノロジー等の半導体製造プロセスを用いることは困難である。そこで、本変形例では、図8に示した回路と等価な入出力関係を持つパラレル構成を有するバンドパスΔΣ変調器610が提案される。
図9は、本発明の一実施形態に係る無線通信装置の無線通信用ICにおけるパラレル構成を有するバンドパスΔΣ変調器の一例を示すブロックダイアグラムである。同図に示すように、バンドパスΔΣ変調器610は、4つの連続した入力信号である位相変調された正弦波信号w[4m−3]〜w[4m]をパラレルに処理し、信号x[4m−3]〜x[4m]を出力する。バンドパスΔΣ変調器610は、パラレルに構成された4個のサブ変調器を内部に有しているため、各サブ変調器が元のサンプリング周波数Fsの1/4の周波数のクロックで動作すれば足りる。なお、θ=0に設定すると、2cos2θ=2となり、バンドパスΔΣ変調器610は、上記式8の関係式を満たすことになる。即ち、同図に示したバンドパスΔΣ変調器610は、上記式9のみならず上記式8の実装も包括した回路である。
以上のように、本実施形態によれば、ポーラ変調方式の無線通信用IC100において、位相変調信号及び振幅変調信号は、それぞれのパスにおいてデジタル的な同一の遅延値を持つように設計されるので、遅延値のミスマッチが生じず、従って、キャリブレーション機構を設ける必要がなくなる。また、かかる無線通信用IC100では、アナログ出力発振器及びPLL回路等とからなるループ内でRFチャネル選択を行うのではなく、デジタル位相調整器122内でRFチャネル選択を行っているので、従来の無線通信装置において必須であった周波数シンセサイザが不要となり、単に、一定周波数のクロックを生成するクロック生成部110が必要となるだけである。これにより、無線通信用IC100全体の実装が容易で、回路面積を小さくすることができるとともに、消費電力の低減を実現することができる。さらに、クロック生成部110は、一定周波数のクロックを生成するのみであるので、対象とする無線通信規格でのACPRやEVMの規定値を満たすことと無関係であり、起動時間を短くでき、この点からも消費電力の低減を実現することができるようになる。
また、本実施形態のデジタル位相変調器122は、デジタル的に生成した2つの異なる位相(0度及び90度)の正弦波信号の振幅を、重み付け係数a1[n]及びa2[n]を用いてデジタル的に乗算をした後、さらに両者を加算しているので、従来のアナログフェーズインターポレータで見られたような位相回転に対する線形性の劣化の問題が発生しない。また、デジタル位相変調器122は、乗算器のビット数を増やすことによって、必要に応じて容易に分解能の増大を図ることができる。つまり、この分解能の増大は、0度から360度までの任意の位相を容易に選択することができることを意味する。従って、無線通信用IC100に内在する回路の非線形性による歪みが、対象とする無線通信規格のACPRやEVMの規定値を満たさないおそれがある場合は、量子化器の分解能を高くしたり、或いは、入力される変調されたデジタル正弦波信号w[n]の分解能を高くする等の対策を施すことにより、無線通信用IC100の性能を容易に最適化することができるようになる。
さらに、デジタル位相変調器122を構成するサブ位相変換器122(i)は、2つの数値制御発振器1221が、Nクロック/周期であるところ、N/4クロックずれてデジタル的に2つの正弦波を生成しているので、PVT変動の影響を受けることなく、相互に90度ずれた位相を有する理想的な正弦波を得ることができる。
また、本実施形態によれば、ナイキストDAC500は、パラレルに構成されたサブDAC520を含んで構成されているので、個々のサブDAC520はサンプリング周波数Fsの1/4の周波数で動作すれば足り、これにより、実装の容易化を図ることができるようになる。
さらに、本実施形態によれば、バンドパスΔΣDAC600は、パラレル化バンドパスΔΣ変調器610を含んで構成されているので、量子化ノイズのノイズシェーピング特性を有効に利用することができ、また、後段の個々のサブDAC520に対するクロックの周波数を低くすることで、消費電力の低減を実現することができるようになる。
また、本実施形態によれば、無線通信用IC100において、デジタル位相変調器122及びDAC131のパラレル化を図っているため、RTLの論理合成手法によるスタンダードプリミティブセルで構成した回路実装が可能になる。
[第2の実施形態]
本実施形態は、アウトフェージング変調方式を用いた無線送信回路を含む、デジタル回路混載型の無線通信用ICを開示する。
図10は、本発明の一実施形態に係る無線通信装置における無線通信用ICの一例を説明するブロックダイアグラムである。より具体的には、同図に示す無線通信用IC200は、アウトフェージング変調方式の無線送信回路と、デジタル信号処理部を含む論理合成回路とが混載されたSoCである。
同図に示すように、無線通信用IC200は、例えば、クロック生成部210と、論理合成部220と、送信用アナログフロントエンド部230と、受信用アナログフロントエンド部240とを含む。
論理合成部220は、例えば、ベースバンド信号処理回路及びモデム回路等を含むデジタル信号処理部221と、デジタル位相変調/位相回転器222とを含んで構成されるデジタル回路である。
クロック生成部210は、一定の周波数を有するクロックを生成し、無線通信用IC200内の各コンポーネントに供給するための回路である。クロック生成部210は、例えば、上述したクロック生成部110と同じもので構成することができる。本実施形態においても、クロック生成部210は、RFチャネル選択機能とは独立している。
デジタル信号処理部221は、送信モードの間、RFチャネル選択信号並びに位相変調信号及び振幅変調信号をデジタル位相変調/位相回転器222に出力する。デジタル位相変調/位相回転器222は、RFチャネル選択信号に基づいてRFチャネル中心周波数を決定し、位相変調信号及び振幅変調信号によってデジタル正弦波を変調し、該変調したデジタル正弦波信号を送信用アナログフロントエンド部230のDAC231a及びDAC231bに出力する。
一方、受信モードの間、デジタル信号処理部221は、RFチャネル選択信号をデジタル位相変調/位相回転器222に供給する一方、デジタル位相変調/位相回転器222の位相変調及び位相回転機能をともに停止させる。この場合、デジタル位相変調/位相回転器222は、RFチャネル選択信号に応じた周波数を有し、かつ、位相が90度ずれている2つのデジタル正弦波信号をDAC231a及びDAC231bにそれぞれ出力する。この2つのデジタル正弦波信号は、アナログ変換され、ローカル正弦波信号LOとして、受信用アナログフロントエンド240の直交ミキサ(図示せず)に供給される。
送信用アナログフロントエンド部230は、例えば、一対のDAC231a及び231bと、一対のパワーアンプ232a及び232bと、パワーコンバイナ233と、スイッチ234a及び234bとを含んで構成されるアナログ回路である。送信用アナログフロントエンド部230は、論理合成部220により制御されるスイッチ234a及び234bにより、送信モードと受信モードとが切り替えられ動作する。即ち、スイッチ234aが開放状態で、スイッチ234bが閉状態のとき、送信用アナログフロントエンド部230は送信モードで動作し、スイッチ234aが閉状態で、スイッチ234bが開放状態のとき、無線通信用IC200は受信モードで動作する。
DAC231a及び231bは、入力されるデジタル信号をアナログ信号に変換し、出力する回路である。DAC231a及び231bは、デジタル位相変調/位相回転器222から入力されたデジタル正弦波信号をアナログ信号に変換し、パワーアンプ232a及び232bにそれぞれ出力する。
パワーアンプ232a及び232bは、入力されたアナログ信号をそれぞれ増幅し、パワーコンバイナ233に出力する。パワーコンバイナ233は、増幅されたアナログ信号どうしを加算し、その結果をRF送信信号として出力する。
なお、図示されていないが、送信用アナログフロントエンド部230は、DAC231a及び231bの出力パス上に配置された再構成フィルタを含んでも良い。
受信用アナログフロントエンド部240は、既知のものを採用することができ、図示はされていないが、例えば、ローノイズアンプ(LNA)と、直交ミキサと、可変ゲインアンプ(VGA)と、アナログデジタルコンバータ(ADC)とを含んで構成される。
図11は、本発明の一実施形態に係る無線通信装置におけるデジタル位相変調/位相回転器の一例を示すブロックダイアグラムである。同図に示すように、デジタル位相変調/位相回転器222は、例えば4個のサブ位相変調/位相回転器222(0)〜222(3)を含んで構成される。なお、同図では、便宜上、デジタル位相変調/位相回転器222に接続された2個のパラレル化DAC231(即ち、DAC231a及び231b)もまた示されている。パラレル化DACは、例えば、図5や図6に示したものを適用することができる。なお、図6に示したw[4m−3]、w[4m−2]、w[4m−1]、w[4m]という表記は、図11においてw1[4m−3]、w1[4m−2]、w1[4m−1]、w1[4m]及びw2[4m−3]、w2[4m−2]、w2[4m−1]、w2[4m]と読み替えるものとする。
サブ位相変調/位相回転器222(0)〜222(3)は、元のサンプリング周波数Fsの1/4の周波数を有するクロックでそれぞれ動作するように構成される。サブ位相変調/位相回転器222(0)〜222(3)のそれぞれは、位相が90度ずれた一対のデジタル信号を生成し、該一対のデジタル信号のそれぞれを一対のパラレル化DAC231に出力する。つまり、一対のパラレル化DAC231のそれぞれは、サブ位相変調/位相回転器222(0)〜222(3)のそれぞれによって生成された一対のデジタル信号w1[n]及びw2[n]を受け取るように構成される。
サブ位相変調/位相回転器222(0)〜222(3)は、同一構成であって良く、特に区別する必要がないときは、サブ位相変調/位相回転器222(i)と言うものとする。パラレルのデジタル正弦波信号のそれぞれは、例えば図3に示したように、その振幅値が相互に他の振幅値を時間的に補完し合うように生成される。このようなパラレルのデジタル正弦波信号を生成するために、サブ位相変調/位相回転器222(0)〜222(3)のそれぞれは、位相が90度ずつずれたデジタル正弦波を発振する数値制御発振器を含んで構成される。
なお、本例では、デジタル位相変調/位相回転器222は、4個のサブ位相変調/位相回転器222(0)〜222(3)により構成されたが、特に、これに限られるものでなく、例えば、2個であっても良く、また、8個或いはそれ以上のサブ位相変調/位相回転器で構成されても良い。
図12は、本発明の一実施形態に係る無線通信装置におけるデジタル位相変調/位相回転器を構成するサブ位相変調/位相回転器の一例を示すブロックダイアグラムである。同図に示すように、本実施形態のサブ位相変調器222(i)は、例えば、第1の数値制御発振器2221a及び第2の数値制御発振器2221bと、位相振幅変換器2222と、デジタル乗算器2223a〜2223dと、デジタル加算器2224a及び2224bと、マルチプレクサ2225a及び2225bとを含んで構成される。
第1の数値制御発振器2221a及び第2の数値制御発振器2221bは、デジタル信号処理部221から出力されるRFチャネル選択信号に従った周波数を有し、相互の関係で見れば、それぞれ0度及び90度の位相を有するデジタル正弦波信号を出力する。第1の数値制御発振器2221aから出力されたデジタル正弦波信号は分岐して、対応する乗算器2223a及び2223cに入力される一方、第2の数値制御発振器2221bから出力されたデジタル正弦波信号は分岐して、対応する乗算器2223b及び2223dに入力される。第1の数値制御発振器2221a及び第2の数値制御発振器2221bは、上述した第1の実施形態と同じものであって良い。また、パラレルに構成されるサブ位相変調/位相回転器222(0)〜222(3)間においても対応する正弦波の位相が90度ずつずれるように、即ち、対応する正弦波の振幅値が相互に他の振幅値を時間的に補完し合うように、その第1の数値制御発振器2221a及び第2の数値制御発振器2221bは構成される。
位相振幅変換器2222は、デジタル信号処理部221から出力される位相変調信号及び振幅変調信号に対して、所定の位相振幅変換を行って、重み係数b1p[n]及びb2p[n]並びにb1m[n]及びb2m[n]を出力する。所定の位相振幅変換は、位相変調信号をPH[n]、振幅変調信号をENV[n]として、例えば、式10によって定義される。
<式10>
b1p[n]=cos(PH[n]+φ[n])
b2p[n]=sin(PH[n]+φ[n])
b1m[n]=cos(PH[n]−φ[n])
b2m[n]=sin(PH[n]−φ[n])
φ[n]=arccos(ENV[n]/2A)
重み係数b1p[n]及びb2p[n]はそれぞれ、デジタル乗算器2223a及び2223bに出力される。一方、重み係数b1m[n]及びb2m[n]はそれぞれ、デジタル乗算器2223c及び2223dに出力される。
デジタル乗算器2223aは、重み係数b1p[n]と位相0度のデジタル正弦波とを乗算し、重み付けされた第1のデジタル正弦波信号をデジタル加算器2224aに出力する一方、デジタル乗算器2223bは、重み係数b2p[n]と位相90度のデジタル正弦波信号とを乗算し、重み付けされた第2のデジタル正弦波をデジタル加算器2224aに出力する。また、デジタル乗算器2223cは、重み係数b1m[n]と位相0度のデジタル正弦波信号とを乗算し、重み付けされた第3のデジタル正弦波信号をデジタル加算器2224bに出力する一方、デジタル乗算器2223dは、重み係数b2m[n]と位相90度のデジタル正弦波信号とを乗算し、重み付けされた第4のデジタル正弦波信号をデジタル加算器2224bに出力する。
デジタル加算器2224aは、乗算された信号どうしを加算し、その結果を変調されたデジタル正弦波信号として、マルチプレクサ2225aに出力する。マルチプレクサ2225aは、送信モードの間は、該変調されたデジタル正弦波信号を送信用アナログフロントエンド部230のDAC231aに出力する一方、受信モードの間は、変調されていない、即ち純粋なデジタル正弦波信号をDAC231aに出力する。デジタル加算器2224bは、乗算された信号どうしを加算し、その結果を変調されたデジタル正弦波信号として、マルチプレクサ2225bに出力する。マルチプレクサ2225bは、送信モードの間は、該変調されたデジタル正弦波信号を送信用アナログフロントエンド部230のDAC231bに出力する一方、受信モードの間は、変調されていないデジタル正弦波をDAC231bに出力する。このように、送信モードにおいては、DAC231a及びDAC231bに対しては、位相が90度ずれた変調されたデジタル正弦波(より正確には、パラレル化されたデジタル正弦波)が出力されることになる。
なお、位相振幅変換器2222は、上記の構成に限られるものではなく、上記式10を満たす限り、他の構成を採用しても良い。例えば、位相振幅変換器2222もまた、ルックアップテーブルを用いて、位相変調信号PH[n]及び振幅変調信号に対応する重み係数b1p[n]及びb2p[n]並びにb1m[n]及びb2m[n]をそれぞれ読み出す構成であっても良い。
以上のように、本実施形態によれば、アウトフェージング方式の無線通信用IC200において、位相変調信号及び振幅変調信号は、それぞれのパスにおいて同じアナログ的な遅延値を有するので、遅延値及び回転量のミスマッチが生じず、従って、キャリブレーション機構を設ける必要がなくなる。また、かかる無線通信用IC200では、アナログ出力発振器及びPLL回路等とからなるループ内でRFチャネル選択を行うのではなく、デジタル位相調整器222内でRFチャネル選択を行っているので、従来の無線通信装置において必須であった周波数シンセサイザが不要となり、単に、一定周波数のクロックを生成するクロック生成部210が必要となるだけである。これにより、無線通信用IC200全体の実装が容易で、回路面積を小さくすることができるとともに、消費電力の低減を実現することができる。さらに、クロック生成部210は、一定周波数のクロックを生成するのみであるので、対象とする無線通信規格でのACPRやEVMの規定値を満たすことと無関係であり、起動時間を短くでき、この点からも消費電力の低減を実現することができるようになる。
また、本実施形態によれば、デジタル位相変調/位相回転器を用いているため、
デジタル的に生成した2つの異なる位相(0度及び90度)の正弦波信号の振幅を、重み付け係数b1p[n]、b2p[n]、b1m[n]及びb2m[n]を用いてデジタル的に乗算をした後、さらに両者を加算しているので、従来のアナログフェーズインターポレータで見られたような位相回転に対するミスマッチが生じない。また、デジタル位相変調/回転器222は、乗算器のビット数を増やすことによって、必要に応じて容易に分解能の増大を図ることができる。
(シミュレーション例)
上述のように構成される本発明に係る無線通信用ICについてのOFDM方式を想定した送信信号のシミュレーションによる結果を示す。
(1)ポーラ変調方式
図13及び図14は、ポーラ変調方式を採用した本発明に係る無線通信用IC100についての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。具体的には、図13は、ポーラ変調方式を採用した本発明に係る無線通信用IC100について、パラレル化DACに対してジッタのないサンプリングクロックを用いた場合の送信信号のスペクトラムを示す図である。また、図14は、ポーラ変調方式を採用した本発明に係る無線通信用IC100について、パラレル化DACに対してランダムジッタを印加したサンプリングクロックを用いた場合の送信信号のスペクトラムを示す図である。ランダムジッタは、標準偏差約10psecの正規分布を有している。
シミュレーション条件は、以下のものとした。
・位相変調されたデジタル正弦波信号の出力タイミングに合わせて、振幅変調信号にレイテンシを与えた後にパワーアンプに入力した。なお、再構成フィルタの影響は考慮していない。
・各コンポーネントのパラレル構成は、4とした。
・元のサンプリング周波数Fsは、3.520GHzとした。従って、パラレルに構成された各コンポーネントは、880MHzで動作するように設定した。
・位相変調信号及び振幅変調信号は、該880MHzのクロックにおいて、11周期につき1回更新されるものとした。
・数値制御発振器は、915MHzの正弦波を出力するものとした。
・位相変調されたデジタル正弦波w[n]は9ビット+符号1ビット(1024階調)とした。
・送信用アナログフロントエンド部130のパワーアンプは、理想的な線形性を有し、かつ、位相変調されアナログ変換された信号出力と振幅変調信号との乗算を理想的に行うものとした。
・バンドパスΔΣ変調器における係数2cos2θの値は、1.875とした。
・バンドパスΔΣ変調器におけるマルチビット量子化器は、7階調とした。
・送信用アナログフロントエンド部のパワーアンプは、理想的な線形性を有し、位相変調されアナログ変換された信号出力と振幅変調信号との乗算を理想的に行うものとした。
・OFDM方式の送信信号は、905MHzから924.6875MHzまでのRF送信帯域を使用し、サブキャリアは64本とした。なお、このときサブキャリア間隔は0.3125MHzである。
・送信信号は、周波数の低い方から7番目から58番目のまでの合計52本のサブキャリアをアクティブトーンとした。
・送信信号は、周波数の低い方から11番目、33番目および54番目のサブキャリアをヌルトーン(データを持たないサブキャリア)とした。これは、パワーアンプの非線形性の影響を確認するためである。
・送信信号のデータパターンについて、1つのサブキャリアの変調方式をQPSKとして、各サブキャリアのデータはランダムデータとした。
・本発明に係る無線通信用IC100による出力直後に、RF送信帯付近にパスバンドを有する2次のバターワースアナログバンドパスフィルタを配置した。さらに1.5GHz付近にカットオフ周波数を持つ3次のバターワースアナログローパスフィルタを配置した。
・送信信号の品質を評価する際の高速フーリエ変換(FFT)のポイント間隔は、2600Hzのコヒーレントサンプリングとした。
上記条件に従うシミュレーションの結果によれば、図13に示すように、送信スペクトルは、最大−30dBc程度の歪みノイズを伴って表れている。また、図14は、ランダムジッタを含むサンプリングクロックを用いた場合の送信スペクトラムを示すが、図13(ジッタなしの場合)と図14(ジッタありの場合)との送信スペクトラムを比較すると、図14の方にノイズフロアの若干上昇が見られるものの、全体としては、両者には大差がないと言える。即ち、本発明に係るポーラ変調方式の無線通信回路は、ランダムジッタ耐性が高く、従って、クロック生成部に要求されるジッタ性能を緩和できることにより、消費電流の低減を図ることができるようになる。
なお、無線通信用IC100に内在する回路の非線形性による歪みが、対象とする無線通信規格のACPRやEVMの規定値を満たさないおそれがある場合は、量子化器の分解能を高くしたり、或いは、入力される変調されたデジタルデータw[n]の分解能を高くする等の対策を施すことにより、無線通信用IC100の性能を最適化できる。
また、RF送信帯から遠く離れた周波数帯では、バンドパスΔΣ変調のノイズシェーピング特性によって、ノイズフロアのパワーが大きくなる可能性がある。従って、これが電波法等に規定されているスペクトルマスクを満たさないおそれがある場合には、バンドパスΔΣ変調器の2cos2θの値を修正したり、或いは、無線通信用IC100による出力直後に設けられるアナログ再構成フィルタの性能を適切に調整することにより、無線通信用IC100の性能を最適化できる。
(2)アウトフェージング変調方式
図15及び図16は、アウトフェージング変調方式を採用した本発明に係る無線通信用IC200についての数値計算シミュレーションによる送信信号のスペクトラムを示す図である。具体的には、図15は、アウトフェージング変調方式を採用した本発明に係る無線通信用IC200について、パラレル化DACに対してジッタのないサンプリングクロックを用いた場合の送信信号のスペクトラムを示す図である。また、図16は、アウトフェージング変調方式を採用した本発明に係る無線通信用IC200について、パラレル化DACに対してランダムジッタを印加したサンプリングクロックを用いた場合の送信信号のスペクトラムを示す図である。ランダムジッタは、同様に、標準偏差約10psecの正規分布を有している。
シミュレーション条件は、以下の点を除いて、上述のポーラ変調方式のものと同じである。
・送信用アナログフロントエンド部230の各パワーアンプ232aは、理想的な線形性を有するものとした。
・本発明に係る無線通信用IC200による出力直後に、RF送信帯付近にパスバンドを有する2次のバターワースアナログバンドパスフィルタを配置した。さらに1.5GHz付近にカットオフ周波数を持つ3次のバターワースアナログローパスフィルタを配置した。
上記条件に従うシミュレーションの結果によれば、図15に示すように、送信スペクトルは、最大−35dBc程度の歪みノイズを伴って表れている。また、図16は、ランダムジッタを含むサンプリングクロックを用いた場合の送信スペクトラムを示すが、図15(ジッタなしの場合)と図16(ジッタありの場合)との送信スペクトラムを比較すると、図14の方にノイズフロアの若干上昇が見られるものの、全体としては、両者には大差がないと言える。即ち、本発明に係るアウトフェージング変調方式の無線通信回路は、ランダムジッタ耐性が高く、従って、クロック生成部に要求される性能を緩和できることにより、消費電流の低減を図ることができるようになる。
なお、無線通信用IC200に内在する回路の非線形性による歪みが、対象とする無線通信規格のACPRやEVMの規定値を満たさないおそれがある場合は、量子化器の分解能を高くしたり、或いは、入力される変調されたデジタルデータw[n]の分解能を高くする等の対策を施すことにより、無線通信用IC200の性能を最適化できる。
また、RF送信帯から遠く離れた周波数帯では、バンドパスΔΣ変調のノイズシェーピング特性によって、ノイズフロアのパワーが大きくなる可能性がある。従って、これが電波法等に規定されているスペクトルマスクを満たさないおそれがある場合には、バンドパスΔΣ変調器の2cos2θの値を修正したり、或いは、無線通信用IC200による出力直後に設けられるアナログ再構成フィルタの性能を適切に調整することにより、無線通信用IC200の性能を最適化できる。
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ(技術的事項)を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
本発明は、Wi−Fi等の無線通信規格を採用する無線通信装置の分野に広く利用することができる。
100…無線通信用IC
110…クロック生成部
120…論理合成部
121…デジタル信号処理部
122…デジタル位相変調器
130…送信用アナログフロントエンド部
131…デジタル−アナログコンバータ(DAC)
132…パワーアンプ
133…スイッチ
140…受信用アナログフロントエンド部
200…無線通信用IC
210…クロック生成部
220…論理合成部
221…デジタル信号処理部
222…デジタル位相変調器
230…送信用アナログフロントエンド部
231…デジタル−アナログコンバータ(DAC)
232…パワーアンプ
233…パワーコンバイナ
234…スイッチ
240…受信用アナログフロントエンド部

Claims (14)

  1. ポーラ変調方式の無線送信回路を含む集積回路であって、
    一定の周波数を有するクロックを生成するクロック生成回路と、
    前記クロック生成回路により生成されたクロックを用いて、RFチャネル選択信号に従う所定のデジタル正弦波信号を、送信すべき信号に基づく位相変調信号に基づいて位相変調し、該位相変調されたデジタル正弦波信号を出力するデジタル位相変調器と、
    前記クロック生成回路により生成されたクロックを用いて、前記位相変調されたデジタル正弦波信号をアナログ正弦波信号に変換するDAコンバータと、
    前記アナログ正弦波信号を前記送信すべき信号に基づく振幅変調信号を用いて増幅するパワーアンプと、を備え、
    前記デジタル位相変調器は、パラレルに構成された所定数のサブ位相変調器を含むパラレル化デジタル位相変調器であり、
    前記サブ位相変調器のそれぞれは、前記位相変調信号に基づいてパラレル化デジタル正弦波信号を位相変調し、
    前記DAコンバータは、パラレルに構成された所定数のサブDAコンバータを含むパラレル化DAコンバータであり、
    前記パラレル化DAコンバータは、前記変調されたパラレル化デジタル正弦波信号に対してアナログ変換を行って、アナログ正弦波信号を出力する、
    集積回路。
  2. 前記サブ位相変調器のそれぞれは、前記パラレル化デジタル正弦波信号のそれぞれが相互に時間的に補完する関係になるように、該パラレル化デジタル正弦波信号を生成する数値制御発振器を含む、請求項1記載の集積回路。
  3. 前記サブ位相変調器のそれぞれの数値制御発振器は、
    第1のパラレル化デジタル正弦波信号を生成する第1の数値制御発振器と、
    前記第1のパラレル化デジタル正弦波に対して位相が90度ずれた第2のパラレル化デジタル正弦波信号を生成する第2の数値制御発振器と、を含み、
    前記サブ位相変調器のそれぞれはさらに、
    前記位相変調信号に基づいて前記第1のパラレル化デジタル正弦波信号及び前記第2のパラレル化デジタル正弦波信号のそれぞれに対する所定の重み付け係数を出力する位相振幅変換器と、
    前記第1のパラレル化デジタル正弦波信号及び前記第2のパラレル化デジタル正弦波信号と前記所定の重み付け係数とに基づいて論理演算を行う論理演算回路と、を含む、
    請求項2記載の集積回路。
  4. 前記パラレル化DAコンバータは、前記変調されたパラレル化デジタル正弦波信号に対して所定のフィルタリング演算を行うデジタルフィルタをさらに含み、
    前記サブDAコンバータのそれぞれが、前記所定のフィルタリング演算が行われた出力信号のうちの対応する信号に対してアナログ変換を行う、
    請求項1記載の集積回路。
  5. 前記デジタルフィルタは、入力信号x[n]、出力信号をy[n]としたとき、入出力伝達関数に関する下記式:
    y[n]=x[n]−x[n−1]+y[n−4]
    (ただし、nはパラレル化デジタル正弦波信号からなる全体信号を示す。)
    の関係を満たすように構成された回路である、
    請求項4記載の集積回路。
  6. 前記パラレル化DAコンバータは、前記デジタルフィルタの前段に配置されたバンドパスΔΣ変調器をさらに含む、請求項4記載の集積回路。
  7. 前記バンドパスΔΣ変調器は、前記変調されたパラレル化デジタル正弦波信号をw[n]、前記デジタルフィルタに対する出力信号をx[n]、量子化ノイズをe[n]、e[n]のノイズシェーピング特性に関わる伝達関数の極の位置を決定する角度定数をθ(ただし、0度≦θ≦90度)としたとき、入出力伝達関数に関する下記式:
    x[n]=w[n]+(1/(1+(2cos2θ)*z−2+z−4))*e[n]
    (ただし、nはパラレル化デジタル正弦波信号からなる全体信号を示す。)
    の関係を満たすように構成された回路である、
    請求項6記載の集積回路。
  8. 前記集積回路は、前記送信すべき信号に基づいて、前記位相変調信号及び前記振幅変調信号を出力するデジタル信号処理部をさらに備える、請求項1乃至7記載の集積回路。
  9. 直交ミキサを含む受信用アナログフロントエンド部をさらに備える、請求項1乃至8記載の集積回路。
  10. 前記集積回路は、送信モードにおいて、前記DAコンバータから出力される信号を前記パワーアンプに出力し、受信モードにおいて、前記DAコンバータから出力される信号を前記受信用アナログフロントエンド部に出力するように制御するスイッチ部をさらに備える、請求項9記載の集積回路。
  11. 前記集積回路は、デジタル/アナログ混載型のSoCである、請求項1乃至10記載の集積回路。
  12. アウトフェージングの無線送信回路を含む集積回路であって、
    一定の周波数を有するクロックを生成するクロック生成回路と、
    前記クロック生成回路により生成されたクロックを用いて、RFチャネル選択信号に従い、相互に所定回転量だけ位相がずれた一対のデジタル正弦波信号を、送信すべき信号に基づく位相変調信号及び振幅変調信号に基づいてそれぞれ変調し、該変調された一対のデジタル正弦波信号を出力するデジタル位相変調/位相回転器と、
    前記クロック生成回路により生成されたクロックを用いて、前記変調された一対のデジタル正弦波信号をアナログ正弦波信号にそれぞれ変換する一対のDAコンバータと、を備え、
    前記デジタル位相変調/位相回転器は、パラレルに構成された所定数のサブ位相変調/位相回転器を含むパラレル化デジタル位相変調/位相回転器であり、
    前記サブ位相変調/位相回転器のそれぞれは、前記位相変調信号及び前記振幅変調信号に基づいて一対のパラレル化デジタル正弦波信号を変調し、
    前記DAコンバータは、パラレルに構成された所定数のサブDAコンバータを含むパラレル化DAコンバータであり、
    前記一対のパラレル化DAコンバータは、前記変調された一対のパラレル化デジタル正弦波信号に対してアナログ変換を行って、アナログ正弦波信号を出力する、
    集積回路。
  13. 前記サブ位相変調/位相回転器のそれぞれは、前記パラレル化デジタル正弦波信号のそれぞれが相互に時間的に補完する関係になるように、該パラレル化デジタル正弦波信号を生成する数値制御発振器を含む、請求項12記載の集積回路。
  14. 前記サブ位相変調/位相回転器のそれぞれの数値制御発振器は、
    第1のパラレル化デジタル正弦波信号を生成する第1の数値制御発振器と、
    前記第1のパラレル化デジタル正弦波に対して位相が90度ずれた第2のパラレル化デジタル正弦波信号を生成する第2の数値制御発振器と、を含み、
    前記サブ位相変調/位相回転器のそれぞれはさらに、
    前記位相変調信号及び前記振幅変調信号に基づいて前記第1のパラレル化デジタル正弦波信号及び前記第2のパラレル化デジタル正弦波信号のそれぞれに対する一対の所定の重み付け係数を出力する位相振幅変換器と、
    前記第1のパラレル化デジタル正弦波信号及び前記第2のパラレル化デジタル正弦波信号と前記一対の所定の重み付け係数とに基づいて論理演算を行う論理演算回路と、を含む、
    請求項13記載の集積回路。


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