JP2015046469A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
実施形態は、半導体装置の製造方法に関する。 Embodiments described herein relate generally to a method for manufacturing a semiconductor device.
半導体装置の製造過程では、ウェーハ上に形成された複数の半導体素子を覆う多層配線を形成し、半導体素子間、および、半導体素子と外部端子との間を電気的に接続する。そして、多層配線は、複数の層間配線と、それらを相互に絶縁する層間絶縁膜と、を含む。しかしながら、層間絶縁膜は、多層配線の形成過程において損傷を受け、その内部に多数の固定電荷（トラップ準位）を有する場合がある。このような膜中の固定電荷（トラップ準位）は、層間絶縁膜の絶縁耐圧を低下させ、半導体素子の特性を劣化させる恐れがある。 In the manufacturing process of a semiconductor device, multilayer wiring covering a plurality of semiconductor elements formed on a wafer is formed, and the semiconductor elements and the semiconductor elements and external terminals are electrically connected. The multilayer wiring includes a plurality of interlayer wirings and an interlayer insulating film that insulates them from each other. However, the interlayer insulating film may be damaged during the formation process of the multilayer wiring and may have a large number of fixed charges (trap levels) therein. Such a fixed charge (trap level) in the film may reduce the withstand voltage of the interlayer insulating film and may deteriorate the characteristics of the semiconductor element.
実施形態は、層間絶縁膜の損傷を回復させ膜中の固定電荷（トラップ準位）を低減することが可能な半導体装置の製造方法を提供する。 The embodiment provides a method for manufacturing a semiconductor device capable of recovering damage to an interlayer insulating film and reducing fixed charges (trap levels) in the film.
実施形態に係る半導体装置の製造方法は、半導体を含むウェーハ上に少なくともシリコンと酸素とを含む層間絶縁膜を形成する第１のステップと、前記層間絶縁膜の表面から前記ウェーハに向かう方向に延在するコンタクトホールを形成する第２のステップと、前記コンタクトホールの内部にコンタクトプラグを形成する第３のステップと、前記層間絶縁膜の上に前記コンタクトプラグに接続された配線を形成する第４のステップと、前記層間絶縁膜にマイクロ波を照射し、前記第２のステップから前記第４のステップにおいて前記層間絶縁膜中に形成された前記シリコンの未結合手と、前記酸素の未結合手と、を結合させる第５のステップと、を備える。 The method of manufacturing a semiconductor device according to the embodiment includes a first step of forming an interlayer insulating film containing at least silicon and oxygen on a wafer including a semiconductor, and extending in a direction from the surface of the interlayer insulating film toward the wafer. A second step of forming an existing contact hole; a third step of forming a contact plug inside the contact hole; and a fourth step of forming a wiring connected to the contact plug on the interlayer insulating film. Irradiating the interlayer insulating film with microwaves, and forming a dangling bond of silicon and a dangling bond of oxygen formed in the interlayer insulating film in the second to fourth steps. And a fifth step of combining.
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。 Hereinafter, embodiments will be described with reference to the drawings. The same parts in the drawings are denoted by the same reference numerals, detailed description thereof will be omitted as appropriate, and different parts will be described. The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratios may be represented differently depending on the drawings.
図１は、実施形態に係る半導体装置１の製造過程を表すフローチャートである。半導体装置１は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ、バイポーラトランジスタ等の半導体素子を含み、例えば、シリコン基板等のウェーハ上に形成される。ウェーハは、例えば、シリコン基板、化合物半導体基板、ＳＯＩ（Silicon on Insulator）等である。また、サファイア等の絶縁性基板上に半導体層を成長したウェーハで有っても良い。すなわち、ウェーハは、半導体を含む。また、半導体素子に限らず、ウェーハ上にキャパシタ、インダクタ等を含むパッシブ回路が設けられていても良い。 FIG. 1 is a flowchart showing a manufacturing process of the semiconductor device 1 according to the embodiment. The semiconductor device 1 includes semiconductor elements such as MOS (Metal Oxide Semiconductor) transistors and bipolar transistors, and is formed on a wafer such as a silicon substrate, for example. The wafer is, for example, a silicon substrate, a compound semiconductor substrate, SOI (Silicon on Insulator) or the like. Further, it may be a wafer obtained by growing a semiconductor layer on an insulating substrate such as sapphire. That is, the wafer includes a semiconductor. Moreover, not only a semiconductor element but the passive circuit containing a capacitor, an inductor, etc. may be provided on the wafer.
実施形態に係る製造方法では、第１のステップ（Ｓ０１）として、半導体を含むウェーハ上に少なくともシリコンと酸素とを含む層間絶縁膜を形成する。層間絶縁膜は、例えば、ＴＥＯＳ（Tetraethyl orthosilicate）を原料としたＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるシリコン酸化膜（ＳｉＯ２）である。また、シリコン酸窒化膜（ＳｉＯＮ）であっても良い。 In the manufacturing method according to the embodiment, as a first step (S01), an interlayer insulating film containing at least silicon and oxygen is formed on a wafer containing a semiconductor. The interlayer insulating film is, for example, a silicon oxide film (SiO 2 ) formed using a CVD (Chemical Vapor Deposition) method using TEOS (Tetraethyl orthosilicate) as a raw material. Further, it may be a silicon oxynitride film (SiON).
次に、第２のステップ（Ｓ０２）として、層間絶縁膜の表面からウェーハに向かう方向に延在するコンタクトホールを形成する。例えば、層間絶縁膜の上にエッチングマスクを形成し、ＲＩＥ（Reactive Ion Etching）法を用いて層間絶縁膜を選択的にエッチングする。 Next, as a second step (S02), a contact hole extending in the direction from the surface of the interlayer insulating film toward the wafer is formed. For example, an etching mask is formed on the interlayer insulating film, and the interlayer insulating film is selectively etched using an RIE (Reactive Ion Etching) method.
次に、第３のステップ（Ｓ０３）として、コンタクトホールの内部にコンタクトプラグを形成する。例えば、コンタクトホールの内部を埋め込み、層間絶縁膜の表面を覆う金属膜を形成する。その後、金属膜の全面をエッチバックし、層間絶縁膜を露出させる。これにより、コンタクトホールの内部に金属プラグを形成することができる。 Next, as a third step (S03), a contact plug is formed inside the contact hole. For example, a metal film that fills the inside of the contact hole and covers the surface of the interlayer insulating film is formed. Thereafter, the entire surface of the metal film is etched back to expose the interlayer insulating film. Thereby, a metal plug can be formed inside the contact hole.
次に、第４のステップ（Ｓ０４）として、層間絶縁膜の上にコンタクトプラグに接続された配線を形成する。例えば、層間絶縁膜およびコンタクトプラグの上に、配線材料を含む金属膜を形成する。その後、フォトリソグラフィを用いて、金属層の上に所定の配線パターンを有するエッチングマスクを形成する。続いて、ＲＩＥにより金属層を選択的にエッチングして配線を形成する。 Next, as a fourth step (S04), a wiring connected to the contact plug is formed on the interlayer insulating film. For example, a metal film containing a wiring material is formed on the interlayer insulating film and the contact plug. Thereafter, an etching mask having a predetermined wiring pattern is formed on the metal layer using photolithography. Subsequently, the metal layer is selectively etched by RIE to form wiring.
次に、第５のステップ（Ｓ０５）として、層間絶縁膜にマイクロ波を照射し、第２のステップから第４のステップにおいて層間絶縁膜中に形成されたシリコンの未結合手と、酸素の未結合手と、を結合させる。例えば、層間絶縁膜、コンタクトプラグおよび配線が形成されたウェーハにマイクロ波を照射し、層間絶縁膜中に形成されたダングリングボンド（未結合手）を修復する。これにより、絶縁膜中のダングリングボンド（所謂、Ｅ’センター）の密度を低減する。 Next, as a fifth step (S05), the interlayer insulating film is irradiated with microwaves, and the silicon dangling bonds formed in the interlayer insulating film in the second to fourth steps and the oxygen unbonded Join the hand. For example, a wafer on which an interlayer insulating film, contact plugs, and wirings are formed is irradiated with microwaves to repair dangling bonds (unbonded hands) formed in the interlayer insulating film. This reduces the density of dangling bonds (so-called E ′ centers) in the insulating film.
本実施形態は、上記の過程に限定される訳ではなく、マイクロ波を照射するステップ（Ｓ０５）の前に、第１のステップから第４のステップを少なくとも２回以上繰り返し、複数の配線と、複数の層間絶縁膜と、を含む多層配線を形成しても良い。また、マイクロ波照射は、多層配線の形成を完了した後に行うことが好ましい。 The present embodiment is not limited to the above process, and before the step of irradiating microwaves (S05), the first step to the fourth step are repeated at least twice or more, and a plurality of wirings, A multilayer wiring including a plurality of interlayer insulating films may be formed. The microwave irradiation is preferably performed after the formation of the multilayer wiring is completed.
次に、図２および図３を参照して、上記の製造方法を具体的に説明する。図２（ａ）〜図３（ｂ）は、実施形態に係る半導体装置１の製造過程を表す模式断面図である。 Next, with reference to FIG. 2 and FIG. 3, the above manufacturing method will be specifically described. FIG. 2A to FIG. 3B are schematic cross-sectional views illustrating manufacturing processes of the semiconductor device 1 according to the embodiment.
図２（ａ）は、第１配線１７の上に形成した層間絶縁膜２１を表す断面図である。第１配線１７は、ウェーハ１０の上に設けられた層間絶縁膜１３の上に形成される。ウェーハ１０は、例えば、シリコン基板であり、その表面には、ＭＯＳトランジスタ等の半導体素子を含む電子回路（図示しない）が設けられている。 FIG. 2A is a cross-sectional view showing the interlayer insulating film 21 formed on the first wiring 17. The first wiring 17 is formed on the interlayer insulating film 13 provided on the wafer 10. The wafer 10 is, for example, a silicon substrate, and an electronic circuit (not shown) including a semiconductor element such as a MOS transistor is provided on the surface thereof.
層間絶縁膜１３は、例えば、シリコン酸化膜であり、ＴＥＯＳ−ＣＶＤ法を用いて形成される。そして、層間絶縁膜１３の中には、ウェーハ１０に設けられた電子回路と、第１配線１７と、を電気的に接続するコンタクトプラグ１５が形成されている。 The interlayer insulating film 13 is a silicon oxide film, for example, and is formed using a TEOS-CVD method. In the interlayer insulating film 13, a contact plug 15 that electrically connects an electronic circuit provided on the wafer 10 and the first wiring 17 is formed.
層間絶縁膜２１は、例えば、シリコン酸化膜であり、ＴＥＯＳ−ＣＶＤ法を用いて第１配線１７および層間絶縁膜１３の上に形成される（Ｓ０１）。 The interlayer insulating film 21 is, for example, a silicon oxide film, and is formed on the first wiring 17 and the interlayer insulating film 13 using the TEOS-CVD method (S01).
図２（ｂ）は、層間絶縁膜２１に形成したコンタクトホール２５を表す断面図である。コンタクトホール２５は、層間絶縁膜２１の上面２１ａから第１配線１７に連通するように形成する（Ｓ０２）。 FIG. 2B is a cross-sectional view showing the contact hole 25 formed in the interlayer insulating film 21. The contact hole 25 is formed so as to communicate with the first wiring 17 from the upper surface 21a of the interlayer insulating film 21 (S02).
具体的には、層間絶縁膜２１の上に、開口２３ａを有するレジストマスク２３を形成し、例えば、ＣＨＦ３（三フッ化メタン）をエッチングガスとして用いるＲＩＥにより、層間絶縁膜２１を選択的にエッチングする。開口２３ａは、例えば、フォトリソグラフィを用いて第１配線１７の上に位置するように形成される。 Specifically, a resist mask 23 having an opening 23a is formed on the interlayer insulating film 21, and the interlayer insulating film 21 is selectively etched by, for example, RIE using CHF3 (methane trifluoride) as an etching gas. To do. The opening 23a is formed so as to be located on the first wiring 17 by using, for example, photolithography.
続いて、レジストマスク２３を剥離する。レジストマスク２３の剥離には、例えば、酸素アッシングを用いることができる。すなわち、酸素プラズマ中でレジストマスク２３を灰化し除去する。 Subsequently, the resist mask 23 is peeled off. For removing the resist mask 23, for example, oxygen ashing can be used. That is, the resist mask 23 is ashed and removed in oxygen plasma.
図２（ｃ）は、コンタクトホール２５の中に形成されたコンタクトプラグ２７を表す断面図である。コンタクトプラグ２７は、コンタクトホール２５の底面において第１配線１７に接する。コンタクトプラグ２７は、例えば、タングステン（Ｗ）を含む。 FIG. 2C is a cross-sectional view showing the contact plug 27 formed in the contact hole 25. The contact plug 27 is in contact with the first wiring 17 on the bottom surface of the contact hole 25. The contact plug 27 includes, for example, tungsten (W).
例えば、コンタクトホール２５を形成した層間絶縁膜２１の上に、タングステンを含む金属膜を形成する。金属膜（図示しない）は、コンタクトホール２５の内部を埋め込み、層間絶縁膜２１の上面２１ａを覆う。続いて、その金属膜の全面を、例えば、六フッ化イオウ（ＳＦ６）等のフッ素系ガスのプラズマを用いたドライエッチングによりエッチバックし、層間絶縁膜２１の上面２１ａを露出させるか、あるいは化学的機械的研磨（Chemical Mechanical Polish：ＣＭＰ）を用いて層間絶縁膜２１の上面２１ａを露出させることによりコンタクトホール２５の内部に、コンタクトプラグ２７を形成することができる（Ｓ０３）。 For example, a metal film containing tungsten is formed on the interlayer insulating film 21 in which the contact holes 25 are formed. A metal film (not shown) fills the inside of the contact hole 25 and covers the upper surface 21 a of the interlayer insulating film 21. Subsequently, the entire surface of the metal film is etched back by dry etching using, for example, a fluorine gas plasma such as sulfur hexafluoride (SF6) to expose the upper surface 21a of the interlayer insulating film 21 or chemically. The contact plug 27 can be formed inside the contact hole 25 by exposing the upper surface 21a of the interlayer insulating film 21 using chemical mechanical polishing (CMP) (S03).
コンタクトプラグ２７は、層間絶縁膜２１および第１配線１７に接するチタン（Ｔｉ）または窒化チタン（ＴｉＮ）と、タングステンと、を積層した構造であっても良い。言い換えれば、タングステンを含むコンタクトプラグ２７と、層間絶縁膜２１と、の間、および、コンタクトプラグ２７と、第１配線１７と、の間に、Ｔｉ層もしくはＴｉＮ層を形成しても良い。 The contact plug 27 may have a structure in which titanium (Ti) or titanium nitride (TiN) in contact with the interlayer insulating film 21 and the first wiring 17 and tungsten are stacked. In other words, a Ti layer or a TiN layer may be formed between the contact plug 27 containing tungsten and the interlayer insulating film 21 and between the contact plug 27 and the first wiring 17.
図３（ａ）は、層間絶縁膜２１の上に形成された第２配線２９を表す断面図である。第２配線２９は、コンタクトプラグ２７に接続するように形成される。同図に表すように、コンタクトプラグ２７は、第１配線１７と、第２配線２９と、を電気的に接続する。 FIG. 3A is a cross-sectional view showing the second wiring 29 formed on the interlayer insulating film 21. The second wiring 29 is formed so as to be connected to the contact plug 27. As shown in the figure, the contact plug 27 electrically connects the first wiring 17 and the second wiring 29.
例えば、コンタクトプラグ２７を含む層間絶縁膜２１の上に、タングステンを含む金属膜を形成する。続いて、金属膜の上に、例えば、フォトリソグラフィを用いてレジストマスク３１を形成する。レジストマスク３１は、コンタクトプラグ２７の上を覆う配線パターンを有する。 For example, a metal film containing tungsten is formed on the interlayer insulating film 21 including the contact plug 27. Subsequently, a resist mask 31 is formed on the metal film using, for example, photolithography. The resist mask 31 has a wiring pattern that covers the contact plug 27.
次に、レジストマスク３１を用いて、金属層を選択的にエッチングし、第２配線１９を形成する（Ｓ０４）。金属層は、例えば、六フッ化イオウ等のフッ素系ガスプラズマを用いたドライエッチングにより選択的に除去することができる。続いて、例えば、酸素アッシングによりレジストマスク３１を除去する。 Next, the metal layer is selectively etched using the resist mask 31 to form the second wiring 19 (S04). The metal layer can be selectively removed by dry etching using fluorine-based gas plasma such as sulfur hexafluoride. Subsequently, the resist mask 31 is removed by, for example, oxygen ashing.
図３（ｂ）は、第２配線２９の上に形成された層間絶縁膜３３および第３配線３７を表す断面図である。すなわち、図１に示すステップ１〜４を繰り返すことにより、第２配線２９の上に、第３配線３７を形成する。第２配線２９と、第３配線３７と、の間には、コンタクトプラグ３５を含む層間絶縁膜３３が形成される。そして、第２配線２９と、第３配線３７は、コンタクトプラグ３５により電気的に接続される。 FIG. 3B is a cross-sectional view showing the interlayer insulating film 33 and the third wiring 37 formed on the second wiring 29. That is, the third wiring 37 is formed on the second wiring 29 by repeating steps 1 to 4 shown in FIG. An interlayer insulating film 33 including a contact plug 35 is formed between the second wiring 29 and the third wiring 37. The second wiring 29 and the third wiring 37 are electrically connected by the contact plug 35.
上記の通り、ウェーハ上に配線層を形成する過程では、ＲＩＥ等のドライエッチングおよび酸素アッシングなどのプラズマ処理が多用され、その過程において層間絶縁膜１３、２１、３３はプラズマに曝される。このため、各層間絶縁膜はプラズマダメージを受け、各膜中に固定電荷（トラップ準位）が形成される。本実施形態では、例えば、上記の配線過程を完了した後において、ウェーハ１０にマイクロ波を照射することにより、層間絶縁膜中のプラズマダメージを回復させる。 As described above, in the process of forming the wiring layer on the wafer, plasma processing such as dry etching such as RIE and oxygen ashing is frequently used, and in this process, the interlayer insulating films 13, 21, and 33 are exposed to plasma. For this reason, each interlayer insulating film is subjected to plasma damage, and a fixed charge (trap level) is formed in each film. In this embodiment, for example, after the above wiring process is completed, plasma damage in the interlayer insulating film is recovered by irradiating the wafer 10 with microwaves.
例えば、ウェーハ１０を窒素またはアルゴンなどの不活性ガス雰囲気中に載置し、周波数５．８ＧＨｚのマイクロ波を照射する。マイクロ波照射は、ウェーハ当たり１００〜２０００Ｗのパワーで行い、ウェーハの温度を、ヘリウム、、ネオン、アルゴン等の不活性ガスまたは窒素ガス等のウェーハへの吹き付け、あるいは、石英板等の温度吸収材をウェーハに近づける方法、または、これらの併用により、例えば、４００℃以下に保持した状態で実施することが望ましい。また、マイクロ波は、例えば、ウェーハ１０の上に形成される層間絶縁膜に比べて波長が長いため、多層配線の層数を多くしても、その全体に浸透しプラズマダメージを回復させることができる。 For example, the wafer 10 is placed in an inert gas atmosphere such as nitrogen or argon and irradiated with microwaves having a frequency of 5.8 GHz. Microwave irradiation is performed at a power of 100 to 2000 W per wafer, and the temperature of the wafer is sprayed onto the wafer with an inert gas such as helium, neon, or argon, or nitrogen gas, or a temperature absorbing material such as a quartz plate. For example, it is desirable to carry out in a state where the temperature is kept at 400 ° C. or lower by using a method of bringing the wafer close to the wafer or a combination thereof. In addition, since the wavelength of the microwave is longer than that of an interlayer insulating film formed on the wafer 10, for example, even if the number of layers of the multilayer wiring is increased, the microwave can penetrate into the whole and recover plasma damage. it can.
図４は、実施形態に係る半導体装置１の特性を表すグラフである。図４（ａ）は、層間絶縁膜を用いて形成したＭＩＳ（Metal Insulator Semiconductor）構造のＣ−Ｖ特性を例示するグラフである。横軸は、バイアス電圧（Ｖ）、縦軸は、容量Ｃ（Ｆ／ｃｍ２）である。図４（ｂ）は、ＭＩＳ構造のＣーＶ特性のヒステリシスΔＶｆｂの変化を表すグラフである。 FIG. 4 is a graph showing characteristics of the semiconductor device 1 according to the embodiment. FIG. 4A is a graph illustrating CV characteristics of a MIS (Metal Insulator Semiconductor) structure formed using an interlayer insulating film. The horizontal axis is the bias voltage (V), and the vertical axis is the capacity C (F / cm 2 ). FIG. 4B is a graph showing a change in the hysteresis ΔVfb of the CV characteristic of the MIS structure.
図４（ａ）に表すように、ＭＩＳ構造の容量Ｃは、バイアスと共に変化する。例えば、バイアス電圧を−５Ｖから５Ｖまで増加させると、容量Ｃは、−３Ｖから−０．５Ｖの間で低下し、その後、漸減する。さらに、バイアスを５Ｖから−５Ｖに減少させると、容量Ｃは、０．５Ｖから−１Ｖの間で上昇する。すなわち、ＭＩＳ構造のＣ−Ｖ特性は、バイアスの変化方向に対してヒステリシスを有する。そして、このヒステリシスの大きさは、膜中の固定電荷（トラップ準位）密度に依存する。すなわち、ヒステリシスが大きい程、膜中の固定電荷（トラップ準位）密度が高い。ここでは、Ｃ−Ｖ特性のフラットバンドバイアスにおけるヒステリシスΔＶｆｂに注目する。 As shown in FIG. 4A, the capacitance C of the MIS structure changes with the bias. For example, when the bias voltage is increased from −5V to 5V, the capacitance C decreases between −3V and −0.5V, and then gradually decreases. Further, when the bias is decreased from 5V to -5V, the capacitance C increases between 0.5V and -1V. That is, the CV characteristic of the MIS structure has hysteresis with respect to the direction of change of the bias. The magnitude of this hysteresis depends on the fixed charge (trap level) density in the film. That is, the greater the hysteresis, the higher the fixed charge (trap level) density in the film. Here, attention is focused on the hysteresis ΔVfb in the flat band bias of the CV characteristic.
図４（ｂ）は、プロセス履歴に対するΔＶｆｂの変化を表している。同図中に表すＡは、層間絶縁膜（シリコン酸化膜）の形成後を示し、Ｂは、プラズマ処理後、Ｃは、マイクロ波照射後をそれぞれ示している。 FIG. 4B shows a change in ΔVfb with respect to the process history. In the figure, A indicates after the formation of the interlayer insulating film (silicon oxide film), B indicates after the plasma treatment, and C indicates after the microwave irradiation.
図４（ｂ）に表すように、ΔＶｆｂは、ＡからＢの過程において大きくなり、ＢからＣの過程において小さくなる。すなわち、プラズマ処理の後に層間絶縁膜中の固定電荷（トラップ準位）密度は増加し、マイクロ波照射後に減少する。そして、マイクロ波照射後において、層間絶縁膜中の固定電荷（トラップ準位）密度は、層間絶縁膜を形成した直後のレベルに回復することがわかる。 As shown in FIG. 4B, ΔVfb increases in the process from A to B and decreases in the process from B to C. That is, the fixed charge (trap level) density in the interlayer insulating film increases after the plasma treatment, and decreases after microwave irradiation. It can be seen that after the microwave irradiation, the fixed charge (trap level) density in the interlayer insulating film is restored to the level immediately after the interlayer insulating film is formed.
図５は、実施形態に係る製造過程における層間絶縁膜の変化を表す模式図である。図５（ａ）および図５（ｂ）は、ウェーハ１０の上に形成されたシリコン酸化膜４１を酸素プラズマに曝した状態を表し、図５（ｃ）および図５（ｄ）は、プラズマ処理後のシリコン酸化膜４１の状態を模式的に表している。 FIG. 5 is a schematic diagram illustrating a change in the interlayer insulating film in the manufacturing process according to the embodiment. 5A and 5B show a state in which the silicon oxide film 41 formed on the wafer 10 is exposed to oxygen plasma, and FIGS. 5C and 5D show the plasma processing. The state of the subsequent silicon oxide film 41 is schematically shown.
図５（ａ）に表すように、酸素プラズマに曝したシリコン酸化膜４１は、プラズマ損傷を受ける。具体的には、図５（ｂ）に表すように、シリコン原子Ｓｉと、酸素原子Ｏと、の間の結合が切れ、ダングリングボンド（未結合手）が形成される。 As shown in FIG. 5A, the silicon oxide film 41 exposed to oxygen plasma undergoes plasma damage. Specifically, as shown in FIG. 5B, the bond between the silicon atom Si and the oxygen atom O is broken, and a dangling bond (unbonded hand) is formed.
そして、図５（ｃ）に表すように、シリコン酸化膜中にダングリングボンド（Ｅ’センター）が形成される。このＥ’センターは、図５（ｄ）に示すＳｉのダングリングボンドに対応する。 Then, as shown in FIG. 5C, dangling bonds (E ′ centers) are formed in the silicon oxide film. This E 'center corresponds to the dangling bond of Si shown in FIG.
図６は、実施形態に係る半導体装置１の別の特性を表すグラフである。すなわち、プロセス履歴ＢおよびＣに対応する層間絶縁膜中のＥ’センターを電子スピン共鳴（Electric Spin Resonance）で測定した結果を表している。同図に示すように、ＢからＣにおいてシリコンのダングリングボンド密度は、大きく減少する。すなわち、プラズマ処理Ｂの後のマイクロ波照射Ｃにより、シリコンの未結合手と、酸素の未結合手と、を再び結合させ、プラズマダメージを回復させることが可能である。 FIG. 6 is a graph showing another characteristic of the semiconductor device 1 according to the embodiment. That is, the result shows that the E 'center in the interlayer insulating film corresponding to the process histories B and C is measured by electron spin resonance (Electric Spin Resonance). As shown in the figure, from B to C, the dangling bond density of silicon greatly decreases. That is, by the microwave irradiation C after the plasma treatment B, it is possible to recombine the dangling bonds of silicon and the dangling bonds of oxygen to recover plasma damage.
図７は、比較例に係る半導体装置の製造過程を表す模式図である。図７（ａ）は、電荷蓄積層４５を備えたメモリセル２の断面を表している。図７（ｂ）は、メモリセル２に含まれる金属酸化物の構造の変化を表している。 FIG. 7 is a schematic view illustrating a manufacturing process of a semiconductor device according to a comparative example. FIG. 7A shows a cross section of the memory cell 2 including the charge storage layer 45. FIG. 7B shows a change in the structure of the metal oxide included in the memory cell 2.
図７（ａ）に表すメモリセル２は、半導体層４２と、トンネル絶縁膜４３と、電荷蓄積層４５と、ＩＰＤ（Inter-poly Dielectric）膜４７と、制御電極４９と、層間絶縁膜５１と、を含む。ＩＰＤ膜４７は、例えば、酸化アルミニウム等の金属酸化物を含む。 7A includes a semiconductor layer 42, a tunnel insulating film 43, a charge storage layer 45, an IPD (Inter-poly Dielectric) film 47, a control electrode 49, an interlayer insulating film 51, and the like. ,including. The IPD film 47 includes, for example, a metal oxide such as aluminum oxide.
例えば、図７に示す例では、ウェーハを水素雰囲気中で熱処理することにより、層間絶縁膜５１のプラズマダメージを低減する。すなわち、ダングリングボンドを水素原子により終端し、膜中の固定電荷（トラップ準位）密度を低減する。しかしながら、図７（ｂ）に表すように、水素処理を実施すると、例えば、ＩＰＤ膜に含まれる金属酸化膜が還元される。このため、ＩＰＤ膜が不安定となりメモリセルの電荷保持特性の劣化が生じる場合がある。 For example, in the example shown in FIG. 7, plasma damage of the interlayer insulating film 51 is reduced by heat-treating the wafer in a hydrogen atmosphere. That is, dangling bonds are terminated by hydrogen atoms, and the fixed charge (trap level) density in the film is reduced. However, as shown in FIG. 7B, when the hydrogen treatment is performed, for example, a metal oxide film included in the IPD film is reduced. For this reason, the IPD film becomes unstable, and the charge retention characteristics of the memory cell may be deteriorated.
これに対し、本実施形態では、水素を含まない雰囲気、例えば、水素濃度を０．０１ｐｐｍ以下とした雰囲気中でマイクロ波照射を実施し、プラズマダメージを回復させることができる。すなわち、本実施形態では、金属酸化物を含有する半導体素子を備えた半導体装置であっても、その特性を劣化させずにプラズマダメージの回復を図ることができる。 On the other hand, in this embodiment, microwave damage can be performed in an atmosphere that does not contain hydrogen, for example, an atmosphere in which the hydrogen concentration is 0.01 ppm or less, and plasma damage can be recovered. That is, in this embodiment, even if it is a semiconductor device provided with the semiconductor element containing a metal oxide, recovery of plasma damage can be aimed at without deteriorating the characteristic.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
１・・・半導体装置、 ２・・・メモリセル、 １０・・・ウェーハ、 １３・・・層間絶縁膜、 １５、２７、３５・・・コンタクトプラグ、 １７、１９、２９、３７・・・配線、 ２１、３３、５１・・・層間絶縁膜、 ２３、３１・・・レジストマスク、 ２３ａ・・・開口、 ２５・・・コンタクトホール、 ４１・・・シリコン酸化膜、 ４２・・・半導体層、 ４３・・・トンネル絶縁膜、 ４５・・・電荷蓄積層、 ４７・・・ＩＰＤ膜、 ４９・・・制御電極 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Memory cell, 10 ... Wafer, 13 ... Interlayer insulation film, 15, 27, 35 ... Contact plug, 17, 19, 29, 37 ... Wiring 21, 33, 51... Interlayer insulating film 23, 31... Resist mask, 23 a... Opening, 25 .. contact hole, 41... Silicon oxide film, 42. 43 ... Tunnel insulating film, 45 ... Charge storage layer, 47 ... IPD film, 49 ... Control electrode
Claims (5)
前記層間絶縁膜の表面から前記ウェーハに向かう方向に延在するコンタクトホールを形成する第２のステップと、
前記コンタクトホールの内部にコンタクトプラグを形成する第３のステップと、
前記層間絶縁膜の上に前記コンタクトプラグに接続された配線を形成する第４のステップと、
前記層間絶縁膜にマイクロ波を照射し、前記第２のステップから前記第４のステップにおいて前記層間絶縁膜中に形成された前記シリコンの未結合手と、前記酸素の未結合手と、を結合させる第５のステップと、
を備えた半導体装置の製造方法。 A first step of forming an interlayer insulating film containing at least silicon and oxygen on a wafer containing a semiconductor;
A second step of forming a contact hole extending in a direction from the surface of the interlayer insulating film toward the wafer;
A third step of forming a contact plug inside the contact hole;
A fourth step of forming a wiring connected to the contact plug on the interlayer insulating film;
The interlayer insulating film is irradiated with microwaves to bond the dangling bonds of silicon and the dangling bonds of oxygen formed in the interlayer insulating film in the second to fourth steps. A fifth step of
A method for manufacturing a semiconductor device comprising:
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