JP2015045597A - Semiconductor device and semiconductor device manufacturing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of correcting an offset component even if the offset component is contained in an output value after an adjustment value is written to storage means.SOLUTION: A circuit chip 20 includes: a dielectric member 29 arranged in each of offset adjustment units 27 and 28 corresponding to a distance that eliminates a difference between a first offset capacitance formed out of a first wire 40 and a third wire 42 among a plurality of first offset adjustment units 27 and a plurality of second offset adjustment units 28 and a second offset capacitance formed out of a second wire 41 and a third wire 42. It is thereby possible to readjust an offset component contained in an output value from the circuit chip 20 even if the offset component is contained in the output value from the circuit chip 20 after an adjustment value is written to a memory 23.

Description

本発明は、静電容量の変化に基づいて力学量を検出する半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device that detects a mechanical quantity based on a change in capacitance and a manufacturing method thereof.

従来より、静電容量の変化に基づいて力学量を検出するように構成された半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、力学量を検出するセンシング部と、センシング部で取得された信号を処理する処理回路と、記憶手段と、を備えた構成が提案されている。記憶手段には、処理回路の出力値が所定の値となるように調整するための調整値が記憶されている。調整値は、半導体装置の製造工程の中で記憶手段に記憶される。   Conventionally, for example, Patent Document 1 proposes a semiconductor device configured to detect a mechanical quantity based on a change in capacitance. Specifically, Patent Document 1 proposes a configuration including a sensing unit that detects a mechanical quantity, a processing circuit that processes a signal acquired by the sensing unit, and a storage unit. The storage means stores an adjustment value for adjusting the output value of the processing circuit to a predetermined value. The adjustment value is stored in the storage means during the manufacturing process of the semiconductor device.

特開２０１２−３７３４１号公報JP 2012-37341 A

しかしながら、上記従来の技術では、記憶手段に調整値が書き込まれた後の製造工程において半導体装置を構成する部品が何らかの影響を受ける可能性がある。これにより、処理回路の出力値がずれてしまうという問題がある。   However, in the above-described conventional technique, there is a possibility that the parts constituting the semiconductor device are affected in some way in the manufacturing process after the adjustment value is written in the storage means. This causes a problem that the output value of the processing circuit is shifted.

特に、２つの半導体チップがワイヤを介して信号のやりとりを行う半導体装置の構成では、ワイヤ間にも静電容量が発生する。例えば、他方の半導体チップから一方の半導体チップへ検出信号を伝える２本のワイヤを第１ワイヤ及び第２ワイヤとし、一方の半導体チップから他方の半導体チップへセンシング部を駆動するための搬送波信号を伝えるワイヤを第３ワイヤとする。ここで、第３ワイヤを挟むように第１ワイヤと第２ワイヤとが配置される。これにより、第１ワイヤと第２ワイヤとで第１オフセット容量が形成され、第２ワイヤと第３ワイヤとで第２オフセット容量が形成される。   In particular, in a configuration of a semiconductor device in which two semiconductor chips exchange signals via wires, capacitance is also generated between the wires. For example, two wires that transmit a detection signal from the other semiconductor chip to one semiconductor chip are used as a first wire and a second wire, and a carrier wave signal for driving a sensing unit from one semiconductor chip to the other semiconductor chip is generated. The wire to be transmitted is the third wire. Here, the first wire and the second wire are arranged so as to sandwich the third wire. Thereby, a first offset capacitance is formed by the first wire and the second wire, and a second offset capacitance is formed by the second wire and the third wire.

そして、第１オフセット容量と第２オフセット容量との差分が大きくなると、当該差分に基づくオフセット成分が検出信号に含まれてしまうため、記憶手段に調整値を予め書き込むことで当該差分を小さくしている。ところが、調整値の書き込み後に各ワイヤに異物等が接触することやワイヤのレアショート、内部回路の一部不良等で出力値にオフセット成分が発生してしまう可能性がある。記憶手段への調整値の書き込みは既に完了しているためにさらなる調整値の変更はできず、処理回路の出力値が所定の値からずれてしまった半導体装置は不良品となってしまう。   When the difference between the first offset capacity and the second offset capacity increases, an offset component based on the difference is included in the detection signal. Therefore, the adjustment value is written in the storage unit in advance to reduce the difference. Yes. However, there is a possibility that an offset component may be generated in the output value due to contact of foreign matter or the like with each wire after the adjustment value is written, a rare short of the wire, a partial failure of the internal circuit, or the like. Since the adjustment value has already been written to the storage means, the adjustment value cannot be further changed, and the semiconductor device in which the output value of the processing circuit deviates from a predetermined value becomes a defective product.

本発明は上記点に鑑み、記憶手段への調整値の書き込み後に出力値にオフセット成分が含まれた場合でもそのオフセット成分を補正することができる構成を備えた半導体装置を提供することを第１の目的とする。また、当該半導体装置の製造方法を提供することを第２の目的とする。   In view of the above points, the present invention provides a semiconductor device having a configuration capable of correcting an offset component even when the offset value is included in the output value after the adjustment value is written to the storage means. The purpose. It is a second object to provide a method for manufacturing the semiconductor device.

上記目的を達成するため、請求項１に記載の発明では、可動電極（１１ｃ）、第１固定電極（１２ｂ）、及び第２固定電極（１３ｂ）を有し、可動電極（１１ｃ）と第１固定電極（１２ｂ）との間に形成された第１容量を第１容量信号として出力すると共に、可動電極（１１ｃ）と第２固定電極（１３ｂ）との間に形成された第２容量を第２容量信号として出力するセンサチップ（１０）を備えている。   In order to achieve the above object, according to the first aspect of the present invention, the movable electrode (11c), the first fixed electrode (12b), and the second fixed electrode (13b) are provided. The first capacitance formed between the fixed electrode (12b) is output as a first capacitance signal, and the second capacitance formed between the movable electrode (11c) and the second fixed electrode (13b) is output as the first capacitance signal. A sensor chip (10) that outputs a two-capacity signal is provided.

また、力学量のオフセット成分を補正するための調整値が記憶された記憶手段（２３）を有し、可動電極（１１ｃ）を駆動するための搬送波信号を出力する一方、センサチップ（１０）から第１容量信号及び第２容量信号を入力し、力学量が印加されたときの可動電極（１１ｃ）の変位に伴う、第１容量と第２容量との差動容量変化及び調整値に基づいて力学量を取得する回路チップ（２０）を備えている。   Moreover, it has a memory | storage means (23) in which the adjustment value for correct | amending the offset component of a mechanical quantity was memorize | stored, while outputting the carrier wave signal for driving a movable electrode (11c), from sensor chip (10) Based on a change in the differential capacitance between the first capacitor and the second capacitor and the adjustment value accompanying the displacement of the movable electrode (11c) when the first capacitance signal and the second capacitance signal are input and the mechanical quantity is applied. A circuit chip (20) for acquiring a mechanical quantity is provided.

また、センサチップ（１０）と回路チップ（２０）とを電気的に接続すると共に、センサチップ（１０）から回路チップ（２０）に第１容量信号を伝える第１ワイヤ（４０）と、センサチップ（１０）と回路チップ（２０）とを電気的に接続すると共に、センサチップ（１０）から回路チップ（２０）に第２容量信号を伝える第２ワイヤ（４１）と、センサチップ（１０）と回路チップ（２０）とを電気的に接続すると共に第１ワイヤ（４０）と第２ワイヤ（４１）との間に配置されており、回路チップ（２０）から可動電極（１１ｃ）に搬送波信号を伝える第３ワイヤ（４２）を備えている。   In addition, the sensor chip (10) and the circuit chip (20) are electrically connected, and a first wire (40) for transmitting a first capacitance signal from the sensor chip (10) to the circuit chip (20), and the sensor chip (10) and the circuit chip (20) are electrically connected, and a second wire (41) for transmitting a second capacitance signal from the sensor chip (10) to the circuit chip (20), and the sensor chip (10) The circuit chip (20) is electrically connected and disposed between the first wire (40) and the second wire (41), and a carrier wave signal is transmitted from the circuit chip (20) to the movable electrode (11c). A third wire (42) for communication is provided.

さらに、回路チップ（２０）は、第１ワイヤ（４０）に電気的に接続された第１配線部（２４、３０）と、第２ワイヤ（４１）に電気的に接続された第２配線部（２５、３２）と、第３ワイヤ（４２）に電気的に接続されていると共に、第１配線部（２４、３０）及び第２配線部（２５、３２）との距離が変化するように設けられた第３配線部（２６、３１、３３）と、を有している。   Further, the circuit chip (20) includes a first wiring part (24, 30) electrically connected to the first wire (40) and a second wiring part electrically connected to the second wire (41). (25, 32) is electrically connected to the third wire (42), and the distance between the first wiring portion (24, 30) and the second wiring portion (25, 32) is changed. And a third wiring portion (26, 31, 33) provided.

また、回路チップ（２０）は、第１配線部（２４、３０）の一部と第３配線部（２６、３１、３３）の一部とで構成されていると共に、第１配線部（２４、３０）と第３配線部（２６、３１、３３）との距離が異なる複数の第１オフセット調整部（２７）と、第２配線部（２５、３２）の一部と第３配線部（２６、３１、３３）の一部とで構成されていると共に、第２配線部（２５、３２）と第３配線部（２６、３１、３３）との距離が異なる複数の第２オフセット調整部（２８）と、を有している。   The circuit chip (20) includes a part of the first wiring part (24, 30) and a part of the third wiring part (26, 31, 33), and the first wiring part (24). , 30) and the third wiring part (26, 31, 33), a plurality of first offset adjustment parts (27), a part of the second wiring part (25, 32) and the third wiring part ( 26, 31, 33) and a plurality of second offset adjustment units having different distances between the second wiring part (25, 32) and the third wiring part (26, 31, 33). (28).

また、回路チップ（２０）は、複数の第１オフセット調整部（２７）及び複数の第２オフセット調整部（２８）のうち、第１ワイヤ（４０）と第３ワイヤ（４２）とで形成された第１オフセット容量と、第２ワイヤ（４１）と第３ワイヤ（４２）とで形成された第２オフセット容量と、の差分が無くなる距離に対応したオフセット調整部（２７、２８）に配置されることで当該オフセット調整部（２７、２８）と共にコンデンサを構成する誘電部材（２９）を有していることを特徴とする。   The circuit chip (20) is formed of the first wire (40) and the third wire (42) among the plurality of first offset adjustment units (27) and the plurality of second offset adjustment units (28). Further, the first offset capacitor and the second offset capacitor formed by the second wire (41) and the third wire (42) are arranged in the offset adjustment unit (27, 28) corresponding to the distance at which the difference disappears. Thus, it has a dielectric member (29) that constitutes a capacitor together with the offset adjusting section (27, 28).

これによると、調整値が記憶手段（２３）に記憶された後に各ワイヤ（４０〜４２）に異物等が接触すること等で第１オフセット容量と第２オフセット容量とのいずれかが変化したとしても、誘電部材（２９）によって構成されるコンデンサによって第１オフセット容量と第２オフセット容量との差分が無くなるようにすることができる。したがって、記憶手段（２３）への調整値の書き込み後に回路チップ（２０）の出力値にさらなるオフセット成分が含まれた場合でもその出力値を調整することができる。   According to this, after the adjustment value is stored in the storage means (23), it is assumed that either the first offset capacity or the second offset capacity has changed due to a foreign object or the like coming into contact with each wire (40 to 42). In addition, the capacitor constituted by the dielectric member (29) can eliminate the difference between the first offset capacitance and the second offset capacitance. Therefore, even when a further offset component is included in the output value of the circuit chip (20) after the adjustment value is written to the storage means (23), the output value can be adjusted.

請求項５に記載の発明では、請求項１に記載の発明の製造方法であって、まず、回路チップ（２０）として、第１ワイヤ（４０）に電気的に接続された第１配線部（２４、３０）と、第２ワイヤ（４１）に電気的に接続された第２配線部（２５、３２）と、第３ワイヤ（４２）に電気的に接続されていると共に、第１配線部（２４、３０）及び第２配線部（２５、３２）との距離が変化するように設けられた第３配線部（２６、３１、３３）と、を有するものを用意する。   According to a fifth aspect of the present invention, in the manufacturing method of the first aspect of the present invention, first, as a circuit chip (20), a first wiring portion (electrically connected to a first wire (40)) ( 24, 30), the second wiring part (25, 32) electrically connected to the second wire (41), and the first wiring part electrically connected to the third wire (42). (24, 30) and a third wiring part (26, 31, 33) provided so that the distance from the second wiring part (25, 32) is changed.

また、センサチップ（１０）を用意し、回路チップ（２０）に対して第１ワイヤ（４０）、第２ワイヤ（４１）、及び第３ワイヤ（４２）を接続する。続いて、回路チップ（２０）の記憶手段（２３）に調整値を書き込む。   In addition, the sensor chip (10) is prepared, and the first wire (40), the second wire (41), and the third wire (42) are connected to the circuit chip (20). Subsequently, the adjustment value is written in the storage means (23) of the circuit chip (20).

調整値を書き込む工程の後、第１ワイヤ（４０）と第３ワイヤ（４２）とで形成された第１オフセット容量と、第２ワイヤ（４１）と第３ワイヤ（４２）とで形成された第２オフセット容量と、の差分が無くなる距離に対応した位置に誘電部材（２９）を配置することを特徴とする。これにより、請求項１と同様の効果が得られる。   After the adjustment value writing step, the first offset capacitor formed by the first wire (40) and the third wire (42), and the second wire (41) and the third wire (42) are formed. The dielectric member (29) is arranged at a position corresponding to a distance at which the difference from the second offset capacitance is eliminated. Thereby, the same effect as that of claim 1 can be obtained.

なお、この欄及び特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment of the present invention. センサチップに設けられたセンシング部の平面図である。It is a top view of the sensing part provided in the sensor chip. 第１配線部と第３配線部との間に発生した対向電位による直線状の電気力線を示した断面図である。It is sectional drawing which showed the straight line of electric force by the opposing electric potential which generate | occur | produced between the 1st wiring part and the 3rd wiring part. 第１配線部と第３配線部との間に発生した空間電位による回り込みの電気力線を示した断面図である。It is sectional drawing which showed the electric line of wrap around by the space potential which generate | occur | produced between the 1st wiring part and the 3rd wiring part. 本発明の第２実施形態に係る誘電部材の温度依存性を示した図である。It is the figure which showed the temperature dependence of the dielectric material which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on 3rd Embodiment of this invention. 図６のうち第１突出部及び第３突出部に係る部分を拡大した断面図である。It is sectional drawing to which the part which concerns on a 1st protrusion part and a 3rd protrusion part among FIG. 6 was expanded. 本発明の第４実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 4th embodiment of the present invention.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態に係る半導体装置は、加速度等の力学量を検出する容量式のセンサデバイスである。図１に示されるように、半導体装置は、センサチップ１０、回路チップ２０、第１ワイヤ４０、第２ワイヤ４１、第３ワイヤ４２、及び第４ワイヤ４３を備えて構成されている。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The semiconductor device according to the present embodiment is a capacitive sensor device that detects a mechanical quantity such as acceleration. As shown in FIG. 1, the semiconductor device includes a sensor chip 10, a circuit chip 20, a first wire 40, a second wire 41, a third wire 42, and a fourth wire 43.

センサチップ１０は、半導体装置に印加された加速度等の力学量を検出するように構成されている。センサチップ１０は板状であり、例えば支持基板と半導体層とにより犠牲層が挟み込まれたＳＯＩ基板として構成されたものである。支持基板及び半導体層は例えば単結晶シリコンで形成され、犠牲層は例えばＳｉＯ2で形成されている。センサチップ１０は、支持基板側が回路チップ２０の一面２１に接着剤等で固定されている。 The sensor chip 10 is configured to detect a mechanical quantity such as acceleration applied to the semiconductor device. The sensor chip 10 has a plate shape, and is configured as an SOI substrate in which a sacrificial layer is sandwiched between a support substrate and a semiconductor layer, for example. The support substrate and the semiconductor layer are made of, for example, single crystal silicon, and the sacrificial layer is made of, for example, SiO 2 . The sensor chip 10 is fixed to the one surface 21 of the circuit chip 20 with an adhesive or the like on the support substrate side.

ＳＯＩ基板のうちの犠牲層は、支持基板と半導体層との間に一定の間隔を形成するためのものである。また、半導体層は、図２に示されるように、可動部１１、第１固定部１２、及び第２固定部１３を有している。これら可動部１１、第１固定部１２、及び第２固定部１３は、半導体層を貫通した図示しない開口部により画定され、分離されている。   The sacrificial layer in the SOI substrate is for forming a certain distance between the support substrate and the semiconductor layer. Further, as shown in FIG. 2, the semiconductor layer has a movable portion 11, a first fixed portion 12, and a second fixed portion 13. The movable portion 11, the first fixed portion 12, and the second fixed portion 13 are defined and separated by an opening (not shown) penetrating the semiconductor layer.

可動部１１は、アンカー部１１ａ、錘部１１ｂ、可動電極１１ｃ、及び梁部１１ｄを備えて構成されている。このうちのアンカー部１１ａは、支持基板に対して錘部１１ｂを浮かせて支持するためのものである。このアンカー部１１ａはブロック状をなしており、犠牲層の上に２箇所設けられている。   The movable part 11 includes an anchor part 11a, a weight part 11b, a movable electrode 11c, and a beam part 11d. Among these, the anchor part 11a is for floating and supporting the weight part 11b with respect to the support substrate. The anchor portion 11a has a block shape and is provided at two locations on the sacrificial layer.

錘部１１ｂは、半導体装置に加速度等の力学量が印加されたときに各アンカー部１１ａに対して可動電極１１ｃを移動させる錘として機能するものであり、細長状をなしている。この錘部１１ｂには、複数のエッチングホール１１ｅが形成されている。このエッチングホール１１ｅは、錘部１１ｂと支持基板との間の犠牲層を除去する際のエッチング媒体の導入孔として用いられる。   The weight portion 11b functions as a weight that moves the movable electrode 11c relative to each anchor portion 11a when a mechanical quantity such as acceleration is applied to the semiconductor device, and has an elongated shape. A plurality of etching holes 11e are formed in the weight portion 11b. This etching hole 11e is used as an introduction hole for an etching medium when removing the sacrificial layer between the weight portion 11b and the support substrate.

可動電極１１ｃは、錘部１１ｂを構成する細長状の部位から直角方向に延設され、複数本が設けられることで櫛歯状に配置されている。各可動電極１１ｃの間隔は、一定間隔とされており、各可動電極１１ｃの幅、長さも一定とされている。   The movable electrode 11c extends in a perpendicular direction from the elongated portion constituting the weight portion 11b, and is arranged in a comb shape by providing a plurality of movable electrodes 11c. The interval between the movable electrodes 11c is a constant interval, and the width and length of each movable electrode 11c are also constant.

梁部１１ｄは、アンカー部１１ａと錘部１１ｂとを連結するものである。この梁部１１ｄは、平行な２本の梁がその両端で連結された矩形枠状をなしており、２本の梁の長手方向と直交する方向に変位するバネ機能を有するものである。このような梁部１１ｄにより、錘部１１ｂがアンカー部１１ａに一体に連結されて支持されている。本実施形態では、２つの梁部１１ｄがアンカー部１１ａと錘部１１ｂとをそれぞれ連結している。   The beam portion 11d connects the anchor portion 11a and the weight portion 11b. The beam portion 11d has a rectangular frame shape in which two parallel beams are connected at both ends thereof, and has a spring function of being displaced in a direction perpendicular to the longitudinal direction of the two beams. The weight portion 11b is integrally connected to and supported by the anchor portion 11a by the beam portion 11d. In the present embodiment, the two beam portions 11d connect the anchor portion 11a and the weight portion 11b, respectively.

そして、梁部１１ｄ、錘部１１ｂ、及び可動電極１１ｃの下部の犠牲層は部分的に除去され、梁部１１ｄ、錘部１１ｂ、及び可動電極１１ｃは支持基板の上に一定の間隔で浮遊した状態になっている。この一定の間隔とは、半導体層と支持基板との間の間隔であり、犠牲層の厚みに相当する。   Then, the sacrificial layer below the beam portion 11d, the weight portion 11b, and the movable electrode 11c is partially removed, and the beam portion 11d, the weight portion 11b, and the movable electrode 11c float on the support substrate at regular intervals. It is in a state. This constant interval is an interval between the semiconductor layer and the support substrate and corresponds to the thickness of the sacrificial layer.

一方、第１固定部１２及び第２固定部１３は、可動部１１を構成する細長状の錘部１１ｂの長辺と対向するように配置されている。したがって、第１固定部１２及び第２固定部１３が錘部１１ｂを挟むように配置されている。第１固定部１２は第１接続部１２ａ及び第１固定電極１２ｂを有し、第２固定部１３は第２接続部１３ａ及び第２固定電極１３ｂを有している。   On the other hand, the first fixed part 12 and the second fixed part 13 are arranged so as to face the long sides of the elongated weight part 11 b constituting the movable part 11. Therefore, the 1st fixing | fixed part 12 and the 2nd fixing | fixed part 13 are arrange | positioned so that the weight part 11b may be pinched | interposed. The first fixed portion 12 has a first connection portion 12a and a first fixed electrode 12b, and the second fixed portion 13 has a second connection portion 13a and a second fixed electrode 13b.

各接続部１２ａ、１３ａは、各固定電極１２ｂ、１３ｂと外部とを電気的に接続するための配線として機能する部位である。各接続部１２ａ、１３ａの下方には犠牲層が残されており、各接続部１２ａ、１３ａが犠牲層を介して支持基板に固定されている。   Each connection part 12a and 13a is a site | part which functions as wiring for electrically connecting each fixed electrode 12b and 13b and the exterior. A sacrificial layer is left below each connecting portion 12a, 13a, and each connecting portion 12a, 13a is fixed to the support substrate via the sacrificial layer.

各固定電極１２ｂ、１３ｂは、各接続部１２ａ、１３ａのうちの錘部１１ｂと対向する辺から直角方向に延設され、各接続部１２ａ、１３ａに複数本ずつ備えられることで櫛歯状に配置されている。第１固定電極１２ｂのそれぞれの間隔は一定間隔とされており、第１固定電極１２ｂのそれぞれの幅、長さも一定とされている。第２固定電極１３ｂについても同様である。   Each fixed electrode 12b, 13b is extended in a right angle direction from the side of each connecting portion 12a, 13a that faces the weight portion 11b, and a plurality of each of the connecting portions 12a, 13a are provided in a comb-like shape. Has been placed. The intervals between the first fixed electrodes 12b are constant, and the widths and lengths of the first fixed electrodes 12b are also constant. The same applies to the second fixed electrode 13b.

なお、各接続部１２ａ、１３ａは犠牲層の上に形成されており、当該犠牲層を介して支持基板に固定されている。一方、各固定電極１２ｂ、１３ｂと支持基板との間の犠牲層は除去されており、各固定電極１２ｂ、１３ｂは支持基板に対して浮いた状態になっている。   Each connection portion 12a, 13a is formed on a sacrificial layer, and is fixed to the support substrate via the sacrificial layer. On the other hand, the sacrificial layer between each fixed electrode 12b, 13b and the support substrate is removed, and each fixed electrode 12b, 13b is in a floating state with respect to the support substrate.

そして、各固定電極１２ｂ、１３ｂが可動電極１１ｃに対向配置され、各固定電極１２ｂ、１３ｂと可動電極１１ｃとの間にコンデンサが形成されている。つまり、可動部１１及び各固定部１２、１３は、可動電極１１ｃと各固定電極１２ｂ、１３ｂとの間に形成される容量に基づいて加速度等の力学量を検出するためのセンシング部１４を構成している。このため、支持基板の平面方向であって錘部１１ｂの長手方向に加速度等が印加されたときに、当該コンデンサの容量値の変化に基づいてその加速度等を検出することが可能になっている。   And each fixed electrode 12b, 13b is opposingly arranged by the movable electrode 11c, and the capacitor | condenser is formed between each fixed electrode 12b, 13b and the movable electrode 11c. That is, the movable part 11 and the fixed parts 12 and 13 constitute a sensing part 14 for detecting a mechanical quantity such as acceleration based on the capacitance formed between the movable electrode 11c and the fixed electrodes 12b and 13b. doing. Therefore, when acceleration or the like is applied in the plane direction of the support substrate and in the longitudinal direction of the weight portion 11b, the acceleration or the like can be detected based on the change in the capacitance value of the capacitor. .

センサチップ１０は、可動電極１１ｃと第１固定電極１２ｂとの間に形成された第１容量を第１容量信号として第１固定部１２から出力する。また、センサチップ１０は、可動電極１１ｃと第２固定電極１３ｂとの間に形成された第２容量を第２容量信号として第２固定部１３から出力する。   The sensor chip 10 outputs the first capacitance formed between the movable electrode 11c and the first fixed electrode 12b from the first fixed portion 12 as a first capacitance signal. Further, the sensor chip 10 outputs the second capacitance formed between the movable electrode 11c and the second fixed electrode 13b from the second fixed portion 13 as a second capacitance signal.

半導体層は、上記の可動部１１及び各固定部１２、１３の他に図示しない構造を有している。さらに、センサチップ１０は、図１に示されるように、半導体層に形成された複数のパッド１５を有している。各パッド１５は、各ワイヤ３０〜３３に対応して設けられている。例えば、パッド１５は可動部１１のアンカー部１１ａや、各接続部１２ａ、１３ａに形成されている。   The semiconductor layer has a structure (not shown) in addition to the movable part 11 and the fixed parts 12 and 13 described above. Further, as shown in FIG. 1, the sensor chip 10 has a plurality of pads 15 formed in the semiconductor layer. Each pad 15 is provided corresponding to each wire 30-33. For example, the pad 15 is formed on the anchor portion 11a of the movable portion 11 and the connection portions 12a and 13a.

回路チップ２０は、センサチップ１０との間で信号のやりとりを行う機能や、センサチップ１０から取得した信号を演算・増幅処理して外部へ出力する等の機能を有する制御回路部等が形成されたものである。回路チップ２０は、例えばシリコン基板等に対してＣＭＯＳトランジスタ等が半導体プロセスで形成された半導体チップである。   The circuit chip 20 includes a control circuit unit having a function of exchanging signals with the sensor chip 10 and a function of calculating and amplifying a signal acquired from the sensor chip 10 and outputting the signal to the outside. It is a thing. The circuit chip 20 is a semiconductor chip in which, for example, a CMOS transistor or the like is formed by a semiconductor process on a silicon substrate or the like.

また、回路チップ２０の一面２１はセンサチップ１０の平面サイズよりも大きなサイズで形成されており、当該回路チップ２０の一面２１に複数のパッド２２を有している。各パッド２２は、各ワイヤ３０〜３３に対応して設けられている。   Further, the one surface 21 of the circuit chip 20 is formed in a size larger than the planar size of the sensor chip 10 and has a plurality of pads 22 on the one surface 21 of the circuit chip 20. Each pad 22 is provided corresponding to each wire 30-33.

さらに、回路チップ２０は、メモリ２３、第１配線部２４、第２配線部２５、第３配線部２６、複数の第１オフセット調整部２７、複数の第２オフセット調整部２８、及び誘電部材２９を有している。   Further, the circuit chip 20 includes a memory 23, a first wiring unit 24, a second wiring unit 25, a third wiring unit 26, a plurality of first offset adjustment units 27, a plurality of second offset adjustment units 28, and a dielectric member 29. have.

メモリ２３は、回路チップ２０の制御回路部等の調整値や、回路チップ２０の出力値のオフセット成分を補正するための調整値が記憶された記憶手段である。メモリ２３は、回路チップ２０を構成するシリコン基板に対して半導体プロセスで形成されている。メモリ２３は例えばＥＥＰＲＯＭである。図１では、メモリ２３を模式的に図示している。   The memory 23 is a storage unit in which adjustment values for the control circuit unit and the like of the circuit chip 20 and adjustment values for correcting an offset component of the output value of the circuit chip 20 are stored. The memory 23 is formed by a semiconductor process with respect to a silicon substrate constituting the circuit chip 20. The memory 23 is, for example, an EEPROM. In FIG. 1, the memory 23 is schematically illustrated.

第１配線部２４は、第１ワイヤ４０が接合されたパッド２２に電気的に接続された配線である。これにより、第１配線部２４は、第１ワイヤ４０に電気的に接続されている。第２配線部２５は、第２ワイヤ４１が接合されたパッド２２に電気的に接続された配線である。これにより、第２配線部２５は、第２ワイヤ４１に電気的に接続されている。第３配線部２６は、第３ワイヤ４２が接合されたパッド２２に電気的に接続された配線である。これにより、第３配線部２６は、第３ワイヤ４２に電気的に接続されている。   The first wiring part 24 is a wiring electrically connected to the pad 22 to which the first wire 40 is bonded. Thereby, the first wiring part 24 is electrically connected to the first wire 40. The second wiring part 25 is a wiring electrically connected to the pad 22 to which the second wire 41 is bonded. Thereby, the second wiring part 25 is electrically connected to the second wire 41. The third wiring portion 26 is a wiring electrically connected to the pad 22 to which the third wire 42 is bonded. As a result, the third wiring portion 26 is electrically connected to the third wire 42.

これら、第１配線部２４及び第２配線部２５は、回路チップ２０を構成するシリコン基板の表層部のうちセンサチップ１０の周囲に形成されている。シリコン基板の表面は例えば図示しない絶縁膜で覆われているので、第１配線部２４及び第２配線部２５は回路チップ２０の一面２１には露出していない。なお、絶縁膜の表面が回路チップ２０の一面２１に対応している。   The first wiring part 24 and the second wiring part 25 are formed around the sensor chip 10 in the surface layer part of the silicon substrate constituting the circuit chip 20. Since the surface of the silicon substrate is covered with an insulating film (not shown), for example, the first wiring portion 24 and the second wiring portion 25 are not exposed on the one surface 21 of the circuit chip 20. Note that the surface of the insulating film corresponds to one surface 21 of the circuit chip 20.

一方、第３配線部２６は、センサチップ１０を横切るように回路チップ２０を構成するシリコン基板の表層部に形成されている。また、第３配線部２６は分岐しており、第１配線部２４側と第２配線部２５側とに分かれている。そして、第３配線部２６の一方の分岐部分は、回路チップ２０の一面２１の面方向において、第１配線部２４との距離が変化するように設けられている。同様に、第３配線部２６の他方の分岐部分は、当該面方向において、第２配線部２５との距離が変化するように設けられている。   On the other hand, the third wiring portion 26 is formed on the surface layer portion of the silicon substrate constituting the circuit chip 20 so as to cross the sensor chip 10. The third wiring portion 26 is branched and divided into a first wiring portion 24 side and a second wiring portion 25 side. One branch portion of the third wiring portion 26 is provided such that the distance from the first wiring portion 24 changes in the surface direction of the one surface 21 of the circuit chip 20. Similarly, the other branch portion of the third wiring portion 26 is provided such that the distance from the second wiring portion 25 changes in the surface direction.

本実施形態では、回路チップ２０の一面２１の面方向において、第３配線部２６の各分岐部分の先端部分（直線部分）は、第１配線部２４及び第２配線部２５の先端部分（直線部分）に対して傾けられている。これにより、第１配線部２４及び第２配線部２５と第３配線部２６との間の距離が変化している。なお、各配線部２４〜２６は、シリコン基板と電気的に接続されないように図示しない絶縁構造によってシリコン基板に対して絶縁されている。   In the present embodiment, in the surface direction of the one surface 21 of the circuit chip 20, the tip portions (straight portions) of the branch portions of the third wiring portion 26 are the tip portions (straight lines) of the first wiring portion 24 and the second wiring portion 25. Part). Thereby, the distance between the 1st wiring part 24 and the 2nd wiring part 25, and the 3rd wiring part 26 is changing. Each wiring portion 24 to 26 is insulated from the silicon substrate by an insulating structure (not shown) so as not to be electrically connected to the silicon substrate.

第１オフセット調整部２７は、第１配線部２４の一部と第３配線部２６の一部とで構成されていると共に、第１ワイヤ４０と第３ワイヤ４２とで形成された第１オフセット容量を調整する部分である。第１オフセット調整部２７は、第１配線部２４に設けられた複数のパッド３０と、第３配線部２６の一方の分岐部分に設けられていると共に各パッド３０に対応して設けられた複数のパッド３１と、で構成されている。また、第１オフセット調整部２７は、第１配線部２４と第３配線部２６との距離が異なる毎に設けられている。つまり、第１オフセット調整部２７はパッド３０とパッド３１との距離が異なる毎に設けられている。本実施形態では、第１オフセット調整部２７は４カ所設けられている。   The first offset adjustment unit 27 includes a part of the first wiring unit 24 and a part of the third wiring unit 26, and a first offset formed by the first wire 40 and the third wire 42. This is the part that adjusts the capacity. The first offset adjustment unit 27 is provided in a plurality of pads 30 provided in the first wiring unit 24 and in one branch portion of the third wiring unit 26 and provided in correspondence with each pad 30. Pad 31. The first offset adjustment unit 27 is provided every time the distance between the first wiring unit 24 and the third wiring unit 26 is different. That is, the first offset adjustment unit 27 is provided every time the distance between the pad 30 and the pad 31 is different. In the present embodiment, four first offset adjustment units 27 are provided.

第２オフセット調整部２８は、第２配線部２５の一部と第３配線部２６の一部とで構成されていると共に、第２ワイヤ４１と第３ワイヤ４２とで形成された第２オフセット容量を調整する部分である。第２オフセット調整部２８は、第２配線部２５に設けられた複数のパッド３２と、第３配線部２６の他方の分岐部分に設けられていると共に各パッド３２に対応して設けられた複数のパッド３３と、で構成されている。そして、第２オフセット調整部２８は、第２配線部２５と第３配線部２６との距離が異なる毎、すなわちパッド３２とパッド３３との距離が異なる毎に設けられている。本実施形態では、第２オフセット調整部２８は４カ所設けられている。   The second offset adjustment unit 28 includes a part of the second wiring part 25 and a part of the third wiring part 26, and a second offset formed by the second wire 41 and the third wire 42. This is the part that adjusts the capacity. The second offset adjustment unit 28 is provided in the plurality of pads 32 provided in the second wiring unit 25 and the other branch portion of the third wiring unit 26 and provided in correspondence with each pad 32. Pad 33. The second offset adjustment unit 28 is provided every time the distance between the second wiring unit 25 and the third wiring unit 26 is different, that is, every time the distance between the pad 32 and the pad 33 is different. In the present embodiment, four second offset adjusting sections 28 are provided.

上記のパッド３０〜３３は、回路チップ２０を構成するシリコン基板の表面に形成された絶縁膜から露出するように形成されている。したがって、回路チップ２０の一面２１には各配線部２４〜２６は見えず、回路チップ２０の一面２１に各パッド３０〜３３が点在した状態になっている。   The pads 30 to 33 are formed so as to be exposed from the insulating film formed on the surface of the silicon substrate constituting the circuit chip 20. Therefore, the wiring portions 24 to 26 are not visible on the one surface 21 of the circuit chip 20, and the pads 30 to 33 are scattered on the one surface 21 of the circuit chip 20.

誘電部材２９は、パッド３０とパッド３１と間やパッド３２とパッド３３との間に配置されることで第１配線部２４と第３配線部２６と間や第２配線部２５と第３配線部２６との間にコンデンサを形成する役割を果たす。具体的に、誘電部材２９は、各オフセット調整部２７、２８のうち、第１オフセット容量と第２オフセット容量との差分が無くなる距離に対応したオフセット調整部２７、２８に配置されている。これにより、誘電部材２９は、当該誘電部材２９が配置されたオフセット調整部２７、２８のいずれかと共にコンデンサを構成する。   The dielectric member 29 is disposed between the pad 30 and the pad 31 or between the pad 32 and the pad 33 so that the dielectric member 29 is disposed between the first wiring unit 24 and the third wiring unit 26 or between the second wiring unit 25 and the third wiring. It plays a role of forming a capacitor with the portion 26. Specifically, the dielectric member 29 is disposed in the offset adjustment units 27 and 28 corresponding to the distance at which the difference between the first offset capacitance and the second offset capacitance disappears among the offset adjustment units 27 and 28. Thereby, the dielectric member 29 constitutes a capacitor together with any one of the offset adjustment units 27 and 28 in which the dielectric member 29 is disposed.

本実施形態では、誘電部材２９は、複数の第１オフセット調整部２７のうち２番目に距離が大きい第１オフセット調整部２７に配置されている。誘電部材２９として、例えばフッ素ゲルやシリコーンゲル等のゲル材料が採用される。   In the present embodiment, the dielectric member 29 is disposed in the first offset adjustment unit 27 having the second largest distance among the plurality of first offset adjustment units 27. As the dielectric member 29, for example, a gel material such as fluorine gel or silicone gel is employed.

ここで、図３に示されるように、第１配線部２４と第３配線部２６との間には対向電位に基づいて直線状の電気力線が発生する。また、図４に示されるように、電気力線は直線状だけではなく、回路チップ２０の外の空間電位に基づいて回り込む電気力線も発生する。このため、回路チップ２０の一面２１に第１配線部２４及び第３配線部２６が露出していなくても、回路チップ２０の一面２１に誘電部材２９が配置されることで第１ワイヤ４０と第３ワイヤ４２とで形成された第１オフセット容量を変更することが可能となる。第２ワイヤ４１と第３ワイヤ４２とで形成された第２オフセット容量についても同様である。   Here, as shown in FIG. 3, linear electric lines of force are generated between the first wiring part 24 and the third wiring part 26 based on the counter potential. As shown in FIG. 4, the electric lines of force are not only linear, but also generate electric lines of force that wrap around based on the space potential outside the circuit chip 20. Therefore, even if the first wiring part 24 and the third wiring part 26 are not exposed on the one surface 21 of the circuit chip 20, the dielectric member 29 is disposed on the one surface 21 of the circuit chip 20, thereby It is possible to change the first offset capacitance formed with the third wire 42. The same applies to the second offset capacitance formed by the second wire 41 and the third wire 42.

例えば、誘電部材２９が各オフセット調整部２７、２８のいずれかに配置されるということは、オフセット容量を大きくすることになる。第１オフセット容量が第２オフセット容量よりも大きい場合は、第２オフセット調整部２８のいずれかに誘電部材２９を配置することにより各オフセット容量の差分を小さくすることができる。一方、第２オフセット容量が第１オフセット容量よりも大きい場合は、第１オフセット調整部２７のいずれかに誘電部材２９を配置することにより各オフセット容量の差分を小さくすることができる。   For example, the fact that the dielectric member 29 is disposed in any one of the offset adjustment units 27 and 28 increases the offset capacitance. When the first offset capacitance is larger than the second offset capacitance, the difference between the offset capacitances can be reduced by disposing the dielectric member 29 in any of the second offset adjustment units 28. On the other hand, when the second offset capacitance is larger than the first offset capacitance, the difference between the offset capacitances can be reduced by disposing the dielectric member 29 in one of the first offset adjustment units 27.

なお、上記のように各配線部２４〜２６が回路チップ２０の一面２１に露出していなくても誘電部材２９の配置により第１オフセット容量及び第２オフセット容量を変更することができるが、実際は各パッド３０〜３３が目印となっている。   Although the wiring parts 24 to 26 are not exposed on the one surface 21 of the circuit chip 20 as described above, the first offset capacitance and the second offset capacitance can be changed by the arrangement of the dielectric member 29. Each pad 30-33 is a mark.

回路チップ２０は、センサチップ１０の可動部１１に対して可動電極１１ｃを駆動するための搬送波信号を出力する機能を有する。これにより、可動部１１の錘部１１ｂが所定の周波数で振動する。また、回路チップ２０は、センサチップ１０から第１容量信号及び第２容量信号を入力する。これにより、回路チップ２０は、可動電極１１ｃに力学量が印加されたときの当該可動電極１１ｃの変位に伴う、第１容量と第２容量との差動容量変化及びメモリ２３の調整値に基づいて力学量を取得する。   The circuit chip 20 has a function of outputting a carrier wave signal for driving the movable electrode 11 c to the movable part 11 of the sensor chip 10. Thereby, the weight part 11b of the movable part 11 vibrates at a predetermined frequency. Further, the circuit chip 20 receives the first capacitance signal and the second capacitance signal from the sensor chip 10. Thereby, the circuit chip 20 is based on the differential capacitance change between the first capacitor and the second capacitor and the adjustment value of the memory 23 in accordance with the displacement of the movable electrode 11c when the mechanical quantity is applied to the movable electrode 11c. Get the mechanical quantity.

具体的には、搬送波は１８０°の位相差を持っているので、第１容量（Ｃ１）と第２容量（Ｃ２）の共通電極である可動電極１１ｃにはＣ１−Ｃ２に比例すると共に搬送波の振幅に比例した電荷量が蓄積される。すなわち、Ｃ１−Ｃ２の差動変化は可動電極１１ｃの変位によるものであり、加速度等の力学量に比例している。したがって、この電荷量の変化を検出することにより、容量変化＝力学量の変化を検出することができる。   Specifically, since the carrier wave has a phase difference of 180 °, the movable electrode 11c, which is a common electrode of the first capacitor (C1) and the second capacitor (C2), is proportional to C1-C2 and the carrier wave. A charge amount proportional to the amplitude is accumulated. That is, the differential change of C1-C2 is due to the displacement of the movable electrode 11c, and is proportional to a mechanical quantity such as acceleration. Therefore, by detecting this change in the amount of charge, it is possible to detect a change in capacitance = a change in mechanical quantity.

第１ワイヤ４０は、センサチップ１０の第１接続部１２ａと回路チップ２０とを電気的に接続する配線部品である。すなわち、第１ワイヤ４０は、センサチップ１０の第１接続部１２ａから回路チップ２０に第１容量信号を伝える役割を果たす。   The first wire 40 is a wiring component that electrically connects the first connection portion 12 a of the sensor chip 10 and the circuit chip 20. That is, the first wire 40 plays a role of transmitting the first capacitance signal from the first connection portion 12a of the sensor chip 10 to the circuit chip 20.

第２ワイヤ４１は、センサチップ１０の第２接続部１３ａと回路チップ２０とを電気的に接続する配線部品である。すなわち、第２ワイヤ４１は、センサチップ１０の第２接続部１３ａから回路チップ２０に第２容量信号を伝える役割を果たす。   The second wire 41 is a wiring component that electrically connects the second connection portion 13 a of the sensor chip 10 and the circuit chip 20. That is, the second wire 41 plays a role of transmitting a second capacitance signal from the second connection portion 13 a of the sensor chip 10 to the circuit chip 20.

第３ワイヤ４２は、センサチップ１０の可動部１１と回路チップ２０とを電気的に接続する配線部品である。第３ワイヤ４２は、第１ワイヤ４０と第２ワイヤ４１との間に配置されており、回路チップ２０から可動電極１１ｃに搬送波信号を伝える役割を果たす。   The third wire 42 is a wiring component that electrically connects the movable portion 11 of the sensor chip 10 and the circuit chip 20. The third wire 42 is disposed between the first wire 40 and the second wire 41, and plays a role of transmitting a carrier wave signal from the circuit chip 20 to the movable electrode 11c.

第４ワイヤ４３は、センサチップ１０の一部と回路チップ２０とを電気的に接続する配線部品である。第４ワイヤ４３は、第１ワイヤ４０において第３ワイヤ４２とは反対側に配置されており、回路チップ２０の制御回路部によってセンサチップ１０の一部に固定電圧を印加する役割を果たす。   The fourth wire 43 is a wiring component that electrically connects a part of the sensor chip 10 and the circuit chip 20. The fourth wire 43 is disposed on the opposite side of the first wire 40 from the third wire 42 and plays a role of applying a fixed voltage to a part of the sensor chip 10 by the control circuit unit of the circuit chip 20.

第１〜第３ワイヤ４０〜４２については、第１オフセット容量と第２オフセット容量との差分が無くなるように、長さや形状、隣との距離等のペア性が確保されている。また、４本のワイヤ３０〜３３が、センサチップ１０及び回路チップ２０の各パッド１５、２２にワイヤボンディングされている。以上が、本実施形態に係る半導体装置の全体構成である。   About the 1st-3rd wires 40-42, pair property, such as length, a shape, and the distance with an adjoining, is ensured so that the difference of the 1st offset capacity and the 2nd offset capacity may be lost. Four wires 30 to 33 are wire-bonded to the pads 15 and 22 of the sensor chip 10 and the circuit chip 20. The above is the overall configuration of the semiconductor device according to the present embodiment.

次に、上記の半導体装置の製造方法について説明する。まず、センシング部１４や複数のパッド１５が形成されたセンサチップ１０を用意する。また、制御回路部やメモリ２３、各配線部２４〜２６、各パッド２２、３０〜３３が形成された回路チップ２０を用意する。   Next, a method for manufacturing the semiconductor device will be described. First, the sensor chip 10 in which the sensing unit 14 and the plurality of pads 15 are formed is prepared. In addition, a circuit chip 20 on which a control circuit section, a memory 23, wiring sections 24 to 26, and pads 22 and 30 to 33 are formed is prepared.

続いて、図１に示されるように、回路チップ２０の一面２１にセンサチップ１０を接着剤等で固定する。また、センサチップ１０及び回路チップ２０に対して各ワイヤ３０〜３３をワイヤボンディングする。   Subsequently, as shown in FIG. 1, the sensor chip 10 is fixed to one surface 21 of the circuit chip 20 with an adhesive or the like. Further, the wires 30 to 33 are wire bonded to the sensor chip 10 and the circuit chip 20.

この後、回路チップ２０のメモリ２３に調整値を書き込む工程を行う。調整値は、第１オフセット容量や第２オフセット容量等によって生じる出力値のオフセット成分を打ち消すためのデータであり、半導体装置毎に異なるデータである。メモリ２３に調整値を書き込んだ後、回路チップ２０の出力値にオフセット成分が発生しない場合は半導体装置が完成する。   Thereafter, a process of writing the adjustment value in the memory 23 of the circuit chip 20 is performed. The adjustment value is data for canceling the offset component of the output value caused by the first offset capacitance, the second offset capacitance, and the like, and is different data for each semiconductor device. After the adjustment value is written in the memory 23, when no offset component is generated in the output value of the circuit chip 20, the semiconductor device is completed.

一方、メモリ２３に調整値を書き込んだ後に各ワイヤ３０〜３３に対する異物等の接触や回路チップ２０の内部回路の一部不良等で出力値にオフセット成分が発生する場合がある。この場合は、各オフセット調整部２７、２８のうち第１ワイヤ４０と第３ワイヤ４２とで形成された第１オフセット容量と、第２ワイヤ４１と第３ワイヤ４２とで形成された第２オフセット容量と、の差分が無くなる距離に対応した位置に誘電部材２９配置する。このように、メモリ２３に調整値を書き込むことで出力値のオフセット成分を調整した後に、再度、出力値のオフセット成分を調整することができる。こうして、半導体装置が完成する。   On the other hand, after the adjustment value is written in the memory 23, an offset component may occur in the output value due to contact of foreign matter or the like with each of the wires 30 to 33 or a partial failure of the internal circuit of the circuit chip 20. In this case, the first offset capacitance formed by the first wire 40 and the third wire 42 and the second offset formed by the second wire 41 and the third wire 42 among the offset adjustment units 27 and 28. The dielectric member 29 is disposed at a position corresponding to the distance at which the difference between the capacitance and the capacitance disappears. Thus, after the offset value of the output value is adjusted by writing the adjustment value in the memory 23, the offset component of the output value can be adjusted again. Thus, the semiconductor device is completed.

以上説明したように、本実施形態では、回路チップ２０に各配線部２４〜２６、各パッド３０〜３３、及び誘電部材２９が設けられていることが特徴となっている。このため、回路チップ２０の出力値のオフセット成分を無くすための調整値がメモリ２３に記憶された後に各ワイヤ４０〜４２間で形成される第１オフセット容量や第２オフセット容量が変化したとしても、これらの差分が無くなるようにすることができる。したがって、メモリ２３に調整値が書き込まれた後に回路チップ２０の出力値すなわち力学量にさらなるオフセット成分が含まれた場合でも力学量のオフセット成分を再調整することができる。   As described above, this embodiment is characterized in that the circuit chip 20 is provided with the wiring portions 24 to 26, the pads 30 to 33, and the dielectric member 29. For this reason, even if the first offset capacitance or the second offset capacitance formed between the wires 40 to 42 changes after the adjustment value for eliminating the offset component of the output value of the circuit chip 20 is stored in the memory 23. These differences can be eliminated. Therefore, even when the offset value is further included in the output value of the circuit chip 20, that is, the dynamic quantity after the adjustment value is written in the memory 23, the offset component of the dynamic quantity can be readjusted.

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、メモリ２３が特許請求の範囲の「記憶手段」に対応する。また、第１配線部２４及びパッド３０が特許請求の範囲の「第１配線部」に対応し、第２配線部２５及びパッド３２が特許請求の範囲の「第２配線部」に対応する。さらに、第３配線部２６及びパッド３１、３３が特許請求の範囲の「第３配線部」に対応する。   As for the correspondence between the description of the present embodiment and the description of the claims, the memory 23 corresponds to “storage means” of the claims. The first wiring portion 24 and the pad 30 correspond to a “first wiring portion” in the claims, and the second wiring portion 25 and the pad 32 correspond to a “second wiring portion” in the claims. Further, the third wiring portion 26 and the pads 31 and 33 correspond to “third wiring portion” in the claims.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図５に示されるように、誘電部材２９は、比誘電率が温度に対して変化する温度依存性を持っている。例えば、誘電部材２９は、温度の上昇と共に比誘電率が小さくなる温度特性を有している。 (Second Embodiment)
In the present embodiment, parts different from the first embodiment will be described. As shown in FIG. 5, the dielectric member 29 has a temperature dependency in which the relative dielectric constant changes with respect to the temperature. For example, the dielectric member 29 has a temperature characteristic that the relative dielectric constant decreases as the temperature increases.

一方、センサチップ１０のセンシング部１４で検出される力学量も温度特性を有している。例えば、力学量が温度の上昇と共に大きくなる温度特性であるとする。この場合、図５に示される誘電部材２９を用いることにより、力学量の温度特性を打ち消すことができる。   On the other hand, the mechanical quantity detected by the sensing unit 14 of the sensor chip 10 also has temperature characteristics. For example, it is assumed that the dynamic quantity has a temperature characteristic that increases as the temperature rises. In this case, the temperature characteristic of the mechanical quantity can be canceled by using the dielectric member 29 shown in FIG.

本実施形態に係る半導体装置を製造する場合、各オフセット調整部２７、２８のいずれかに誘電部材２９を配置する際に誘電部材２９として力学量の温度特性をキャンセルする温度特性を有するものを用意することとなる。そして、当該誘電部材２９を該当箇所に配置すれば良い。   When manufacturing the semiconductor device according to the present embodiment, a dielectric member 29 having a temperature characteristic that cancels the temperature characteristic of the mechanical quantity is prepared as the dielectric member 29 when the dielectric member 29 is disposed in any one of the offset adjustment units 27 and 28. Will be. And what is necessary is just to arrange | position the said dielectric member 29 in a corresponding location.

以上のように、誘電部材２９として力学量の温度特性をキャンセルする温度特性を有するものを用いることにより、回路チップ２０は温度に依存しない力学量の出力値を出力することができる。   As described above, by using the dielectric member 29 having a temperature characteristic that cancels the temperature characteristic of the mechanical quantity, the circuit chip 20 can output an output value of the mechanical quantity that does not depend on the temperature.

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分について説明する。図６に示されるように、第１配線部２４は回路チップ２０の一面２１から突出した平板状の第１突出部３４を有している。第１突出部３４は、複数の第１オフセット調整部２７毎に第１配線部２４に設けられている。 (Third embodiment)
In the present embodiment, parts different from the first and second embodiments will be described. As shown in FIG. 6, the first wiring portion 24 has a flat plate-like first protruding portion 34 protruding from one surface 21 of the circuit chip 20. The first projecting portion 34 is provided in the first wiring portion 24 for each of the plurality of first offset adjusting portions 27.

第２配線部２５は回路チップ２０の一面２１から突出した平板状の第２突出部３５を有している。第２突出部３５は、複数の第２オフセット調整部２８毎に第２配線部２５に設けられている。   The second wiring part 25 has a flat plate-like second protruding part 35 protruding from one surface 21 of the circuit chip 20. The second projecting portion 35 is provided in the second wiring portion 25 for each of the plurality of second offset adjusting portions 28.

また、第３配線部２６は、回路チップ２０の一面２１から突出した平板状の第３突出部３６を有している。第３突出部３６は、複数の第１オフセット調整部２７毎及び複数の第２オフセット調整部２８毎に第３配線部２６に設けられている。   Further, the third wiring portion 26 has a flat plate-like third protruding portion 36 protruding from the one surface 21 of the circuit chip 20. The third protrusions 36 are provided in the third wiring unit 26 for each of the plurality of first offset adjustment units 27 and for each of the plurality of second offset adjustment units 28.

ここで、本実施形態では、各配線部２４〜２６にはパッド３０〜３３は設けられていない。したがって、第１突出部３４は、回路チップ２０の一面２１に露出した第１配線部２４の一部の上に設けられている。また、第２配線部２５は、回路チップ２０の一面２１に露出した第２配線部２５の一部の上に設けられている。さらに、第３突出部３６は、回路チップ２０の一面２１に露出した第３配線部２６の一部の上に設けられている。   Here, in this embodiment, the pads 30 to 33 are not provided in the wiring portions 24 to 26. Therefore, the first protrusion 34 is provided on a part of the first wiring part 24 exposed on the one surface 21 of the circuit chip 20. The second wiring part 25 is provided on a part of the second wiring part 25 exposed on the one surface 21 of the circuit chip 20. Furthermore, the third protrusion 36 is provided on a part of the third wiring part 26 exposed on the one surface 21 of the circuit chip 20.

そして、図７に示されるように、誘電部材２９は、第１突出部３４のうち第３突出部３６に対向する第１対向面３４ａと第３突出部３６のうち第１対向面３４ａに対向する第３対向面３６ａとの間に配置されている。誘電部材２９は、第２突出部３５のうち第３突出部３６に対向する第２対向面３５ａと第３突出部３６のうち第２対向面３５ａに対向する第４対向面３６ｂとの間に配置されていても良い。   As shown in FIG. 7, the dielectric member 29 is opposed to the first opposed surface 34 a of the first protruding portion 34 that faces the third protruding portion 36 and the first opposed surface 34 a of the third protruding portion 36. It arrange | positions between the 3rd opposing surfaces 36a to do. The dielectric member 29 is located between the second facing surface 35a of the second projecting portion 35 facing the third projecting portion 36 and the fourth facing surface 36b of the third projecting portion 36 facing the second facing surface 35a. It may be arranged.

上記の構成を有する半導体装置を製造する場合は、回路チップ２０を用意するに際し、第１配線部２４として第１突出部３４を有し、第２配線部２５として第２突出部３５を有し、さらに、第３配線部２６として第３突出部３６を有するものを用意する。そして、誘電部材２９を配置する際に、誘電部材２９を第１突出部３４のうち第３突出部３６に対向する第１対向面３４ａと第３突出部３６のうち第１対向面３４ａに対向する第３対向面３６ａとの間に配置する。または、誘電部材２９を第２突出部３５のうち第３突出部３６に対向する第２対向面３５ａと第３突出部３６のうち第２対向面３５ａに対向する第４対向面３６ｂとの間に配置しても良い。このようにして各配線部２４〜２６の間にコンデンサを形成する。   When manufacturing the semiconductor device having the above-described configuration, when the circuit chip 20 is prepared, the first wiring portion 24 has the first protruding portion 34, and the second wiring portion 25 has the second protruding portion 35. Further, a third wiring part 26 having a third protrusion 36 is prepared. When the dielectric member 29 is disposed, the dielectric member 29 is opposed to the first opposed surface 34a of the first projecting portion 34 facing the third projecting portion 36 and the first opposed surface 34a of the third projecting portion 36. It arrange | positions between the 3rd opposing surfaces 36a to do. Alternatively, between the second opposing surface 35a of the second projecting portion 35 facing the third projecting portion 36 and the fourth opposing surface 36b of the third projecting portion 36 facing the second opposing surface 35a. You may arrange in. In this way, a capacitor is formed between the wiring portions 24-26.

以上説明したように、本実施形態では、第１突出部３４または第２突出部３５と第３突出部３６とで平行平板コンデンサが形成されるので、誘電部材２９の誘電率の効果をより線形にすることができる。したがって、各配線部２４〜２６間に形成されるコンデンサの容量の精度を向上させることができる。   As described above, in the present embodiment, since the parallel plate capacitor is formed by the first protrusion 34 or the second protrusion 35 and the third protrusion 36, the effect of the dielectric constant of the dielectric member 29 is more linear. Can be. Therefore, it is possible to improve the accuracy of the capacitance of the capacitor formed between the wiring portions 24 to 26.

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。本実施形態では、図８に示されるように、複数の第１オフセット調整部２７は、第１配線部２４と第３配線部２６との距離が連続して変化するように構成されている。同様に、複数の第２オフセット調整部２８は、第２配線部２５と第３配線部２６との距離が連続して変化するように構成されている。 (Fourth embodiment)
In the present embodiment, parts different from the first to third embodiments will be described. In the present embodiment, as shown in FIG. 8, the plurality of first offset adjustment units 27 are configured such that the distance between the first wiring unit 24 and the third wiring unit 26 changes continuously. Similarly, the plurality of second offset adjustment units 28 are configured such that the distance between the second wiring unit 25 and the third wiring unit 26 changes continuously.

そして、誘電部材２９は、連続して距離が変化した各オフセット調整部２７、２８のいずれかの位置に配置されている。誘電部材２９は、上述のようにゲル状のものでも良いし、フィルム状のものでも良い。フィルム状の誘電部材２９の場合は、その形状によって容量を調整しやすいというメリットや、回路チップ２０の一面２１に貼り付けるだけで良いという作業性向上のメリットがある。   And the dielectric member 29 is arrange | positioned in the position of each offset adjustment part 27 and 28 from which the distance changed continuously. The dielectric member 29 may be a gel or a film as described above. In the case of the film-like dielectric member 29, there is an advantage that the capacity can be easily adjusted depending on the shape thereof, and an advantage that the workability can be improved only by being attached to the one surface 21 of the circuit chip 20.

上述のように、各配線部２４〜２６は対向電位だけでなく空間電位によって回路チップ２０の一面２１の上方に回り込む電気力線も発生させる。したがって、各配線部２４〜２６は、回路チップ２０の一面２１に露出していても良いし、絶縁膜で覆われていても良い。   As described above, the wiring portions 24 to 26 generate not only the counter potential but also the electric lines of force that wrap around the one surface 21 of the circuit chip 20 due to the space potential. Therefore, each wiring part 24-26 may be exposed to the one surface 21 of the circuit chip 20, and may be covered with the insulating film.

本実施形態に係る半導体装置を製造する場合は、第１配線部２４と第３配線部２６との距離が連続して変化するように構成されていると共に、第２配線部２５と第３配線部２６との距離が連続して変化するように構成された回路チップ２０を用意すれば良い。   When the semiconductor device according to the present embodiment is manufactured, the distance between the first wiring part 24 and the third wiring part 26 is configured to continuously change, and the second wiring part 25 and the third wiring are formed. What is necessary is just to prepare the circuit chip 20 comprised so that the distance with the part 26 may change continuously.

以上説明したように、本実施形態では、第１配線部２４及び第２配線部２５と第３配線部２６との距離が連続して変化しているので、第１オフセット容量と第２オフセット容量との差分が無くなる距離の選択肢が増える。したがって、誘電部材２９による出力値のオフセット補正の精度を向上させることができる。   As described above, in the present embodiment, since the distances between the first wiring portion 24, the second wiring portion 25, and the third wiring portion 26 are continuously changed, the first offset capacitance and the second offset capacitance. The number of distance options that eliminate the difference between and increases. Therefore, the accuracy of offset correction of the output value by the dielectric member 29 can be improved.

（他の実施形態）
上記各実施形態で示された半導体装置の構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、各配線部２４〜２６のレイアウトは図１や図８に限らず適宜設定すれば良い。第１オフセット調整部２７や第２オフセット調整部２８の数についても同様である。また、第４ワイヤ４３はセンサチップ１０の構成に応じて設けられていなくても良い。 (Other embodiments)
The configurations of the semiconductor devices described in the above embodiments are examples, and the present invention is not limited to the configurations described above, and other configurations that can realize the present invention may be employed. For example, the layout of each wiring unit 24 to 26 is not limited to that shown in FIGS. The same applies to the number of first offset adjustment units 27 and second offset adjustment units 28. Further, the fourth wire 43 may not be provided according to the configuration of the sensor chip 10.

第２実施形態で示された誘電部材２９の温度特性は一例である。したがって、回路チップ２０で取得される力学量の温度特性に応じて当該温度特性を打ち消す温度特性を有する誘電部材２９を適宜選定すれば良い。   The temperature characteristic of the dielectric member 29 shown in the second embodiment is an example. Therefore, the dielectric member 29 having a temperature characteristic that cancels the temperature characteristic may be appropriately selected according to the temperature characteristic of the mechanical quantity acquired by the circuit chip 20.

第３実施形態では、各配線部２４〜２６にはパッド３０〜３３が設けられていない構成が示されているが、各配線部２４〜２６にパッド３０〜３３が設けられており、各突出部３４〜３６がパッド３０〜３３の上に設けられていても良い。   In the third embodiment, a configuration in which the pads 30 to 33 are not provided in the wiring portions 24 to 26 is shown. However, the pads 30 to 33 are provided in the wiring portions 24 to 26, and the protrusions are provided. The parts 34 to 36 may be provided on the pads 30 to 33.

上記各実施形態では、回路チップ２０の上にセンサチップ１０が積層された構造になっているが、これは一例である。例えば、センサチップ１０と回路チップ２０とが横並びに配置されていても良い。この場合は回路チップ２０の一面２１にセンサチップ１０が配置されないので、各配線部２４〜２６のレイアウトの自由度が向上する。   In each of the above embodiments, the sensor chip 10 is stacked on the circuit chip 20, but this is an example. For example, the sensor chip 10 and the circuit chip 20 may be arranged side by side. In this case, since the sensor chip 10 is not disposed on the one surface 21 of the circuit chip 20, the degree of freedom in layout of the wiring portions 24 to 26 is improved.

また、上記各実施形態では、センサチップ１０はＳＯＩ基板に基づいて構成されていたが、これは一例である。したがって、センサチップ１０はＳＯＩ基板ではなく、他の基板によって構成されていても良い。もちろん、センサチップ１０は力学量として加速度の他に角速度や圧力を検出するものでも良い。さらに、図２に示された可動部１１や各固定部１２、１３の構造は一例であり、他の構造でも良い。   Moreover, in each said embodiment, although the sensor chip 10 was comprised based on the SOI substrate, this is an example. Therefore, the sensor chip 10 may be configured by another substrate instead of the SOI substrate. Of course, the sensor chip 10 may detect an angular velocity or a pressure in addition to acceleration as a mechanical quantity. Furthermore, the structure of the movable part 11 and each fixed part 12 and 13 shown by FIG. 2 is an example, and another structure may be sufficient as it.

１０ センサチップ
１１ｃ 可動電極
１２ｂ、１３ｂ 固定電極
２０ 回路チップ
２３ メモリ（記憶手段）
２４〜２６ 配線部
２７、２８ オフセット調整部
２９ 誘電部材
３０〜３３ パッド（配線部）
４０〜４２ ワイヤ DESCRIPTION OF SYMBOLS 10 Sensor chip 11c Movable electrode 12b, 13b Fixed electrode 20 Circuit chip 23 Memory (memory | storage means)
24-26 Wiring part 27, 28 Offset adjustment part 29 Dielectric member 30-33 Pad (wiring part)
40-42 wires

Claims (8)

可動電極（１１ｃ）、第１固定電極（１２ｂ）、及び第２固定電極（１３ｂ）を有し、前記可動電極（１１ｃ）と前記第１固定電極（１２ｂ）との間に形成された第１容量を第１容量信号として出力すると共に、前記可動電極（１１ｃ）と前記第２固定電極（１３ｂ）との間に形成された第２容量を第２容量信号として出力するセンサチップ（１０）と、
力学量のオフセット成分を補正するための調整値が記憶された記憶手段（２３）を有し、前記可動電極（１１ｃ）を駆動するための搬送波信号を出力する一方、前記センサチップ（１０）から前記第１容量信号及び前記第２容量信号を入力し、前記力学量が印加されたときの前記可動電極（１１ｃ）の変位に伴う、前記第１容量と前記第２容量との差動容量変化及び前記調整値に基づいて前記力学量を取得する回路チップ（２０）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に、前記センサチップ（１０）から前記回路チップ（２０）に前記第１容量信号を伝える第１ワイヤ（４０）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に、前記センサチップ（１０）から前記回路チップ（２０）に前記第２容量信号を伝える第２ワイヤ（４１）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に前記第１ワイヤ（４０）と前記第２ワイヤ（４１）との間に配置されており、前記回路チップ（２０）から前記可動電極（１１ｃ）に前記搬送波信号を伝える第３ワイヤ（４２）と、
を備えており、
さらに、前記回路チップ（２０）は、
前記第１ワイヤ（４０）に電気的に接続された第１配線部（２４、３０）と、
前記第２ワイヤ（４１）に電気的に接続された第２配線部（２５、３２）と、
前記第３ワイヤ（４２）に電気的に接続されていると共に、前記第１配線部（２４、３０）及び前記第２配線部（２５、３２）との距離が変化するように設けられた第３配線部（２６、３１、３３）と、
前記第１配線部（２４、３０）の一部と前記第３配線部（２６、３１、３３）の一部とで構成されていると共に、前記第１配線部（２４、３０）と前記第３配線部（２６、３１、３３）との距離が異なる複数の第１オフセット調整部（２７）と、
前記第２配線部（２５、３２）の一部と前記第３配線部（２６、３１、３３）の一部とで構成されていると共に、前記第２配線部（２５、３２）と前記第３配線部（２６、３１、３３）との距離が異なる複数の第２オフセット調整部（２８）と、
前記複数の第１オフセット調整部（２７）及び前記複数の第２オフセット調整部（２８）のうち、前記第１ワイヤ（４０）と前記第３ワイヤ（４２）とで形成された第１オフセット容量と、前記第２ワイヤ（４１）と前記第３ワイヤ（４２）とで形成された第２オフセット容量と、の差分が無くなる距離に対応したオフセット調整部（２７、２８）に配置されることで当該オフセット調整部（２７、２８）と共にコンデンサを構成する誘電部材（２９）と、
を有していることを特徴とする半導体装置。 The movable electrode (11c), the first fixed electrode (12b), and the second fixed electrode (13b) have a first electrode formed between the movable electrode (11c) and the first fixed electrode (12b). A sensor chip (10) for outputting a capacitance as a first capacitance signal and outputting a second capacitance formed between the movable electrode (11c) and the second fixed electrode (13b) as a second capacitance signal; ,
A storage means (23) in which an adjustment value for correcting an offset component of a mechanical quantity is stored, and a carrier wave signal for driving the movable electrode (11c) is output, while the sensor chip (10) The first capacitance signal and the second capacitance signal are input, and the differential capacitance change between the first capacitance and the second capacitance in accordance with the displacement of the movable electrode (11c) when the mechanical quantity is applied. And a circuit chip (20) for acquiring the mechanical quantity based on the adjustment value;
A first wire (40) for electrically connecting the sensor chip (10) and the circuit chip (20) and transmitting the first capacitance signal from the sensor chip (10) to the circuit chip (20); ,
A second wire (41) for electrically connecting the sensor chip (10) and the circuit chip (20) and transmitting the second capacitance signal from the sensor chip (10) to the circuit chip (20); ,
The sensor chip (10) and the circuit chip (20) are electrically connected and disposed between the first wire (40) and the second wire (41), and the circuit chip (20). ) To transmit the carrier signal to the movable electrode (11c),
With
Furthermore, the circuit chip (20) includes:
A first wiring portion (24, 30) electrically connected to the first wire (40);
A second wiring portion (25, 32) electrically connected to the second wire (41);
The first wire is electrically connected to the third wire (42), and the distance between the first wiring portion (24, 30) and the second wiring portion (25, 32) is changed. 3 wiring parts (26, 31, 33),
A part of the first wiring part (24, 30) and a part of the third wiring part (26, 31, 33) are configured, and the first wiring part (24, 30) and the first wiring part are configured. A plurality of first offset adjustment sections (27) having different distances from the three wiring sections (26, 31, 33);
A part of the second wiring part (25, 32) and a part of the third wiring part (26, 31, 33) are formed, and the second wiring part (25, 32) and the first wiring part are formed. A plurality of second offset adjustment sections (28) having different distances from the three wiring sections (26, 31, 33);
Of the plurality of first offset adjustment units (27) and the plurality of second offset adjustment units (28), a first offset capacitance formed by the first wire (40) and the third wire (42). And the second offset capacitor formed by the second wire (41) and the third wire (42) are disposed in the offset adjustment unit (27, 28) corresponding to the distance at which the difference disappears. A dielectric member (29) constituting a capacitor together with the offset adjusting section (27, 28);
A semiconductor device comprising: 前記誘電部材（２９）は、前記力学量の温度特性をキャンセルする温度特性を有していることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the dielectric member has a temperature characteristic that cancels the temperature characteristic of the mechanical quantity. 前記第１配線部（２４、３０）は、前記複数の第１オフセット調整部（２７）毎に前記回路チップ（２０）の一面（２１）から突出する第１突出部（３４）を有し、
前記第２配線部（２５、３２）は、前記複数の第２オフセット調整部（２８）毎に前記回路チップ（２０）の一面（２１）から突出する第２突出部（３５）を有し、
前記第３配線部（２６、３１、３３）は、前記複数の第１オフセット調整部（２７）毎及び前記複数の第２オフセット調整部（２８）毎に前記回路チップ（２０）の一面（２１）から突出する第３突出部（３６）を有し、
前記誘電部材（２９）は、前記第１突出部（３４）のうち前記第３突出部（３６）に対向する第１対向面（３４ａ）と前記第３突出部（３６）のうち前記第１対向面（３４ａ）に対向する第３対向面（３６ａ）との間に配置されているか、または、前記第２突出部（３５）のうち前記第３突出部（３６）に対向する第２対向面（３５ａ）と前記第３突出部（３６）のうち前記第２対向面（３５ａ）に対向する第４対向面（３６ｂ）との間に配置されていることを特徴とする請求項１または２に記載の半導体装置。 The first wiring part (24, 30) has a first protruding part (34) protruding from one surface (21) of the circuit chip (20) for each of the plurality of first offset adjusting parts (27),
The second wiring part (25, 32) has a second projecting part (35) projecting from one surface (21) of the circuit chip (20) for each of the plurality of second offset adjusting parts (28).
The third wiring section (26, 31, 33) is provided on one surface (21) of the circuit chip (20) for each of the plurality of first offset adjustment sections (27) and for each of the plurality of second offset adjustment sections (28). ) Having a third protrusion (36) protruding from
The dielectric member (29) includes a first facing surface (34a) facing the third projecting portion (36) of the first projecting portion (34) and the first projecting portion of the third projecting portion (36). A second opposing surface disposed between the opposing surface (34a) and the third opposing surface (36a) or opposing the third protruding portion (36) of the second protruding portion (35). The surface (35a) and the third projecting portion (36) are disposed between the fourth facing surface (36b) facing the second facing surface (35a), or the third projecting portion (36). 2. The semiconductor device according to 2. 前記複数の第１オフセット調整部（２７）は、前記第１配線部（２４、３０）と前記第３配線部（２６、３１、３３）との距離が連続して変化するように構成されており、
前記複数の第２オフセット調整部（２８）は、前記第２配線部（２５、３２）と前記第３配線部（２６、３１、３３）との距離が連続して変化するように構成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。 The plurality of first offset adjustment sections (27) are configured such that distances between the first wiring sections (24, 30) and the third wiring sections (26, 31, 33) continuously change. And
The plurality of second offset adjustment sections (28) are configured such that distances between the second wiring sections (25, 32) and the third wiring sections (26, 31, 33) continuously change. The semiconductor device according to claim 1, wherein the semiconductor device is provided. 可動電極（１１ｃ）、第１固定電極（１２ｂ）、及び第２固定電極（１３ｂ）を有し、前記可動電極（１１ｃ）と前記第１固定電極（１２ｂ）との間に形成された第１容量を第１容量信号として出力すると共に、前記可動電極（１１ｃ）と前記第２固定電極（１３ｂ）との間に形成された第２容量を第２容量信号として出力するセンサチップ（１０）と、
力学量のオフセット成分を補正するための調整値が記憶された記憶手段（２３）を有し、前記可動電極（１１ｃ）を駆動するための搬送波信号を出力する一方、前記センサチップ（１０）から前記第１容量信号及び前記第２容量信号を入力し、前記力学量が印加されたときの前記可動電極（１１ｃ）の変位に伴う、前記第１容量と前記第２容量との差動容量変化及び前記調整値に基づいて前記力学量を取得する回路チップ（２０）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に、前記センサチップ（１０）から前記回路チップ（２０）に前記第１容量信号を伝える第１ワイヤ（４０）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に、前記センサチップ（１０）から前記回路チップ（２０）に前記第２容量信号を伝える第２ワイヤ（４１）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に前記第１ワイヤ（４０）と前記第２ワイヤ（４１）との間に配置されており、前記回路チップ（２０）から前記可動電極（１１ｃ）に前記搬送波信号を伝える第３ワイヤ（４２）と、
を備えた半導体装置の製造方法であって、
前記回路チップ（２０）として、前記第１ワイヤ（４０）に電気的に接続された第１配線部（２４、３０）と、前記第２ワイヤ（４１）に電気的に接続された第２配線部（２５、３２）と、前記第３ワイヤ（４２）に電気的に接続されていると共に、前記第１配線部（２４、３０）及び前記第２配線部（２５、３２）との距離が変化するように設けられた第３配線部（２６、３１、３３）と、を有するものを用意する工程と、
前記センサチップ（１０）を用意し、前記回路チップ（２０）に対して前記第１ワイヤ（４０）、前記第２ワイヤ（４１）、及び前記第３ワイヤ（４２）を接続する工程と、
前記回路チップ（２０）の記憶手段（２３）に前記調整値を書き込む工程と、
前記調整値を書き込む工程の後、前記第１ワイヤ（４０）と前記第３ワイヤ（４２）とで形成された第１オフセット容量と、前記第２ワイヤ（４１）と前記第３ワイヤ（４２）とで形成された第２オフセット容量と、の差分が無くなる距離に対応した位置に誘電部材（２９）を配置する工程と、
を含んでいることを特徴とする半導体装置の製造方法。 The movable electrode (11c), the first fixed electrode (12b), and the second fixed electrode (13b) have a first electrode formed between the movable electrode (11c) and the first fixed electrode (12b). A sensor chip (10) for outputting a capacitance as a first capacitance signal and outputting a second capacitance formed between the movable electrode (11c) and the second fixed electrode (13b) as a second capacitance signal; ,
A storage means (23) in which an adjustment value for correcting an offset component of a mechanical quantity is stored, and a carrier wave signal for driving the movable electrode (11c) is output, while the sensor chip (10) The first capacitance signal and the second capacitance signal are input, and the differential capacitance change between the first capacitance and the second capacitance in accordance with the displacement of the movable electrode (11c) when the mechanical quantity is applied. And a circuit chip (20) for acquiring the mechanical quantity based on the adjustment value;
A first wire (40) for electrically connecting the sensor chip (10) and the circuit chip (20) and transmitting the first capacitance signal from the sensor chip (10) to the circuit chip (20); ,
A second wire (41) for electrically connecting the sensor chip (10) and the circuit chip (20) and transmitting the second capacitance signal from the sensor chip (10) to the circuit chip (20); ,
The sensor chip (10) and the circuit chip (20) are electrically connected and disposed between the first wire (40) and the second wire (41), and the circuit chip (20). ) To transmit the carrier signal to the movable electrode (11c),
A method for manufacturing a semiconductor device comprising:
As the circuit chip (20), a first wiring part (24, 30) electrically connected to the first wire (40) and a second wiring electrically connected to the second wire (41) The portion (25, 32) is electrically connected to the third wire (42), and the distance between the first wiring portion (24, 30) and the second wiring portion (25, 32) is Preparing a third wiring part (26, 31, 33) provided to change,
Preparing the sensor chip (10) and connecting the first wire (40), the second wire (41), and the third wire (42) to the circuit chip (20);
Writing the adjustment value in the storage means (23) of the circuit chip (20);
After the step of writing the adjustment value, the first offset capacitor formed by the first wire (40) and the third wire (42), the second wire (41), and the third wire (42). A step of disposing the dielectric member (29) at a position corresponding to the distance at which the difference between the second offset capacitor formed by
A method for manufacturing a semiconductor device, comprising: 前記誘電部材（２９）を配置する工程では、前記誘電部材（２９）として前記力学量の温度特性をキャンセルする温度特性を有するものを配置することを特徴とする請求項５に記載の半導体装置の製造方法。   6. The semiconductor device according to claim 5, wherein in the step of disposing the dielectric member (29), a member having a temperature characteristic that cancels the temperature characteristic of the mechanical quantity is disposed as the dielectric member (29). Production method. 前記回路チップ（２０）を用意する工程では、前記第１配線部（２４、３０）として前記回路チップ（２０）の一面（２１）から突出する第１突出部（３４）を有し、前記第２配線部（２５、３２）として前記回路チップ（２０）の一面（２１）から突出する第２突出部（３５）を有し、さらに、第３配線部（２６、３１、３３）として前記回路チップ（２０）の一面（２１）から突出する第３突出部（３６）を有するものを用意し、
前記誘電部材（２９）を配置する工程では、前記誘電部材（２９）を前記第１突出部（３４）のうち前記第３突出部（３６）に対向する第１対向面（３４ａ）と前記第３突出部（３６）のうち前記第１対向面（３４ａ）に対向する第３対向面（３６ａ）との間に配置するか、または、前記第２突出部（３５）のうち前記第３突出部（３６）に対向する第２対向面（３５ａ）と前記第３突出部（３６）のうち前記第２対向面（３５ａ）に対向する第４対向面（３６ｂ）との間に配置することを特徴とする請求項５または６に記載の半導体装置の製造方法。 In the step of preparing the circuit chip (20), the first wiring part (24, 30) includes a first projecting part (34) projecting from one surface (21) of the circuit chip (20), The second wiring part (25, 32) has a second protruding part (35) protruding from one surface (21) of the circuit chip (20), and the third wiring part (26, 31, 33) further includes the circuit. Prepare one having a third protrusion (36) protruding from one surface (21) of the chip (20),
In the step of disposing the dielectric member (29), the dielectric member (29) is disposed on the first facing surface (34a) facing the third projecting portion (36) and the first projecting portion (34). It arrange | positions between the 3rd opposing surfaces (36a) which oppose the said 1st opposing surface (34a) among 3 protrusions (36), or the said 3rd protrusion among the said 2nd protruding parts (35). Between the second facing surface (35a) facing the portion (36) and the fourth facing surface (36b) facing the second facing surface (35a) of the third projecting portion (36). A method for manufacturing a semiconductor device according to claim 5 or 6. 前記回路チップ（２０）を用意する工程では、第１配線部（２４、３０）と前記第３配線部（２６、３１、３３）との距離が連続して変化するように構成されていると共に、前記第２配線部（２５、３２）と前記第３配線部（２６、３１、３３）との距離が連続して変化するように構成されているものを用意することを特徴とする請求項５ないし７のいずれか１つに記載の半導体装置の製造方法。   In the step of preparing the circuit chip (20), the distance between the first wiring part (24, 30) and the third wiring part (26, 31, 33) is continuously changed. A device is prepared in which the distance between the second wiring part (25, 32) and the third wiring part (26, 31, 33) is continuously changed. 8. A method for manufacturing a semiconductor device according to any one of 5 to 7.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106339121A (en) * 2015-07-08 2017-01-18 三星电子株式会社 Circuit for cancelling offset capacitance of capacitive touch screen panel and device including same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260453A (en) * 1996-03-21 1997-10-03 Sony Corp Semiconductor device for sensing alignment accuracy, its manufacture and sensing method
JP2000074939A (en) * 1998-08-28 2000-03-14 Denso Corp Capacitive acceleration sensor
JP2012037341A (en) * 2010-08-05 2012-02-23 Asahi Kasei Electronics Co Ltd Electrostatic capacitance type acceleration detection apparatus and calibration method thereof
US20120167685A1 (en) * 2010-12-30 2012-07-05 Rosemount Aerospace Inc. In-plane capacitive mems accelerometer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260453A (en) * 1996-03-21 1997-10-03 Sony Corp Semiconductor device for sensing alignment accuracy, its manufacture and sensing method
JP2000074939A (en) * 1998-08-28 2000-03-14 Denso Corp Capacitive acceleration sensor
JP2012037341A (en) * 2010-08-05 2012-02-23 Asahi Kasei Electronics Co Ltd Electrostatic capacitance type acceleration detection apparatus and calibration method thereof
US20120167685A1 (en) * 2010-12-30 2012-07-05 Rosemount Aerospace Inc. In-plane capacitive mems accelerometer
JP2012141299A (en) * 2010-12-30 2012-07-26 Rosemount Aerospace Inc In-plane capacitance type mems accelerometer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106339121A (en) * 2015-07-08 2017-01-18 三星电子株式会社 Circuit for cancelling offset capacitance of capacitive touch screen panel and device including same
CN106339121B (en) * 2015-07-08 2021-03-12 三星电子株式会社 Circuit for eliminating offset capacitance of capacitive touch screen panel and device comprising same

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