JP2015037226A - Gate drive circuit for switching element - Google Patents

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隆英 佐藤
優太 内藤
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優太 内藤
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Abstract

PROBLEM TO BE SOLVED: To solve the problem of the possibility of applying a rated potential or higher to a gate of a switching element, and the problem of a greater loss due to a gradual change in the waveform of a control signal during a change in the switching element from on to off.SOLUTION: A gate voltage drive circuit for a switching element of the present invention, which is a gate drive circuit for driving a gate of a switching transistor as a switching element, includes: a control voltage generation circuit for generating a voltage capable of polarity reversal; a negative potential applying capacitor; a capacitor application circuit for applying a constant voltage across the negative potential applying capacitor for a predetermined period; and a Vgs limiting circuit connected between a gate electrode and a source electrode of the switching transistor.

Description

本発明は、電力制御回路に用いられるスイッチング素子のゲート駆動回路に関する。   The present invention relates to a gate drive circuit for a switching element used in a power control circuit.

モータ駆動用のインバータや、太陽光発電装置のパワーコンディショナーなどスイッチング素子を用いた電力制御回路はその電力効率の高さから現在、広く用いられている。さらに、地球温暖化防止や東日本大震災後のエネルギー不足の解決のため、電力制御回路の更なる高効率化が強く望まれている。   A power control circuit using a switching element such as an inverter for driving a motor or a power conditioner of a photovoltaic power generation apparatus is currently widely used because of its high power efficiency. Furthermore, in order to prevent global warming and to solve the energy shortage after the Great East Japan Earthquake, further enhancement of the efficiency of the power control circuit is strongly desired.

省電力化を実現する鍵として電力制御回路にシリコンカーバイド(以下、「SiC」という。) や窒化ガリウム (以下、「GaN」という。) などのワイドギャップ半導体の利用が期待されている。GaNよりも実用化が早いと考えられるSiC半導体は、絶縁破壊電圧がシリコン半導体に対して約10倍、熱伝導率が約3倍である。このためSiCを用いてスイッチング素子を実現すれば、シリコン半導体の限界値を超えた低オン抵抗を実現することが出来る。さらに、低いオン抵抗により電力損失を減らせるうえに高温動作も可能であるため装置の小型化も期待できる。しかし、SiC半導体は製造上の困難さからまだ実用化されているとは言い難い。現在では、素子メーカからの量産がようやく始まりつつある状況である。   As a key to realizing power saving, wide gap semiconductors such as silicon carbide (hereinafter referred to as “SiC”) and gallium nitride (hereinafter referred to as “GaN”) are expected to be used in power control circuits. SiC semiconductors, which are considered to be put to practical use faster than GaN, have a breakdown voltage about 10 times that of silicon semiconductors and a thermal conductivity about 3 times that of silicon semiconductors. Therefore, if a switching element is realized using SiC, a low on-resistance exceeding the limit value of the silicon semiconductor can be realized. Furthermore, since the power loss can be reduced by the low on-resistance and the high-temperature operation is possible, the device can be expected to be downsized. However, it is hard to say that SiC semiconductors are still in practical use due to manufacturing difficulties. Currently, mass production from device manufacturers is finally starting.

SiCを用いた素子のうち、ダイオードと接合ゲート型電界効果トランジスタ(以下、「JFET」という。) の開発が先行しており、スイッチング素子の本命として期待されている金属-酸化物-半導体電界効果型トランジスタ (以下、「MOSFET」という。) の開発は遅れている。その中でノーマリオン型の素子であるSiC-静電誘導型トランジスタ(以下、「SIT」という。) の開発が先行している。SiC-SITはSiC中の不純物拡散係数を極めて低くできるため低オン抵抗化に適している。一般にノーマリオン型のスイッチング素子は安全確保が難しいことから電力制御回路への応用は適さないといわれている。これは、ノーマリオン型のスイッチング素子は、入力信号が零(ゲート・ソース間電圧が0V)であるときにスイッチが導通状態となるため、ノーマリオン型の素子を用いてブリッジ回路を構成した場合、スイッチング素子への入力信号がない電源の正負の端子が短絡されるためである。   Among the devices using SiC, the development of diodes and junction gate type field effect transistors (hereinafter referred to as “JFETs”) is ahead, and the metal-oxide-semiconductor field effect expected as the favorite of switching devices. Development of type transistors (hereinafter referred to as “MOSFETs”) is delayed. Among them, the development of a SiC-static induction transistor (hereinafter referred to as “SIT”), which is a normally-on type element, is ahead. SiC-SIT is suitable for low on-resistance because the impurity diffusion coefficient in SiC can be extremely low. In general, normally-on type switching elements are said to be unsuitable for application to power control circuits because it is difficult to ensure safety. This is because a normally-on type switching element is in a conductive state when the input signal is zero (the gate-source voltage is 0 V), and a normally-on type element is used to form a bridge circuit. This is because the positive and negative terminals of the power supply having no input signal to the switching element are short-circuited.

そのため、ノーマリオン型の素子を電力制御回路に応用するためにはノーマリオン型のスイッチング素子を安全に駆動するための駆動回路が必要となる。Siを用いたMOSFETや絶縁ゲート型バイポーラトランジスタ(以下、「IGBT」という。) などのスイッチング素子であっても駆動回路は必要であるため、これまでにも駆動回路の開発・提案は数多くなされている。しかし、ノーマリオン型のスイッチング素子に用いることが出来る駆動回路の提案は少ない。   Therefore, in order to apply the normally-on type element to the power control circuit, a drive circuit for safely driving the normally-on type switching element is required. Even a switching element such as a MOSFET using Si or an insulated gate bipolar transistor (hereinafter referred to as “IGBT”) requires a drive circuit, and so far many drive circuit developments and proposals have been made. Yes. However, there are few proposals of drive circuits that can be used for normally-on type switching elements.

ノーマリオン型のSiC-JFETスイッチング素子への応用を想定した駆動回路が非特許文献1に開示されている。これは、加極性トランスを用いて正の単電源から負電源を生成してゲート-ソース間に印加する回路であり、ノーマリオン型のスイッチング素子を遮断することが出来る。   Non-Patent Document 1 discloses a drive circuit that is assumed to be applied to a normally-on type SiC-JFET switching element. This is a circuit that generates a negative power source from a positive single power source using a polar transformer and applies it between the gate and the source, and can shut off a normally-on type switching element.

図1は非特許文献1に記載されたゲート駆動回路の回路図である。回路シミュレーションを行うために、ASIC部分をトランスと接地間に設けたMOSトランジスタM1で代用した回路を図2に示す。M1のゲートに加える制御信号電位Vcntと、出力としてスイッチング素子M0のゲート・ソース間に加わる電圧Vgsのシミュレーション結果を図3に示す。Vcntが十分大きく、M1が導通するとき、Vgsは負の電圧となりM0は遮断する。一方、Vcntが0となり、M1が遮断する期間のうち、回路定数に依存する一定の期間のみM0は導通する。   FIG. 1 is a circuit diagram of a gate driving circuit described in Non-Patent Document 1. FIG. 2 shows a circuit in which the MOS transistor M1 in which the ASIC portion is provided between the transformer and the ground is used for circuit simulation. FIG. 3 shows a simulation result of the control signal potential Vcnt applied to the gate of M1 and the voltage Vgs applied as an output between the gate and source of the switching element M0. When Vcnt is sufficiently large and M1 conducts, Vgs becomes a negative voltage and M0 is cut off. On the other hand, during the period when Vcnt becomes 0 and M1 is cut off, M0 conducts only during a certain period depending on the circuit constant.

次に、このゲート駆動回路の動作を詳細に説明する。まず、時刻t0にM1が短絡すると、トランスの1次側の巻線にVinが加わり、トランスの2次側巻線には逆の極性の電圧Vsが生じる。この時M0のゲート・ソース間に存在する寄生ダイオードには逆方向電圧が加わり、電流Isは流れずトランスにエネルギーが蓄積される。Vgsは負となり、M0がノーマリオンの場合しきい値電圧Vthは負であるが、Vsが十分低い負の値であればM0は遮断する。   Next, the operation of this gate drive circuit will be described in detail. First, when M1 is short-circuited at time t0, Vin is applied to the primary winding of the transformer, and a voltage Vs having the opposite polarity is generated in the secondary winding of the transformer. At this time, a reverse voltage is applied to the parasitic diode existing between the gate and the source of M0, and the current Is does not flow and energy is accumulated in the transformer. Vgs is negative, and when M0 is normally on, the threshold voltage Vth is negative. However, if Vs is a sufficiently low negative value, M0 is cut off.

この場合、時刻t0にM1が短絡した瞬間、トランスの2次側巻線には瞬間的に大きな電流が流れ、瞬時的にはM0のゲートに絶対値の大きい負の電圧が加わることがあり、許容できる定格電圧を超える可能性があるという問題がある。   In this case, when M1 is short-circuited at time t0, a large current instantaneously flows in the secondary winding of the transformer, and a negative voltage with a large absolute value may be instantaneously applied to the gate of M0. There is a problem that the allowable rated voltage may be exceeded.

次に、時刻t1においてM1が遮断されると、トランスに蓄えられたエネルギーにより図2中に示す向きにIsが流れる。このときVgs は、M0のゲート・ソース間に存在する寄生ダイオードの順方向電圧となり、M0が導通するとともに、C1には -(VD1+|VZ1|)が充電される。   Next, when M1 is cut off at time t1, Is flows in the direction shown in FIG. 2 by the energy stored in the transformer. At this time, Vgs becomes a forward voltage of the parasitic diode existing between the gate and the source of M0, M0 becomes conductive, and-(VD1 + | VZ1 |) is charged to C1.

Isは時間とともに減少し時刻t2に0となる。このときVgsとC1の両端の電圧は異なるため、次の瞬間からトランスの2次側の巻き線には逆向きの電流が流れVgsは低下する。この電荷の移動は、制御対象となるスイッチングトランジスタM0のゲート・ソース間容量およびトランスの2次側インダクタの値に依存して流れるため、図3に示すような傾きを持ってVgsが低下する。   Is decreases with time and becomes 0 at time t2. At this time, since the voltages at both ends of Vgs and C1 are different from each other, a reverse current flows through the secondary winding of the transformer from the next moment, and Vgs decreases. Since this charge movement flows depending on the gate-source capacitance of the switching transistor M0 to be controlled and the value of the secondary inductor of the transformer, Vgs decreases with a slope as shown in FIG.

VgsがM0のしきい電圧を下回るまでM0は導通状態であり、Vgsがしきい電圧を下回ったときにM0は遮断する。理想的には、スイッチング素子は完全に遮断または導通している際には電力を消費しない。これは遮断時にはスイッチング素子を流れる電流が0となり、導通時にはスイッチ両端の電圧が0となるためである。   M0 remains conductive until Vgs falls below the threshold voltage of M0, and M0 shuts off when Vgs falls below the threshold voltage. Ideally, the switching element does not consume power when it is completely cut off or conducting. This is because the current flowing through the switching element is zero when cut off, and the voltage across the switch is zero when conducting.

しかし、スイッチ素子が導通状態から遮断状態に遷移する間には、流れる電流とスイッチ両端の電圧が非零となる時間が存在し、その期間電力を消費する。この損失は「スイッチング損失」と呼ばれる。上述した従来のゲート駆動回路ではVgsが緩やかに遷移するため、スイッチング素子が導通から遮断へ遷移する時間が長くなる。このため、スイッチング素子のスイッチング損失が大きくなってしまうという問題もある。また、駆動対象となるスイッチング素子が導通する時間が回路定数に依存するため、回路定数を選択することによりデューティ比の最大値などを決定しようとすると、設計が困難になるという課題もある。   However, while the switch element transitions from the conductive state to the cut-off state, there is a time during which the flowing current and the voltage across the switch are non-zero, and power is consumed during that period. This loss is called “switching loss”. In the above-described conventional gate drive circuit, Vgs changes gradually, so that the time for the switching element to change from conduction to cutoff becomes long. For this reason, there also exists a problem that the switching loss of a switching element will become large. In addition, since the time during which the switching element to be driven is turned on depends on the circuit constant, there is a problem that the design becomes difficult if the maximum value of the duty ratio is determined by selecting the circuit constant.

R.Kelley, M.S.Mazzola, “SiC JFET gate driver design for use in DC/DCconverters” Proc. of IEEE Applied Power Electronics Conference and Exposition,2006R. Kelley, M.S. Mazzola, “SiC JFET gate driver design for use in DC / DCconverters” Proc. Of IEEE Applied Power Electronics Conference and Exposition, 2006

以上説明したように、非特許文献1に記載のゲート駆動回路では、スイッチング素子のゲートに定格以上の電位が加わる可能性があるという課題や、スイッチング素子が導通から遮断に変化する際の制御信号の波形が緩やかに変化するため、損失が大きいという課題がある。   As described above, in the gate drive circuit described in Non-Patent Document 1, there is a possibility that a potential higher than the rating may be applied to the gate of the switching element, and a control signal when the switching element changes from conduction to cutoff. However, there is a problem that the loss is large.

本発明のスイッチング素子用ゲート電圧駆動回路は、スイッチング素子としてのスイッチングトランジスタのゲートを駆動するゲート駆動回路であって、正負が反転する電圧を生成する制御電圧生成回路と、負電位印加用キャパシタと、負電位印加用キャパシタの電極間に所定の期間、一定の電圧を印加するキャパシタ印加回路と、スイッチングトランジスタのゲート電極とソース電極間に接続されたVgs制限回路と、を備えたことを特徴とする。   A gate voltage driving circuit for a switching element according to the present invention is a gate driving circuit for driving a gate of a switching transistor as a switching element, a control voltage generating circuit for generating a voltage that reverses positive and negative, a capacitor for applying a negative potential, A capacitor applying circuit for applying a constant voltage between the electrodes of the negative potential applying capacitor for a predetermined period, and a Vgs limiting circuit connected between the gate electrode and the source electrode of the switching transistor, To do.

本発明によれば、スイッチングトランジスタのゲート電位に定格以上の電圧が印加されない、またスイッチングトランジスタが導通から遮断に変化する際の制御信号の波形が速やかに変化するため、損失が小さいというような効果がある。   According to the present invention, a voltage higher than the rated voltage is not applied to the gate potential of the switching transistor, and the loss of the loss is small because the waveform of the control signal when the switching transistor changes from conduction to cutoff is quickly changed. There is.

は、非特許文献1に記載の従来技術によるゲート駆動回路の回路図である。FIG. 4 is a circuit diagram of a conventional gate drive circuit described in Non-Patent Document 1. は、非特許文献1に記載のゲート駆動回路を基にした、従来技術によるゲート駆動回路のシミュレーション用回路である。Is a circuit for simulating a gate drive circuit according to the prior art based on the gate drive circuit described in Non-Patent Document 1. は、図2に示す従来技術によるゲート駆動回路のVcnt、Vgsシミュレーション波形を示すグラフである。These are graphs showing Vcnt and Vgs simulation waveforms of the gate drive circuit according to the prior art shown in FIG. は、本発明によるスイッチング素子用ゲート駆動回路の実施の形態を説明するための回路図である。These are the circuit diagrams for demonstrating embodiment of the gate drive circuit for switching elements by this invention. は、本発明によるスイッチング素子用ゲート駆動回路の実施例1を説明するための回路図である。These are the circuit diagrams for demonstrating Example 1 of the gate drive circuit for switching elements by this invention. は、本発明によるスイッチング素子用ゲート駆動回路の実施例1を説明するためのシミュレーション波形を示した図である。These are the figures which showed the simulation waveform for demonstrating Example 1 of the gate drive circuit for switching elements by this invention. は、本発明によるスイッチング素子用ゲート駆動回路の実施例1を説明するためのVgsシミュレーション波形を示した図であり、従来技術によるシミュレーション波形と対比して示している。These are the figures which showed the Vgs simulation waveform for demonstrating Example 1 of the gate drive circuit for switching elements by this invention, and are shown in contrast with the simulation waveform by a prior art. は、本発明によるスイッチング素子用ゲート駆動回路の実施例2を説明するための回路図である。These are the circuit diagrams for demonstrating Example 2 of the gate drive circuit for switching elements by this invention. は、本発明によるスイッチング素子用ゲート駆動回路の実施例2を説明するためのシミュレーション波形を示した図である。These are the figures which showed the simulation waveform for demonstrating Example 2 of the gate drive circuit for switching elements by this invention. は、本発明によるスイッチング素子用ゲート駆動回路の実施例3を説明するための回路図である。These are the circuit diagrams for demonstrating Example 3 of the gate drive circuit for switching elements by this invention.

以下に、本発明の実施の形態について詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail.

本発明によるスイッチング素子用ゲート駆動回路の模式的な回路図を図4に示す。定電圧源6に接続された制御電圧生成回路1は、内部で生成される又は外部から与えられる制御信号により、正負が反転する電圧Vsを節点N1、N2間に出力する。節点N1は電流制限回路5を介して、出力端子OUTGに接続されている。一方節点N2は負電位印加用キャパシタ2とキャパシタ印加回路3の並列回路を介して出力端子OUTSに接続されている。またVgs制限回路4がOUTGとOUTS間に接続されている。実際にスイッチング素子の駆動回路として使用する場合には、OUTGはスイッチング素子であるスイッチングトランジスタ7のゲートGに接続されるとともに、OUTSはスイッチングトランジスタ7のソースSに接続される。ここで電流制限回路5、Vgs制限回路4、キャパシタ印加回路3はそれぞれ、所定の電流-電圧特性を有し、所定の値以上の順方向及び逆方向電流が流れるとき、ほぼ一定の電圧を示すような、電圧制限特性を有する回路である。特にキャパシタ印加回路3は順方向には所定の電流値以上で一定の電圧を示すが、逆方向の電流は流さないような整流性のある回路である。また、許容できる電流やスイッチング動作のサイクルによっては電流制限回路5は必ずしも必要ではなく、節点N1が直接出力端子OUTGと直結されていてもよい。スイッチングトランジスタのゲートに安定動作のために直列に接続する抵抗素子や寄生抵抗で代用することも可能である。   A schematic circuit diagram of a gate drive circuit for a switching element according to the present invention is shown in FIG. The control voltage generation circuit 1 connected to the constant voltage source 6 outputs a voltage Vs whose polarity is inverted between the nodes N1 and N2 by a control signal generated internally or given from the outside. The node N1 is connected to the output terminal OUTG via the current limiting circuit 5. On the other hand, the node N2 is connected to the output terminal OUTS through a parallel circuit of the negative potential applying capacitor 2 and the capacitor applying circuit 3. A Vgs limiting circuit 4 is connected between OUTG and OUTS. When actually used as a switching element drive circuit, OUTG is connected to the gate G of the switching transistor 7 which is a switching element, and OUTS is connected to the source S of the switching transistor 7. Here, each of the current limiting circuit 5, the Vgs limiting circuit 4, and the capacitor applying circuit 3 has a predetermined current-voltage characteristic, and exhibits a substantially constant voltage when forward and reverse currents exceeding a predetermined value flow. Such a circuit having voltage limiting characteristics. In particular, the capacitor application circuit 3 is a rectifying circuit that exhibits a constant voltage at a predetermined current value or more in the forward direction, but does not flow a current in the reverse direction. Further, the current limiting circuit 5 is not necessarily required depending on the allowable current and the cycle of the switching operation, and the node N1 may be directly connected to the output terminal OUTG. It is also possible to substitute a resistance element or a parasitic resistance connected in series to the gate of the switching transistor for stable operation.

Vsが負から正に転じた場合には、N1の電位がN2の電位よりも大きくなり、N1から電流制限回路5、Vgs制限回路4、キャパシタ印加回路3を介してN2に電流Isが流れる。Isがこの方向に流れるときVgs制限回路4の両端には所定の電圧が生じ、その電圧がスイッチングトランジスタ7のゲート・ソース間に印加される。ゲート・ソース間電圧Vgsがスイッチングトランジスタ7のしきい値電圧Vthより大きければ、スイッチングトランジスタ7は導通状態となる。同時にキャパシタ印加回路3にIsが流れることにより、その両端に所定の電圧が生じ、負電位印加用キャパシタ2の両端にその電位が加わり、キャパシタの容量に応じた電荷が蓄えられる。   When Vs changes from negative to positive, the potential of N1 becomes larger than the potential of N2, and the current Is flows from N1 to N2 via the current limiting circuit 5, the Vgs limiting circuit 4, and the capacitor applying circuit 3. When Is flows in this direction, a predetermined voltage is generated at both ends of the Vgs limiting circuit 4, and this voltage is applied between the gate and source of the switching transistor 7. If the gate-source voltage Vgs is larger than the threshold voltage Vth of the switching transistor 7, the switching transistor 7 becomes conductive. At the same time, Is flows through the capacitor application circuit 3, whereby a predetermined voltage is generated at both ends of the capacitor application circuit 3. The potential is applied to both ends of the negative potential application capacitor 2, and charges corresponding to the capacitance of the capacitor are stored.

一方、Vsが正から負に転じた場合には、キャパシタ印加回路3の整流性により、キャパシタ印加回路3を介した電流は流れず、負電位印加用キャパシタ2からVgs制限回路4、電流制限回路5を介して放電電流が流れる。Vgs制限回路4の両端には逆方向の電流に応じた電圧が生じ、その電圧がスイッチングトランジスタ7のゲート・ソース間に印加される。この場合、ソース電位のほうが高いため、Vgsは負の値となり、スイッチングトランジスタ7のしきい値電圧Vthよりも低く設定することで、スイッチングトランジスタ7を遮断することができる。スイッチングトランジスタ7がノーマリオンの場合、Vthは負の値を持つため、十分低く設定する必要がある。   On the other hand, when Vs changes from positive to negative, due to the rectification of the capacitor application circuit 3, no current flows through the capacitor application circuit 3, and the negative potential application capacitor 2 to the Vgs limiting circuit 4, current limiting circuit. A discharge current flows through 5. A voltage corresponding to a reverse current is generated at both ends of the Vgs limiting circuit 4, and the voltage is applied between the gate and source of the switching transistor 7. In this case, since the source potential is higher, Vgs becomes a negative value, and the switching transistor 7 can be shut off by setting it lower than the threshold voltage Vth of the switching transistor 7. When the switching transistor 7 is normally on, Vth has a negative value and must be set sufficiently low.

ここで、スイッチングトランジスタとしては、ジャンクションゲート型電界効果型トランジスタ(以下、「J-FET」という。)、金属半導体接合型電界効果型トランジスタ、(以下「MESFET」という。)、静電誘導型トランジスタ(以下、「SIT」という。)、MOSFETなど種々のトランジスタを用いることができる。   Here, as the switching transistor, a junction gate type field effect transistor (hereinafter referred to as “J-FET”), a metal semiconductor junction type field effect transistor (hereinafter referred to as “MESFET”), an electrostatic induction transistor. (Hereinafter referred to as “SIT”), various transistors such as MOSFETs can be used.

以下に、本発明の実施例について図面を参照しながら詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図5に本実施例によるスイッチング素子用ゲート駆動回路の回路図を示す。本実施例においては、制御電圧生成回路は減極性トランスT1と1次側に接続された制御用のスイッチとして働くMOSFET M1で構成されている。またキャパシタ印加回路は通常のダイオードD1とツェナーダイオードZ1を直列接続回路である。Vgs制限回路はツェナーダイオードZ3である。さらに、電流制限回路はツェナーダイオードZ2と抵抗R1の並列接続回路である。ここでR1の抵抗値は、通常のバイアス状態で流れる電流がZ2に流れる電流に比べ小さい電流となる程度の比較的大きな抵抗である。   FIG. 5 shows a circuit diagram of a gate drive circuit for a switching element according to this embodiment. In this embodiment, the control voltage generation circuit is composed of a depolarizing transformer T1 and a MOSFET M1 that functions as a control switch connected to the primary side. The capacitor application circuit is a circuit in which a normal diode D1 and a Zener diode Z1 are connected in series. The Vgs limiting circuit is a Zener diode Z3. Further, the current limiting circuit is a parallel connection circuit of a Zener diode Z2 and a resistor R1. Here, the resistance value of R1 is a relatively large resistance such that the current flowing in the normal bias state is smaller than the current flowing in Z2.

本実施例の動作を、図6のシミュレーション波形により説明する。外部から与えられる制御信号の電位Vcntの立ち上がり時T0において、MOSFET M1が導通しトランスT1の1次側の巻線に定電源の電圧Vinが印加され、1次側電流Ipが流れる。同時に2次側巻線には励磁電流Isが発生し、電圧Vsが生じる。ツェナーダイオードZ2、ツェナーダイオードZ3の順方向、ツェナーダイオードZ1の逆方向、及びダイオードD1の順方向に流れる。   The operation of this embodiment will be described with reference to the simulation waveform of FIG. At the rising time T0 of the potential Vcnt of the control signal given from the outside, the MOSFET M1 becomes conductive, the voltage Vin of the constant power source is applied to the primary winding of the transformer T1, and the primary current Ip flows. At the same time, an exciting current Is is generated in the secondary winding, and a voltage Vs is generated. It flows in the forward direction of the Zener diode Z2, the Zener diode Z3, the reverse direction of the Zener diode Z1, and the forward direction of the diode D1.

このとき、ツェナーダイオードZ3は順方向に導通するため、接続されたスイッチングトランジスタM0のゲート-ソース間電位VgsはZ3の順方向電圧となる。M0がノーマリオンのトランジスタであればしきい値電圧Vthは負であるので、十分に導通状態となる。また、負電位印加用キャパシタC1の端子間にはダイオードD1の順方向電圧とツェナーダイオードZ1のツェナー電圧の和VD1+|VZ1|が印加され、C1の容量に応じた電荷が充電される。このときC1のトランス側の端子が負であり、スイッチングトランジスタM0側の端子が正である。   At this time, since the Zener diode Z3 conducts in the forward direction, the gate-source potential Vgs of the connected switching transistor M0 becomes the forward voltage of Z3. If M0 is a normally-on transistor, the threshold voltage Vth is negative, so that the transistor is sufficiently conductive. Further, the sum VD1 + | VZ1 | of the forward voltage of the diode D1 and the Zener voltage of the Zener diode Z1 is applied between the terminals of the negative potential applying capacitor C1, and charges corresponding to the capacitance of C1 are charged. At this time, the terminal on the transformer side of C1 is negative, and the terminal on the switching transistor M0 side is positive.

ここで、制御信号の切り替え時間(立上りから立下りまでの時間)によっては、その後Isが減少し、ゼロとなる場合がある。その場合、M0のゲートからトランスへ向けてはツェナーダイオードZ2の逆方向となるためツェナー電圧以下の電位差では、抵抗R1の値に応じた電流により緩やかにVgsが減少する。制御信号の切り替え時間に応じてR1の抵抗値を大きく設定することでVgsの減少を防ぐことができ、導通状態を維持することができる。   Here, depending on the control signal switching time (time from rising to falling), Is may decrease thereafter and become zero. In that case, since the direction of the Zener diode Z2 is opposite from the gate of M0 to the transformer, Vgs gradually decreases due to a current corresponding to the value of the resistor R1 at a potential difference equal to or lower than the Zener voltage. By setting the resistance value of R1 large according to the switching time of the control signal, it is possible to prevent a decrease in Vgs and maintain a conductive state.

次に、時刻T1において、Vcntが立下り、MOSFET M1が遮断すると、Ipはゼロとなる。同時に2次側の巻線に逆方向の励磁電流が発生するため、Isは負の値となる。しかし、ダイオードD1は逆方向バイアスとなるため、D1及びツェナーダイオードZ1には電流は流れない。その代りに、負電位印加用キャパシタ C1に蓄えられた電荷が、ツェナーダイオードZ3、ツェナーダイオードZ2の逆方向に流れ、それぞれの両端にはZ3、Z2のツェナー電圧が生じる。このとき、ツェナーダイオードZ3は逆方向に導通するため、接続されたスイッチングトランジスタM0のゲート-ソース間電位Vgsは負の値であるZ3のツェナー電圧に制限され、定格を超えることはない。Vthは負であるが、ツェナー電圧をVthよりも低く設定しておけばM0は十分遮断する。C1の容量が放電電流で流れる電荷に比較して十分に大きい場合はその両端の電圧の低下は少なく、ほぼD1の順方向電圧とZ1のツェナー電圧の和に等しい電圧VD1+|VZ1|を維持する。   Next, at time T1, when Vcnt falls and MOSFET M1 is cut off, Ip becomes zero. At the same time, since an exciting current in the reverse direction is generated in the secondary winding, Is has a negative value. However, since the diode D1 is reverse-biased, no current flows through D1 and the Zener diode Z1. Instead, the charge stored in the negative potential applying capacitor C1 flows in the opposite direction of the Zener diode Z3 and Zener diode Z2, and the Zener voltages of Z3 and Z2 are generated at both ends. At this time, since the Zener diode Z3 conducts in the reverse direction, the gate-source potential Vgs of the connected switching transistor M0 is limited to the negative Zener voltage of Z3 and does not exceed the rating. Although Vth is negative, if the Zener voltage is set lower than Vth, M0 is sufficiently cut off. When the capacitance of C1 is sufficiently large compared to the charge flowing in the discharge current, the voltage across the two ends is small, and the voltage VD1 + | VZ1 | is maintained approximately equal to the sum of the forward voltage of D1 and the Zener voltage of Z1. .

トランスに蓄えられたエネルギーが消費されると、Isの絶対値は減少し、やがて時刻t2においてゼロとなる。その後、スイッチングトランジスタM0のゲート-ソース間電位VgsはC1の両端の電圧-(VD1+|VZ1|)になるように変化し、その速度はM0のゲート・ソース間容量Cgsと抵抗R1で決まるが、CgsがC1よりも小さく設定することで、短時間で変化する。-(VD1+|VZ1|)をM0のしきい値電圧Vthより十分に低く設定しておくことで、M0は十分に遮断する。   When the energy stored in the transformer is consumed, the absolute value of Is decreases and eventually becomes zero at time t2. After that, the gate-source potential Vgs of the switching transistor M0 changes to become the voltage-(VD1 + | VZ1 |) at both ends of C1, and the speed is determined by the gate-source capacitance Cgs of M0 and the resistor R1. By setting Cgs smaller than C1, it changes in a short time. By setting − (VD1 + | VZ1 |) sufficiently lower than the threshold voltage Vth of M0, M0 is sufficiently cut off.

図7に従来技術と比較して本実施例のVgs波形を示す。図7の上段が本実施例によるVgs波形であり、下段が従来技術のVgs波形である。比較のためにVgsの立ち上がり時間をそろえている。制御信号の切り替えに伴い、本実施例のVgs波形は急峻に立上がり、立下がりが行われている。一方、従来技術のVgsの立下がりはIsがゼロとなる時間に起こり、回路定数に依存する傾きで低下する。本比較によれば、Vth付近で本提案回路は従来技術の回路の約25倍の傾きを有する。従って、本発明によれば、過渡時間によるスイッチング損失が少ないということができる。   FIG. 7 shows the Vgs waveform of this example compared with the prior art. The upper part of FIG. 7 is a Vgs waveform according to the present example, and the lower part is a Vgs waveform of the prior art. For comparison, the rise time of Vgs is aligned. As the control signal is switched, the Vgs waveform of this embodiment rises sharply and falls. On the other hand, the fall of Vgs in the prior art occurs at a time when Is becomes zero, and falls with a slope depending on the circuit constant. According to this comparison, the proposed circuit has a slope about 25 times that of the prior art circuit near Vth. Therefore, according to the present invention, it can be said that the switching loss due to the transient time is small.

以上、説明したように本実施例によれば、スイッチングトランジスタのゲート・ソース間電圧の定格を超えることもなく、導通、遮断それぞれの状態の過渡時間を少なくすることで、損失の少ない、安定なスイッチング素子の制御が可能となる。   As described above, according to the present embodiment, the gate-source voltage rating of the switching transistor is not exceeded, and the transient time in each of the conductive and cut-off states is reduced, so that the loss is low and stable. The switching element can be controlled.

以下に、本発明の別な実施例について図面を参照しながら詳細に説明する。   Hereinafter, another embodiment of the present invention will be described in detail with reference to the drawings.

図8に本実施例によるスイッチング素子用ゲート駆動回路の回路図を示す。本実施例においては、実施例1と比較して、電流制限回路5を設けていない。   FIG. 8 shows a circuit diagram of a gate drive circuit for a switching element according to this embodiment. In this embodiment, the current limiting circuit 5 is not provided as compared with the first embodiment.

本実施例の動作を、図9のシミュレーション波形により説明する。比較のため、ツェナーダイオードZ2を設けた場合と合わせて記載している。外部から与えられる制御信号の電位Vcntの立ち上がり時T0において、2次側巻線には励磁電流Isが発生し、ツェナーダイオードZ3の順方向、ツェナーダイオードZ1の逆方向、及びダイオードD1の順方向に流れる。IsはツェナーダイオードZ2が接続されている場合に比べて大きな値となり、また時間経過に対する減少する量も大きい。しかしながら、制御信号の切り替え時間を短くしておけば、この間はスイッチングトランジスタの導通を維持する。   The operation of this embodiment will be described with reference to the simulation waveform of FIG. For comparison, it is shown together with the case where a Zener diode Z2 is provided. At the time T0 when the potential Vcnt of the control signal applied from the outside rises, an excitation current Is is generated in the secondary winding, and the forward direction of the Zener diode Z3, the reverse direction of the Zener diode Z1, and the forward direction of the diode D1 Flowing. Is is a large value as compared with the case where the Zener diode Z2 is connected, and the amount of decrease over time is large. However, if the switching time of the control signal is shortened, the conduction of the switching transistor is maintained during this period.

実施例1と同様に、ツェナーダイオードZ3は順方向に導通するため、接続されたスイッチングトランジスタM0のゲート-ソース間電位VgsはZ3の順方向電圧となり、M0は十分に導通状態となる。また、負電位印加用キャパシタC1の端子間にはダイオードD1の順方向電圧とツェナーダイオードZ2のツェナー電圧の和VD1+|VZ1|が印加され、C1の容量に応じた電荷が充電される。   As in the first embodiment, the Zener diode Z3 conducts in the forward direction. Therefore, the gate-source potential Vgs of the connected switching transistor M0 becomes the forward voltage of Z3, and M0 is sufficiently conducted. Further, the sum VD1 + | VZ1 | of the forward voltage of the diode D1 and the Zener voltage of the Zener diode Z2 is applied between the terminals of the negative potential applying capacitor C1, and charges corresponding to the capacitance of C1 are charged.

次に、時刻T1において、Vcntが立下り、MOSFET M1が遮断すると、2次側の巻線に逆方向の励磁電流が発生し、負電位印加用キャパシタ C1に蓄えられた電荷が、ツェナーダイオードZ3の逆方向に流れ、両端にはZ3のツェナー電圧が生じる。このとき、ツェナーダイオードZ3は逆方向に導通するため、接続されたスイッチングトランジスタM0のゲート-ソース間電位Vgsは負の値であるZ3のツェナー電圧に制限され、定格を超えることはない。Vthは負であるが、ツェナー電圧をVthよりも低く設定しておけばM0は十分遮断する。実施例1の場合と同様に十分なスイッチングトランジスタの制御が可能である。   Next, at time T1, when Vcnt falls and MOSFET M1 is cut off, a reverse exciting current is generated in the secondary winding, and the charge stored in negative potential applying capacitor C1 is transferred to zener diode Z3. The Z3 Zener voltage is generated at both ends. At this time, since the Zener diode Z3 conducts in the reverse direction, the gate-source potential Vgs of the connected switching transistor M0 is limited to the negative Zener voltage of Z3 and does not exceed the rating. Although Vth is negative, if the Zener voltage is set lower than Vth, M0 is sufficiently cut off. As in the first embodiment, sufficient switching transistor control is possible.

以下に、本発明のトランスを使用しない実施例について説明する。   Examples in which the transformer of the present invention is not used will be described below.

図10に本実施例によるスイッチング素子用ゲート駆動回路の回路図を示す。本実施例において制御電圧生成回路は、トランスを用いず、キャパシタと、逆相信号であるφ1とφ2により制御されるスイッチ素子により構成されている。   FIG. 10 is a circuit diagram of the gate drive circuit for the switching element according to this embodiment. In this embodiment, the control voltage generation circuit is configured by a capacitor and a switching element controlled by φ1 and φ2 which are opposite phase signals without using a transformer.

Vinは定電圧源のDC電圧であり、点線の矩形で示される制御電圧生成回路に入力されている。制御電圧生成回路は第2の負電位印加用キャパシタC2と6個のスイッチ素子を備えている。スイッチング素子SW1とSW2はVinと接地電位をそれぞれ制御電圧生成回路に印加するためのスイッチ素子であり、SW3〜SW6はキャパシタC2とキャパシタ印加回路すなわちツェナーダイオードZ3及びVgs制限回路すなわちダイオードD1とツェナーダイオードZ1の直列接続回路との接続を、反転するためのスイッチ素子である。   Vin is a DC voltage of a constant voltage source, and is input to a control voltage generation circuit indicated by a dotted rectangle. The control voltage generation circuit includes a second negative potential applying capacitor C2 and six switch elements. Switching elements SW1 and SW2 are switching elements for applying Vin and ground potential to the control voltage generation circuit, respectively. SW3 to SW6 are a capacitor C2 and a capacitor applying circuit, that is, a Zener diode Z3, and a Vgs limiting circuit, that is, a diode D1 and a Zener diode This is a switching element for inverting the connection of Z1 with the series connection circuit.

またφ1とφ2はそれぞれパルス信号であり、φ1とφ2は相補信号である。つまりφ1とφ2は電位が反転した信号である。SW1、SW2、SW3、SW6の4つのスイッチ素子はφ1で制御され、SW4とSW5の2つのスイッチ素子はφ2で制御される。すなわち、SW1、SW2、SW3、SW6が閉のときはSW4、SW5は開であり、SW1、SW2、SW3、SW6が開のときはSW4、SW5は閉である。   Φ1 and φ2 are pulse signals, and φ1 and φ2 are complementary signals. That is, φ1 and φ2 are signals with inverted potentials. The four switch elements SW1, SW2, SW3, and SW6 are controlled by φ1, and the two switch elements SW4 and SW5 are controlled by φ2. That is, SW4, SW5 are open when SW1, SW2, SW3, SW6 are closed, and SW4, SW5 are closed when SW1, SW2, SW3, SW6 are open.

SW1、SW2、SW3、SW6が閉で、SW4、SW5が開のとき、節点N1とN2の間にはVinが印加され、ツェナーダイオードZ3は順方向、ツェナーダイオードZ1には逆方向、ダイオードD1には順方向の電圧が加わり、電圧に応じた電流が流れる。同時にキャパシタC1にはD1の順方向電圧とZ1のツェナー電圧の和に等しい電圧VD1+|VZ1|が印加され、またスイッチングトランジスタのVgsには、Z1の順方向電圧が印加され、スイッチングトランジスタは導通する。   When SW1, SW2, SW3, SW6 are closed and SW4, SW5 are open, Vin is applied between nodes N1 and N2, Zener diode Z3 is forward, Zener diode Z1 is reverse, and diode D1 is A forward voltage is applied, and a current corresponding to the voltage flows. At the same time, a voltage VD1 + | VZ1 | equal to the sum of the forward voltage of D1 and the Zener voltage of Z1 is applied to the capacitor C1, and the forward voltage of Z1 is applied to Vgs of the switching transistor, and the switching transistor becomes conductive. .

次にSW1、SW2、SW3、SW6が開で、SW4、SW5が閉のとき、外部からの電位の接続は遮断され、内部のキャパシタC2に蓄えられたVinの電圧が逆転し、節点N1とN2の間には-Vinが印加され、ツェナーダイオードZ3は逆方向、ツェナーダイオードZ1には順方向、ダイオードD1には逆方向の電圧が加わる。D1に逆方向電流が流れないため、キャパシタC1に蓄えられていた電荷が放電され、スイッチングトランジスタのVgsには、Z3のツェナー電圧が印加され、Vthよりも低ければスイッチングトランジスタは遮断する。C2の容量を十分大きくすることで、切り替え時間が短ければN1、N2には十分な電位差を与え続けることができ、安定した動作が可能である。   Next, when SW1, SW2, SW3, SW6 are open and SW4, SW5 are closed, the external potential connection is cut off, the voltage of Vin stored in the internal capacitor C2 is reversed, and the nodes N1 and N2 In between, -Vin is applied, and the Zener diode Z3 is applied with a reverse voltage, the Zener diode Z1 is applied with a forward voltage, and the diode D1 is applied with a reverse voltage. Since the reverse current does not flow through D1, the charge stored in the capacitor C1 is discharged, and the Zener voltage of Z3 is applied to Vgs of the switching transistor, and if it is lower than Vth, the switching transistor is cut off. By sufficiently increasing the capacitance of C2, if the switching time is short, a sufficient potential difference can be continuously applied to N1 and N2, and stable operation is possible.

本実施例では、トランスを使う必要がなく、実施例1及び2よりも、小型化が可能であり、製造コストも低くすることができる。   In the present embodiment, it is not necessary to use a transformer, and the size can be reduced and the manufacturing cost can be reduced as compared with the first and second embodiments.

本発明によるスイッチング素子用ゲート駆動回路は、ノーマリオン型のスイッチングトランジスタを安定して制御することができる。またノーマリオン型に限定することなく、ノーマリオフ型のスイッチングトランジスタの制御にも用いることが可能であり、JFETに限らず、MOSFETやSIT、IGBTに適用することも可能であり、トランジスタ材料もSiCやGaN、Siやその他の化合物半導体材料のトランジスタへも適用が可能である。   The switching element gate drive circuit according to the present invention can stably control a normally-on type switching transistor. It can also be used to control normally-off switching transistors without being limited to normally-on types, and can be applied not only to JFETs but also to MOSFETs, SITs, and IGBTs. It can also be applied to transistors of GaN, Si and other compound semiconductor materials.

1 制御電圧生成回路
2 負電位印加用キャパシタ
3 キャパシタ印加用回路
4 Vgs制限回路
5 電流制限回路
6 定電圧源
7 スイッチングトランジスタ
DESCRIPTION OF SYMBOLS 1 Control voltage generation circuit 2 Negative potential application capacitor 3 Capacitor application circuit 4 Vgs limit circuit 5 Current limit circuit 6 Constant voltage source 7 Switching transistor

Claims (13)

スイッチング素子としてのスイッチングトランジスタのゲートを駆動するゲート駆動回路であって、
正負が反転する電圧を生成する制御電圧生成回路と、
負電位印加用キャパシタと、
前記負電位印加用キャパシタの電極間に所定の期間、一定の電圧を印加するキャパシタ印加回路と、
前記スイッチングトランジスタのゲート電極とソース電極間に接続されたVgs制限回路と、
を備えたことを特徴とするスイッチング素子用ゲート電圧駆動回路。
A gate drive circuit for driving the gate of a switching transistor as a switching element,
A control voltage generation circuit that generates a voltage that is inverted between positive and negative;
A negative potential applying capacitor;
A capacitor application circuit for applying a constant voltage between the electrodes of the negative potential application capacitor for a predetermined period;
A Vgs limiting circuit connected between the gate electrode and the source electrode of the switching transistor;
A gate voltage driving circuit for a switching element, comprising:
前記Vgs制限回路が、ツェナーダイオードを備えることを特徴とする請求項1に記載のスイッチング素子用ゲート電圧駆動回路。   The gate voltage driving circuit for a switching element according to claim 1, wherein the Vgs limiting circuit includes a Zener diode. 前記キャパシタ印加回路が、直列に接続したダイオードとツェナーダイオードを備えることを特徴とする請求項1又は2のいずれかに記載のスイッチング素子用ゲート電圧駆動回路。   3. The switching element gate voltage drive circuit according to claim 1, wherein the capacitor application circuit includes a diode and a Zener diode connected in series. 前記Vgs制限回路に流れる電流を制限する電流制限回路をさらに備えたことを特徴とする請求項1から3のいずれかに記載のスイッチング素子用ゲート電圧駆動回路。   4. The switching element gate voltage driving circuit according to claim 1, further comprising a current limiting circuit for limiting a current flowing through the Vgs limiting circuit. 前記電流制限回路が、ツェナーダイオードを備えることを特徴とする請求項4に記載のスイッチング素子用ゲート電圧駆動回路。   The switching element gate voltage driving circuit according to claim 4, wherein the current limiting circuit includes a Zener diode. 前記電流制限回路が、前記ツェナーダイオードと並列に接続した抵抗を備えることを特徴とする請求項5に記載のスイッチング素子用ゲート電圧駆動回路。   6. The switching element gate voltage driving circuit according to claim 5, wherein the current limiting circuit includes a resistor connected in parallel with the Zener diode. 前記制御電圧生成回路が、トランスを備えたことを特徴とする請求項1から6のいずれかに記載のスイッチング素子用ゲート電圧駆動回路。   7. The switching element gate voltage drive circuit according to claim 1, wherein the control voltage generation circuit includes a transformer. 前記トランスは減極性であることを特徴とする請求項7に記載のスイッチング素子用ゲート電圧駆動回路。   8. The switching element gate voltage drive circuit according to claim 7, wherein the transformer is depolarized. 前記制御電圧生成回路が、第2の負電位印加用キャパシタを備えたことを特徴とする請求項1から6のいずれかに記載のスイッチング素子用ゲート電圧駆動回路。   7. The switching element gate voltage drive circuit according to claim 1, wherein the control voltage generation circuit includes a second negative potential application capacitor. 前記制御電圧生成回路が、さらに逆相の制御信号φ1とφ2で制御される複数のスイッチ素子を備えたことを特徴とする請求項9に記載のスイッチング素子用ゲート電圧駆動回路。   10. The switching element gate voltage drive circuit according to claim 9, wherein the control voltage generation circuit further comprises a plurality of switching elements controlled by opposite phase control signals φ1 and φ2. スイッチング素子としてのスイッチングトランジスタのゲートを駆動するゲート駆動回路であって、
一次側が制御信号により電流の導通と遮断が制御される減極性トランスと、
前記減極性トランスの二次側の一方の端子に一端が接続された負電位印加用キャパシタと、
前記減極性トランスと前記負電位印加用キャパシタが接続された節点にカソードが接続されたダイオードと、
前記ダイオードのアノードと前記負電位印加用キャパシタの他端に接続されたキャパシタ印加用ツェナーダイオードと、
前記負電位印加用キャパシタと前記キャパシタ印加用ツェナーダイオードが接続された節点にカソードが接続されたVgs制限用ツェナーダイオードと、
前記Vgs制限用ツェナーダイオードのアノードと前記減極性トランスの他方の端子に接続された電流制限用ツェナーダイオードと、
前記電流制限用ツェナーダイオードの両端に並列に接続された抵抗と、
前記Vgs制限用ツェナーダイオードの両端に、前記スイッチングトランジスタのゲート及びソースを接続する端子と、
を備えたことを特徴とするスイッチング素子用ゲート電圧駆動回路。
A gate drive circuit for driving the gate of a switching transistor as a switching element,
A depolarizing transformer whose primary side is controlled to conduct and cut off current by a control signal;
A negative potential application capacitor having one end connected to one terminal on the secondary side of the depolarizing transformer;
A diode having a cathode connected to a node to which the depolarizing transformer and the negative potential applying capacitor are connected;
A capacitor applying Zener diode connected to the anode of the diode and the other end of the negative potential applying capacitor;
A Vgs limiting Zener diode having a cathode connected to a node to which the negative potential applying capacitor and the capacitor applying Zener diode are connected;
A current limiting Zener diode connected to the anode of the Vgs limiting Zener diode and the other terminal of the depolarizing transformer;
A resistor connected in parallel across the zener diode for current limiting;
Terminals connecting the gate and source of the switching transistor to both ends of the Vgs limiting Zener diode;
A gate voltage driving circuit for a switching element, comprising:
スイッチング素子としてのスイッチングトランジスタのゲートを駆動するゲート駆動回路であって、
一次側が制御信号により電流の導通と遮断が制御される減極性トランスと、
前記減極性トランスの二次側の一方の端子に一端が接続された負電位印加用キャパシタと、
前記減極性トランスと前記負電位印加用キャパシタが接続された節点にカソードが接続されたダイオードと、
前記ダイオードのアノードと前記負電位印加用キャパシタの他端に接続されたキャパシタ印加用ツェナーダイオードと、
前記負電位印加用キャパシタと前記キャパシタ印加用ツェナーダイオードが接続された節点と前記減極性トランスの二次側の他方の端子に接続されたVgs制限用ツェナーダイオードと、
前記Vgs制限用ツェナーダイオードの両端に、前記スイッチングトランジスタのゲート及びソースを接続する端子と、
を備えたことを特徴とするスイッチング素子用ゲート電圧駆動回路。
A gate drive circuit for driving the gate of a switching transistor as a switching element,
A depolarizing transformer whose primary side is controlled to conduct and cut off current by a control signal;
A negative potential application capacitor having one end connected to one terminal on the secondary side of the depolarizing transformer;
A diode having a cathode connected to a node to which the depolarizing transformer and the negative potential applying capacitor are connected;
A capacitor applying Zener diode connected to the anode of the diode and the other end of the negative potential applying capacitor;
A node connected to the negative potential applying capacitor and the capacitor applying Zener diode, and a Vgs limiting Zener diode connected to the other terminal on the secondary side of the depolarizing transformer;
Terminals connecting the gate and source of the switching transistor to both ends of the Vgs limiting Zener diode;
A gate voltage driving circuit for a switching element, comprising:
スイッチング素子としてのスイッチングトランジスタのゲートを駆動するゲート駆動回路であって、
定電圧電源に、一端が接続された第1のスイッチと、
接地電位に、一端が接続された第2のスイッチと、
前記第1のスイッチの他端に、一端が接続された第3のスイッチと、
前記第2のスイッチの他端に、一端が接続された第4のスイッチと、
前記第1のスイッチの他端に、一端が接続された第5のスイッチと、
前記第2のスイッチの他端に、一端が接続された第6のスイッチと、
前記第5にスイッチの他端と前記第6のスイッチの他端に、一端が接続された負電位印加用キャパシタと、
前記負電位印加用キャパシタの一端にカソードが接続されたダイオードと、
前記負電位印加用キャパシタの他端と、前記ダイオードのアノードに接続されたキャパシタ印加用ツェナーダイオードと、
前記負電位印加用キャパシタと前記キャパシタ印加用ツェナーダイオードが接続された節点と、前記第3のスイッチの他端と前記第4のスイッチの他端に、アノードが接続されたVgs制限用ツェナーダイオードと、
前記第1のスイッチの他端と、前記第2のスイッチの他端に接続された第2の負電位印加用キャパシタと、
前記Vgs制限用ツェナーダイオードの両端に、前記スイッチングトランジスタのゲート及びソースを接続する端子と、
を備えたことを特徴とするスイッチング素子用ゲート電圧駆動回路。
A gate drive circuit for driving the gate of a switching transistor as a switching element,
A first switch having one end connected to a constant voltage power supply;
A second switch having one end connected to the ground potential;
A third switch having one end connected to the other end of the first switch;
A fourth switch having one end connected to the other end of the second switch;
A fifth switch having one end connected to the other end of the first switch;
A sixth switch having one end connected to the other end of the second switch;
A negative potential applying capacitor having one end connected to the other end of the fifth switch and the other end of the sixth switch;
A diode having a cathode connected to one end of the negative potential applying capacitor;
The other end of the negative potential application capacitor, and a capacitor application Zener diode connected to the anode of the diode;
A node to which the negative potential application capacitor and the capacitor application zener diode are connected; a Vgs limiting zener diode having an anode connected to the other end of the third switch and the other end of the fourth switch; ,
A second negative potential applying capacitor connected to the other end of the first switch and the other end of the second switch;
Terminals connecting the gate and source of the switching transistor to both ends of the Vgs limiting Zener diode;
A gate voltage drive circuit for a switching element, comprising:
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