JP2015005844A - 再構成可能素子、再構成装置及び再構成方法 - Google Patents

Abstract

【課題】再構成のための機能を最小限にとどめ、簡単な操作によって再構成を行うことができる再構成可能素子を提供する。【解決手段】第１の構成情報を記憶する第１のメモリとの間のインタフェースを行う第１のインタフェース部と、第２の構成情報を記憶する第２のメモリが接続されたとき検出信号を発生し、第２のメモリとの間のインタフェースを行う第２のインタフェース部と、検出信号に基づいて、第１の構成情報又は第２の構成情報のいずれかを指定する制御部と、制御部による指定に従って、第１のインタフェース部又は第２のインタフェース部のいずれか一方を選択する選択部と、指定された第１の構成情報又は第２の構成情報に基づいて構成される回路を含む再構成可能回路部と、を備える。【選択図】 図１

Description

本発明は、再構成可能素子、並びに再構成可能素子を再構成する再構成装置及び再構成方法に関する。

ＦＰＧＡ（Field Programmable Gate Array）等、外部から内部回路の構成を指定する回路情報等の「構成情報」を書き込むことによって内部回路の構成を設定することが可能で、さらに設定された回路構成を変更することも可能な素子（以降、「再構成可能素子」という。）がある。再構成可能素子は、複数の要素回路ブロックを備える。再構成可能素子では、要素回路ブロック自体の構成及び要素回路ブロック間の接続の、設定及び変更が可能である。要素回路ブロックの構成及び要素回路ブロック間の接続をまとめて、「回路構成」という。再構成可能素子は、要素回路ブロックに加え、回路構成を保持する記憶素子（以降、「構成メモリ」という。）を備える。内部構成の変更とは、具体的には構成メモリの記憶内容を変更することを意味する。

再構成可能素子の構成メモリに、所定の記憶媒体から構成情報を書き込み、回路構成を設定する操作を「プログラムする」という。プログラムされた再構成可能素子に、再度、プログラムすることを「再構成する」という。

再構成可能素子は、再構成可能という利点があるため、様々な装置に搭載されており、搭載装置が出荷された後に再構成可能素子の再構成が行われることも多い。以降、再構成可能素子が搭載された装置を、単に「搭載装置」という。

再構成可能素子を再構成する方法には、以下のような方法がある。第１の方法は、再構成可能素子に直接ケーブルを接続し、ＰＣ（Personal Computer）等のプログラム装置から構成情報をダウンロードする方法である。

第１の方法に類似した方法に、ＵＳＢ（Universal Serial Bus）を用いて再構成可能素子をプログラムする方法がある（例えば、特許文献１参照。）。特許文献１の方法は、構成情報が格納された記憶媒体である上位機構と再構成可能素子を、ＵＳＢを用いて接続するというものである。再構成可能素子は、再構成された後、基盤に接続され、所定の動作を行う。

第２の方法は、ネットワーク経由で再構成可能素子に構成情報を転送する方法である。第２の方法の場合、再構成作業を行う担当者は、遠隔地から再構成作業を行ったり、複数個の再構成可能素子を一斉に再構成したりすることができる。

特開２０１０−４１３９号公報 （第３−５頁、図１）

第１の方法では、搭載装置にダウンロード用ケーブルを接続するための接続部を備える必要がある。そのため、コストや装置サイズの面で不利である。そして、当然ながら、その接続部に接続可能なケーブルとプログラム装置も必要である。さらに、再構成作業を行う担当者は、プログラム装置とケーブルを携えて再構成を行う現場に出向かなければならない。

また、特許文献１記載の技術では、ＵＳＢインタフェース等、特殊な回路が、ＦＰＧＡ、プログラム用の上位機構及びＦＰＧＡの搭載装置である基盤のすべてに必要である。また、特許文献１記載の技術では、ＦＰＧＡ、上位機構及び基盤のすべてにおいて、ＵＳＢインタフェース用のプログラムを実行する必要があり、そのプログラムの実行が可能なＣＰＵ（Central Processing Unit）等が必要である。すなわち、再構成のために、再構成可能素子、プログラム用装置、及び搭載装置のすべてに付加回路とソフトウェアが必要であるという問題がある。

さらに、本来、ＦＰＧＡと基盤とは直接、接続されることが最も簡単な構造であるが、特許文献１の方法では、ＦＰＧＡと基盤との間が分離可能なＵＳＢインタフェースで接続されるという、通常の動作状態では不要な構造が必要である。

第２の方法では、転送されてくる構成情報を受信するための通信制御を行うハードウェア、ソフトウェアの開発及び搭載が必要である。従って、再構成のために、コスト面や開発工数、開発期間の面で、非常に大きな負担が発生する。再構成が必要な搭載装置の台数が少ないときには、特にその負担は大きな問題である。

さらに、第２の方法では、再構成作業の効率が通信回線の性能や状態に依存する。そのため、構成情報の転送が長時間に及んだり、通信自体が失敗したりし、効率的に再構成の作業が行えない可能性がある。

再構成を可能とするために、再構成可能素子の外部に備えるべき機能（以降、「再構成用機能」という。）は、搭載装置が通常の動作をしているときには不要である。しかし、搭載装置が再構成用機能を備えなければ、再構成の担当者は、搭載装置が使用されている現地で再構成の作業を行うことができない。この場合、担当者は、一旦、搭載装置又は再構成可能素子を回収し、自社の所定の環境を用いて再構成を行う必要がある。回収を行う方法は、搭載装置が各地に点在している場合には非効率である。

以上から、コストや装置サイズを考慮すれば、最小限の再構成用機能を搭載装置に備え、効率的に再構成を行うことができるようにすることが望ましい。
（発明の目的）
本発明は上記のような技術的課題に鑑みて行われたもので、再構成のための機能を最小限にとどめ、簡単な操作によって再構成を行うことができる再構成可能素子、再構成装置及び再構成方法を提供することを目的とする。

本発明の再構成可能素子は、第１の構成情報を記憶する第１のメモリとの間のインタフェースを行う第１のインタフェース部と、第２の構成情報を記憶する第２のメモリが接続されたとき検出信号を発生し、第２のメモリとの間のインタフェースを行う第２のインタフェース部と、検出信号に基づいて、第１の構成情報又は第２の構成情報のいずれかを指定する制御部と、制御部による指定に従って、第１のインタフェース部又は第２のインタフェース部のいずれか一方を選択する選択部と、指定された第１の構成情報又は第２の構成情報に基づいて構成される回路を含む再構成可能回路部と、を備えることを特徴とする。

本発明の再構成装置は、再構成可能素子の回路の構成を指定する第１の構成情報を記憶する第１のメモリとの間のインタフェースを行う第１のインタフェース部と、構成を指定する第２の構成情報を記憶する第２のメモリが接続されたとき検出信号を発生し、第２のメモリとの間のインタフェースを行う第２のインタフェース部と、検出信号に基づいて、第１の構成情報又は第２の構成情報のいずれかを指定する制御部と、制御部による指定に従って、第１のインタフェース部又は第２のインタフェース部のいずれか一方を選択し、第１の構成情報又は第２の構成情報を再構成可能素子へ出力する選択部と、を備えることを特徴とする。

本発明の再構成方法は、第１のメモリに記憶された第１の構成情報を再構成可能回路へ設定して回路を構成し、第２の構成情報を記憶する第２のメモリが接続されたとき検出信号を発生し、検出信号に基づいて、第２の構成情報を再構成可能回路へ設定して回路を構成することを特徴とする。

本発明によると、再構成のための機能を最小限にとどめ、簡単な操作によって再構成を行うことができる。

本発明の第１の実施形態の再構成可能素子の内部構成を示すブロック図である。 本発明の第１の実施形態の再構成の動作を示すフローチャートである。 本発明の第２の実施形態の再構成システムの構成を示すブロック図である。 本発明の第３の実施形態の再構成可能素子の内部構成を示すブロック図である。

（第１の実施形態）
本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１の実施形態の再構成可能素子１００の内部構成を示すブロック図である。

再構成可能素子１００は、再構成可能回路部１０１、選択部１０２、第１のインタフェース部１０３、第２のインタフェース部１０４、制御部１０５を備える。

再構成可能素子１００は、第１のメモリ１１１、第２のメモリ１１２、及びその他の電子部品と共に、回路基板等の搭載装置に実装される。再構成可能素子１００、第１のメモリ１１１、第２のメモリ１１２以外の部品は、本実施形態の説明には不要なので、図示、説明ともに省略する。なお、以降、再構成可能素子１００の内部回路の再構成を、単に「再構成」という。

再構成可能回路部１０１は、複数の要素回路ブロックと、個々の要素ブロックごとの構成メモリを含む。構成メモリは、対応する要素ブロックの回路構成を保持する。構成メモリに構成情報が設定されると、要素回路ブロックは設定された構成情報に従って、要素回路ブロック自体の構成及び他の要素回路ブロック間の接続を決定する。構成メモリへの構成情報の設定方法は特に限定されない。例えば、再構成可能回路部１０１の外部から構成メモリへ構成情報を書き込む方法でもよい。あるいは、再構成可能回路部１０１への読み込み要求に従って、再構成可能回路部１０１が構成情報を読み込み、構成メモリへ設定する方法でもよい。本実施形態では、後者の再構成可能回路部１０１が構成情報を読み込み、構成メモリへ設定する方法を用いるものとする。

以上のように、要素回路ブロックと構成メモリは、現在、一般的に用いられているＦＰＧＡ等に含まれるものであり、本発明の趣旨にとっては重要でない。そのため、図示、説明ともに省略する。

第１のインタフェース部１０３、第２のインタフェース部１０４には、それぞれ、第１のメモリ１１１、第２のメモリ１１２が接続される。

第１のメモリ１１１は、再構成前には、再構成前の回路Ａの構成情報を記憶する。第１のメモリ１１１は、搭載装置の電源の供給が停止されても構成情報を保持することができるように、フラッシュメモリ等の不揮発性のメモリであることが望ましい。

第２のメモリ１１２は、再構成後の回路Ｂの構成情報を記憶する。第２のメモリ１１２は、後述のように、再構成を行うときのみにアクセスされる記憶媒体であり、再構成前に第２のインタフェース部１０４に接続され、再構成が完了すると除去される。第２のメモリ１１２は、実用面を考慮すると単体で第２のインタフェース部１０４に接続できることが望ましい。従って、第２のメモリ１１もフラッシュメモリ等の不揮発性のメモリであることが望ましい。

第１のインタフェース部１０３は、第１のメモリ１１１と選択部１０２との間のインタフェースを行う。具体的には、第１のインタフェース部１０３は、第１のメモリ１１１からのデータの読み出し、及び第１のメモリ１１１へのデータの書き込みを行う。

第２のインタフェース部１０４は、第２のメモリ１１２と選択部１０２との間のインタフェースを行う。具体的には、第１のインタフェース部１０３は、第２のメモリ１１２からのデータの読み出しを行う。

また、第２のインタフェース部１０４は、外部に第２のメモリ１１２が接続されていることを検出すると、制御部１０５へメモリ検出信号を送信する。第２のメモリ１１２が接続されたことの検出は、例えば、第２のインタフェース部１０４に接続された、第２のメモリ１１２のいずれかの端子のレベルが所定レベルにあるか否か等を検知することによって行うことができる。

選択部１０２は、制御部１０５の指示に従って、再構成可能素子１００がアクセスする対象のメモリを、第１のメモリ１１１又は第２のメモリ１１２のいずれかから選択する。具体的には、選択部１０２は、アクセス対象のメモリが第１のメモリ１１１であるときは第１のインタフェース部１０３を選択し、アクセス対象のメモリが第２のメモリ１１２であるときは第２のインタフェース部１０４を選択し、それぞれのメモリへのアクセスを可能にする。

制御部１０５は、再構成可能素子１００のアクセス対象のメモリとして、第１のメモリ１１１又は第２のメモリ１１２のいずれかを指定する。制御部１０５は、メモリ検出信号を受信したとき、再構成可能回路部１０１における回路の構成、すなわち構成メモリへの構成情報の設定が完了するまで、アクセス対象のメモリとして第２のメモリ１１２を指定する。そして、再構成可能回路部１０１における回路の構成が完了すると、第２のメモリ１１２から第１のメモリ１１１へ構成情報が転送される。その際は、第２のメモリ１１２の読み出し及び第１のメモリ１１１への書き込みを交互に繰り返すために、制御部１０５は時分割的にアクセス対象のメモリを選択する。なお、再構成可能回路部１０１における回路の構成の完了は、構成可能回路部１０１からの所定の信号、又は第１のメモリ１１１、第２のメモリ１１２へのアクセスの停止などによって検知すればよい。

再構成も第１のメモリ１１１へのデータ転送も行われていない定常状態では、制御部１０５は、アクセス対象のメモリとして、第１のメモリ１１１を指定する。

再構成可能素子１００は、制御部１０５によってアクセス対象とされた第１のメモリ１１１又は第２のメモリ１１２から構成情報を読み出し、読み出した構成情報に基づいて再構成可能回路部１０１に回路を構成する。なお、前述のように、再構成可能回路部１０１への構成情報の設定方法の違いにより、再構成可能回路部１０１の外部、例えば制御部１０５が第１のメモリ１１１から構成情報を読み出して、再構成可能回路部１０１へ書き込んでもよい。

再構成前の、再構成可能素子１００による第１のメモリ１１１からの構成情報の読み出し動作の起動条件は、特に限定されない。本実施形態では、再構成可能素子１００に電源が供給されると、再構成可能素子１００が第１のメモリ１１１に格納された回路Ａの構成情報を読み込み、再構成可能回路部１０１に回路Ａを構成するものとする。

本実施形態は、具体的には、第２のメモリ１１２としてメモリカードを使用し、再構成可能素子１００であるＦＰＧＡの再構成を行う場合の例である。

メモリカードには、再構成後の構成情報である更新データを用意する。そして、メモリカードをコネクタ等に挿入し、ＦＰＧＡに接続する。

メモリカードがコネクタに挿入されると、第２のインタフェース１０４は、メモリ検出信号を発生し、制御部１０５に通知する。

制御部１０５は、メモリ検出信号の受信をトリガとして、選択部１０２に第２のインタフェース１０２を選択させる。

そして、再構成可能回路部１０１は、第２のインタフェース１０４を経由してメモリカードから構成情報を読み出し、回路を再構成する。

再構成の完了後は、制御部１０５は、メモリカードから第１のメモリ１１１へ更新データを転送し、第１のメモリ１１１の記憶データに上書きする。第１のメモリ１１１へ第２のメモリ１１２のデータが設定されることにより、再構成可能素子１００の電源供給が切断され、再度供給が開始されたときには、更新後の構成情報で回路が構成される。

第１のメモリインターフェース１０３、第２のメモリインターフェース１０４は、それぞれ第１のメモリ１１１、第２のメモリ１１２へのアクセスを制御する。そのため、例えば第２のメモリが所定の規格に準拠したメモリカード等である場合には、その規格に準拠したインタフェース機能を持つ。

第２のメモリ１１２から読み出された更新データは、一旦、制御部１０５等、再構成可能素子１００内の所定の回路に保持し、第１のメモリ１１１へ書き込まれる。第１のメモリ１１１へのデータの書き込みは、図１では選択部１０２を経由するものとしているが、選択部１０２を経由する必要はない。例えば、制御部１０５から、第１のメモリインターフェース１０３を経由して、第１のメモリ１１１へデータが書き込まれてもよい。
（第１の実施形態の動作）
図２は、本実施形態の再構成可能素子１００に対する再構成を行うときの動作を示すタイミングチャートである。

再構成可能素子１００に電源が供給されると（タイミングＴ１）、再構成可能素子１００は第１のメモリ１１１から構成情報のデータ（図２では「データ」と表記）を読み出し、再構成可能回路部１０１に内部回路を構成する。このとき構成される回路は、再構成前の回路Ａである。再構成が完了すると（タイミングＴ２）、再構成可能素子１００は回路Ａとしての動作を開始する。

再構成可能素子１００が動作しているときに第２のメモリ１１２が接続されると（タイミングＴ３）、第２のインタフェース部１０４は第２のメモリ１１２が接続されたことを検出し（タイミングＴ４）、メモリ検出信号を発生して制御部１０５に通知する。

制御部１０５は、メモリ検出信号の受信をトリガとして、選択部１０２によりアクセス対象のメモリを第２のメモリ１１２に切り替える（タイミングＴ５）。アクセス対象のメモリが第２のメモリ１１２に切り替えると、制御部１０５は、再構成可能回路部１０１に対してデータの読み出し要求等を行い、データの読み出しが可能であることを通知する。再構成可能回路部１０１は、第２のメモリ１１２から構成情報データを読み出し、回路を再構成する。このとき構成される回路は、再構成後の回路Ｂである。なお、再構成可能回路部１０１への構成情報の設定方法の違いにより、再構成可能回路部１０１の外部、例えば制御部１０５が第２のメモリ１１２から構成情報を読み出して、再構成可能回路部１０１へ書き込んでもよい。

再構成が完了すると（タイミングＴ６）、制御部１０５は、第２のメモリ１１２から、構成情報データを読み出し、第１のメモリ１１１にそのデータを上書きする。すなわち、第１のメモリ１１１の再構成前の構成情報データが、第２のメモリ１１２の再構成後の構成情報データに書き換えられる。なお、第１のメモリ１１１への構成情報データの上書きは、再構成可能回路部１０１による第２のメモリ１１２からの構成情報データの読み出しと並行して行ってもよい。この制御は、例えば制御部１０５を用いて行うことができる。

第１のメモリ１１１へのデータの書き込みが完了すると（タイミングＴ７）、再構成可能素子１００は回路Ｂとしての動作を開始する。

その後、再構成可能素子１００の電源の供給が停止され、再び供給が開始されると（タイミングＴ８）、第１のメモリ１１１に書き込まれた更新後の構成情報で内部回路が構成され、再構成可能素子１００は回路Ｂとしての動作を開始する（タイミングＴ９）。

なお、再構成可能素子１００の動作状態に対して非同期に第２のメモリ１１２を接続すると、再構成可能素子１００の動作の途中で回路の再構成のための動作が起動される。この場合、再構成可能素子１００の搭載装置の動作に支障が生じる可能性がある。

そのような問題を防止するために、第２のメモリ１１２の接続が検出されたとき、再構成可能素子１００をリセットする等、再構成可能素子１００を問題が発生しないような所定の状態に設定してもよい。この状態設定は、アクセス対象のメモリの切替の前後のいずれに実行されてもよいが、回路の再構成より前に実行することが望ましい。あるいは、再構成操作を行うユーザが、再構成可能素子１００をリセットした上で、第２のメモリ１１２を接続してもよい。
（第１の実施形態の効果）
以上のように、本実施形態の再構成可能素子１００は、外部に第２のメモリ１１２が接続されると、自動的に第２のメモリに格納された構成情報が再構成可能回路部１０１に設定される。そのために必要な制御は、第２のメモリ１１２が接続されたことを検出すること、及びメモリへのインタフェースの切替のみである。従って、本実施形態の再構成可能素子１００は、容易に、また少ない付加回路で再構成を行うことができる。

また、本実施形態の再構成可能素子１００は、再構成を行った後、第２のメモ１１２の構成情報を第１のメモリ１１１に転送する。従って、第２のメモリ１１２の構成情報で再構成が行われた後は、再構成可能素子１００は、再構成前と同様に、第１のメモリ１１１の構成情報を用いて再構成されるので、第２のメモリ１１２は不要である。

さらに、メモリを接続するのみで再構成の操作をすることができるので、ＰＣ等のプログラム装置や特殊なケーブル類も不要である。また、メモリからのデータの転送のみで再構成が可能であり、データ通信を用いないのでデータの転送時のエラー発生の可能性も非常に小さい。また、構成情報はメモリから転送されるので、転送に要する時間も短い。
（第２の実施形態）
第１の実施形態の再構成可能素子１００は、本来の役割を担う再構成可能回路部１０１以外に、第２のメモリ１１２を接続することによる再構成を可能とするための、選択部１０２、第１のインタフェース部１０３、第２のインタフェース部１０４、及び制御部１０５を備える。

選択部１０２、第１のインタフェース部１０３、第２のインタフェース部１０４、及び制御部１０５と、再構成可能回路部１０１は、必ずしも一体の素子に内蔵される必要はない。すなわち、再構成可能回路部１０１と、選択部１０２、第１のインタフェース部１０３、第２のインタフェース部１０４、及び制御部１０５は、別個の素子に内蔵されてもよい。

図３は、再構成可能素子２１０を再構成する再構成システムの構成を示す図である。本再構成システムは、再構成装置２００と、再構成対象の再構成可能素子２１０と、第１のメモリ１１１及び第２のメモリ１１２を含む。

再構成装置２００は、選択部１０２、第１のインタフェース部１０３、第２のインタフェース部１０４、及び制御部１０５を備える。

再構成可能素子２１０は再構成可能回路部１０１を備える。再構成可能素子２１０は、再構成可能回路部１０１のみを備えればよいので、ＦＰＧＡ等、通常の再構成可能素子を再構成可能素子２１０として使用することができる。

再構成システムでは、再構成装置２００を使用し、再構成可能素子２１０の再構成を行う。初期状態では、第１のインタフェース部１０３には第１のメモリ１１１が接続され、第２のインタフェース部１０４には第２のメモリ１１２は接続されていないものとする。

この状態で電源が投入されると、第２のインタフェース部１０４にはメモリが接続されていないので、選択部１０２は第１のインタフェース部１０３を選択する。このとき、第１のメモリ１１１から構成情報が読み出され、再構成可能回路部１０１へ設定される。

そして、第２のメモリ１１２が接続されると、第２のインタフェース部１０４はメモリ検出信号を発生し、制御部１０５に通知する。制御部１０５は、選択部１０２に第２のインタフェース部１０４を選択させる。そして、制御部１０５は、再構成可能素子２１０に対してデータの読み出し要求等を行い、データの読み出しが可能であることを通知する。再構成可能素子２１０は、第２のメモリ１１２に格納された構成情報を読み出して、再構成可能回路部１０１に設定する。

さらに、再構成装置２００は、再構成が完了すると、第２のメモリ１１２から構成情報データを読み出し、第１のメモリ１１１にそのデータを上書きする。すなわち、第１のメモリ１１１の再構成前の構成情報データが、第２のメモリ１１２の再構成後の構成情報データに書き換えられる。なお、第１のメモリ１１１への構成情報データの上書きは、再構成可能素子２１０による第２のメモリ１１２からの構成情報データの読み出しと並行して行ってもよい。この制御は、例えば制御部１０５を用いて行うことができる。
（第２の実施形態の効果）
以上のように、本実施形態の再構成装置２００は、外部に第２のメモリ１１２が接続されると、自動的に第２のメモリ１１２に格納された構成情報を再構成可能素子２１０の再構成可能回路部１０１に設定する。そのために再構成装置２００が行う制御は、第２のメモリ１１２が接続されたことを検出すること、及びメモリへのインタフェースの切替のみである。従って、本実施形態の再構成システムでは、小さい回路規模の再構成装置２００を用いて再構成を実現することができる。

また、本実施形態の再構成装置２００は、再構成を行った後、第２のメモリ１１２の構成情報を第１のメモリ１１１に転送する。従って、第２のメモリ１１２の構成情報で再構成が行われた後は、再構成可能素子１００は、再構成前と同様に、第１のメモリ１１１の構成情報を用いて再構成されるので、第２のメモリ１１２は不要である。

さらに、ＰＣ等のプログラム装置や特殊なケーブル類も不要であり、データ通信を用いないのでデータの転送時のエラー発生の可能性も非常に小さく、転送に要する時間も短いという、第１の実施形態と同様の効果もある。
（第３の実施形態）
第１のメモリ１１１は、再構成前には再構成前の構成情報を記憶する。そして、第１のメモリ１１１には、再構成の完了後、更新された構成情報が第２のメモリ１１２から転送される。そのため、再構成後、再構成可能回路部１０１は、更新された構成情報を用いて回路を構成することができる。従って、第１のメモリ１１１は、再構成可能回路部１０１と分離されている必要はなく、再構成可能回路部１０１と一体化され、１個の素子に内蔵されてもよい。

図４は、本発明の第３の実施形態の再構成可能素子３００の内部構成を示すブロック図である。

再構成可能素子３００は、第１の実施形態の再構成可能素子１００に対して、第１のメモリ３１１を内蔵する点のみが異なる。

再構成可能素子３００に内蔵されたその他のブロック、選択部１０２、第１のインタフェース部１０３、第２のインタフェース部１０４、制御部１０５、及び外部の第２のメモリ１１２の動作は第１の実施形態の動作と同じなので説明は省略する。また、再構成可能素子３００と第２のメモリ１１２を含めた全体としての動作も、第１の実施形態の動作と同じなので説明は省略する。

なお、第１のメモリ３１１が再構成可能素子３００に内蔵される場合と、第１の実施形態のように第１のメモリ１１１が再構成可能素子１００の外部に配置される場合とでは、第１のインタフェース部１０３の構成は異なってもよい。すなわち、再構成可能素子３００が第１のメモリ３１１を内蔵する場合は、第１のインタフェース部１０３を省略したり、簡単な構成に変更したりすることができる。

また、第１のメモリ３１１は、再構成可能素子３００の電源の供給が停止されても構成情報を保持することができるように、フラッシュメモリ等の不揮発性のメモリであることが望ましい。
（第３の実施形態の効果）
以上のように、本実施形態の再構成可能素子３００は、第１のメモリ３１１を内蔵する。従って、第１の実施形態の再構成可能素子１００と同様の効果に加え、再構成可能素子１００に対して、再構成可能素子の端子数及び実装面積の削減、並びにトータルのコストの抑制という効果を奏する。

１００、３００ 再構成可能素子
２００ 再構成装置

Claims (9)

1. 第１の構成情報を記憶する第１のメモリとの間のインタフェースを行う第１のインタフェース部と、
   第２の構成情報を記憶する第２のメモリが接続されたとき検出信号を発生し、前記第２のメモリとの間のインタフェースを行う第２のインタフェース部と、
   前記検出信号に基づいて、前記第１の構成情報又は前記第２の構成情報のいずれかを指定する制御部と、
   前記制御部による指定に従って、前記第１のインタフェース部又は前記第２のインタフェース部のいずれか一方を選択する選択部と、
   前記指定された前記第１の構成情報又は前記第２の構成情報に基づいて構成される回路を含む再構成可能回路部と、
   を備えることを特徴とする再構成可能素子。
2. 前記制御部は、前記検出信号の受信から前記再構成可能回路部における前記回路の構成の完了まで、前記第２の構成情報を指定する
   ことを特徴とする請求項１に記載の再構成可能素子。
3. 前記制御部は、前記回路の構成の完了後、前記第２の構成情報を前記第１のメモリに書き込む
   ことを特徴とする請求項２に記載の再構成可能素子。
4. 前記制御部は、動作の開始から前記検出信号の受信まで、及び前記制御部による前記第２の構成情報の前記第１のメモリへの書き込みの完了以降、前記第１の構成情報を指定する
   ことを特徴とする請求項３に記載の再構成可能素子。
5. 前記再構成可能回路部は、前記第１のメモリから前記第１の構成情報を読み出す、又は前記第２のメモリから前記第２の構成情報を読み出す
   ことを特徴とする請求項１乃至４のいずれかに記載の再構成可能素子。
6. 前記制御部は、前記第１のメモリから前記第１の構成情報を読み出して、又は前記第２のメモリから前記第２の構成情報を読み出して、前記再構成可能回路部に設定する
   ことを特徴とする請求項１乃至４のいずれかに記載の再構成可能素子。
7. 前記第１のメモリを内蔵する
   ことを特徴とする請求項１乃至６のいずれかに記載の再構成可能素子。
8. 再構成可能素子の回路の構成を指定する第１の構成情報を記憶する第１のメモリとの間のインタフェースを行う第１のインタフェース部と、
   前記構成を指定する第２の構成情報を記憶する第２のメモリが接続されたとき検出信号を発生し、前記第２のメモリとの間のインタフェースを行う第２のインタフェース部と、
   前記検出信号に基づいて、前記第１の構成情報又は前記第２の構成情報のいずれかを指定する制御部と、
   前記制御部による指定に従って、前記第１のインタフェース部又は前記第２のインタフェース部のいずれか一方を選択し、前記第１の構成情報又は前記第２の構成情報を前記再構成可能素子へ出力する選択部と、
   を備えることを特徴とする再構成装置。
9. 第１のメモリに記憶された第１の構成情報を再構成可能回路へ設定して回路を構成し、
   第２の構成情報を記憶する第２のメモリが接続されたとき検出信号を発生し、
   前記検出信号に基づいて、前記第２の構成情報を前記再構成可能回路へ設定して前記回路を構成する
   ことを特徴とする再構成方法。

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