JP2015005540A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a power semiconductor device that can absorb a surge voltage in the vicinity of a semiconductor element.SOLUTION: The semiconductor device comprises: a first lead frame 7 having a first main terminal; a first semiconductor element 2 held on an upper surface of the first lead frame; a second lead frame 8 having a second main terminal; a heat sink 6 made of metal, which is disposed on a lower surface of portions of the first and second lead frames 7 and 8; and an insulation layer 5 disposed in contact with at least a portion between the portions of the first and second lead frames 7 and 8 and the heat sink 6. Portions of the first and second main terminals 12 and 13 face each other via the insulation layer 5 and have a capacitor region 17 for forming a capacitor.

Description

本発明は、例えば電力用の半導体装置に関する。   The present invention relates to a power semiconductor device, for example.

従来の電力用半導体装置は、インバータ回路の浮遊インダクタンスによってＰ側端子とＮ側端子との間に発生するサージ電圧を吸収するために、Ｐ側端子とＮ側端子との間に、サージ電圧吸収素子としてのスナバコンデンサ（snubber condenser）を配置している（例えば、特許文献1を参照。）。   The conventional power semiconductor device absorbs a surge voltage generated between the P-side terminal and the N-side terminal due to the stray inductance of the inverter circuit, so that the surge voltage is absorbed between the P-side terminal and the N-side terminal. A snubber condenser as an element is arranged (for example, refer to Patent Document 1).

また、電力損失の低減を図ると共に、さらに浮遊インダクタンスを低減するため、サージ電圧を吸収するスナバコンデンサを、パワー半導体素子のより近傍に配置した半導体装置がある（例えば、特許文献２を参照。）。   In addition, there is a semiconductor device in which a snubber capacitor that absorbs a surge voltage is arranged closer to a power semiconductor element in order to reduce power loss and further reduce stray inductance (see, for example, Patent Document 2). .

図６を参照しながら、特許文献２に記載された従来の半導体装置について説明する。図６に示すように、従来の半導体装置は、Ｎ側端子１２０を有するリードフレームの下面に、はんだ材１０４によりそれぞれ固着された第１半導体素子（絶縁ゲート型バイポーラトランジスタ：ＩＧＢＴ）１０２及び第２半導体素子（ダイオード）１０３と、第１半導体素子１０２及び第２半導体素子１０３のリードフレームと反対側の面に保持された金属ベース板１２２と、金属ワイヤ１１１を介して第１半導体素子１０２と接続された制御端子１２１と、リードフレームにおける第２半導体素子１０３と反対側の面上に保持されたサージ電圧吸収素子基板１２３と、Ｎ側端子１２０及び制御端子１２１を露出させると共にリードフレーム、第１半導体素子１０２、第２半導体素子１０３及び金属ベース板１２２を封止する封止樹脂１１０と、を備えている。   A conventional semiconductor device described in Patent Document 2 will be described with reference to FIG. As shown in FIG. 6, the conventional semiconductor device includes a first semiconductor element (insulated gate bipolar transistor: IGBT) 102 and a second semiconductor element fixed to a lower surface of a lead frame having an N-side terminal 120 by a solder material 104. The semiconductor element (diode) 103, the metal base plate 122 held on the surface opposite to the lead frame of the first semiconductor element 102 and the second semiconductor element 103, and the first semiconductor element 102 are connected via the metal wire 111. The exposed control terminal 121, the surge voltage absorbing element substrate 123 held on the surface of the lead frame opposite to the second semiconductor element 103, the N-side terminal 120 and the control terminal 121, and the lead frame, Sealing resin 110 for sealing the semiconductor element 102, the second semiconductor element 103, and the metal base plate 122 , And a.

サージ電圧吸収素子基板１２３は、スナバコンデンサと樹脂基板とから構成されており、図示されないＰ側端子とＮ側端子１２０との間に接続されている。従来の半導体装置では、このように、第２半導体素子１０３のより近傍にサージ電圧吸収素子基板（スナバコンデンサ）１２３を配置することにより、浮遊インダクタンスをさらに低減している。   The surge voltage absorbing element substrate 123 includes a snubber capacitor and a resin substrate, and is connected between a P-side terminal and an N-side terminal 120 (not shown). In the conventional semiconductor device, the floating inductance is further reduced by disposing the surge voltage absorbing element substrate (snubber capacitor) 123 closer to the second semiconductor element 103 as described above.

特開平８−３３３４６号公報JP-A-8-33346 特開２００９−２２５６１２号公報JP 2009-225612 A

ここで、例えば、高速スイッチング動作が可能な炭化珪素（ＳｉＣ）により構成されたパワー半導体素子等を搭載する電力用半導体装置では、さらなる浮遊インダクタンスの低減が要求される。   Here, for example, in a power semiconductor device on which a power semiconductor element or the like made of silicon carbide (SiC) capable of high-speed switching operation is mounted, further reduction of stray inductance is required.

しかしながら、従来の半導体装置では、スナバコンデンサを搭載するために必要な樹脂基板の大きさにより、半導体素子の近傍へのスナバコンデンサの配置が困難になるという問題がある。   However, the conventional semiconductor device has a problem that it is difficult to arrange the snubber capacitor in the vicinity of the semiconductor element due to the size of the resin substrate necessary for mounting the snubber capacitor.

本開示は、前記の問題を解決し、半導体素子の近傍でサージ電圧を吸収できるコンデンサを有する半導体装置を実現できるようにすることを目的とする。   An object of the present disclosure is to solve the above problems and to realize a semiconductor device having a capacitor capable of absorbing a surge voltage in the vicinity of a semiconductor element.

前記の目的を達成するため、本開示に係る半導体装置の一態様は、第１主端子を有する第１リードフレームと、第１リードフレームに保持された半導体素子と、第２主端子を有する第２リードフレームと、放熱板と、少なくとも第１リードフレームの一部と放熱板との間に配置された絶縁層とを備え、第１リードフレームの一部には、誘電体としての絶縁層を第２リードフレームとの間に介して構成されたコンデンサ領域が形成されている。   In order to achieve the above object, an aspect of a semiconductor device according to the present disclosure includes a first lead frame having a first main terminal, a semiconductor element held by the first lead frame, and a second lead terminal having a second main terminal. 2 a lead frame, a heat sink, and an insulating layer disposed between at least a part of the first lead frame and the heat sink, and an insulating layer as a dielectric is provided on a part of the first lead frame. A capacitor region formed between the second lead frame and the second lead frame is formed.

本開示に係る半導体装置によれば、半導体素子の近傍にコンデンサを配置することができるので、半導体素子の近傍でサージ電圧を吸収することができる。   According to the semiconductor device according to the present disclosure, since the capacitor can be disposed in the vicinity of the semiconductor element, the surge voltage can be absorbed in the vicinity of the semiconductor element.

図１は第１の実施形態に係る電力用半導体装置を示す透視平面図である。FIG. 1 is a perspective plan view showing the power semiconductor device according to the first embodiment. 図２は第１の実施形態に係る電力用半導体装置を示し、図１のII−II線における断面図である。FIG. 2 shows the power semiconductor device according to the first embodiment, and is a cross-sectional view taken along the line II-II of FIG. 図３（ａ）は第１の実施形態に係るコンデンサ領域を形成する電極配置の一変形例を示す模式的な平面図である。図３（ｂ）は第１の実施形態に係るコンデンサ領域を形成する電極配置の他の変形例を示す模式的な平面図である。FIG. 3A is a schematic plan view showing a modification of the electrode arrangement for forming the capacitor region according to the first embodiment. FIG. 3B is a schematic plan view showing another modification example of the electrode arrangement for forming the capacitor region according to the first embodiment. 図４は第１の実施形態の第二変形例に係る電力用半導体装置を示す断面図である。FIG. 4 is a cross-sectional view showing a power semiconductor device according to a second modification of the first embodiment. 図５は第１の実施形態の第三変形例に係る電力用半導体装置を示す断面図である。FIG. 5 is a cross-sectional view showing a power semiconductor device according to a third modification of the first embodiment. 図６は従来例に係る半導体装置を示す断面図である。FIG. 6 is a cross-sectional view showing a conventional semiconductor device.

（第１の実施形態）
第１の実施形態について図１及び図２を参照しながら説明する。 (First embodiment)
A first embodiment will be described with reference to FIGS. 1 and 2.

図１は、第１の実施形態に係る電力用半導体装置の平面構成を、封止樹脂を透視して示している。図２は、本実施形態に係る電力用半導体装置の断面構成を示している。本実施形態に係る電力用半導体装置は、半導体装置の一例である。   FIG. 1 shows a planar configuration of the power semiconductor device according to the first embodiment through a sealing resin. FIG. 2 shows a cross-sectional configuration of the power semiconductor device according to the present embodiment. The power semiconductor device according to the present embodiment is an example of a semiconductor device.

図２に示すように、本実施形態に係る電力用半導体装置１において、第１リードフレーム７の上には、互いに間隔をおいて配置された第１半導体素子２及び第２半導体素子３が、それぞれはんだ材４によって固着されている。第１半導体素子２は、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であり、第２半導体素子３は、例えばダイオードである。なお、各半導体素子２、３の固着には、はんだ材４に代えて、銀ペースト材を用いてもよい。   As shown in FIG. 2, in the power semiconductor device 1 according to the present embodiment, the first semiconductor element 2 and the second semiconductor element 3 that are spaced apart from each other are disposed on the first lead frame 7. Each is fixed by a solder material 4. The first semiconductor element 2 is, for example, an insulated gate bipolar transistor (IGBT), and the second semiconductor element 3 is, for example, a diode. In addition, instead of the solder material 4, a silver paste material may be used for fixing the semiconductor elements 2 and 3.

第１半導体素子２と第２半導体素子３とは、アルミニウム（Ａｌ）等からなる金属ワイヤ１１によって電気的に接続されている。また、第２半導体素子３と第３リードフレーム９とは、金属ワイヤ１１によって電気的に接続されている。第１リードフレーム７、第３リードフレーム９及び後述する第２リードフレーム８のそれぞれの下面の一部には、熱伝導性を持つ絶縁層５によって、放熱板６が保持されている。放熱板６は、銅（Ｃｕ）又はアルミニウム等の熱導電性に優れる金属より構成され、絶縁層５によって、第１リードフレーム７、第２リードフレーム８及び第３リードフレーム９と電気的に絶縁されている。第１半導体素子２及び第２半導体素子３を含む第１リードフレーム７、第２リードフレーム８並びに第３リードフレーム９は、それぞれの端子を除いて、封止樹脂部１０により封止されている。放熱板６は、絶縁層５と反対側の面を封止樹脂部１０から露出して封止されている。   The first semiconductor element 2 and the second semiconductor element 3 are electrically connected by a metal wire 11 made of aluminum (Al) or the like. The second semiconductor element 3 and the third lead frame 9 are electrically connected by a metal wire 11. A heat radiating plate 6 is held by an insulating layer 5 having thermal conductivity on a part of each lower surface of the first lead frame 7, the third lead frame 9, and the second lead frame 8 described later. The heat sink 6 is made of a metal having excellent thermal conductivity such as copper (Cu) or aluminum, and is electrically insulated from the first lead frame 7, the second lead frame 8, and the third lead frame 9 by the insulating layer 5. Has been. The first lead frame 7, the second lead frame 8, and the third lead frame 9 including the first semiconductor element 2 and the second semiconductor element 3 are sealed by the sealing resin portion 10 except for the respective terminals. . The heat sink 6 is sealed by exposing the surface opposite to the insulating layer 5 from the sealing resin portion 10.

本実施形態の半導体装置は、以下に説明するように、リードフレームを流用してコンデンサ領域１７を形成することで、半導体素子の近傍にスナバコンデンサを配置することを可能とし、半導体素子がスイッチングする際に生じるサージ電圧を低減することができる。このため、小型で且つスイッチング周波数が高い、例えばＳｉＣからなる半導体素子を搭載する電力用半導体装置等に特に有用である。   As will be described below, the semiconductor device of the present embodiment forms a capacitor region 17 by diverting a lead frame, thereby enabling a snubber capacitor to be disposed in the vicinity of the semiconductor element, and the semiconductor element is switched. The surge voltage generated at the time can be reduced. For this reason, it is particularly useful for a power semiconductor device or the like mounted with a semiconductor element made of, for example, SiC, which is small and has a high switching frequency.

第２リードフレーム８の一部は、図２に示すように、第１リードフレーム７の下側に間隔をおいて回り込むと共に、第１リードフレーム７と第２リードフレーム８との間に絶縁層５を介在させている。これにより、本実施形態では、図１及び図２に示すように、第１リードフレーム７及び第２リードフレーム８の互いに対向する領域に、絶縁層５の一部を挟んだコンデンサ領域１７を形成している。さらに詳しくは、図２に示すように、コンデンサ領域１７における絶縁層５は、放熱板６と第１リードフレーム７とに挟まれた放熱板領域１８の絶縁層５と比べて、その厚さが薄くなるように形成している。   As shown in FIG. 2, a part of the second lead frame 8 wraps around the lower side of the first lead frame 7 with an interval and an insulating layer between the first lead frame 7 and the second lead frame 8. 5 is interposed. As a result, in this embodiment, as shown in FIGS. 1 and 2, a capacitor region 17 with a part of the insulating layer 5 sandwiched between the first lead frame 7 and the second lead frame 8 facing each other is formed. doing. More specifically, as shown in FIG. 2, the insulating layer 5 in the capacitor region 17 has a thickness larger than that of the insulating layer 5 in the heat sink region 18 sandwiched between the heat sink 6 and the first lead frame 7. It is formed to be thin.

本実施形態では、コンデンサ領域１７と放熱板領域１８とで厚さが異なる絶縁層５を、面積が異なる複数の絶縁性樹脂シートを積層することで形成している。絶縁性樹脂シートは、例えば絶縁膜である。具体的には、図２に示すように、本実施形態に係る電力用半導体装置１の絶縁層５は、例えば３層からなる第１絶縁膜５ａ、第２絶縁膜５ｂ及び第３絶縁膜５ｃによって構成されている。ここでは、第１絶縁膜５ａが第１リードフレーム７等と接着し、第３絶縁膜５ｃが放熱板６と接着している。コンデンサ領域１７には、３層のうち各リードフレーム７、８及び９と接着される第１絶縁膜５ａのみを配置しているため、放熱板領域１８と比べてその厚さが薄い。   In the present embodiment, the insulating layer 5 having different thicknesses in the capacitor region 17 and the heat radiating plate region 18 is formed by laminating a plurality of insulating resin sheets having different areas. The insulating resin sheet is, for example, an insulating film. Specifically, as shown in FIG. 2, the insulating layer 5 of the power semiconductor device 1 according to the present embodiment includes, for example, a first insulating film 5 a, a second insulating film 5 b, and a third insulating film 5 c having three layers. It is constituted by. Here, the first insulating film 5 a is bonded to the first lead frame 7 and the like, and the third insulating film 5 c is bonded to the heat sink 6. In the capacitor region 17, only the first insulating film 5 a bonded to the lead frames 7, 8, and 9 among the three layers is disposed, so that the thickness thereof is smaller than that of the heat sink region 18.

このように、絶縁層５を複数の絶縁膜５ａ、５ｂ及び５ｃにより構成することにより、絶縁層５の厚さを、コンデンサ領域１７では薄くすることができる一方、放熱板領域１８では厚くすることができる。例えば、第１絶縁膜５ａの厚さを５０μｍとし、第２絶縁膜５ｂ及び第３絶縁膜５ｃの厚さをそれぞれ７５μｍとすることにより、コンデンサ領域１７における絶縁層５の厚さは５０μｍとなる。これにより、コンデンサ領域１７の静電容量は、０．０１μＦとなる。これに対し、放熱板領域１８における絶縁層５の厚さは２００μｍとなるので、２ｋＶ以上の絶縁性（耐圧）を確保することができる。   As described above, by configuring the insulating layer 5 with the plurality of insulating films 5 a, 5 b and 5 c, the thickness of the insulating layer 5 can be reduced in the capacitor region 17, while it is increased in the heat sink region 18. Can do. For example, by setting the thickness of the first insulating film 5a to 50 μm and the thickness of the second insulating film 5b and the third insulating film 5c to 75 μm, the thickness of the insulating layer 5 in the capacitor region 17 becomes 50 μm. . As a result, the capacitance of the capacitor region 17 becomes 0.01 μF. On the other hand, since the thickness of the insulating layer 5 in the heat radiating plate region 18 is 200 μm, it is possible to ensure insulation (breakdown voltage) of 2 kV or more.

このように、絶縁層５を複数の絶縁性樹脂シートで構成すると、コンデンサ領域１７と放熱板領域１８との絶縁層５の厚さを変更することを確実に且つ容易に行えるようになる。   As described above, when the insulating layer 5 is composed of a plurality of insulating resin sheets, it is possible to reliably and easily change the thickness of the insulating layer 5 between the capacitor region 17 and the heat radiating plate region 18.

なお、絶縁層５を構成する複数の絶縁膜５ａ〜５ｃにおける積層数は、３層に限られず、コンデンサ領域１７における所望の静電容量及び放熱板領域１８における所望の耐圧によって、２層又は４層以上としてもよい。   Note that the number of stacked layers of the plurality of insulating films 5a to 5c constituting the insulating layer 5 is not limited to three layers, but two layers or four depending on a desired capacitance in the capacitor region 17 and a desired breakdown voltage in the heat sink region 18. It is good also as a layer or more.

次に、図１に基づいて、本実施形態に係る電力用半導体装置１の詳細な構成について説明する。   Next, a detailed configuration of the power semiconductor device 1 according to the present embodiment will be described with reference to FIG.

図１に示すように、第１リードフレーム７は、封止樹脂部１０から露出するＰ側端子としての第１主端子１２を持ち、第２リードフレーム８は、封止樹脂部１０から露出するＮ側端子としての第２主端子１３を持つ。また、図１において、符号１８が指す領域は、放熱板６が配置される放熱板領域を表している。   As shown in FIG. 1, the first lead frame 7 has a first main terminal 12 as a P-side terminal exposed from the sealing resin portion 10, and the second lead frame 8 is exposed from the sealing resin portion 10. It has the 2nd main terminal 13 as an N side terminal. Moreover, in FIG. 1, the area | region which the code | symbol 18 points out represents the heat sink area | region where the heat sink 6 is arrange | positioned.

第１半導体素子２及び第２半導体素子３は対をなして配置されている。具体的には、第１リードフレーム７の上には、第１半導体素子２Ａ及び第２半導体素子３Ａが配置されている。また、第３リードフレーム９の上には、第１半導体素子２Ｂ及び第２半導体素子３Ｂが配置されている。第１半導体素子２Ａと第２半導体素子３Ａ、及び第１半導体素子２Ｂと第２半導体素子３Ｂとは、金属ワイヤ１１によってそれぞれ電気的に接続されている。また、第２半導体素子３Ａと第３リードフレーム９との間、及び第２半導体素子３Ｂと第２リードフレーム８との間も、金属ワイヤ１１によってそれぞれ電気的に接続されている。第３リードフレーム９は、出力端子としての第３主端子１４を持つ。   The first semiconductor element 2 and the second semiconductor element 3 are arranged in pairs. Specifically, the first semiconductor element 2 </ b> A and the second semiconductor element 3 </ b> A are disposed on the first lead frame 7. Further, on the third lead frame 9, the first semiconductor element 2B and the second semiconductor element 3B are arranged. The first semiconductor element 2A and the second semiconductor element 3A, and the first semiconductor element 2B and the second semiconductor element 3B are electrically connected by metal wires 11, respectively. Further, the metal wires 11 are also electrically connected between the second semiconductor element 3A and the third lead frame 9 and between the second semiconductor element 3B and the second lead frame 8, respectively. The third lead frame 9 has a third main terminal 14 as an output terminal.

第１リードフレーム７の上の第１半導体素子２Ａの側方には、該第１半導体素子２Ａと金属ワイヤ１１を介して電気的に接続された第１制御端子１５が配置されている。同様に、第３リードフレーム９の上の第１半導体素子２Ｂの側方には、該第１半導体素子２Ｂと金属ワイヤ１１を介して電気的に接続された第２制御端子１６が配置されている。   A first control terminal 15 electrically connected to the first semiconductor element 2 </ b> A via the metal wire 11 is disposed on the side of the first semiconductor element 2 </ b> A on the first lead frame 7. Similarly, on the side of the first semiconductor element 2B on the third lead frame 9, a second control terminal 16 electrically connected to the first semiconductor element 2B via the metal wire 11 is disposed. Yes.

コンデンサ領域１７は、第１リードフレーム７のＰ側端子（第１主端子１２）と第２リードフレーム８のＮ側端子（第２主端子１３）との間において、第１リードフレーム７と第２リードフレーム８との間に絶縁層５が挟まれた領域である。上述したように、コンデンサ領域１７における絶縁層５の厚さは、放熱板６と第１リードフレーム７等とに挟まれた領域の絶縁層５の厚さよりも薄い。絶縁層５は、電気的な絶縁体としての機能を有すると共に、一般的な絶縁体が持つ誘電体としての機能も有している。すなわち、コンデンサ領域１７は、誘電体として絶縁層５を間に備え、対向する２つの金属電極を持つコンデンサとしての機能を有する。従って、コンデンサ領域１７は、Ｐ側端子（第１主端子１２）とＮ側端子（第２主端子１３）との間に接続されたスナバコンデンサとして機能する。   The capacitor region 17 is formed between the first lead frame 7 and the first lead frame 7 between the P-side terminal (first main terminal 12) of the first lead frame 7 and the N-side terminal (second main terminal 13) of the second lead frame 8. 2 is a region in which the insulating layer 5 is sandwiched between the lead frame 8 and the lead frame 8. As described above, the thickness of the insulating layer 5 in the capacitor region 17 is thinner than the thickness of the insulating layer 5 in the region sandwiched between the heat sink 6 and the first lead frame 7. The insulating layer 5 has a function as an electrical insulator and also has a function as a dielectric that a general insulator has. That is, the capacitor region 17 has a function as a capacitor having the two metal electrodes opposed to each other with the insulating layer 5 as a dielectric. Accordingly, the capacitor region 17 functions as a snubber capacitor connected between the P-side terminal (first main terminal 12) and the N-side terminal (second main terminal 13).

一般的な平行電極を有するコンデンサは、対向する２つの金属板電極で誘電体を挟む構造を持つ。誘電体は電気的には絶縁体であり、誘電率又は比誘電率を指標として表される。空気も誘電体としての性質を持っている。一般的な平行電極を有するコンデンサの静電容量Ｃ（Ｆ）は、以下の式（１）で表される。   A capacitor having a general parallel electrode has a structure in which a dielectric is sandwiched between two opposing metal plate electrodes. The dielectric is electrically an insulator and is expressed by using a dielectric constant or a relative dielectric constant as an index. Air also has a dielectric property. The capacitance C (F) of a capacitor having a general parallel electrode is represented by the following formula (1).

Ｃ＝εｒ・ε０・Ｓ／ｄ … 式（１）
ここで、εｒは誘電体の比誘電率を表し、ε０は真空の誘電率≒８．８５×１０−１２Ｆ／ｍを表し、Ｓは平行電極の面積（ｍ２）を表し、ｄは平行電極間の距離（ｍｍ）を表す。一例として、εｒ=１０００、Ｓ＝６０ｍｍ２、及びｄ＝０．０３ｍｍの場合の静電容量Ｃは、約０．０１７μＦとなる。 C = ε r · ε 0 · S / d Formula (1)
Here, ε r represents the relative dielectric constant of the dielectric, ε 0 represents the dielectric constant of the vacuum≈8.85 × 10 −12 F / m, S represents the area (m 2 ) of the parallel electrode, and d Represents the distance (mm) between the parallel electrodes. As an example, the capacitance C when ε r = 1000, S = 60 mm 2 , and d = 0.03 mm is about 0.017 μF.

従って、本実施形態のコンデンサ領域１７において、誘電体を絶縁層５に置き換え、平行電極を第１リードフレーム７及び第２リードフレーム８に置き換えると、式（１）に基づく静電容量を持つコンデンサを形成することができる。例えば、図１に示すように、コンデンサ領域１７を、短辺６ｍｍ、長辺１０ｍｍの長方形の領域としてもよい。   Accordingly, in the capacitor region 17 of the present embodiment, when the dielectric is replaced with the insulating layer 5 and the parallel electrodes are replaced with the first lead frame 7 and the second lead frame 8, the capacitor having the capacitance based on the formula (1). Can be formed. For example, as shown in FIG. 1, the capacitor region 17 may be a rectangular region having a short side of 6 mm and a long side of 10 mm.

ここで、コンデンサ領域１７における絶縁層５の厚さと、放熱板６と第１リードフレーム７とに挟まれた領域の絶縁層５との厚さとを、変えている理由について説明する。   Here, the reason why the thickness of the insulating layer 5 in the capacitor region 17 and the thickness of the insulating layer 5 in the region sandwiched between the heat sink 6 and the first lead frame 7 are changed will be described.

電力用半導体装置１を構成する放熱板６と各リードフレーム７、８及び９との間に配された絶縁層５は、各リードフレーム７、８及び９と放熱板６との間の電気的な絶縁を第１の目的としている。電気的な絶縁を行うには、絶縁層５の厚さを所定の厚さ以上とする必要がある。放熱板領域１８における絶縁層５は、例えばエポキシ系樹脂材であれば、１５０μｍ以上の厚さが必要である。   The insulating layer 5 disposed between the heat sink 6 and the lead frames 7, 8 and 9 constituting the power semiconductor device 1 is electrically connected between the lead frames 7, 8 and 9 and the heat sink 6. The primary purpose is proper insulation. In order to perform electrical insulation, the thickness of the insulating layer 5 needs to be equal to or greater than a predetermined thickness. If the insulating layer 5 in the heat sink region 18 is, for example, an epoxy resin material, a thickness of 150 μm or more is required.

しかしながら、本実施形態の電力用半導体装置１では、コンデンサ領域１７における絶縁層５の厚さは、前述のようにコンデンサの静電容量により決まるものであり、通常は、電気的な絶縁を充分に行えない薄さになる。例えば絶縁層５が比誘電率３３０を持つ材料であれば、静電容量Ｃ＝０．０１７μＦを実現するためには、コンデンサ領域１７における絶縁層５の厚さは１０μｍとなる。これは、放熱板領域１８における絶縁層５の厚さの１０分の１以下である。種々の条件により変わるが、発明者らが幾つか実験を行ったところ、コンデンサ領域１７における絶縁層５の厚さは、放熱板領域１８における絶縁層５の厚さの２分の１以下となるように構成することが望ましいことが分かった。このように構成することで、コンデンサ領域１７における所定の静電容量を確保することができると共に、放熱板領域１８における絶縁性をも確保することが可能となる。   However, in the power semiconductor device 1 according to the present embodiment, the thickness of the insulating layer 5 in the capacitor region 17 is determined by the capacitance of the capacitor as described above. It becomes thin that cannot be done. For example, if the insulating layer 5 is a material having a relative dielectric constant 330, the thickness of the insulating layer 5 in the capacitor region 17 is 10 μm in order to realize the capacitance C = 0.17 μF. This is one tenth or less of the thickness of the insulating layer 5 in the heat sink region 18. Although it varies depending on various conditions, the inventors have conducted some experiments. As a result, the thickness of the insulating layer 5 in the capacitor region 17 is less than or equal to half the thickness of the insulating layer 5 in the heat sink region 18. It was found desirable to be configured as follows. With this configuration, it is possible to ensure a predetermined capacitance in the capacitor region 17 and also ensure insulation in the heat sink region 18.

ここで、図１に示したコンデンサ領域１７における対向電極を形成する第２リードフレーム８は、図３（ａ）の電極配置の一変形例に示すように、第１リードフレーム７と交差する配置構成であってもよい。このような配置構成とした場合、図３（ａ）に示すように、第２リードフレーム８を放熱板領域１８の外側に配置することができる。その結果、コンデンサ領域１７の面積を、第２リードフレーム８に沿って、図３（ａ）の左右方向に大きくすることが可能となる。   Here, the second lead frame 8 for forming the counter electrode in the capacitor region 17 shown in FIG. 1 is arranged so as to intersect the first lead frame 7 as shown in a modification of the electrode arrangement in FIG. It may be a configuration. In the case of such an arrangement, the second lead frame 8 can be arranged outside the heat radiating plate region 18 as shown in FIG. As a result, the area of the capacitor region 17 can be increased in the left-right direction in FIG. 3A along the second lead frame 8.

また、図３（ｂ）の電極配置の他の変形例に示すように、第２リードフレームを第２主端子１３から第１リードフレーム７側にＬ字状に曲がるような配置構成とすることで、第１リードフレーム７の上に保持された第１半導体素子２Ａにさらに近づいた位置にコンデンサ領域１７を形成してもよい。このような構成とすることにより、第１リードフレーム７に保持される第１半導体素子２Ａのより近傍にコンデンサ領域１７を形成することができる。   Further, as shown in another modification of the electrode arrangement in FIG. 3B, the second lead frame is arranged to be bent in an L shape from the second main terminal 13 to the first lead frame 7 side. Thus, the capacitor region 17 may be formed at a position closer to the first semiconductor element 2 </ b> A held on the first lead frame 7. With this configuration, the capacitor region 17 can be formed closer to the first semiconductor element 2 </ b> A held by the first lead frame 7.

以上、本実施形態に係る電力用半導体装置１によると、封止樹脂部１０の内部にコンデンサ部品を新たに追加することなく、リードフレームを流用してコンデンサ領域１７を構成することで、半導体素子に近い位置において、半導体素子がスイッチングする際に生じるサージ電圧を低減することが可能となる。   As described above, according to the power semiconductor device 1 according to the present embodiment, the capacitor region 17 is configured by diverting the lead frame without newly adding a capacitor component inside the sealing resin portion 10. It is possible to reduce the surge voltage generated when the semiconductor element switches at a position close to.

（第１の実施形態の第一変形例）
第１の実施形態の第一変形例は、絶縁層５を構成する複数の絶縁膜５ａ、５ｂ及び５ｃのうち、第１絶縁膜５ａの誘電率を、他の第２絶縁膜５ｂ及び第３絶縁膜５ｃの誘電率よりも高くしたものである。このようにすることにより、コンデンサ領域１７の静電容量をさらに大きくすることが可能となる。 (First modification of the first embodiment)
In the first modification of the first embodiment, the dielectric constant of the first insulating film 5a among the plurality of insulating films 5a, 5b, and 5c constituting the insulating layer 5 is changed to the other second insulating film 5b and third. This is higher than the dielectric constant of the insulating film 5c. By doing so, the capacitance of the capacitor region 17 can be further increased.

図２において、第１絶縁膜５ａを一般的なエポキシ系樹脂材料で構成する場合は、比誘電率はおおよそ４程度となる。これに対し、セラミックコンデンサの誘電体として使用されるチタン酸バリウム（ＢａＴｉＯ３）の比誘電率は５０００程度であり、このチタン酸バリウムをフィラー（filler）として添加することで、高誘電率を持つ第１絶縁膜５ａを形成することができる。一方、第２絶縁膜５ｂ及び第３絶縁膜５ｃは、アルミナ（Ａｌ２Ｏ３）等のフィラーを添加することにより、その絶縁性を高く形成することができる。なお、コンデンサにおける静電容量を、電極面積及び電極間の距離で調整できる範囲は、おおよそ５倍程度である。そのため、誘電率はフィラーの添加量によって調整でき、第１絶縁膜５ａの誘電率は、第２絶縁膜５ｂ及び第３絶縁膜５ｃの１０倍以上となるようにすることが望ましい。これにより、コンデンサ領域１７における静電容量を、放熱板領域１８に対して独立して大きくすることができる。 In FIG. 2, when the first insulating film 5a is made of a general epoxy resin material, the relative dielectric constant is about 4. On the other hand, the relative dielectric constant of barium titanate (BaTiO 3 ) used as a dielectric of a ceramic capacitor is about 5000. By adding this barium titanate as a filler, it has a high dielectric constant. The first insulating film 5a can be formed. On the other hand, the second insulating film 5b and the third insulating film 5c can be formed with high insulation by adding a filler such as alumina (Al 2 O 3 ). In addition, the range which can adjust the electrostatic capacitance in a capacitor | condenser with the electrode area and the distance between electrodes is about 5 times. Therefore, the dielectric constant can be adjusted by the amount of filler added, and the dielectric constant of the first insulating film 5a is desirably 10 times or more that of the second insulating film 5b and the third insulating film 5c. Thereby, the electrostatic capacitance in the capacitor region 17 can be increased independently of the radiator plate region 18.

（第１の実施形態の第二変形例）
図４に示すように、本実施形態の第二変形例は、コンデンサ領域１７における絶縁層５に凹部を設けることで、さらに絶縁層５を薄くした構成である。コンデンサ領域１７における絶縁層５の凹部は、コンデンサ領域１７を構成する第２リードフレーム８に凸部８ａを予め設け、該凸部８ａを絶縁層５に押さえ付けることで、形成することができる。 (Second modification of the first embodiment)
As shown in FIG. 4, the second modification of the present embodiment has a configuration in which the insulating layer 5 is further thinned by providing a recess in the insulating layer 5 in the capacitor region 17. The concave portion of the insulating layer 5 in the capacitor region 17 can be formed by providing the second lead frame 8 constituting the capacitor region 17 in advance with a convex portion 8 a and pressing the convex portion 8 a against the insulating layer 5.

このような構成にすることで、コンデンサ領域１７における絶縁層５の厚さのバラつきが発生する可能性は有るが、一般的な絶縁層５を一枚用いて、本実施形態の電力用半導体装置１を容易に構成することができる。   With such a configuration, there is a possibility that the thickness of the insulating layer 5 in the capacitor region 17 may vary, but the power semiconductor device according to the present embodiment is formed using one general insulating layer 5. 1 can be configured easily.

（第１の実施形態の第三変形例）
図５に示すように、本実施形態の第三変形例は、コンデンサ領域１７に相当する領域を予め凹ませておいた絶縁層５を用いる構成である。 (Third Modification of First Embodiment)
As shown in FIG. 5, the third modification of the present embodiment is configured to use an insulating layer 5 in which a region corresponding to the capacitor region 17 is recessed in advance.

このような構成にすることで、事前に絶縁層５を加工処理しておく必要はあるが、一枚の絶縁層５で本実施形態の電力用半導体装置１を構成することができる。   With this configuration, the insulating layer 5 needs to be processed in advance, but the power semiconductor device 1 of the present embodiment can be configured with a single insulating layer 5.

なお、各実施形態及びその変形例においては、電力用半導体装置１を構成するパワー素子である第１半導体素子２として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を用いたが、他のパワー素子でもよく、例えば、金属酸化膜型電界効果トランジスタ（ＭＯＳＦＥＴ）であってもよい。   In each of the embodiments and the modifications thereof, an insulated gate bipolar transistor (IGBT) is used as the first semiconductor element 2 which is a power element constituting the power semiconductor device 1, but other power elements may be used. For example, a metal oxide field effect transistor (MOSFET) may be used.

本開示に係る半導体装置は、封止樹脂部の内部にコンデンサ部品を追加することなく、半導体素子がスイッチングする際に生じるサージ電圧を低減することができるため、小型で且つスイッチング周波数が高い、例えばＳｉＣからなる半導体素子を搭載する電力用の半導体装置等に有用である。   The semiconductor device according to the present disclosure can reduce a surge voltage generated when the semiconductor element is switched without adding a capacitor component inside the sealing resin portion, and thus is small and has a high switching frequency. This is useful for a power semiconductor device or the like on which a semiconductor element made of SiC is mounted.

１ 電力用半導体装置
２、２Ａ、２Ｂ 第１半導体素子
３、３Ａ、３Ｂ 第２半導体素子
４ はんだ材
５ 絶縁層
５ａ 第１絶縁膜
５ｂ 第２絶縁膜
５ｃ 第３絶縁膜
６ 放熱板
７ 第１リードフレーム
８ 第２リードフレーム
８ａ 凸部
９ 第３リードフレーム
１０ 封止樹脂部
１１ 金属ワイヤ
１２ 第１主端子
１３ 第２主端子
１４ 第３主端子
１５ 第１制御端子
１６ 第２制御端子
１７ コンデンサ領域
１８ 放熱板領域 DESCRIPTION OF SYMBOLS 1 Power semiconductor device 2, 2A, 2B 1st semiconductor element 3, 3A, 3B 2nd semiconductor element 4 Solder material 5 Insulating layer 5a 1st insulating film 5b 2nd insulating film 5c 3rd insulating film 6 Heat sink 7 1st Lead frame 8 Second lead frame 8a Convex portion 9 Third lead frame 10 Sealing resin portion 11 Metal wire 12 First main terminal 13 Second main terminal 14 Third main terminal 15 First control terminal 16 Second control terminal 17 Capacitor Area 18 Heat sink area

Claims (7)

第１主端子を有する第１リードフレームと、
前記第１リードフレームに保持された半導体素子と、
第２主端子を有する第２リードフレームと、
放熱板と、
少なくとも前記第１リードフレームと前記放熱板との間に配置された絶縁層とを備え、
前記第１リードフレームの一部には、誘電体しての前記絶縁層を前記第２リードフレームとの間に介して構成されたコンデンサ領域が形成された半導体装置。 A first lead frame having a first main terminal;
A semiconductor element held by the first lead frame;
A second lead frame having a second main terminal;
A heat sink,
An insulating layer disposed at least between the first lead frame and the heat sink;
A semiconductor device in which a capacitor region is formed in a part of the first lead frame, and the insulating layer serving as a dielectric is interposed between the second lead frame and the insulating layer. 請求項１において、
前記絶縁層は、前記コンデンサ領域における厚さが、前記第１リードフレームと前記放熱板との間の領域における厚さよりも小さい半導体装置。 In claim 1,
The insulating layer is a semiconductor device in which a thickness in the capacitor region is smaller than a thickness in a region between the first lead frame and the heat sink. 請求項１において、
前記絶縁層は、複数の絶縁膜が積層されて構成され、
前記複数の絶縁膜は、前記コンデンサ領域に含まれる膜数が、前記第１リードフレームと前記放熱板との間の領域の膜数よりも少ない半導体装置。 In claim 1,
The insulating layer is configured by laminating a plurality of insulating films,
The plurality of insulating films is a semiconductor device in which the number of films included in the capacitor region is smaller than the number of films in a region between the first lead frame and the heat sink. 請求項３において、
前記絶縁層を構成する第１絶縁膜のみが前記コンデンサ領域に含まれ、
前記第１絶縁膜の誘電率が、前記複数の絶縁膜を構成する他の絶縁膜の誘電率よりも高い半導体装置。 In claim 3,
Only the first insulating film constituting the insulating layer is included in the capacitor region,
A semiconductor device in which a dielectric constant of the first insulating film is higher than a dielectric constant of another insulating film constituting the plurality of insulating films. 請求項２において、
前記コンデンサ領域における前記絶縁層に凹部が形成された半導体装置。 In claim 2,
A semiconductor device in which a recess is formed in the insulating layer in the capacitor region. 請求項１から５のいずれか１項において、
前記第１リードフレームと前記第２リードフレームが交差する半導体装置。 In any one of Claim 1 to 5,
A semiconductor device in which the first lead frame and the second lead frame intersect. 請求項１から６のいずれか１項において、
前記絶縁層は、前記コンデンサ領域の誘電率が、前記第１リードフレームと前記放熱板との間の領域の誘電率よりも高い半導体装置。 In any one of Claim 1 to 6,
The insulating layer is a semiconductor device in which a dielectric constant of the capacitor region is higher than a dielectric constant of a region between the first lead frame and the heat sink.
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