JP2014241541A

JP2014241541A - Transmission apparatus and transmission method

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Publication number: JP2014241541A
Application number: JP2013123813A
Authority: JP
Inventors: 賢治久留; Kenji Kudome; 圭北村; Kei Kitamura; 義朗山田; Yoshiro Yamada; 手島　光啓; Mitsuhiro Tejima; 光啓手島
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2013-06-12
Filing date: 2013-06-12
Publication date: 2014-12-25
Anticipated expiration: 2033-06-12
Also published as: JP5499206B1

Abstract

PROBLEM TO BE SOLVED: To simplify write processing and readout processing by uniformly arranging frame write positions in payloads.SOLUTION: In a transmission apparatus for transmitting a client signal using a transfer frame, an OPU mapping unit 2 includes: a coding section for coding the client signal; a determination section for determining a client signal length including padding in a manner to be coincident with the size of a payload area in the transfer frame and to be an integral multiple of the write unit of the coded client signal; and a writing section for allocating the top of the write unit to each top position of payload areas to write the coded client signal.

Description

本発明は、転送フレームを用いてクライアント信号を伝送する伝送技術に関する。 The present invention relates to a transmission technique for transmitting a client signal using a transfer frame.

現在、広域光転送網としてＯＴＮ (Optical Transport Network)が広く用いられている。ＯＴＮを用いてイーサネット（登録商標）やファイバ・チャネルなどのクライアント信号を伝送する手段としてＧＦＰ（Generic Framing Procedure）がある（例えば、非特許文献１参照）。図２３は、ＧＦＰフレームの構造を示す図である。ＧＦＰフレームの先頭には４バイトのコアヘッダ(Core header)が置かれ、次に４〜６４バイトのペイロードヘッダ(Payload header)、次に実データを収容するペイロード情報フィールド(Payload information field)、最後にオプションとしてペイロードにおけるエラーを検出するＦＣＳ（Frame Check Sequence）が置かれる。 At present, OTN (Optical Transport Network) is widely used as a wide area optical transport network. As a means for transmitting a client signal such as Ethernet (registered trademark) or fiber channel using OTN, there is GFP (Generic Framing Procedure) (for example, see Non-Patent Document 1). FIG. 23 is a diagram illustrating the structure of a GFP frame. A 4-byte core header is placed at the beginning of the GFP frame, followed by a 4- to 64-byte payload header, a payload information field for storing actual data, and finally An FCS (Frame Check Sequence) for detecting an error in the payload is placed as an option.

図２４は、６４Ｂ／６５Ｂ符号化の仕組みを示す図である。図２４は、ＧＦＰにおけるクライアント信号を示している。図２４に示されるように、６４ビット（８バイト）のデータおよび８ビットの制御信号が、１ビットのフラグを含む６５ビットに符号化される。これが６４Ｂ／６５Ｂ符号化である。 FIG. 24 is a diagram illustrating a mechanism of 64B / 65B encoding. FIG. 24 shows a client signal in GFP. As shown in FIG. 24, 64-bit (8-byte) data and 8-bit control signals are encoded into 65 bits including a 1-bit flag. This is 64B / 65B encoding.

図２５は、６４Ｂ／６５Ｂ符号化されたスーパーブロックのＧＦＰフレームへの収容形態を示す図である。図２５に示されるように、６４Ｂ／６５Ｂ符号化されたクライアント信号は、ＧＦＰのペイロード情報フィールドに収容される。クライアント信号を６４バイト纏めたスーパーブロック単位で６４Ｂ／６５Ｂ符号化し、フラグ以外のデータを６４バイト並べた後に１バイト（８ビット）のフラグを纏めて配置する。最後にエラーを検出するためにＣＲＣ(Cyclic Redundancy Check)−１６を付加する。 FIG. 25 is a diagram illustrating a manner in which a 64B / 65B encoded super block is accommodated in a GFP frame. As shown in FIG. 25, the 64B / 65B encoded client signal is accommodated in the payload information field of GFP. The client signal is 64B / 65B-encoded in units of superblocks in which 64 bytes are collected, and after data of 64 bytes other than the flags are arranged, 1-byte (8-bit) flags are collectively arranged. Finally, CRC (Cyclic Redundancy Check) -16 is added to detect an error.

”Generic framing procedure”, ITU-T Recommendation G.7041/Y.1303, 2011“Generic framing procedure”, ITU-T Recommendation G.7041 / Y.1303, 2011

伝送装置の送信側でＧＦＰフレームをＯＴＮのペイロードに書き込んだり、伝送装置の受信側でＯＴＮのペイロードからＧＦＰフレームを読み出したりする時、メモリバス幅に合わせて書き込みや読み出しを行えるように回路実装すると、システムのスループットが向上する。メモリバス幅としては２＾Ｎ（１２８、２５６、５１２など）ビットが一般的である。ＧＦＰフレームを２＾９＝５１２ビットでＯＴＮのペイロードに書き込む場合を考える。ペイロードヘッダは最小の４バイトで、ペイロード情報フィールド内のＣＲＣ−１６は省略する。 When a GFP frame is written in the OTN payload on the transmission side of the transmission device or a GFP frame is read from the OTN payload on the reception side of the transmission device, a circuit is mounted so that writing or reading can be performed in accordance with the memory bus width. , Improving system throughput. The memory bus width is generally 2 ^ N (128, 256, 512, etc.) bits. Consider a case where a GFP frame is written in the payload of OTN with 2 ^ 9 = 512 bits. The payload header is a minimum of 4 bytes, and CRC-16 in the payload information field is omitted.

図２６は、６４Ｂ／６５Ｂ符号化されたクライアントデータを５１２ビットのメモリバス幅でＯＴＮのペイロードに書き込む様子を示す図である。図２６に示されるように、最初は６４ビットのヘッダ（４バイトのコアヘッダと４バイトのペイロードヘッダ）と６４Ｂ／６５Ｂ符号化された１番目のスーパーブロックの最初の４４８ビットの合計５１２ビットがＯＴＮのペイロードに書き込まれる。次に、１番目のスーパーブロックの残り７２ビットと２番目のスーパーブロックの最初の４４０ビットとが書き込まれる。次に、２番目のスーパーブロックの残り８０ビットと３番目のスーパーブロックの最初の４３２ビットとが書き込まれる。次に３番目のスーパーブロックの残り８８ビットと４番目のスーパーブロックの最初の４２４ビットとが書き込まれる。
このように符号化されたデータの長さがメモリバス幅の整数倍でないと、フレームの書き込み位置が次第にずれ、ペイロード毎にフレームの書き込み位置が異なることになるので、書き込みや読み出しの処理が複雑になる。 FIG. 26 is a diagram illustrating a state in which client data encoded with 64B / 65B is written in the payload of the OTN with a memory bus width of 512 bits. As shown in FIG. 26, a total of 512 bits including a 64-bit header (a 4-byte core header and a 4-byte payload header) and the first 448 bits of the first super-block encoded by 64B / 65B is a total of 512 bits. Written into the payload. Next, the remaining 72 bits of the first super block and the first 440 bits of the second super block are written. Next, the remaining 80 bits of the second super block and the first 432 bits of the third super block are written. Next, the remaining 88 bits of the third super block and the first 424 bits of the fourth super block are written.
If the length of the encoded data is not an integral multiple of the memory bus width, the frame write position will gradually shift, and the frame write position will differ for each payload. become.

上記事情に鑑み、本発明は、ペイロードにおけるフレームの書き込み位置を揃えて、書き込みや読み出しの処理を簡易化することができる伝送装置及び伝送方法を提供することを目的としている。 In view of the above circumstances, an object of the present invention is to provide a transmission apparatus and a transmission method that can simplify the processing of writing and reading by aligning the frame writing positions in the payload.

本発明の一態様は、転送フレームを用いてクライアント信号を伝送する伝送装置であって、前記クライアント信号を符号化する符号化部と、前記転送フレームにおけるペイロード領域のサイズと一致し、符号化された前記クライアント信号の書き込み単位の整数倍となるようにパディングを含めたクライアント信号長を決定する決定部と、前記ペイロード領域の各々の先頭位置に前記書き込み単位の先頭を割り当てて、符号化された前記クライアント信号を書き込む書込部とを備える。 One aspect of the present invention is a transmission apparatus that transmits a client signal using a transfer frame, and is encoded in accordance with an encoding unit that encodes the client signal and a size of a payload area in the transfer frame. A determination unit that determines a client signal length including padding so as to be an integral multiple of the writing unit of the client signal, and the head of the writing unit is assigned to each head position of the payload area and encoded A writing unit for writing the client signal.

また、本発明の一態様においては、前記書込部は、符号化された前記クライアント信号を所定ビットのメモリバス幅で前記ペイロード領域に書き込むメモリバスを備え、前記決定部は、書き込み時の符号化された前記クライアント信号の信号長を前記メモリバス幅の整数倍とする。 In one aspect of the present invention, the writing unit includes a memory bus that writes the encoded client signal to the payload area with a memory bus width of a predetermined bit, and the determination unit includes a code at the time of writing. The signal length of the converted client signal is an integral multiple of the memory bus width.

また、本発明の一態様においては、符号化された前記クライアント信号をフラグ領域と当該フラグ領域を除いた主データ領域とに分割する分割部を更に備え、前記書込部は、前記フラグ領域と前記主データ領域とを連続処理せず、主データ領域を前記メモリバス幅の整数倍並べて書き込んだ後に、前記フラグ領域を纏めて書き込む。 In one aspect of the present invention, the data processing apparatus further includes a dividing unit that divides the encoded client signal into a flag area and a main data area excluding the flag area, and the writing unit includes the flag area and the flag area. The main data area is not continuously processed, and the main data area is written in an integer multiple of the memory bus width, and then the flag area is written together.

また、本発明の一態様においては、前記分割部は、符号化された前記クライアント信号を、その読み出し順に従って、前記フラグ領域のデータを格納するフラグ領域用メモリと前記主データ領域のデータを格納する主データ領域用メモリとに振り分けて書き込むセレクタを備える。 In the aspect of the invention, the dividing unit stores the flag area memory storing the flag area data and the main data area data in accordance with the read order of the encoded client signal. And a selector that writes data to the main data area memory.

また、本発明の一態様においては、前記クライアント信号を、その行き先に応じた複数のフローに分配するフロー分配部を更に備え、前記符号化部は、分配された前記クライアント信号を符号化する。 In one aspect of the present invention, the data processing apparatus further includes a flow distribution unit that distributes the client signal to a plurality of flows according to destinations, and the encoding unit encodes the distributed client signal.

また、本発明の一態様においては、複数のフローに分配され、符号化された前記クライアント信号を復号し、復元された前記クライアント信号を一つに統合して出力する。 In one aspect of the present invention, the client signal distributed and encoded in a plurality of flows is decoded, and the restored client signal is integrated into one and output.

また、本発明の一態様においては、前記ペイロード領域は、複数のＯＰＵペイロードからなる可変ＯＰＵペイロードである。 In the aspect of the invention, the payload area is a variable OPU payload including a plurality of OPU payloads.

また、本発明の一態様は、転送フレームを用いてクライアント信号を伝送する伝送方法であって、前記クライアント信号を符号化する段階と、前記転送フレームにおけるペイロード領域のサイズと一致し、符号化された前記クライアント信号の書き込み単位の整数倍となるようにパディングを含めたクライアント信号長を決定する段階と、前記ペイロード領域の各々の先頭位置に前記書き込み単位の先頭を割り当てて、符号化された前記クライアント信号を書き込む段階とを有する。 Another aspect of the present invention is a transmission method for transmitting a client signal using a transfer frame, the step of encoding the client signal, and a code that matches the size of the payload area in the transfer frame. Determining a client signal length including padding so as to be an integral multiple of the client signal write unit, and assigning a head of the write unit to each head position of the payload area, Writing a client signal.

本発明によれば、ペイロードにおけるフレームの書き込み位置を揃えて、書き込みや読み出しの処理を簡易化することができる。 According to the present invention, writing and reading processing can be simplified by aligning the frame writing position in the payload.

本発明の一実施形態に係る伝送装置の送信部の構成を示す図である。It is a figure which shows the structure of the transmission part of the transmission apparatus which concerns on one Embodiment of this invention. ６４Ｂ／６５Ｂ符号化されたクライアントデータのＯＰＵペイロードへの収容状態を示した図である。It is the figure which showed the accommodation state to the OPU payload of the client data by which 64B / 65B encoding was carried out. ＯＴＵフレームの構成を示す図である。It is a figure which shows the structure of an OTU frame. 伝送装置の送信部におけるＯＰＵマッピング部の構成を示す図である。It is a figure which shows the structure of the OPU mapping part in the transmission part of a transmission apparatus. 伝送装置の受信部の構成を示す図である。It is a figure which shows the structure of the receiving part of a transmission apparatus. 伝送装置の受信部におけるＯＰＵデマッピング部の構成を示す図である。It is a figure which shows the structure of the OPU demapping part in the receiving part of a transmission apparatus. ６４Ｂ／６５Ｂ符号化されたクライアントデータを５１２ビットのメモリバス幅でＯＴＮのペイロードに書き込む例を示す図である。It is a figure which shows the example which writes the client data by which 64B / 65B encoding was carried out to the payload of OTN with the memory bus width of 512 bits. 遅延に対応するように、６４Ｂ／６５Ｂ符号化されたクライアントデータを５１２ビットのメモリバス幅でＯＴＮのペイロードに書き込む例を示す図である。It is a figure which shows the example which writes the client data encoded by 64B / 65B into the payload of OTN by the memory bus width of 512 bits so that it may respond | correspond to a delay. 伝送装置の送信部の構成を示す図である。It is a figure which shows the structure of the transmission part of a transmission apparatus. ６４Ｂ／６５Ｂ符号化されたクライアントデータの可変ＯＰＵペイロードへの収容状態を示した図である。It is the figure which showed the accommodation state to the variable OPU payload of the client data by which 64B / 65B encoding was carried out. 可変ＯＴＵフレームの構成を示す図である。It is a figure which shows the structure of a variable OTU frame. 伝送装置の送信部における可変ＯＰＵマッピング部の構成を示す図である。It is a figure which shows the structure of the variable OPU mapping part in the transmission part of a transmission apparatus. 伝送装置の受信部の構成を示す図である。It is a figure which shows the structure of the receiving part of a transmission apparatus. 伝送装置の受信部における可変ＯＰＵデマッピング部の構成を示す図である。It is a figure which shows the structure of the variable OPU demapping part in the receiving part of a transmission apparatus. ６４Ｂ／６５Ｂ符号化されたクライアントデータのＯＰＵペイロードへの収容状態を示した図である。It is the figure which showed the accommodation state to the OPU payload of the client data by which 64B / 65B encoding was carried out. ６４Ｂ／６５Ｂ符号化されたクライアントデータの可変ＯＰＵペイロードへの収容状態を示した図である。It is the figure which showed the accommodation state to the variable OPU payload of the client data by which 64B / 65B encoding was carried out. ６４Ｂ／６６Ｂ符号化されたクライアントデータのＯＰＵペイロードへの収容状態を示した図である。It is the figure which showed the accommodation state to the OPU payload of the client data by which 64B / 66B encoding was carried out. 伝送装置の送信部におけるＯＰＵマッピング部の構成を示す図である。It is a figure which shows the structure of the OPU mapping part in the transmission part of a transmission apparatus. 伝送装置の受信部におけるＯＰＵデマッピング部の構成を示す図である。It is a figure which shows the structure of the OPU demapping part in the receiving part of a transmission apparatus. ６４Ｂ／６６Ｂ符号化されたクライアントデータの可変ＯＰＵペイロードへの収容状態を示した図である。It is the figure which showed the accommodation state to the variable OPU payload of the client data by which 64B / 66B encoding was carried out. 伝送装置の送信部における可変ＯＰＵマッピング部の構成を示す図である。It is a figure which shows the structure of the variable OPU mapping part in the transmission part of a transmission apparatus. 伝送装置の受信部における可変ＯＰＵデマッピング部の構成を示す図である。It is a figure which shows the structure of the variable OPU demapping part in the receiving part of a transmission apparatus. ＧＦＰフレーム構造を示す図である。It is a figure which shows a GFP frame structure. ６４Ｂ／６５Ｂ符号化の仕組みを示す図である。It is a figure which shows the mechanism of 64B / 65B encoding. ６４Ｂ／６５Ｂ符号化されたスーパーブロックのＧＦＰフレームへの収容形態を示す図である。It is a figure which shows the accommodation form to the GFP frame of the 64B / 65B encoding super block. ６４Ｂ／６５Ｂ符号化されたクライアントデータを５１２ビットのメモリバス幅でＯＴＮのペイロードに書き込む様子を示す図である。It is a figure which shows a mode that the client data encoded by 64B / 65B are written in the payload of OTN by the memory bus width of 512 bits.

〔１．第１の実施形態〕
〔１−１．システム構成〕
図１は、本発明の第１の実施形態に係る伝送装置の送信部１００の構成を示す図である。送信部１００は、フロー入力部１、ＯＰＵ(Optical channel Payload Unit)マッピング部２（決定部，書込部）、ＯＴＵ(Optical Channel Transport Unit)符号化部３、送信部４を備えている。以下、クライアント信号として、イーサネットやファイバ・チャネルなどのクライアント信号をＧＦＰフレームに収容する例を示す。フロー入力部１は、入力されたクライアント信号に対するポリシングまたはシェーピングを行う。ＯＰＵマッピング部２は、ポリシングまたはシェーピングされたクライアント信号を符号化して、図２のように、ＯＰＵペイロードにマッピングする。図２は、６４Ｂ／６５Ｂ符号化されたクライアントデータのＯＰＵペイロードへの収容状態を示した図である。図３は、ＯＴＵフレームの構成を示す図である。ＯＴＵ符号化部３は、図３のように、ＯＰＵペイロードに、ＯＰＵオーバヘッド、ＯＤＵ(Optical Channel Data Unit)オーバヘッド、ＯＴＵオーバヘッド、ＦＡ(Frame Alignment)オーバヘッドを付加し、ＦＥＣ(Forward Error Correction)符号化を行って誤り訂正用パリティを付加する。送信部４は、ＯＴＵフレームを適切な変調方式で送信する。例えば、ＯＴＵ４フレームを転送する場合、送信部４は、１０Ｇｂｐｓにて変調された波長１０波で送信したり、ＤＰ−ＱＰＳＫ（二重偏波四位相偏移変調）で１００Ｇｂｐｓにて変調された波長１波で送信したりする。 [1. First Embodiment]
[1-1. System configuration〕
FIG. 1 is a diagram illustrating a configuration of the transmission unit 100 of the transmission apparatus according to the first embodiment of the present invention. The transmission unit 100 includes a flow input unit 1, an OPU (Optical channel Payload Unit) mapping unit 2 (determination unit, writing unit), an OTU (Optical Channel Transport Unit) encoding unit 3, and a transmission unit 4. Hereinafter, an example in which a client signal such as Ethernet or Fiber Channel is accommodated in a GFP frame as a client signal will be described. The flow input unit 1 performs policing or shaping on the input client signal. The OPU mapping unit 2 encodes the policed or shaped client signal and maps it to the OPU payload as shown in FIG. FIG. 2 is a diagram illustrating a state in which client data encoded with 64B / 65B is accommodated in the OPU payload. FIG. 3 is a diagram illustrating a configuration of the OTU frame. As shown in FIG. 3, the OTU encoding unit 3 adds an OPU overhead, an ODU (Optical Channel Data Unit) overhead, an OTU overhead, and an FA (Frame Alignment) overhead to the OPU payload, and performs FEC (Forward Error Correction) encoding. To add error correction parity. The transmission unit 4 transmits the OTU frame with an appropriate modulation method. For example, when transmitting an OTU4 frame, the transmission unit 4 transmits a wavelength of 10 waves modulated at 10 Gbps, or a wavelength modulated at 100 Gbps by DP-QPSK (dual polarization quadrature phase shift keying). Transmit with one wave.

図４は、ＯＰＵマッピング部２の構成を示す図である。ＯＰＵマッピング部２は、６４Ｂ／６５Ｂ符号化回路５（符号化部）、主データ領域用メモリ６、フラグ領域用メモリ７、セレクタ８（分割部）、ＯＰＵペイロード書込回路９（書込部）を備えている。フロー入力部１からのクライアント信号は５１２ビットのデータと６４ビットの制御信号とからなるものとする。
６４Ｂ／６５Ｂ符号化回路５は、上記のクライアント信号を５１２ビットの主データと８ビットのフラグとに符号化し、５１２ビットの主データを主データ領域用メモリ６に書き込む一方、８ビットのフラグをフラグ領域用メモリ７に書き込む。６４Ｂ／６５Ｂ符号化は、ＧＦＰで従来使われていた方式であるため、従来技術が流用できる。セレクタ８は、クロック数をカウント対象とするカウンタｎを０からインクリメントする。１クロック毎にカウンタｎがインクリメントされ、１メモリバス幅（ここでは５１２ビット）がＯＰＵペイロードに書き込まれる。セレクタ８は、０≦ｎ≦２３３ならば主データ領域用メモリ６から主データを５１２ビット読み出してＯＰＵペイロード書込回路９に出力する。セレクタ８は、２３４≦ｎ≦２３７ならばフラグ領域用メモリ７からフラグを５１２ビット（ｎ＝２３７ならばパディングビットを含む）読み出してＯＰＵペイロード書込回路９に出力する。カウンタｎは、２３７の次は０にリセットされる。ＯＰＵペイロード書込回路９は、セレクタ８から入力されたデータを、図２のように、逐次ＯＰＵペイロードに書き込む。 FIG. 4 is a diagram illustrating a configuration of the OPU mapping unit 2. The OPU mapping unit 2 includes a 64B / 65B encoding circuit 5 (encoding unit), a main data area memory 6, a flag area memory 7, a selector 8 (dividing unit), and an OPU payload writing circuit 9 (writing unit). It has. The client signal from the flow input unit 1 is assumed to consist of 512-bit data and a 64-bit control signal.
The 64B / 65B encoding circuit 5 encodes the client signal into 512-bit main data and an 8-bit flag, and writes the 512-bit main data into the main data area memory 6, while the 8-bit flag is set. Write to the flag area memory 7. Since 64B / 65B encoding is a method that has been used in GFP, the conventional technology can be used. The selector 8 increments a counter n for counting the number of clocks from 0. The counter n is incremented every clock, and one memory bus width (here, 512 bits) is written into the OPU payload. If 0 ≦ n ≦ 233, the selector 8 reads 512 bits of main data from the main data area memory 6 and outputs it to the OPU payload writing circuit 9. The selector 8 reads 512 bits (including padding bits if n = 237) from the flag area memory 7 if 234 ≦ n ≦ 237, and outputs it to the OPU payload writing circuit 9. The counter n is reset to 0 after 237. The OPU payload writing circuit 9 sequentially writes the data input from the selector 8 into the OPU payload as shown in FIG.

図５は、上記伝送装置の受信部２００の構成を示す図である。受信部２００は、受信部１０、ＯＴＵ復号部１１、ＯＰＵデマッピング部１２、フロー出力部１３を備えている。
受信部１０は、ＯＴＵフレームを受信する。ＯＴＵ復号部１１は、受信したＯＴＵフレームに誤り訂正を実施し、訂正後のＯＴＵフレームからＦＡオーバヘッド、ＯＴＵオーバヘッド、ＯＤＵオーバヘッド、ＯＰＵオーバヘッドを削除する。ＯＰＵデマッピング部１２は、ＯＰＵペイロードからデータを読み出して元のクライアントデータを復元する。フロー出力部１３は復元されたクライアントデータを出力する。 FIG. 5 is a diagram illustrating a configuration of the reception unit 200 of the transmission apparatus. The receiving unit 200 includes a receiving unit 10, an OTU decoding unit 11, an OPU demapping unit 12, and a flow output unit 13.
The receiving unit 10 receives an OTU frame. The OTU decoding unit 11 performs error correction on the received OTU frame, and deletes the FA overhead, OTU overhead, ODU overhead, and OPU overhead from the corrected OTU frame. The OPU demapping unit 12 reads data from the OPU payload and restores the original client data. The flow output unit 13 outputs the restored client data.

図６は、ＯＰＵデマッピング部１２の構成を示す図である。ＯＰＵデマッピング部１２は、ＯＰＵペイロード読出回路１４、セレクタ１５、主データ領域用メモリ１６、フラグ領域用メモリ１７、６４Ｂ／６５Ｂ復号回路１８を備えている。
ＯＰＵペイロード読出回路１４は、ＯＰＵペイロードから逐次５１２ビットでデータを読み出す。セレクタ１５は、クロック数をカウント対象とするカウンタｎを０からインクリメントする。セレクタ１５は、０≦ｎ≦２３３ならばＯＰＵペイロード読出回路１４から出力されたデータを主データ領域用メモリ１６に書き込む。セレクタ１５は、２３４≦ｎ≦２３７ならばＯＰＵペイロード読出回路１４から出力されたデータをフラグ領域用メモリ１７に書き込む。カウンタｎは、２３７の次は０にリセットされる。６４Ｂ／６５Ｂ復号回路１８は、フラグ領域用メモリ１７にデータが書き込まれると復号を開始し、５１２ビットの主データと８ビットのフラグとから元の５１２ビットのデータと６４ビットの制御信号とを復元し、フロー出力部１３（図５参照）に出力する。 FIG. 6 is a diagram illustrating a configuration of the OPU demapping unit 12. The OPU demapping unit 12 includes an OPU payload read circuit 14, a selector 15, a main data area memory 16, a flag area memory 17, and a 64B / 65B decoding circuit 18.
The OPU payload read circuit 14 sequentially reads data from the OPU payload with 512 bits. The selector 15 increments a counter n for counting the number of clocks from 0. The selector 15 writes the data output from the OPU payload reading circuit 14 to the main data area memory 16 if 0 ≦ n ≦ 233. The selector 15 writes the data output from the OPU payload reading circuit 14 to the flag area memory 17 when 234 ≦ n ≦ 237. The counter n is reset to 0 after 237. The 64B / 65B decoding circuit 18 starts decoding when data is written to the flag area memory 17, and generates the original 512-bit data and the 64-bit control signal from the 512-bit main data and the 8-bit flag. The data is restored and output to the flow output unit 13 (see FIG. 5).

このように、本実施形態の伝送装置は、転送フレームを用いてクライアント信号を伝送する伝送装置である。この伝送装置は、クライアント信号を符号化する６４Ｂ／６５Ｂ符号化回路５と、転送フレームにおけるペイロード領域のサイズと一致し、符号化されたクライアント信号の書き込み単位の整数倍となるようにパディングを含めたクライアント信号長を決定するＯＰＵマッピング部２と、ペイロード領域の各々の先頭位置に書き込み単位の先頭を割り当てて、符号化された前記クライアント信号を書き込むＯＰＵペイロード書込回路９とを備えている。
また、ＯＰＵペイロード書込回路９は、符号化されたクライアント信号を所定ビットのメモリバス幅でペイロード領域に書き込むメモリバスを備えており、ＯＰＵマッピング部２は、書き込み時の符号化されたクライアント信号の信号長をメモリバス幅の整数倍とする。
書き込み時の符号化されたクライアント信号の信号長をメモリバス幅の整数倍とすれば、ペイロード毎のフレームの書き込み位置を揃えて、書き込みや読み出しの処理を簡易化することができる。 As described above, the transmission apparatus according to this embodiment is a transmission apparatus that transmits a client signal using a transfer frame. This transmission apparatus includes a 64B / 65B encoding circuit 5 that encodes a client signal, and includes padding so that it matches the size of the payload area in the transfer frame and is an integral multiple of the encoded client signal write unit. An OPU mapping unit 2 that determines the client signal length, and an OPU payload writing circuit 9 that writes the encoded client signal by assigning the head of the writing unit to the head position of each payload area.
The OPU payload writing circuit 9 includes a memory bus that writes an encoded client signal in a payload area with a memory bus width of a predetermined bit. The OPU mapping unit 2 includes an encoded client signal at the time of writing. Is an integer multiple of the memory bus width.
If the signal length of the encoded client signal at the time of writing is an integral multiple of the memory bus width, the writing position of the frame for each payload can be aligned to simplify the writing and reading processing.

また、セレクタ１５は、符号化されたクライアント信号を、その読み出し順に従って、フラグ領域のデータを格納するフラグ領域用メモリ１７と主データ領域のデータを格納する主データ領域用メモリ１６とに振り分けて書き込む。 Further, the selector 15 sorts the encoded client signals into a flag area memory 17 for storing flag area data and a main data area memory 16 for storing main data area data according to the reading order. Write.

〔１−２．データ書き込みの特徴〕
本発明の伝送装置（伝送方法）におけるデータ書き込みの特徴について説明する。ＯＴＮのペイロードに書き込みを行うフレームの長さを、ＯＴＮのペイロードの長さと一致させて、ＯＴＮのペイロードの先頭と書き込みを行うフレームの先頭とを一致させれば、ヘッダを省略することができる。また、フラグ領域とフラグ領域以外の主データ領域とを連続処理せず、フラグ領域以外の主データ領域をメモリバス幅の整数倍と一致する単位にて並べた後に、フラグ領域を纏めて配置することにより、書き込みや読み出しの処理を簡易化することができる。 [1-2. (Characteristics of data writing)
The characteristics of data writing in the transmission apparatus (transmission method) of the present invention will be described. If the length of the frame to be written to the OTN payload is matched with the length of the OTN payload, and the head of the OTN payload is matched with the head of the frame to be written, the header can be omitted. In addition, the flag area and the main data area other than the flag area are not continuously processed, and the main data areas other than the flag area are arranged in units that match an integer multiple of the memory bus width, and then the flag areas are arranged together. Thus, the writing and reading processes can be simplified.

以下、図面を用いて、ＯＴＮのＯＰＵペイロードに６４Ｂ／６５Ｂ符号化されたクライアント信号を書き込む場合について説明する。ＯＴＮのＯＰＵペイロードは、４行×３８０８バイトである。
図７は、６４Ｂ／６５Ｂ符号化されたクライアントデータを５１２ビットのメモリバス幅でＯＴＮのペイロードに書き込む例を示す図である。図７に示されるように、最初は、６４Ｂ／６５Ｂ符号化された１番目のスーパーブロック中、フラグ以外の５１２ビット（以下、「主データ」と称する）をＯＰＵペイロードに書き込む。次に、２番目のスーパーブロックの主データをＯＰＵペイロードに書き込む。以下、同様にして２３４番目のスーパーブロックまでの主データをＯＰＵペイロードに書き込む。次に、１番目〜６４番目のスーパーブロックのフラグを５１２ビット纏めてＯＰＵペイロードに書き込む。次に、６５番目〜１２８番目のスーパーブロックのフラグを５１２ビット纏めてＯＰＵペイロードに書き込む。次に、１２９番目〜１９２番目のスーパーブロックのフラグを５１２ビット纏めてＯＰＵペイロードに書き込む。次に、１９３番目〜２３４番目のスーパーブロックのフラグと残り１７６ビットのパディングを５１２ビット纏めてＯＰＵペイロードに書き込む。 Hereinafter, a case where a client signal encoded by 64B / 65B is written in the OPU payload of the OTN will be described with reference to the drawings. The OTN OPU payload is 4 rows × 3808 bytes.
FIG. 7 is a diagram illustrating an example in which client data encoded with 64B / 65B is written in the payload of the OTN with a memory bus width of 512 bits. As shown in FIG. 7, first, 512 bits (hereinafter referred to as “main data”) other than the flag in the first super block encoded by 64B / 65B are written into the OPU payload. Next, the main data of the second super block is written into the OPU payload. Thereafter, the main data up to the 234th super block is written in the OPU payload in the same manner. Next, 512 bits of the 1st to 64th superblock flags are written together in the OPU payload. Next, the flags of the 65th to 128th super blocks are collectively written into the OPU payload with 512 bits. Next, the flags of the 129th to 192nd super blocks are collectively written into the OPU payload with 512 bits. Next, 512 bits of the 193rd to 234th superblock flags and the remaining 176 bits of padding are written into the OPU payload.

図８は、遅延に対応するように、６４Ｂ／６５Ｂ符号化されたクライアントデータを５１２ビットのメモリバス幅でＯＴＮのペイロードに書き込む例を示す図である。図８に示されるように、最初は、６４Ｂ／６５Ｂ符号化された１番目のスーパーブロック中、フラグ以外の５１２ビット（主データ）をＯＰＵペイロードに書き込む。次に、２番目のスーパーブロックの主データをＯＰＵペイロードに書き込む。以下、同様にして６４番目のスーパーブロックまでの主データをＯＰＵペイロードに順次書き込む。次に、１番目〜６４番目のスーパーブロックのフラグを５１２ビット纏めてＯＰＵペイロードに書き込む。次に、６５番目のスーパーブロックから１２８番目のスーパーブロックまでの主データをＯＰＵペイロードに順次書き込む。次に、６５番目〜１２８番目のスーパーブロックのフラグを５１２ビット纏めてＯＰＵペイロードに書き込む。次に、１２９番目のスーパーブロックから１９２番目のスーパーブロックまでの主データをＯＰＵペイロードに順次書き込む。次に、１２９番目〜１９２番目のスーパーブロックのフラグを５１２ビット纏めてＯＰＵペイロードに書き込む。次に、１９３番目のスーパーブロックから２３４番目のスーパーブロックまでの主データをＯＰＵペイロードに順次書き込む。次に、１９３番目〜２３４番目のスーパーブロックのフラグと残り１７６ビットのパディングとを５１２ビット纏めてＯＰＵペイロードに書き込む。 FIG. 8 is a diagram illustrating an example in which client data encoded with 64B / 65B is written in the payload of the OTN with a memory bus width of 512 bits so as to correspond to the delay. As shown in FIG. 8, first, 512 bits (main data) other than the flag are written in the OPU payload in the 64B / 65B encoded first super block. Next, the main data of the second super block is written into the OPU payload. Thereafter, the main data up to the 64th super block are sequentially written in the OPU payload in the same manner. Next, 512 bits of the 1st to 64th superblock flags are written together in the OPU payload. Next, main data from the 65th super block to the 128th super block are sequentially written in the OPU payload. Next, the flags of the 65th to 128th super blocks are collectively written into the OPU payload with 512 bits. Next, main data from the 129th superblock to the 192nd superblock are sequentially written in the OPU payload. Next, the flags of the 129th to 192nd super blocks are collectively written into the OPU payload with 512 bits. Next, main data from the 193rd superblock to the 234th superblock are sequentially written in the OPU payload. Next, 512 bits of the 193rd to 234th superblock flags and the remaining 176 bits of padding are written together in the OPU payload.

〔２．第２の実施形態〕
図９は、本発明の第２の実施形態に係る伝送装置の送信部１１０の構成を示す図である。本実施形態では、一つの送信装置から複数の受信装置にデータを伝送する。送信部１１０は、フロー分配部１９、可変ＯＰＵマッピング部２０−Ａ〜２０−Ｂ、可変ＯＴＵ符号化部２１−Ａ〜２１−Ｂ、可変レート送信部２２−Ａ〜２２−Ｂを備えている。 [2. Second Embodiment]
FIG. 9 is a diagram illustrating a configuration of the transmission unit 110 of the transmission apparatus according to the second embodiment of the present invention. In the present embodiment, data is transmitted from one transmission device to a plurality of reception devices. The transmission unit 110 includes a flow distribution unit 19, variable OPU mapping units 20-A to 20-B, variable OTU encoding units 21-A to 21-B, and variable rate transmission units 22-A to 22-B. .

フロー分配部１９は、入力されたクライアント信号を行き先毎のフローに分配し、それぞれポリシングまたはシェーピングを行う。例えば、クライアント信号がイーサネットの場合、イーサフレームに付加されているＶＬＡＮＩＤを読み込み、ＶＬＡＮＩＤに対応する行き先に、イーサフレームを振り分ける。なお、図９ではフロー数２の例を示すが、フロー数は２に限定されない。
可変ＯＰＵマッピング部２０−Ａ〜２０−Ｂは、分配されたクライアント信号を符号化して、図１０のように、可変ＯＰＵペイロードにマッピングする。図１０は、６４Ｂ／６５Ｂ符号化されたクライアントデータの可変ＯＰＵペイロードへの収容状態を示した図である。可変ＯＰＵペイロードは、例えば、ポリシングまたはシェーピングを行ったフローの帯域に合わせて構築した複数のＯＰＵペイロードからなる。そのため、ペイロード容量が可変となる。この構成において、ペイロード領域は、複数のＯＰＵペイロードからなる可変ＯＰＵペイロードである。
可変ＯＴＵ符号化部２１−Ａ〜２１−Ｂは、可変ＯＰＵペイロードを構成する複数のＯＰＵペイロードそれぞれに対し、図１１のように、ＯＰＵオーバヘッド、ＯＤＵオーバヘッド、ＯＴＵオーバヘッド、ＦＡオーバヘッドを付加し、ＦＥＣ符号化を行って誤り訂正用パリティを付加することで、複数のＯＴＵフレームからなる可変ＯＴＵフレームを構築する。図１１は、可変ＯＴＵフレームの構成を示す図である。可変レート送信部２２−Ａ〜２２−Ｂは、可変ＯＴＵフレームの電気信号を、ビットレートを変更可能な光変調器で光信号に変換して送信する。 The flow distribution unit 19 distributes the input client signal to the flow for each destination, and performs policing or shaping, respectively. For example, when the client signal is Ethernet, the VLAN ID added to the Ethernet frame is read, and the Ethernet frame is distributed to the destination corresponding to the VLAN ID. Although FIG. 9 shows an example of the number of flows 2, the number of flows is not limited to 2.
The variable OPU mapping units 20-A to 20-B encode the distributed client signal and map it to the variable OPU payload as shown in FIG. FIG. 10 is a diagram illustrating a state where 64B / 65B encoded client data is accommodated in a variable OPU payload. The variable OPU payload is composed of, for example, a plurality of OPU payloads constructed in accordance with the bandwidth of a flow that has been subjected to policing or shaping. Therefore, the payload capacity becomes variable. In this configuration, the payload area is a variable OPU payload composed of a plurality of OPU payloads.
The variable OTU encoders 21-A to 21-B add an OPU overhead, an ODU overhead, an OTU overhead, and an FA overhead to each of a plurality of OPU payloads constituting the variable OPU payload, as shown in FIG. By encoding and adding error correction parity, a variable OTU frame including a plurality of OTU frames is constructed. FIG. 11 is a diagram illustrating a configuration of a variable OTU frame. The variable rate transmitters 22-A to 22-B convert the electrical signal of the variable OTU frame into an optical signal by an optical modulator that can change the bit rate, and transmit the optical signal.

このように、本実施形態の伝送装置は、クライアント信号をその行き先に応じた複数のフローに分配するフロー分配部１９を備え、可変ＯＰＵマッピング部２０−Ａ〜２０−Ｂが分配されたクライアント信号を符号化する構成である。 As described above, the transmission apparatus according to the present embodiment includes the flow distribution unit 19 that distributes the client signal to a plurality of flows according to the destination, and the client signal to which the variable OPU mapping units 20-A to 20-B are distributed. Is a configuration for encoding.

図１２は、可変ＯＰＵマッピング部２０−Ａ（２０−Ｂ）の構成を示す図である。可変ＯＰＵマッピング部２０−Ａ（２０−Ｂ）は、６４Ｂ／６５Ｂ符号化回路５−１〜５−Ｎ、主データ領域用メモリ６−１〜６−Ｎ、フラグ領域用メモリ７−１〜７−Ｎ、セレクタ８−１〜８−Ｎ、可変ＯＰＵペイロード書込回路９−１〜９−Ｎを備えている。フロー分配部１９（図９参照）からのクライアント信号は、５１２Ｎビットのデータと６４Ｎビットの制御信号とからなるものとする。 FIG. 12 is a diagram illustrating a configuration of the variable OPU mapping unit 20-A (20-B). The variable OPU mapping unit 20-A (20-B) includes 64B / 65B encoding circuits 5-1 to 5-N, main data area memories 6-1 to 6-N, and flag area memories 7-1 to 7. -N, selectors 8-1 to 8-N, and variable OPU payload writing circuits 9-1 to 9-N. It is assumed that the client signal from the flow distribution unit 19 (see FIG. 9) includes 512 N bits of data and 64 N bits of control signals.

６４Ｂ／６５Ｂ符号化回路５−１〜５−Ｎは、クライアント信号を５１２Ｎビットの主データと８Ｎビットのフラグに符号化し、５１２Ｎビットの主データを主データ領域用メモリ６−１〜６−Ｎに書き込む一方、８Ｎビットのフラグをフラグ領域用メモリ７−１〜７−Ｎに書き込む。
セレクタ８−１〜８−Ｎは、クロック数をカウント対象とするカウンタｎを０からインクリメントする。１クロック毎にカウンタｎがインクリメントされ、１メモリバス幅（ここでは５１２ビット）がＯＰＵペイロードに書き込まれる。セレクタ８−１〜８−Ｎは、０≦ｎ≦２３３ならば主データ領域用メモリ６−１〜６−Ｎから主データを５１２Ｎビット読み出して可変ＯＰＵペイロード書込回路９−１〜９−Ｎに出力する。セレクタ８−１〜８−Ｎは、２３４≦ｎ≦２３７ならばフラグ領域用メモリ７−１〜７−Ｎからフラグを５１２Ｎビット（ｎ＝２３７ならばパディングビットを含む）読み出して可変ＯＰＵペイロード書込回路９−１〜９−Ｎに出力する。カウンタｎは、２３７の次は０にリセットされる。可変ＯＰＵペイロード書込回路９−１〜９−Ｎは、セレクタ８−１〜８−Ｎから入力されたデータを図１０のように逐次、可変ＯＰＵペイロードに書き込む。 The 64B / 65B encoding circuits 5-1 to 5-N encode the client signal into 512N-bit main data and an 8N-bit flag, and the 512N-bit main data to main data area memories 6-1 to 6-N. On the other hand, an 8N-bit flag is written in the flag area memories 7-1 to 7-N.
The selectors 8-1 to 8 -N increment the counter n for counting the number of clocks from 0. The counter n is incremented every clock, and one memory bus width (here, 512 bits) is written into the OPU payload. The selectors 8-1 to 8-N read 512 N bits of main data from the main data area memories 6-1 to 6-N when 0 ≦ n ≦ 233, and variable OPU payload writing circuits 9-1 to 9-N. Output to. The selectors 8-1 to 8 -N read 512 N bits (including padding bits if n = 237) from the flag area memories 7-1 to 7 -N if 234 ≦ n ≦ 237 and read the variable OPU payload document. Output to the insertion circuits 9-1 to 9-N. The counter n is reset to 0 after 237. The variable OPU payload writing circuits 9-1 to 9-N sequentially write the data input from the selectors 8-1 to 8-N into the variable OPU payload as shown in FIG.

図１３は、上記伝送装置の受信部２１０の構成を示す図である。受信部２１０は、可変レート受信部２３−Ａ〜２３−Ｂ、可変ＯＴＵ復号部２４−Ａ〜２４−Ｂ、可変ＯＰＵデマッピング部２５−Ａ〜２５−Ｂ、フロー統合部２６を備えている。
可変レート受信部２３−Ａ〜２３−Ｂは、可変ＯＴＵフレームを受信する。可変ＯＴＵ復号部２４−Ａ〜２４−Ｂは、受信した可変ＯＴＵフレームに誤り訂正を行い、訂正後の可変ＯＴＵフレームからＦＡオーバヘッド、ＯＴＵオーバヘッド、ＯＤＵオーバヘッド、ＯＰＵオーバヘッドを削除する。可変ＯＰＵデマッピング部２５−Ａ〜２５−Ｂは、可変ＯＰＵペイロードからデータを読み出して元のクライアントデータを復元する。フロー統合部２６は、復元されたクライアントデータを統合して出力する。 FIG. 13 is a diagram illustrating a configuration of the reception unit 210 of the transmission apparatus. The reception unit 210 includes variable rate reception units 23-A to 23-B, variable OTU decoding units 24-A to 24-B, variable OPU demapping units 25-A to 25-B, and a flow integration unit 26. .
The variable rate receivers 23-A to 23-B receive the variable OTU frame. The variable OTU decoding units 24-A to 24-B perform error correction on the received variable OTU frame, and delete the FA overhead, the OTU overhead, the ODU overhead, and the OPU overhead from the corrected variable OTU frame. The variable OPU demapping units 25-A to 25-B read data from the variable OPU payload and restore the original client data. The flow integration unit 26 integrates and outputs the restored client data.

このように、本実施形態の伝送装置は、複数のフローに分配され、符号化されたクライアント信号を復号し、復元されたクライアント信号を一つに統合して出力する構成を備えている。 As described above, the transmission apparatus according to the present embodiment has a configuration in which a client signal distributed and encoded in a plurality of flows is decoded, and the restored client signal is integrated and output.

図１４は、可変ＯＰＵデマッピング部２５−Ａ（２５−Ｂ）の構成を示す図である。可変ＯＰＵデマッピング部２５−Ａ（２５−Ｂ）は、可変ＯＰＵペイロード読出回路１４−１〜１４−Ｎ、セレクタ１５−１〜１５−Ｎ、主データ領域用メモリ１６−１〜１６−Ｎ、フラグ領域用メモリ１７−１〜１７−Ｎ、６４Ｂ／６５Ｂ復号回路１８−１〜１８−Ｎを備えている。 FIG. 14 is a diagram illustrating a configuration of the variable OPU demapping unit 25-A (25-B). The variable OPU demapping unit 25-A (25-B) includes variable OPU payload read circuits 14-1 to 14-N, selectors 15-1 to 15-N, main data area memories 16-1 to 16-N, Flag area memories 17-1 to 17-N and 64B / 65B decoding circuits 18-1 to 18-N are provided.

可変ＯＰＵペイロード読出回路１４−１〜１４−Ｎは、可変ＯＰＵペイロードから逐次５１２Ｎビットでデータを読み出す。セレクタ１５−１〜１５−Ｎは、クロック数をカウント対象とするカウンタｎを０からインクリメントする。セレクタ１５−１〜１５−Ｎは、０≦ｎ≦２３３ならば可変ＯＰＵペイロード読出回路１４−１〜１４−Ｎからのデータを主データ領域用メモリ１６−１〜１６−Ｎに書き込む。セレクタ１５−１〜１５−Ｎは、２３４≦ｎ≦２３７ならば可変ＯＰＵペイロード読出回路１４−１〜１４−Ｎからのデータをフラグ領域用メモリ１７−１〜１７−Ｎに書き込む。カウンタnは、２３７の次は０にリセットされる。６４Ｂ／６５Ｂ復号回路１８−１〜１８−Ｎは、フラグ領域用メモリ１７−１〜１７−Ｎにデータが５１２ビット書き込まれると復号を開始する。６４Ｂ／６５Ｂ復号回路１８−１〜１８−Ｎは、５１２Ｎビットの主データと８Ｎビットのフラグから元の５１２Ｎビットのデータと６４Ｎビットの制御信号とからなるクライアント信号を復元し、フロー統合部２６に出力する。フロー統合部２６は、複数の対向装置から受信したクライアント信号を統合し、出力する。 The variable OPU payload read circuits 14-1 to 14-N sequentially read data from the variable OPU payload with 512N bits. The selectors 15-1 to 15-N increment the counter n whose count is the number of clocks from 0. The selectors 15-1 to 15-N write the data from the variable OPU payload read circuits 14-1 to 14-N in the main data area memories 16-1 to 16-N if 0 ≦ n ≦ 233. The selectors 15-1 to 15-N write the data from the variable OPU payload reading circuits 14-1 to 14-N into the flag area memories 17-1 to 17-N if 234 ≦ n ≦ 237. The counter n is reset to 0 after 237. The 64B / 65B decoding circuits 18-1 to 18-N start decoding when 512 bits of data are written in the flag area memories 17-1 to 17-N. The 64B / 65B decoding circuits 18-1 to 18-N restore the client signal including the original 512N-bit data and the 64N-bit control signal from the 512N-bit main data and the 8N-bit flag, and the flow integration unit 26 Output to. The flow integration unit 26 integrates and outputs client signals received from a plurality of opposing devices.

〔３．第３の実施形態〕
本発明の第３の実施形態に係る伝送装置の送信部の構成は、ＯＰＵマッピング部２がＯＰＵマッピング部２’に置き代わる点を除いて、図１に示した送信部１００と同一である。本実施形態では、書き込むフラグがメモリバス幅と同じビット数になると、ＯＰＵペイロードに書き込む構成となる。本実施形態は、第１の実施形態と比較して早く６５Ｂスーパーブロックを対向装置に転送することができる。一方、主データの書き込み中に、フラグ書き込みへ切り替える処理が必要となる。
フロー入力部１、ＯＴＵ符号化部３、送信部４の動作については、図１の説明と同様である。
ＯＰＵマッピング部２’はポリシングまたはシェーピングされたクライアント信号を符号化して、図１５のようにＯＰＵペイロードにマッピングする。図１５は、６４Ｂ／６５Ｂ符号化されたクライアントデータのＯＰＵペイロードへの収容状態を示した図である。 [3. Third Embodiment]
The configuration of the transmission unit of the transmission apparatus according to the third embodiment of the present invention is the same as that of the transmission unit 100 shown in FIG. 1 except that the OPU mapping unit 2 is replaced with the OPU mapping unit 2 ′. In this embodiment, when the write flag has the same number of bits as the memory bus width, the OPU payload is written. In the present embodiment, the 65B super block can be transferred to the opposite device earlier than in the first embodiment. On the other hand, processing for switching to flag writing is required during writing of main data.
The operations of the flow input unit 1, the OTU encoding unit 3, and the transmission unit 4 are the same as those described in FIG.
The OPU mapping unit 2 ′ encodes the policed or shaped client signal and maps it to the OPU payload as shown in FIG. FIG. 15 is a diagram illustrating a state in which client data encoded with 64B / 65B is accommodated in an OPU payload.

ＯＰＵマッピング部２’の構成は図４と同一である。フロー入力部１からのクライアント信号は、５１２ビットのデータと６４ビットの制御信号からなるものとする。
６４Ｂ／６５Ｂ符号化回路５は、クライアント信号を５１２ビットの主データと８ビットのフラグに符号化し、５１２ビットの主データを主データ領域用メモリ６に書き込み、８ビットのフラグをフラグ領域用メモリ７に書き込む。セレクタ８は、クロック数をカウント対象とするカウンタｎを０からインクリメントする。１クロック毎にカウンタｎがインクリメントされ、１メモリバス幅（ここでは５１２ビット）がＯＰＵペイロードに書き込まれる。セレクタ８は、０≦ｎ≦６３、６５≦ｎ≦１２８、１３０≦ｎ≦１９３、１９５≦ｎ≦２３６ならば主データ領域用メモリ６から主データを５１２ビット読み出してＯＰＵペイロード書込回路９に出力する。このように書き込むことで、主データとフラグとの両方が受信される間隔が短くなり、遅延を少なくできる。セレクタ８は、ｎ＝６４、１２９、１９４、２３７ならばフラグ領域用メモリ７からフラグを５１２ビット（ｎ＝２３７ならばパディングビットを含む）読み出してＯＰＵペイロード書込回路９に出力する。カウンタｎは、２３７の次は０にリセットされる。ＯＰＵペイロード書込回路９は、セレクタ８から入力されたデータを、図２のように、逐次ＯＰＵペイロードに書き込む。 The configuration of the OPU mapping unit 2 ′ is the same as that in FIG. It is assumed that the client signal from the flow input unit 1 includes 512-bit data and a 64-bit control signal.
The 64B / 65B encoding circuit 5 encodes the client signal into 512-bit main data and an 8-bit flag, writes the 512-bit main data to the main data area memory 6, and writes the 8-bit flag to the flag area memory. Write to 7. The selector 8 increments a counter n for counting the number of clocks from 0. The counter n is incremented every clock, and one memory bus width (here, 512 bits) is written into the OPU payload. If 0 ≦ n ≦ 63, 65 ≦ n ≦ 128, 130 ≦ n ≦ 193, 195 ≦ n ≦ 236, the selector 8 reads 512 bits of main data from the main data area memory 6 and supplies it to the OPU payload writing circuit 9. Output. By writing in this way, the interval at which both the main data and the flag are received is shortened, and the delay can be reduced. The selector 8 reads 512 bits (including padding bits if n = 237) from the flag area memory 7 when n = 64, 129, 194, 237 and outputs the flag to the OPU payload writing circuit 9. The counter n is reset to 0 after 237. The OPU payload writing circuit 9 sequentially writes the data input from the selector 8 into the OPU payload as shown in FIG.

本実施形態に係る伝送装置の受信部の構成は、ＯＰＵデマッピング部１２がＯＰＵデマッピング部１２’に置き代わる点を除いて、図５に示した受信部２００と同一である。
受信部１０、ＯＴＵ復号部１１、フロー出力部１３の動作については、図５の説明と同様である。ＯＰＵデマッピング部１２’はＯＰＵペイロードからデータを読み出して元のクライアントデータを復元する。 The configuration of the receiving unit of the transmission apparatus according to this embodiment is the same as that of the receiving unit 200 illustrated in FIG. 5 except that the OPU demapping unit 12 is replaced with the OPU demapping unit 12 ′.
The operations of the receiving unit 10, the OTU decoding unit 11, and the flow output unit 13 are the same as described in FIG. The OPU demapping unit 12 ′ reads data from the OPU payload and restores the original client data.

ＯＰＵデマッピング部１２の構成は、図６と同一である。ＯＰＵペイロード読出回路１４は、ＯＰＵペイロードから逐次５１２ビットでデータを読み出す。セレクタ１５は、クロック数をカウント対象とするカウンタｎを０からインクリメントする。セレクタ１５は、０≦ｎ≦６３、６５≦ｎ≦１２８、１３０≦ｎ≦１９３、１９５≦n≦２３６ならばＯＰＵペイロード読出回路１４からのデータを主データ領域用メモリ１６に書き込む。セレクタ１５は、ｎ＝６４、１２９、１９４、２３７ならばフラグ領域用メモリ１７に書き込む。カウンタnは、２３７の次は０にリセットされる。
６４Ｂ／６５Ｂ復号回路１８は、フラグ領域用メモリ１７にデータが書き込まれると復号を開始し、５１２ビットの主データと８ビットのフラグから元の５１２ビットのデータと６４ビットの制御信号を復元し、フロー出力部１３に出力する。 The configuration of the OPU demapping unit 12 is the same as that in FIG. The OPU payload read circuit 14 sequentially reads data from the OPU payload with 512 bits. The selector 15 increments a counter n for counting the number of clocks from 0. If 0 ≦ n ≦ 63, 65 ≦ n ≦ 128, 130 ≦ n ≦ 193, 195 ≦ n ≦ 236, the selector 15 writes the data from the OPU payload read circuit 14 into the main data area memory 16. The selector 15 writes to the flag area memory 17 if n = 64, 129, 194, 237. The counter n is reset to 0 after 237.
The 64B / 65B decoding circuit 18 starts decoding when data is written to the flag area memory 17, and restores the original 512-bit data and the 64-bit control signal from the 512-bit main data and the 8-bit flag. To the flow output unit 13.

〔４．第４の実施形態〕
本発明の第４の実施形態に係る伝送装置の送信部の構成は、可変ＯＰＵマッピング部２０−Ａ〜２０−Ｂが可変ＯＰＵマッピング部２０’−Ａ〜２０’−Ｂに置き代わる点を除いて、図９に示した送信部１１０と同一である。本実施形態では、書き込むフラグがメモリバス幅と同じビット数になると、ＯＰＵペイロードに書き込む構成となる。本実施形態では、第２の実施形態と比較して早く６５Ｂスーパーブロックを対向装置に転送することができる。一方、主データの書き込み中に、フラグ書き込みへ切り替える処理が必要となる。
フロー分配部１９、可変ＯＴＵ符号化部２１−Ａ〜２１−Ｂ、可変レート送信部２２−Ａ〜２２−Ｂの動作については、図９の説明と同様である。可変ＯＰＵマッピング部２０’−Ａ〜２０’−Ｂは、分配されたクライアント信号を符号化して、図１６のように可変ＯＰＵペイロードにマッピングする。図１６は、６４Ｂ／６５Ｂ符号化されたクライアントデータの可変ＯＰＵペイロードへの収容状態を示した図である。 [4. Fourth Embodiment]
The configuration of the transmission unit of the transmission apparatus according to the fourth embodiment of the present invention is that the variable OPU mapping units 20-A to 20-B are replaced with variable OPU mapping units 20′-A to 20′-B. This is the same as the transmitting unit 110 shown in FIG. In this embodiment, when the write flag has the same number of bits as the memory bus width, the OPU payload is written. In the present embodiment, the 65B super block can be transferred to the opposing device earlier than in the second embodiment. On the other hand, processing for switching to flag writing is required during writing of main data.
The operations of the flow distribution unit 19, the variable OTU encoding units 21-A to 21-B, and the variable rate transmission units 22-A to 22-B are the same as described in FIG. The variable OPU mapping units 20′-A to 20′-B encode the distributed client signal and map it to the variable OPU payload as shown in FIG. FIG. 16 is a diagram illustrating a state where 64B / 65B encoded client data is accommodated in a variable OPU payload.

可変ＯＰＵマッピング部２０’−Ａまたは２０’−Ｂの構成は図１２と同一である。フロー分配部１９からのクライアント信号は５１２Ｎビットのデータと６４Ｎビットの制御信号からなるものとする。
６４Ｂ／６５Ｂ符号化回路５−１〜５−Ｎは、クライアント信号を５１２Ｎビットの主データと８Ｎビットのフラグに符号化し、５１２Ｎビットの主データを主データ領域用メモリ６−１〜６−Ｎに書き込み、８Ｎビットのフラグをフラグ領域用メモリ７−１〜７−Ｎに書き込む。セレクタ８−１〜８−Ｎは、クロック数をカウント対象とするカウンタｎを０からインクリメントする。１クロック毎にカウンタｎがインクリメントされ、１メモリバス幅（ここでは５１２ビット）がＯＰＵペイロードに書き込まれる。セレクタ８−１〜８−Ｎは、０≦ｎ≦６３、６５≦ｎ≦１２８、１３０≦ｎ≦１９３、１９５≦ｎ≦２３６ならば主データ領域用メモリ６−１〜６−Ｎから主データを５１２Ｎビット読み出して可変ＯＰＵペイロード書込回路９−１〜９−Ｎに出力する。セレクタ８−１〜８−Ｎは、ｎ＝６４、１２９、１９４、２３７ならばフラグ領域用メモリ７−１〜７−Ｎからフラグを５１２Ｎビット（ｎ＝２３７ならばパディングビットを含む）読み出して可変ＯＰＵペイロード書込回路９−１〜９−Ｎに出力する。カウンタｎは、２３７の次は０にリセットされる。可変ＯＰＵペイロード書込回路９−１〜９−Ｎは、セレクタ８−１〜８−Ｎから入力されたデータを図１０のように逐次、可変ＯＰＵペイロードに書き込む。 The configuration of the variable OPU mapping unit 20′-A or 20′-B is the same as that in FIG. The client signal from the flow distribution unit 19 is assumed to be composed of 512 N bits of data and 64 N bits of control signals.
The 64B / 65B encoding circuits 5-1 to 5-N encode the client signal into 512N-bit main data and an 8N-bit flag, and the 512N-bit main data to main data area memories 6-1 to 6-N. And 8N-bit flags are written in the flag area memories 7-1 to 7-N. The selectors 8-1 to 8 -N increment the counter n for counting the number of clocks from 0. The counter n is incremented every clock, and one memory bus width (here, 512 bits) is written into the OPU payload. The selectors 8-1 to 8-N select main data from the main data area memories 6-1 to 6-N if 0 ≦ n ≦ 63, 65 ≦ n ≦ 128, 130 ≦ n ≦ 193, and 195 ≦ n ≦ 236. Are output to the variable OPU payload writing circuits 9-1 to 9-N. The selectors 8-1 to 8-N read the flag from the memory 7-1 to 7-N for the flag area if n = 64, 129, 194, 237 (including padding bits if n = 237). Output to variable OPU payload writing circuits 9-1 to 9-N. The counter n is reset to 0 after 237. The variable OPU payload writing circuits 9-1 to 9-N sequentially write the data input from the selectors 8-1 to 8-N into the variable OPU payload as shown in FIG.

本実施形態に係る伝送装置の受信部の構成は、可変ＯＰＵデマッピング部２５−Ａ〜２５−Ｂが可変ＯＰＵデマッピング部２５’−Ａ〜２５’−Ｂに置き代わる点を除いて、図１３に示した受信部２１０と同一である。
可変レート受信部２３−Ａ〜２３−Ｂ、可変ＯＴＵ復号部２４−Ａ〜２４−Ｂ、フロー統合部２６の動作については、図１３の説明と同様である。可変ＯＰＵデマッピング部２５’−Ａ〜２５’−Ｂは、可変ＯＰＵペイロードからデータを読み出して元のクライアントデータを復元する。 The configuration of the receiving unit of the transmission apparatus according to the present embodiment is the same as that shown in FIG. 5 except that the variable OPU demapping units 25-A to 25-B are replaced with the variable OPU demapping units 25′-A to 25′-B. 13 is the same as the receiving unit 210 shown in FIG.
The operations of the variable rate receivers 23-A to 23-B, the variable OTU decoders 24-A to 24-B, and the flow integration unit 26 are the same as described in FIG. The variable OPU demapping units 25′-A to 25′-B read data from the variable OPU payload and restore the original client data.

可変ＯＰＵデマッピング部２５’−Ａ〜２５’−Ｂの構成は、図１４と同一である。
可変ＯＰＵペイロード読出回路１４−１〜１４−Ｎは、可変ＯＰＵペイロードから逐次５１２Ｎビットでデータを読み出す。セレクタ１５−１〜１５−Ｎは、クロック数をカウント対象とするカウンタｎを０からインクリメントする。セレクタ１５−１〜１５−Ｎは、０≦ｎ≦６３、６５≦ｎ≦１２８、１３０≦ｎ≦１９３、１９５≦ｎ≦２３６ならば可変ＯＰＵペイロード読出回路１４−１〜１４−Ｎからのデータを主データ領域用メモリ１６−１〜１６−Ｎに書き込む。セレクタ１５−１〜１５−Ｎは、ｎ＝６４、１２９、１９４、２３７ならばフラグ領域用メモリ１７−１〜１７−Ｎに書き込む。なお、カウンタｎは、２３７の次は０にリセットされる。６４Ｂ／６５Ｂ復号回路１８−１〜１８−Ｎは、フラグ領域用メモリ１７−１〜１７−Ｎにデータが書き込まれると復号を開始する。６４Ｂ／６５Ｂ復号回路１８−１〜１８−Ｎは、５１２Ｎビットの主データと８Ｎビットのフラグから元の５１２Ｎビットのデータと６４Ｎビットの制御信号とを復元し、フロー統合部２６に出力する。 The configuration of the variable OPU demapping units 25′-A to 25′-B is the same as that in FIG.
The variable OPU payload read circuits 14-1 to 14-N sequentially read data from the variable OPU payload with 512N bits. The selectors 15-1 to 15-N increment the counter n whose count is the number of clocks from 0. The selectors 15-1 to 15-N receive data from the variable OPU payload reading circuits 14-1 to 14-N if 0 ≦ n ≦ 63, 65 ≦ n ≦ 128, 130 ≦ n ≦ 193, and 195 ≦ n ≦ 236. Are written in the main data area memories 16-1 to 16-N. If n = 64, 129, 194, 237, the selectors 15-1 to 15-N write to the flag area memories 17-1 to 17-N. The counter n is reset to 0 after 237. The 64B / 65B decoding circuits 18-1 to 18-N start decoding when data is written to the flag area memories 17-1 to 17-N. The 64B / 65B decoding circuits 18-1 to 18-N restore the original 512N-bit data and the 64N-bit control signal from the 512N-bit main data and the 8N-bit flag, and output them to the flow integration unit 26.

〔５．第５の実施形態〕
本発明の第５の実施形態に係る伝送装置の送信部の構成は、ＯＰＵマッピング部２がＯＰＵマッピング部２’’に置き代わる点を除いて、図１に示した送信部１００と同一である。本実施形態は、入力フローの符号化方式として６４Ｂ／６６Ｂを選択した場合となる。
フロー入力部１、ＯＴＵ符号化部３、送信部４の動作については、図１の説明と同様である。
ＯＰＵマッピング部２’’はポリシングまたはシェーピングされたクライアント信号を符号化して、図１７のようにＯＰＵペイロードにマッピングする。図１７は、６４Ｂ／６６Ｂ符号化されたクライアントデータのＯＰＵペイロードへの収容状態を示した図である。 [5. Fifth Embodiment]
The configuration of the transmission unit of the transmission apparatus according to the fifth embodiment of the present invention is the same as that of the transmission unit 100 shown in FIG. 1 except that the OPU mapping unit 2 is replaced with the OPU mapping unit 2 ″. . In the present embodiment, 64B / 66B is selected as the encoding method for the input flow.
The operations of the flow input unit 1, the OTU encoding unit 3, and the transmission unit 4 are the same as those described in FIG.
The OPU mapping unit 2 ″ encodes the policed or shaped client signal and maps it to the OPU payload as shown in FIG. FIG. 17 is a diagram illustrating a state in which client data encoded with 64B / 66B is accommodated in an OPU payload.

図１８は、ＯＰＵマッピング部２’’の構成を示す図である。フロー入力部１からのクライアント信号は、５１２ビットのデータと６４ビットの制御信号からなるものとする。
６４Ｂ／６６Ｂ符号化回路３０は、クライアント信号を５１２ビットの主データと１６ビットのフラグとに符号化する。６４Ｂ／６６Ｂ符号化回路３０は、５１２ビットの主データを主データ領域用メモリ６に書き込み、１６ビットのフラグをフラグ領域用メモリ７に書き込む。６４Ｂ／６６Ｂ符号化は、１０Ｇｂｐｓ以上のイーサネット（例えば、１０ＧｂＥ，４０ＧｂＥ，１００ＧｂＥ）で利用される方式であるため、１０Ｇｂｐｓ以上のイーサネット技術の流用が可能である。符号化の方法として、５１２Ｂ／５１４Ｂ符号化や１０２４Ｂ／１０２７Ｂ符号化等を用いてもよい。セレクタ８は、クロック数をカウント対象とするカウンタｎを０からインクリメントする。１クロック毎にカウンタｎがインクリメントされ、１メモリバス幅（ここでは５１２ビット）がＯＰＵペイロードに書き込まれる。セレクタ８は、０≦ｎ≦２２９ならば主データ領域用メモリ６から主データを５１２ビット読み出してＯＰＵペイロード書込回路９に出力する。セレクタ８は、２３０≦ｎ≦２３７ならばフラグ領域用メモリ７からフラグを５１２ビット（ｎ＝２３７ならばパディングビットを含む）読み出してＯＰＵペイロード書込回路９に出力する。カウンタnは、２３７の次は０にリセットされる。ＯＰＵペイロード書込回路９は、セレクタ８から入力されたデータを、図１６のように、逐次ＯＰＵペイロードに書き込む。 FIG. 18 is a diagram illustrating a configuration of the OPU mapping unit 2 ″. It is assumed that the client signal from the flow input unit 1 includes 512-bit data and a 64-bit control signal.
The 64B / 66B encoding circuit 30 encodes the client signal into 512-bit main data and a 16-bit flag. The 64B / 66B encoding circuit 30 writes 512-bit main data to the main data area memory 6 and writes a 16-bit flag to the flag area memory 7. Since 64B / 66B encoding is a method used in Ethernet of 10 Gbps or higher (for example, 10 GbE, 40 GbE, 100 GbE), it is possible to divert Ethernet technology of 10 Gbps or higher. As an encoding method, 512B / 514B encoding, 1024B / 1027B encoding, or the like may be used. The selector 8 increments a counter n for counting the number of clocks from 0. The counter n is incremented every clock, and one memory bus width (here, 512 bits) is written into the OPU payload. If 0 ≦ n ≦ 229, the selector 8 reads 512 bits of main data from the main data area memory 6 and outputs it to the OPU payload writing circuit 9. The selector 8 reads 512 bits from the flag area memory 7 if 230 ≦ n ≦ 237 (including padding bits if n = 237), and outputs the flag to the OPU payload writing circuit 9. The counter n is reset to 0 after 237. The OPU payload writing circuit 9 sequentially writes the data input from the selector 8 into the OPU payload as shown in FIG.

本実施形態に係る伝送装置の受信部の構成は、ＯＰＵデマッピング部１２がＯＰＵデマッピング部１２’’に置き代わる点を除いて、図５に示した受信部２００と同一である。
受信部１０、ＯＴＵ復号部１１、フロー出力部１３の動作については、図５の説明と同様である。ＯＰＵデマッピング部１２’’は、ＯＰＵペイロードからデータを読み出して元のクライアントデータを復元する。
図１９は、ＯＰＵデマッピング部１２’’の構成を示す図である。
ＯＰＵペイロード読出回路１４は、ＯＰＵペイロードから逐次５１２ビットでデータを読み出す。セレクタ１５は、クロック数をカウント対象とするカウンタｎを０からインクリメントする。セレクタ１５は、０≦ｎ≦２２９ならばＯＰＵペイロード読出回路１４からのデータを主データ領域用メモリ１６に書き込む。セレクタ１５は、２３０≦n≦２３７ならばフラグ領域用メモリ１７に書き込む。カウンタｎは、２３７の次は０にリセットされる。６４Ｂ／６６Ｂ復号回路３１は、フラグ領域用メモリ１７にデータが書き込まれると復号を開始する。６４Ｂ／６６Ｂ復号回路３１は、５１２ビットの主データと１６ビットのフラグとから元の５１２ビットのデータと６４ビットの制御信号とを復元し、フロー出力部１３に出力する。 The configuration of the receiving unit of the transmission apparatus according to the present embodiment is the same as the receiving unit 200 shown in FIG. 5 except that the OPU demapping unit 12 is replaced with the OPU demapping unit 12 ″.
The operations of the receiving unit 10, the OTU decoding unit 11, and the flow output unit 13 are the same as described in FIG. The OPU demapping unit 12 ″ reads data from the OPU payload and restores the original client data.
FIG. 19 is a diagram illustrating a configuration of the OPU demapping unit 12 ″.
The OPU payload read circuit 14 sequentially reads data from the OPU payload with 512 bits. The selector 15 increments a counter n for counting the number of clocks from 0. The selector 15 writes the data from the OPU payload reading circuit 14 into the main data area memory 16 if 0 ≦ n ≦ 229. The selector 15 writes in the flag area memory 17 if 230 ≦ n ≦ 237. The counter n is reset to 0 after 237. The 64B / 66B decoding circuit 31 starts decoding when data is written to the flag area memory 17. The 64B / 66B decoding circuit 31 restores the original 512-bit data and the 64-bit control signal from the 512-bit main data and the 16-bit flag, and outputs them to the flow output unit 13.

〔６．第６の実施形態〕
本発明の第６の実施形態に係る伝送装置の送信部の構成は、可変ＯＰＵマッピング部２０−Ａ〜２０−Ｂが可変ＯＰＵマッピング部２０’’−Ａ〜２０’’−Ｂに置き代わる点を除いて、図９に示した送信部１１０と同一である。本実施形態は、入力フローの符号化方式として６４Ｂ／６６Ｂを選択した場合となる。
フロー分配部１９、可変ＯＴＵ符号化部２１−Ａ〜２１−Ｂ、可変レート送信部２２−Ａ〜２２−Ｂの動作については、図９の説明と同様である。可変ＯＰＵマッピング部２０’’−Ａ〜２０’’−Ｂは、分配されたクライアント信号を符号化して、図２０のように可変ＯＰＵペイロードにマッピングする。図２０は、６４Ｂ／６６Ｂ符号化されたクライアントデータの可変ＯＰＵペイロードへの収容状態を示した図である。 [6. Sixth Embodiment]
The configuration of the transmission unit of the transmission apparatus according to the sixth embodiment of the present invention is that the variable OPU mapping units 20-A to 20-B are replaced with variable OPU mapping units 20 ″ -A to 20 ″ -B. Except for the transmitter 110 shown in FIG. In the present embodiment, 64B / 66B is selected as the encoding method for the input flow.
The operations of the flow distribution unit 19, the variable OTU encoding units 21-A to 21-B, and the variable rate transmission units 22-A to 22-B are the same as described in FIG. The variable OPU mapping units 20 ″ -A to 20 ″ -B encode the distributed client signal and map it to the variable OPU payload as shown in FIG. FIG. 20 is a diagram illustrating a state where 64B / 66B encoded client data is accommodated in a variable OPU payload.

図２１は、可変ＯＰＵマッピング部２０’’−Ａ（２０’’−Ｂ）の構成を示す図である。フロー分配部１９からのクライアント信号は５１２Ｎビットのデータと６４Ｎビットの制御信号とからなるものとする。
６４Ｂ／６６Ｂ符号化回路３０−１〜３０−Ｎは、クライアント信号を５１２Ｎビットの主データと１６Ｎビットのフラグに符号化し、５１２Ｎビットの主データを主データ領域用メモリ６−１〜６−Ｎに書き込む一方、１６Ｎビットのフラグをフラグ領域用メモリ７−１〜７−Ｎに書き込む。セレクタ８−１〜８−Ｎは、クロック数をカウント対象とするカウンタｎを０からインクリメントする。１クロック毎にカウンタｎがインクリメントされ、１メモリバス幅（ここでは５１２ビット）がＯＰＵペイロードに書き込まれる。セレクタ８−１〜８−Ｎは、０≦ｎ≦２２９ならば主データ領域用メモリ６−１〜６−Ｎから主データを５１２Ｎビット読み出して可変ＯＰＵペイロード書込回路９−１〜９−Ｎに出力する。セレクタ８−１〜８−Ｎは、２３０≦ｎ≦２３７ならばフラグ領域用メモリ７−１〜７−Ｎからフラグを５１２Ｎビット（ｎ＝２３７ならばパディングビットを含む）読み出して可変ＯＰＵペイロード書込回路９−１〜９−Ｎに出力する。カウンタｎは、２３７の次は０にリセットされる。可変ＯＰＵペイロード書込回路９−１〜９−Ｎは、セレクタ８−１〜８−Ｎから入力されたデータを、図１０のように、逐次可変ＯＰＵペイロードに書き込む。 FIG. 21 is a diagram illustrating a configuration of the variable OPU mapping unit 20 ″ -A (20 ″ -B). It is assumed that the client signal from the flow distribution unit 19 includes 512 N bits of data and 64 N bits of control signals.
The 64B / 66B encoding circuits 30-1 to 30-N encode the client signal into 512N-bit main data and a 16N-bit flag, and the 512N-bit main data to main data area memories 6-1 to 6-N. On the other hand, a 16N-bit flag is written in the flag area memories 7-1 to 7-N. The selectors 8-1 to 8 -N increment the counter n for counting the number of clocks from 0. The counter n is incremented every clock, and one memory bus width (here, 512 bits) is written into the OPU payload. The selectors 8-1 to 8 -N read the main data from the main data area memories 6-1 to 6 -N by 512 N bits if 0 ≦ n ≦ 229, and variable OPU payload write circuits 9-1 to 9-N. Output to. The selectors 8-1 to 8 -N read 512 N bits (including padding bits if n = 237) from the flag area memories 7-1 to 7 -N if 230 ≦ n ≦ 237 and read the variable OPU payload document. Output to the insertion circuits 9-1 to 9-N. The counter n is reset to 0 after 237. The variable OPU payload writing circuits 9-1 to 9-N sequentially write the data input from the selectors 8-1 to 8-N into the variable OPU payload as shown in FIG.

本実施形態に係る伝送装置の受信部の構成は、可変ＯＰＵデマッピング部２５−Ａ〜２５−Ｂが可変ＯＰＵデマッピング部２５’’−Ａ〜２５’’−Ｂに置き代わる点を除いて、図１３に示した受信部２１０と同一である。
可変レート受信部２３−Ａ〜２３−Ｂ、可変ＯＴＵ復号部２４−Ａ〜２４−Ｂ、フロー統合部２６の動作については、図１３の説明と同様である。可変ＯＰＵデマッピング部２５’’−Ａ〜２５’’−Ｂは、可変ＯＰＵペイロードからデータを読み出して元のクライアントデータを復元する。
図２２は、可変ＯＰＵデマッピング部２５’’−Ａ（２５’’−Ｂ）の構成を示す図である。
可変ＯＰＵペイロード読出回路１４−１〜１４−Ｎは、可変ＯＰＵペイロードから逐次５１２Ｎビットでデータを読み出す。セレクタ１５−１〜１５−Ｎは、クロック数をカウント対象とするカウンタｎを０からインクリメントする。セレクタ１５−１〜１５−Ｎは、０≦ｎ≦２２９ならば可変ＯＰＵペイロード読出回路１４−１〜１４−Ｎからのデータを主データ領域用メモリ１６−１〜１６−Ｎに書き込む。セレクタ１５−１〜１５−Ｎは、２３０≦ｎ≦２３７ならばフラグ領域用メモリ１７−１〜１７−Ｎに書き込む。カウンタｎは、２３７の次は０にリセットされる。６４Ｂ／６６Ｂ復号回路３１−１〜３１−Ｎは、フラグ領域用メモリ１７−１〜１７−Ｎにデータが書き込まれると復号を開始する。６４Ｂ／６６Ｂ復号回路３１−１〜３１−Ｎは、５１２Ｎビットの主データと１６Ｎビットのフラグとから元の５１２Ｎビットのデータと６４Ｎビットの制御信号とを復元し、フロー統合部２６に出力する。 The configuration of the receiving unit of the transmission apparatus according to the present embodiment, except that the variable OPU demapping units 25-A to 25-B are replaced with the variable OPU demapping units 25 ″ -A to 25 ″ -B. This is the same as the receiving unit 210 shown in FIG.
The operations of the variable rate receivers 23-A to 23-B, the variable OTU decoders 24-A to 24-B, and the flow integration unit 26 are the same as described in FIG. The variable OPU demapping units 25 ″ -A to 25 ″ -B read data from the variable OPU payload and restore the original client data.
FIG. 22 is a diagram illustrating a configuration of the variable OPU demapping unit 25 ″ -A (25 ″ -B).
The variable OPU payload read circuits 14-1 to 14-N sequentially read data from the variable OPU payload with 512N bits. The selectors 15-1 to 15-N increment the counter n whose count is the number of clocks from 0. The selectors 15-1 to 15-N write the data from the variable OPU payload read circuits 14-1 to 14-N in the main data area memories 16-1 to 16-N if 0 ≦ n ≦ 229. The selectors 15-1 to 15-N write to the flag area memories 17-1 to 17-N if 230 ≦ n ≦ 237. The counter n is reset to 0 after 237. The 64B / 66B decoding circuits 31-1 to 31-N start decoding when data is written to the flag area memories 17-1 to 17-N. The 64B / 66B decoding circuits 31-1 to 31 -N restore the original 512 Nbit data and 64 Nbit control signal from the 512 Nbit main data and the 16N bit flag, and output them to the flow integration unit 26. .

以上の伝送装置によれば、ペイロードにおけるフレームの書き込み位置を揃えて、書き込みや読み出しの処理を簡易化することができる。また、フラグ領域とフラグ領域以外の主データ領域とを連続処理せず、フラグ領域以外の主データ領域をメモリバス幅の整数倍と一致する単位にて並べた後に、フラグ領域を纏めて配置する。
また、以上の伝送装置においては、符号化されたクライアント信号をフラグ領域とフラグ領域を除いた主データ領域とに分割するセレクタを備え、書き込み回路は、フラグ領域と主データ領域とを連続処理せず、主データ領域をメモリバス幅の整数倍並べて書き込んだ後に、フラグ領域を纏めて書き込む。
これにより、書き込みや読み出しの処理を簡易化することが可能となる。 According to the above transmission apparatus, it is possible to simplify the writing and reading processing by aligning the frame writing position in the payload. In addition, the flag area and the main data area other than the flag area are not continuously processed, and the main data areas other than the flag area are arranged in units that match an integer multiple of the memory bus width, and then the flag areas are arranged together. .
Further, the above transmission apparatus includes a selector that divides the encoded client signal into a flag area and a main data area excluding the flag area, and the writing circuit continuously processes the flag area and the main data area. First, after writing the main data area in an integer multiple of the memory bus width, the flag area is written together.
This makes it possible to simplify writing and reading processing.

以上の伝送装置においては、パディングを含めたクライアント信号として、イーサネットやファイバ・チャネルなどのクライアント信号をＧＦＰフレームに収容した例を示した。しかし、収容の形態は、これに限られず、他のペイロードへのマッピング方式によりフレーム構造を持たせるフレームを用いてもよいし、フレームを用いずに、クライアント信号のビット列を固定ｂｉｔ数のブロックに分割し、ＯＰＵに収容するＧＭＰ(Generic Mapping Procedure)のようなマッピングを用いてもよい。 In the above transmission apparatus, an example in which client signals such as Ethernet and fiber channel are accommodated in a GFP frame as client signals including padding is shown. However, the form of accommodation is not limited to this, and a frame that has a frame structure by mapping to another payload may be used, or the bit string of the client signal is converted into a block with a fixed number of bits without using the frame. Mapping such as GMP (Generic Mapping Procedure) that is divided and accommodated in the OPU may be used.

また、上記の説明では、転送フレームの一例としてＯＴＮフレームを示したが、転送フレームの種類はＯＴＮフレームに限定されず、他のフレーム、例えばＳＤＨ(Synchronous Digital Hierarchy) のフレーム等を用いてもよい。 In the above description, the OTN frame is shown as an example of the transfer frame. However, the type of the transfer frame is not limited to the OTN frame, and other frames such as an SDH (Synchronous Digital Hierarchy) frame may be used. .

以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計も含まれる。なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。 The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and includes a design that does not depart from the gist of the present invention. Needless to say, the above-described embodiment and a plurality of modifications can be combined within a range in which the contents do not conflict with each other. In the above-described embodiments and modifications, the structure of each part has been specifically described. However, the structure and the like can be changed in various ways within the scope of the present invention.

１…フロー入力部，２…ＯＰＵマッピング部（決定部，書込部），３…ＯＴＵ符号化部，４…送信部，５…６４Ｂ／６５Ｂ符号化回路（符号化部），６…主データ領域用メモリ，７…フラグ領域用メモリ，８…セレクタ（決定部），９…ＯＰＵペイロード書込回路（書込部），１０…受信部，１１…ＯＴＵ復号部，１２…ＯＰＵデマッピング部，１３…フロー出力部 DESCRIPTION OF SYMBOLS 1 ... Flow input part, 2 ... OPU mapping part (decision part, writing part), 3 ... OTU encoding part, 4 ... Transmission part, 5 ... 64B / 65B encoding circuit (encoding part), 6 ... Main data Area memory, 7 ... flag area memory, 8 ... selector (determination unit), 9 ... OPU payload writing circuit (writing unit), 10 ... reception unit, 11 ... OTU decoding unit, 12 ... OPU demapping unit, 13 ... Flow output section

Claims

A transmission device that transmits a client signal using a transfer frame,
An encoding unit for encoding the client signal;
A determination unit that determines a client signal length including padding so as to be an integral multiple of a unit of writing of the encoded client signal, which matches a size of a payload area in the transfer frame;
A transmission apparatus comprising: a writing unit that writes the encoded client signal by assigning a head of the writing unit to a head position of each of the payload areas.

The writing unit
A memory bus for writing the encoded client signal to the payload area with a memory bus width of a predetermined bit;
The determination unit
The transmission apparatus according to claim 1, wherein a signal length of the encoded client signal at the time of writing is an integral multiple of the memory bus width.

A division unit that divides the encoded client signal into a flag area and a main data area excluding the flag area;
3. The writing unit according to claim 2, wherein the writing unit does not continuously process the flag area and the main data area, and writes the flag area collectively after writing the main data area in an integer multiple of the memory bus width. Transmission equipment.

The dividing unit is
And a selector that distributes and writes the encoded client signals to a flag area memory that stores data of the flag area and a main data area memory that stores data of the main data area in accordance with a reading order. Item 4. The transmission device according to Item 3.

A flow distributor that distributes the client signal to a plurality of flows according to the destination;
The transmission apparatus according to claim 1, wherein the encoding unit encodes the distributed client signal.

The transmission apparatus according to claim 5, wherein the client signal distributed and encoded to a plurality of flows is decoded, and the restored client signal is integrated and output.

The transmission apparatus according to claim 1, wherein the payload area is a variable OPU payload including a plurality of OPU payloads.

A transmission method for transmitting a client signal using a transfer frame,
Encoding the client signal;
Determining a client signal length including padding so as to match the size of the payload area in the transfer frame and to be an integral multiple of the encoded writing unit of the client signal;
A method of assigning a head of the writing unit to a head position of each of the payload areas and writing the encoded client signal.