JP2014230174A - 集積回路、制御装置、制御方法、および制御プログラム - Google Patents
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Abstract
【解決手段】制御部106は、受け付け部105が受け付けたアクセス要求が示すアクセス先が記憶領域112−1である場合、アクセス要求に基づくアクセスをアクセス部104に実行させる。例えば、制御部106は、ユーザモジュール102−1から0〜100番が示す記憶領域112−1へのアクセス要求に基づくアクセスをアクセス部104に実行させる。制御部106は、割り当てられた記憶領域112−1でない場合、アクセス要求に基づくアクセスをアクセス部104に実行させない。例えば、制御部106は、ユーザモジュール102−1から300〜400番が示す記憶領域112−2へのアクセス要求に基づくアクセスをアクセス部104に実行させない。
【選択図】図1
Description
図6は、システムの利用開始時のフロー例を示す説明図である。全体制御プログラム323を実行するサーバ308は、開発システム303やサーバ305やサーバ307やサーバ111などを制御することにより、全体を制御する。全体制御プログラム323は、制御用のサーバ308内のディスク413などの記憶装置に記憶され、サーバ308内のCPU411は、記憶装置から全体制御プログラム323を読み出して実行する。これにより、全体制御プログラム323にコーディングされた機能が実現される。具体的には、サーバ308は、各利用者からの指示に応じて開発システム303を利用者が操作可能なように割り当てる。また、当該サーバ308は、受け入れ検査プログラム322を実行するサーバ307や仮想マシン生成プログラム321を実行するサーバ305に処理を依頼するなどの全体の制御を行う。
図11は、サーバの機能的構成例を示すブロック図である。サーバ111は、受け付け部211と、制御部212と、計測部1101と、を有する。受け付け部211と制御部212と計測部1101は、例えば、管理OS501−cのデバイスドライバ502−cにコーディングされてあり、サーバ111が仮想マシンVMcによって管理OS501−cを実行する。これにより、受け付け部211と制御部212と計測部1101とが実現される。
図14は、FPGAに構成された各ユーザモジュール例を示すブロック図である。FPGA101には、管理モジュール103と、ユーザモジュール102と、が構成される。管理モジュール103は、DMA回路1403と、再構成回路1404と、PCIe1405と、制御回路1406と、メモリコントローラ1407と、メモリ1408と、を有する。ユーザモジュール102は、上述したように、利用者によって設計され、利用者の端末302に割り当てられる。ユーザモジュール102は、メモリ601と、回路1401と、を有する。管理モジュール103とユーザモジュール102とは、ポート1402を介して接続される。管理モジュール103は、アクセス要求をいずれのポート1402を介して受け付けたかによって要求元のユーザモジュール102を判別することができる。
本実施の形態では、仮想マシンVMからユーザモジュール102へのアクセスは、PIO(Programmed I/O)やMemory Mapped I/Oによって実現される。
つぎに、ユーザモジュール102からサーバ111内のメモリ412へのアクセス要求について説明する。本実施の形態では、ユーザモジュール102からメモリ412へのアクセスは、DMAによって実現される。上述したように、制御回路1406は、受け付け部105と、制御部106と、計測部と、を有する。また、上述したように、DMA回路1403は、アクセス部104を有する。
前記部分回路の各々に割り当てられた異なる記憶領域の各々にアクセス可能なアクセス部と、
前記部分回路のうちのいずれかからのアクセス要求を受け付ける受け付け部と、
前記受け付け部が受け付けた前記アクセス要求が示すアクセス先が前記アクセス要求の要求元の部分回路に割り当てられた記憶領域である場合は、前記アクセス要求に基づくアクセスを前記アクセス部に実行させ、割り当てられた前記記憶領域でない場合は、前記アクセス要求に基づくアクセスを前記アクセス部に実行させない制御部と、
を有することを特徴とする集積回路。
前記制御部は、前記計測部が計測した前記第1データ量と、前記計測部が計測した前記第2データ量と、に基づいて、前記第1部分回路からの前記アクセス要求に基づくアクセスを前記アクセス部に実行させる第1状態と、前記第2部分回路からの前記アクセス要求に基づくアクセスを前記アクセス部に実行させる第2状態と、を切り替えることを特徴とする付記3に記載の集積回路。
前記複数のコンピュータのうちのいずれかから前記集積回路へのアクセス要求を受け付ける受け付け部と、
受け付けた前記アクセス要求が示すアクセス先が、前記アクセス要求の要求元のコンピュータに割り当てられた部分回路が構成された領域である場合は、前記アクセス要求に基づくアクセスを実行し、構成された前記領域でない場合は、前記アクセス要求に基づくアクセスを実行しない制御を行う制御部と、
を有することを特徴とする制御装置。
前記制御部は、前記第2コンピュータからのアクセス要求に基づくアクセスを実行している場合において、前記計測部が計測した前記第1データ量と、前記計測部が計測した前記第2データ量と、に基づいて、前記第1コンピュータからの前記アクセス要求に基づくアクセスを実行する第1状態と、前記第2コンピュータからの前記アクセス要求に基づくアクセスを実行する第2状態と、を切り替えることを特徴とする付記9に記載の制御装置。
前記制御部は、前記第2コンピュータからのアクセス要求に基づくアクセスを実行している場合において、前記計測部が計測した前記第1データ量と、前記計測部が計測した前記第2データ量と、に基づいて、前記第1コンピュータからの前記アクセス要求に基づくアクセスを実行する第1状態と、前記第2コンピュータからの前記アクセス要求に基づくアクセスを実行する第2状態と、を切り替えることを特徴とする付記9に記載の制御装置。
前記部分回路のうちのいずれかからのアクセス要求を受け付け、
受け付けた前記アクセス要求が示すアクセス先が前記アクセス要求の要求元の部分回路に割り当てられた記憶領域である場合は、前記アクセス要求に基づくアクセスを前記アクセス部に実行させ、割り当てられた前記記憶領域でない場合は、前記アクセス要求に基づくアクセスを前記アクセス部に実行させない、
処理を実行することを特徴とする制御方法。
前記複数のコンピュータのうちのいずれかから前記集積回路へのアクセス要求を受け付け、
受け付けた前記アクセス要求が示すアクセス先が、前記アクセス要求の要求元のコンピュータに割り当てられた部分回路が構成された領域である場合は、前記アクセス要求に基づくアクセスを実行し、構成された前記領域でない場合は、前記アクセス要求に基づくアクセスを実行しない、
処理を実行することを特徴とする制御方法。
前記複数のコンピュータのうちのいずれかから前記集積回路へのアクセス要求を受け付け、
受け付けた前記アクセス要求が示すアクセス先が、前記アクセス要求の要求元のコンピュータに割り当てられた部分回路が構成された領域である場合は、前記アクセス要求に基づくアクセスを実行し、構成された前記領域でない場合は、前記アクセス要求に基づくアクセスを実行しない、
処理を実行させることを特徴とする制御プログラム。
前記複数のコンピュータのうちのいずれかから前記集積回路へのアクセス要求を受け付け、
受け付けた前記アクセス要求が示すアクセス先が、前記アクセス要求の要求元のコンピュータに割り当てられた部分回路が構成された領域である場合は、前記アクセス要求に基づくアクセスを実行し、構成された前記領域でない場合は、前記アクセス要求に基づくアクセスを実行しない、
処理を実行させる制御プログラムを記録したことを特徴とする記録媒体。
101 FPGA
102 ユーザモジュール
103 管理モジュール
104 アクセス部
105,211 受け付け部
106,212 制御部
111 サーバ
112 記憶領域
121 コンピュータ
1101 計測部
1403 DMA回路
1406 制御回路
1412 累積データ量カウンタ
1413 アクセス許可設定レジスタ
VM 仮想マシン
Claims (13)
- 内部の回路を再構成可能な集積回路であって、複数のコンピュータの各々に割り当てられた部分回路が各々異なる領域に構成された集積回路であって、
前記部分回路の各々に割り当てられた異なる記憶領域の各々にアクセス可能なアクセス部と、
前記部分回路のうちのいずれかからのアクセス要求を受け付ける受け付け部と、
前記受け付け部が受け付けた前記アクセス要求が示すアクセス先が前記アクセス要求の要求元の部分回路に割り当てられた記憶領域である場合は、前記アクセス要求に基づくアクセスを前記アクセス部に実行させ、割り当てられた前記記憶領域でない場合は、前記アクセス要求に基づくアクセスを前記アクセス部に実行させない制御部と、
を有することを特徴とする集積回路。 - 前記制御部は、割り当てられた前記記憶領域である場合において、前記部分回路のうちの前記要求元の部分回路(以下、「第1部分回路」と称する。)と異なる第2部分回路からのアクセス要求に基づくアクセスを前記アクセス部に実行させている場合、前記第2部分回路からの前記アクセス要求に基づくアクセスが終了した後に、前記第1部分回路からの前記アクセス要求に基づくアクセスを前記アクセス部に実行させることを特徴とする請求項1に記載の集積回路。
- 前記第1部分回路からの前記アクセス要求に基づく前記アクセス部による所定時間当たりの第1データ量と、前記第2部分回路からの前記アクセス要求に基づく前記アクセス部による前記所定時間当たりの第2データ量と、を計測する計測部を有し、
前記制御部は、前記計測部が計測した前記第1データ量と、前記計測部が計測した前記第2データ量と、に基づいて、前記第1部分回路からの前記アクセス要求に基づくアクセスを前記アクセス部に実行させる第1状態と、前記第2部分回路からの前記アクセス要求に基づくアクセスを前記アクセス部に実行させる第2状態と、を切り替えることを特徴とする請求項2に記載の集積回路。 - 前記制御部は、前記第1データ量と前記第1部分回路についての閾値との比較結果と、前記第2データ量と前記第2部分回路についての閾値との比較結果と、に基づいて、前記第1状態と、前記第2状態と、を切り替えることを特徴とする請求項3に記載の集積回路。
- 前記複数のコンピュータの各々が、物理的な装置または仮想的な装置のいずれかであることを特徴とする請求項1〜4のいずれか一つに記載の集積回路。
- 内部の回路を再構成可能な集積回路であって、複数のコンピュータの各々に割り当てられた部分回路が各々異なる領域に構成された集積回路が接続された制御装置であって、
前記複数のコンピュータのうちのいずれかから前記集積回路へのアクセス要求を受け付ける受け付け部と、
受け付けた前記アクセス要求が示すアクセス先が、前記アクセス要求の要求元のコンピュータに割り当てられた部分回路が構成された領域である場合は、前記アクセス要求に基づくアクセスを実行し、構成された前記領域でない場合は、前記アクセス要求に基づくアクセスを実行しない制御を行う制御部と、
を有することを特徴とする制御装置。 - 前記制御部は、構成された前記領域である場合において、前記コンピュータのうちの前記要求元のコンピュータ(以下、「第1コンピュータ」と称する。)と異なる第2コンピュータからのアクセス要求に基づくアクセスを実行している場合、前記第2コンピュータからの前記アクセス要求に基づくアクセスが終了した後に、前記第1コンピュータからの前記アクセス要求に基づくアクセスを実行することを特徴とする請求項6に記載の制御装置。
- 前記第1コンピュータからの前記アクセス要求に基づいて転送した所定時間当たりの第1データ量と、前記第2コンピュータからの前記アクセス要求に基づいて転送した前記所定時間当たりの第2データ量と、を計測する計測部を有し、
前記制御部は、前記第2コンピュータからのアクセス要求に基づくアクセスを実行している場合において、前記計測部が計測した前記第1データ量と、前記計測部が計測した前記第2データ量と、に基づいて、前記第1コンピュータからの前記アクセス要求に基づくアクセスを実行する第1状態と、前記第2コンピュータからの前記アクセス要求に基づくアクセスを実行する第2状態と、を切り替えることを特徴とする請求項7に記載の制御装置。 - 前記制御部は、前記第1データ量と前記第1コンピュータについての閾値との比較結果と、前記第2データ量と前記第2コンピュータについての閾値との比較結果と、に基づいて、前記第1状態と前記第2状態とを切り替えることを特徴とする請求項8に記載の制御装置。
- 前記複数のコンピュータの各々が、物理的な装置または仮想的な装置のいずれかであることを特徴とする請求項6〜9のいずれか一つに記載の制御装置。
- 内部の回路を再構成可能な集積回路であって、複数のコンピュータの各々に割り当てられた部分回路が各々異なる領域に構成された集積回路であって、前記部分回路の各々に割り当てられた異なる記憶領域の各々にアクセス可能なアクセス部を有する集積回路が、
前記部分回路のうちのいずれかからのアクセス要求を受け付け、
受け付けた前記アクセス要求が示すアクセス先が前記アクセス要求の要求元の部分回路に割り当てられた記憶領域である場合は、前記アクセス要求に基づくアクセスを前記アクセス部に実行させ、割り当てられた前記記憶領域でない場合は、前記アクセス要求に基づくアクセスを前記アクセス部に実行させない、
処理を実行することを特徴とする制御方法。 - 内部の回路を再構成可能な集積回路であって、複数のコンピュータの各々に割り当てられた部分回路が各々異なる領域に構成された集積回路が接続された制御装置が、
前記複数のコンピュータのうちのいずれかから前記集積回路へのアクセス要求を受け付け、
受け付けた前記アクセス要求が示すアクセス先が、前記アクセス要求の要求元のコンピュータに割り当てられた部分回路が構成された領域である場合は、前記アクセス要求に基づくアクセスを実行し、構成された前記領域でない場合は、前記アクセス要求に基づくアクセスを実行しない、
処理を実行することを特徴とする制御方法。 - 内部の回路を再構成可能な集積回路であって、複数のコンピュータの各々に割り当てられた部分回路が各々異なる領域に構成された集積回路が接続された制御装置に、
前記複数のコンピュータのうちのいずれかから前記集積回路へのアクセス要求を受け付け、
受け付けた前記アクセス要求が示すアクセス先が、前記アクセス要求の要求元のコンピュータに割り当てられた部分回路が構成された領域である場合は、前記アクセス要求に基づくアクセスを実行し、構成された前記領域でない場合は、前記アクセス要求に基づくアクセスを実行しない、
処理を実行させることを特徴とする制御プログラム。
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Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016143920A (ja) * | 2015-01-29 | 2016-08-08 | キヤノン株式会社 | 情報処理装置 |
JP2017123602A (ja) * | 2016-01-08 | 2017-07-13 | 富士通株式会社 | 制御回路、データ処理装置および論理回路管理方法 |
JP2017151794A (ja) * | 2016-02-25 | 2017-08-31 | 富士通株式会社 | 情報処理システム、情報処理装置、管理装置、処理プログラム、及び処理方法 |
JP2017204213A (ja) * | 2016-05-13 | 2017-11-16 | 日本電信電話株式会社 | 設定サーバ、設定方法および設定プログラム |
US11074380B2 (en) | 2016-09-29 | 2021-07-27 | Amazon Technologies, Inc. | Logic repository service |
US11099894B2 (en) | 2016-09-28 | 2021-08-24 | Amazon Technologies, Inc. | Intermediate host integrated circuit between virtual machine instance and customer programmable logic |
US11099906B2 (en) | 2015-04-17 | 2021-08-24 | Microsoft Technology Licensing, Llc | Handling tenant requests in a system that uses hardware acceleration components |
US11115293B2 (en) | 2016-11-17 | 2021-09-07 | Amazon Technologies, Inc. | Networked programmable logic service provider |
US11119150B2 (en) | 2016-09-28 | 2021-09-14 | Amazon Technologies, Inc. | Extracting debug information from FPGAs in multi-tenant environments |
US11171933B2 (en) | 2016-09-29 | 2021-11-09 | Amazon Technologies, Inc. | Logic repository service using encrypted configuration data |
US11182320B2 (en) | 2016-09-29 | 2021-11-23 | Amazon Technologies, Inc. | Configurable logic platform with multiple reconfigurable regions |
US11275503B2 (en) | 2016-09-30 | 2022-03-15 | Amazon Technologies, Inc. | Controlling access to previously-stored logic in a reconfigurable logic device |
US11816505B2 (en) | 2013-08-23 | 2023-11-14 | Throughputer, Inc. | Configurable logic platform with reconfigurable processing circuitry |
US11928508B2 (en) | 2011-11-04 | 2024-03-12 | Throughputer, Inc. | Responding to application demand in a system that uses programmable logic components |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07319627A (ja) * | 1994-05-24 | 1995-12-08 | Mitsubishi Electric Corp | 外部記憶装置 |
JPH11312058A (ja) * | 1998-04-28 | 1999-11-09 | Hitachi Ltd | 記憶サブシステム |
JP2001075853A (ja) * | 1999-09-03 | 2001-03-23 | Hitachi Ltd | 計算機システム、及び該計算機システムに用いられる計算機並びに記憶装置 |
JP2001306343A (ja) * | 2000-04-21 | 2001-11-02 | Fujitsu I-Network Systems Ltd | Fpgaを有する装置のためのシステム |
JP2003233510A (ja) * | 2002-02-08 | 2003-08-22 | Fujitsu Ltd | 論理検証方法及び装置 |
JP2004030437A (ja) * | 2002-06-27 | 2004-01-29 | Ntt Me Corp | データ管理装置及びデータ管理方法、コンピュータプログラム |
US20050021727A1 (en) * | 1999-03-12 | 2005-01-27 | Naoto Matsunami | Computer system |
JP2006003973A (ja) * | 2004-06-15 | 2006-01-05 | Nec Corp | ストレージ装置とその論理記憶装置割り当て制御方法 |
JP2006333496A (ja) * | 2006-06-22 | 2006-12-07 | Fuji Xerox Co Ltd | プログラマブル論理回路装置および情報処理システム |
JP2010282422A (ja) * | 2009-06-04 | 2010-12-16 | Toshiba Corp | データ記憶装置及びデータ転送制御方法 |
JP2011203920A (ja) * | 2010-03-25 | 2011-10-13 | Fuji Xerox Co Ltd | データ処理装置 |
-
2013
- 2013-05-23 JP JP2013109394A patent/JP6102511B2/ja active Active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07319627A (ja) * | 1994-05-24 | 1995-12-08 | Mitsubishi Electric Corp | 外部記憶装置 |
JPH11312058A (ja) * | 1998-04-28 | 1999-11-09 | Hitachi Ltd | 記憶サブシステム |
US20050021727A1 (en) * | 1999-03-12 | 2005-01-27 | Naoto Matsunami | Computer system |
JP2001075853A (ja) * | 1999-09-03 | 2001-03-23 | Hitachi Ltd | 計算機システム、及び該計算機システムに用いられる計算機並びに記憶装置 |
JP2001306343A (ja) * | 2000-04-21 | 2001-11-02 | Fujitsu I-Network Systems Ltd | Fpgaを有する装置のためのシステム |
JP2003233510A (ja) * | 2002-02-08 | 2003-08-22 | Fujitsu Ltd | 論理検証方法及び装置 |
JP2004030437A (ja) * | 2002-06-27 | 2004-01-29 | Ntt Me Corp | データ管理装置及びデータ管理方法、コンピュータプログラム |
JP2006003973A (ja) * | 2004-06-15 | 2006-01-05 | Nec Corp | ストレージ装置とその論理記憶装置割り当て制御方法 |
JP2006333496A (ja) * | 2006-06-22 | 2006-12-07 | Fuji Xerox Co Ltd | プログラマブル論理回路装置および情報処理システム |
JP2010282422A (ja) * | 2009-06-04 | 2010-12-16 | Toshiba Corp | データ記憶装置及びデータ転送制御方法 |
JP2011203920A (ja) * | 2010-03-25 | 2011-10-13 | Fuji Xerox Co Ltd | データ処理装置 |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11928508B2 (en) | 2011-11-04 | 2024-03-12 | Throughputer, Inc. | Responding to application demand in a system that uses programmable logic components |
US11816505B2 (en) | 2013-08-23 | 2023-11-14 | Throughputer, Inc. | Configurable logic platform with reconfigurable processing circuitry |
US11915055B2 (en) | 2013-08-23 | 2024-02-27 | Throughputer, Inc. | Configurable logic platform with reconfigurable processing circuitry |
JP2016143920A (ja) * | 2015-01-29 | 2016-08-08 | キヤノン株式会社 | 情報処理装置 |
US11099906B2 (en) | 2015-04-17 | 2021-08-24 | Microsoft Technology Licensing, Llc | Handling tenant requests in a system that uses hardware acceleration components |
JP2017123602A (ja) * | 2016-01-08 | 2017-07-13 | 富士通株式会社 | 制御回路、データ処理装置および論理回路管理方法 |
JP2017151794A (ja) * | 2016-02-25 | 2017-08-31 | 富士通株式会社 | 情報処理システム、情報処理装置、管理装置、処理プログラム、及び処理方法 |
JP2017204213A (ja) * | 2016-05-13 | 2017-11-16 | 日本電信電話株式会社 | 設定サーバ、設定方法および設定プログラム |
US11119150B2 (en) | 2016-09-28 | 2021-09-14 | Amazon Technologies, Inc. | Extracting debug information from FPGAs in multi-tenant environments |
US11099894B2 (en) | 2016-09-28 | 2021-08-24 | Amazon Technologies, Inc. | Intermediate host integrated circuit between virtual machine instance and customer programmable logic |
US11171933B2 (en) | 2016-09-29 | 2021-11-09 | Amazon Technologies, Inc. | Logic repository service using encrypted configuration data |
US11182320B2 (en) | 2016-09-29 | 2021-11-23 | Amazon Technologies, Inc. | Configurable logic platform with multiple reconfigurable regions |
US11074380B2 (en) | 2016-09-29 | 2021-07-27 | Amazon Technologies, Inc. | Logic repository service |
US11275503B2 (en) | 2016-09-30 | 2022-03-15 | Amazon Technologies, Inc. | Controlling access to previously-stored logic in a reconfigurable logic device |
US11115293B2 (en) | 2016-11-17 | 2021-09-07 | Amazon Technologies, Inc. | Networked programmable logic service provider |
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