JP2014228523A

JP2014228523A - Semiconductor device

Info

Publication number: JP2014228523A
Application number: JP2013111054A
Authority: JP
Inventors: 安基富田; Yasumoto Tomita
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-05-27
Filing date: 2013-05-27
Publication date: 2014-12-08
Anticipated expiration: 2033-05-27
Also published as: JP6079436B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of measuring a power supply impedance between a power supply plane and ground plane of the semiconductor device.SOLUTION: The semiconductor device includes; a power supply plane (111) for applying a power supply potential; a ground plane (112) for applying a ground potential; a signal generator (303) for generating a signal; a power detector (304) for detecting power; first switches (Wa1 and Va1) for connecting the signal generator between the power supply plane and ground plane; second switches (Wa2 and Va2) for connecting the power detector between the power supply plane and ground plane; and an arithmetic unit (302) for calculating a power supply impedance on the basis of power of the signal generated by the signal generator and the power detected by the power detector.

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

近年、プロセスの微細化に伴い、アナログ・デジタル混載回路のようなＬＳＩ（Large Scale Integration）に実装される回路の動作速度は、ＧＨｚの周波数を超える高速動作をするようになってきている。また、一方で、プロセスの微細化により、電源電圧は低くなってきており、電源変動に起因するノイズがタイミングエラーを生じさせ、回路の誤動作が増えてきている。このような回路の誤動作を特定するために、電源インピーダンスを測定したいとの要望がある。 In recent years, with the miniaturization of processes, the operation speed of a circuit mounted on an LSI (Large Scale Integration) such as an analog / digital mixed circuit has come to operate at a high speed exceeding the frequency of GHz. On the other hand, the power supply voltage has been lowered due to the miniaturization of the process, and the noise caused by the power supply fluctuation has caused the timing error, and the malfunction of the circuit has increased. In order to identify such a malfunction of the circuit, there is a desire to measure the power supply impedance.

回路基板検査装置の低インピーダンス検出方法が知られている（例えば、特許文献１参照）。被検査回路基板の所定パターン位置に接触する複数のピンの１つと他の全部を１ピン対他の全ピン間テストテーブルによりオン、オフ制御されるスキャナにてそれぞれ測定部側と信号源側へテストステップごとに順次切り換え接続する。それとともに、信号源から基板に測定用交流信号を加えて得られる応答信号を測定部に取り込んで各ステップにおける回路網のインピーダンスを測定する。１ピン対他の全ピン間テストステップであらかじめ設定した低インピーダンス比較基準値と等しいかもしくはそれを下回る測定値が得られた場合には、テストステップの代わりに所定の２つのピンの一方と他方をスキャナにてそれぞれ測定部側と信号源側へ接続するピン間指定テストテーブルを生成する。テーブルのテストステップにより低インピーダンス値確認のための測定を実行する。 A low impedance detection method for a circuit board inspection apparatus is known (for example, see Patent Document 1). One of the plurality of pins that contact a predetermined pattern position on the circuit board to be inspected and all the other pins are turned on and off by a test table between one pin and all the other pins to the measuring unit side and the signal source side, respectively. Switch and connect sequentially for each test step. At the same time, a response signal obtained by adding a measurement AC signal from the signal source to the substrate is taken into the measurement unit, and the impedance of the network in each step is measured. If a measurement value equal to or lower than the preset low impedance comparison reference value is obtained in the test step between one pin and all other pins, one and the other of the two predetermined pins are used instead of the test step. The inter-pin designation test table is generated by connecting the scanner to the measuring unit side and the signal source side. The measurement for confirming the low impedance value is executed by the test step of the table.

特開平３−１０２２６９号公報Japanese Patent Laid-Open No. 3-102269

半導体チップ（半導体装置）は、パッケージによりパッケージングされる。パッケージは、回路基板に搭載される。回路基板検査装置は、回路基板のピンを用いてインピーダンスを測定するものである。この方法では、回路基板の外側からインピーダンスを測定するため、高周波信号においてはパッケージのインダクタンス成分により、半導体チップ自体の電源インピーダンスを測定することができないという課題がある。 A semiconductor chip (semiconductor device) is packaged by a package. The package is mounted on a circuit board. The circuit board inspection apparatus measures impedance using pins of a circuit board. In this method, since the impedance is measured from the outside of the circuit board, there is a problem that the power supply impedance of the semiconductor chip itself cannot be measured due to the inductance component of the package in the high-frequency signal.

本発明の目的は、半導体装置の電源プレーン及びグランドプレーン間の電源インピーダンスを測定することができる半導体装置を提供することである。 An object of the present invention is to provide a semiconductor device capable of measuring a power supply impedance between a power plane and a ground plane of the semiconductor device.

半導体装置は、電源電位を印加するための電源プレーンと、グランド電位を印加するためのグランドプレーンと、信号を生成する信号発生器と、パワーを検出するパワー検出器と、前記電源プレーン及び前記グランドプレーン間に前記信号発生器を接続する第１のスイッチと、前記電源プレーン及び前記グランドプレーン間に前記パワー検出器を接続する第２のスイッチと、前記信号発生器により生成される信号のパワーと前記パワー検出器により検出されるパワーとを基に電源インピーダンスを演算する演算部とを有する。 The semiconductor device includes a power supply plane for applying a power supply potential, a ground plane for applying a ground potential, a signal generator for generating a signal, a power detector for detecting power, the power supply plane, and the ground. A first switch that connects the signal generator between planes, a second switch that connects the power detector between the power plane and the ground plane, and the power of the signal generated by the signal generator A calculation unit for calculating a power source impedance based on the power detected by the power detector.

半導体装置の電源プレーン及びグランドプレーン間の電源インピーダンスを測定することができるので、半導体装置の電源変動に起因するエラー解析が容易になる。 Since the power supply impedance between the power supply plane and the ground plane of the semiconductor device can be measured, it is easy to analyze an error caused by power supply fluctuation of the semiconductor device.

図１は、ボード、パッケージ及び半導体チップの構成例を示す図である。FIG. 1 is a diagram illustrating a configuration example of a board, a package, and a semiconductor chip. 図２は、ボード、パッケージ及び半導体チップの等価回路図である。FIG. 2 is an equivalent circuit diagram of the board, package, and semiconductor chip. 図３は、第１の実施形態による半導体チップの構成例を示す図である。FIG. 3 is a diagram illustrating a configuration example of the semiconductor chip according to the first embodiment. 図４は、図３の信号発生器の構成例を示す図である。FIG. 4 is a diagram illustrating a configuration example of the signal generator of FIG. 図５は、図３のパワー検出器の構成例を示す図である。FIG. 5 is a diagram illustrating a configuration example of the power detector of FIG. 図６は、図３の制御部の構成例を示す図である。FIG. 6 is a diagram illustrating a configuration example of the control unit in FIG. 3. 図７は、図６のインピーダンス演算部の演算方法を説明するための図である。FIG. 7 is a diagram for explaining a calculation method of the impedance calculation unit in FIG. 6. 図８は、図３の電源インピーダンス測定回路の処理方法を示すフローチャートである。FIG. 8 is a flowchart showing a processing method of the power supply impedance measuring circuit of FIG. 図９は、電源インピーダンスのマトリックスを示す図である。FIG. 9 is a diagram showing a matrix of power supply impedance. 図１０は、電源インピーダンスの差分のマトリックスを示す図である。FIG. 10 is a diagram illustrating a matrix of differences in power supply impedance. 図１１は、第２の実施形態による半導体チップの構成例を示す図である。FIG. 11 is a diagram illustrating a configuration example of the semiconductor chip according to the second embodiment. 図１２は、第２の実施形態による電源インピーダンス測定回路の処理方法を示すフローチャートである。FIG. 12 is a flowchart showing a processing method of the power supply impedance measuring circuit according to the second embodiment. 図１３は、第３の実施形態による信号発生器の構成例を示す図である。FIG. 13 is a diagram illustrating a configuration example of a signal generator according to the third embodiment. 図１４は、第３の実施形態によるパワー検出器の構成例を示す図である。FIG. 14 is a diagram illustrating a configuration example of a power detector according to the third embodiment. 図１５は、第３の実施形態による制御部の構成例を示す図である。FIG. 15 is a diagram illustrating a configuration example of a control unit according to the third embodiment. 図１６は、第４の実施形態によるボード、パッケージ、半導体チップ及び電源インピーダンス測定回路のチップの構成例を示す図である。FIG. 16 is a diagram illustrating a configuration example of a board, a package, a semiconductor chip, and a chip of a power supply impedance measuring circuit according to the fourth embodiment.

（第１の実施形態）
図１は、ボード１０１、パッケージ１０２及び半導体チップ１０３の構成例を示す図である。半導体チップ１０３は、半導体装置であり、電源プレーン１１１、グランドプレーン１１２及び回路１１５を有する。電源プレーン１１１には、外部から電源電位が印加される。グランドプレーン１１２には、外部からグランド電位が印加される。回路１１５は、例えばアナログ・デジタル混載回路であり、電源プレーン１１１から電源電位の供給を受け、グランドプレーン１１２からグランド電位の供給を受け、動作する。アナログ・デジタル混載回路１１５の動作速度は、ＧＨｚの周波数を超える。アナログ・デジタル混載回路１１５に供給される電源電圧は低く、電源変動に起因するタイミングエラーが生じ、回路１１５の誤動作が生じ易い。回路１１５の誤動作を特定するために、半導体チップ１０３の電源インピーダンスを測定する必要がある。 (First embodiment)
FIG. 1 is a diagram illustrating a configuration example of the board 101, the package 102, and the semiconductor chip 103. The semiconductor chip 103 is a semiconductor device and includes a power plane 111, a ground plane 112, and a circuit 115. A power supply potential is applied to the power supply plane 111 from the outside. A ground potential is applied to the ground plane 112 from the outside. The circuit 115 is, for example, an analog / digital mixed circuit, and operates by receiving a power supply potential supplied from the power supply plane 111 and a ground potential supplied from the ground plane 112. The operation speed of the analog / digital mixed circuit 115 exceeds the frequency of GHz. The power supply voltage supplied to the analog / digital mixed circuit 115 is low, a timing error due to power supply fluctuation occurs, and the circuit 115 is likely to malfunction. In order to specify the malfunction of the circuit 115, it is necessary to measure the power supply impedance of the semiconductor chip 103.

半導体チップ１０３は、パッケージ１０２にパッケージングされる。パッケージ１０２は、ボード１０１に搭載される。ボード１０１は、回路基板であり、電源ピンＶＤＤ及びグランドピンＧＮＤを有する。電源ピンＶＤＤには、外部から電源電位が印加される。グランドピンＧＮＤには、外部からグランド電位が印加される。ボード１０１は、ボール１１３により、パッケージ１０２に電気的に接続される。パッケージ１０２は、リード１１４により、半導体チップ１０３に接続される。電源プレーン１１１は、ボール１１３及びリード１１４を介して、電源ピンＶＤＤに接続され、外部から電源電位の供給を受ける。グランドプレーン１１２は、ボール１１３及びリード１１４を介して、グランドピンＧＮＤに接続され、外部からグランド電位の供給を受ける。 The semiconductor chip 103 is packaged in the package 102. The package 102 is mounted on the board 101. The board 101 is a circuit board and has a power supply pin VDD and a ground pin GND. A power supply potential is externally applied to the power supply pin VDD. A ground potential is externally applied to the ground pin GND. The board 101 is electrically connected to the package 102 by a ball 113. The package 102 is connected to the semiconductor chip 103 by leads 114. The power supply plane 111 is connected to the power supply pin VDD via the ball 113 and the lead 114, and is supplied with a power supply potential from the outside. The ground plane 112 is connected to the ground pin GND via the ball 113 and the lead 114, and receives a ground potential from the outside.

図２は、ボード１０１、パッケージ１０２及び半導体チップ１０３の等価回路図である。電源回路２０１は、ボード１０１の電源ピンＶＤＤ及びグランドピンＧＮＤに電源電圧を供給する。ボード１０１、パッケージ１０２及び半導体チップ１０３は、それぞれ、寄生抵抗、寄生インダクタ及び寄生容量を有する。そのため、電源ピンＶＤＤ及びグランドピンＧＮＤを用いて電源インピーダンスを測定すると、ボード１０１及びパッケージ１０２の寄生抵抗、寄生インダクタ及び寄生容量を含んだ電源インピーダンスが測定されてしまい、半導体チップ１０３自体の電源インピーダンスを測定することができない。 FIG. 2 is an equivalent circuit diagram of the board 101, the package 102, and the semiconductor chip 103. The power supply circuit 201 supplies a power supply voltage to the power supply pin VDD and the ground pin GND of the board 101. The board 101, the package 102, and the semiconductor chip 103 each have a parasitic resistance, a parasitic inductor, and a parasitic capacitance. Therefore, when the power supply impedance is measured using the power supply pin VDD and the ground pin GND, the power supply impedance including the parasitic resistance, the parasitic inductor and the parasitic capacitance of the board 101 and the package 102 is measured, and the power supply impedance of the semiconductor chip 103 itself is measured. Can not be measured.

図３は、第１の実施形態による半導体チップ１０３の構成例を示す図である。半導体チップ１０３は、上記の電源プレーン１１１、グランドプレーン１１２及び回路１１５の他、電源インピーダンス測定回路３０１を有する。電源インピーダンス測定回路３０１は、制御部３０２、信号発生器３０３、パワー検出器３０４、起点スイッチＷａ１，Ｗａ２，Ｗｂ１，Ｗｂ２，Ｗｃ１，Ｗｃ２，Ｗｄ１，Ｗｄ２，Ｗｅ１，Ｗｅ２，Ｗｆ１，Ｗｆ２、及び終点スイッチＶａ１，Ｖａ２，Ｖｂ１，Ｖｂ２，Ｖｃ１，Ｖｃ２，Ｖｄ１，Ｖｄ２，Ｖｅ１，Ｖｅ２，Ｖｆ１，Ｖｆ２を有する。 FIG. 3 is a diagram illustrating a configuration example of the semiconductor chip 103 according to the first embodiment. The semiconductor chip 103 includes a power supply impedance measurement circuit 301 in addition to the power supply plane 111, the ground plane 112, and the circuit 115 described above. The power source impedance measurement circuit 301 includes a control unit 302, a signal generator 303, a power detector 304, start point switches Wa1, Wa2, Wb1, Wb2, Wc1, Wc2, Wd1, Wd2, We1, We2, Wf1, Wf2, and an end point switch. Va1, Va2, Vb1, Vb2, Vc1, Vc2, Vd1, Vd2, Ve1, Ve2, Vf1, Vf2.

電源プレーン１１１には、電源ピンＶＤＤから電源電位が印加される。グランドプレーン１１２には、グランドピンＧＮＤからグランド電位が印加される。信号発生器３０３は、信号を生成する。パワー検出器３０４は、パワー（電力）を検出する。 A power supply potential is applied to the power supply plane 111 from the power supply pin VDD. A ground potential is applied to the ground plane 112 from the ground pin GND. The signal generator 303 generates a signal. The power detector 304 detects power (electric power).

制御部３０２は、起点選択信号ＳＥＬ１により、起点スイッチＷａ１〜Ｗｆ１，Ｗａ２〜Ｗｆ２を制御する。例えば、起点選択信号ＳＥＬ１により、第１の起点Ｓａが選択されると、起点スイッチＷａ１及びＷａ２がオンし、その他の起点スイッチＷｂ１〜Ｗｆ１，Ｗｂ２〜Ｗｆ２がオフする。起点スイッチＷａ１は、信号発生器３０３の電源端子を電源プレーン１１１の第１の起点Ｓａに接続する。起点スイッチＷａ２は、パワー検出器３０４の電源端子を電源プレーン１１１の第１の起点Ｓａに接続する。 The control unit 302 controls the start point switches Wa1 to Wf1 and Wa2 to Wf2 by the start point selection signal SEL1. For example, when the first starting point Sa is selected by the starting point selection signal SEL1, the starting point switches Wa1 and Wa2 are turned on, and the other starting point switches Wb1 to Wf1, Wb2 to Wf2 are turned off. The start point switch Wa1 connects the power supply terminal of the signal generator 303 to the first start point Sa of the power supply plane 111. The starting point switch Wa2 connects the power supply terminal of the power detector 304 to the first starting point Sa of the power supply plane 111.

制御部３０２は、終点選択信号ＳＥＬ２により、終点スイッチＶａ１〜Ｖｆ１，Ｖａ２〜Ｖｆ２を制御する。例えば、終点選択信号ＳＥＬ２により、第１の終点Ｅａが選択されると、終点スイッチＶａ１及びＶａ２がオンし、その他の終点スイッチＶｂ１〜Ｖｆ１，Ｖｂ２〜Ｖｆ２がオフする。終点スイッチＶａ１は、信号発生器３０３のグランド端子をグランドプレーン１１２の第１の終点Ｅａに接続する。終点スイッチＶａ２は、パワー検出器３０４のグランド端子をグランドプレーン１１２の第１の終点Ｅａに接続する。 The control unit 302 controls the end point switches Va1 to Vf1 and Va2 to Vf2 by the end point selection signal SEL2. For example, when the first end point Ea is selected by the end point selection signal SEL2, the end point switches Va1 and Va2 are turned on, and the other end point switches Vb1 to Vf1, Vb2 to Vf2 are turned off. The end point switch Va1 connects the ground terminal of the signal generator 303 to the first end point Ea of the ground plane 112. The end point switch Va2 connects the ground terminal of the power detector 304 to the first end point Ea of the ground plane 112.

信号発生器３０３は、例えば、第１の起点Ｓａ及び第１の終点Ｅａ間に交流信号を出力する。その際、パワー検出器３０４は、第１の起点Ｓａ及び第１の終点Ｅａ間のパワーを検出する。制御部３０２は、信号発生器３０３により生成される信号のパワーとパワー検出器３０４により検出されるパワーとを基に、例えば第１の起点Ｓａ及び第１の終点Ｅａ間の電源インピーダンスを演算する。 For example, the signal generator 303 outputs an AC signal between the first start point Sa and the first end point Ea. At that time, the power detector 304 detects the power between the first start point Sa and the first end point Ea. The control unit 302 calculates, for example, the power supply impedance between the first start point Sa and the first end point Ea based on the power of the signal generated by the signal generator 303 and the power detected by the power detector 304. .

図４は、図３の信号発生器３０３の構成例を示す図である。信号発生器３０３は、デジタルアナログ変換器４０１、発振器４０２、分波回路４０３、パワー検出回路４０４及びアナログデジタル変換器４０５を有し、制御部３０２からスタートフラグＳＦを入力すると動作する。制御部３０２は、周波数制御コードＦＣを信号発生器３０３に出力することにより、信号発生器３０３が生成する信号の周波数を制御することができる。デジタルアナログ変換器４０１は、周波数制御コードＦＣをデジタル信号からアナログ信号に変換し、アナログ電圧を発振器４０２に出力する。発振器４０２は、例えばリング型電圧制御発振器であり、デジタルアナログ変換器４０１により出力されたアナログ電圧に応じた周波数の交流信号を生成して分波回路４０３に出力する。分波回路４０３は、発振器４０２により出力された信号を２分割し、出力信号ＯＵＴを電源プレーン１１１及びグランドプレーン１１２間に出力すると共に、出力信号ＯＵＴと同じ信号をパワー検出回路４０４に出力する。パワー検出回路４０４は、出力信号ＯＵＴのパワーを検出する。具体的には、パワー検出回路４０４は、ダイオード特性を用いて出力信号ＯＵＴを整流し、整流した出力信号ＯＵＴのパワーの平均値を出力信号ＯＵＴの電圧値としてアナログデジタル変換器４０５に出力する。アナログデジタル変換器４０５は、出力信号ＯＵＴの電圧値をアナログからデジタルに変換し、出力信号ＯＵＴの電圧Ｖｒを制御部３０２に出力する。 FIG. 4 is a diagram illustrating a configuration example of the signal generator 303 in FIG. The signal generator 303 includes a digital / analog converter 401, an oscillator 402, a branching circuit 403, a power detection circuit 404, and an analog / digital converter 405, and operates when a start flag SF is input from the control unit 302. The control unit 302 can control the frequency of the signal generated by the signal generator 303 by outputting the frequency control code FC to the signal generator 303. The digital-analog converter 401 converts the frequency control code FC from a digital signal to an analog signal and outputs an analog voltage to the oscillator 402. The oscillator 402 is, for example, a ring-type voltage controlled oscillator, and generates an AC signal having a frequency corresponding to the analog voltage output from the digital-analog converter 401 and outputs the AC signal to the branching circuit 403. The demultiplexing circuit 403 divides the signal output by the oscillator 402 into two, outputs the output signal OUT between the power plane 111 and the ground plane 112, and outputs the same signal as the output signal OUT to the power detection circuit 404. The power detection circuit 404 detects the power of the output signal OUT. Specifically, the power detection circuit 404 rectifies the output signal OUT using the diode characteristics, and outputs an average value of the power of the rectified output signal OUT to the analog-digital converter 405 as a voltage value of the output signal OUT. The analog-digital converter 405 converts the voltage value of the output signal OUT from analog to digital, and outputs the voltage Vr of the output signal OUT to the control unit 302.

図５は、図３のパワー検出器３０４の構成例を示す図である。パワー検出器３０４は、パワー検出回路５０１及びアナログデジタル変換器５０２を有し、制御部３０２からスタートフラグＳＦを入力すると動作する。入力信号ＩＮは、電源プレーン１１１及びグランドプレーン１１２間の信号である。パワー検出回路５０１は、入力信号ＩＮのパワーを検出する。具体的には、パワー検出回路５０１は、ダイオード特性を用いて入力信号ＩＮを整流し、整流した入力信号ＩＮのパワーの平均値を入力信号ＩＮの電圧値としてアナログデジタル変換器５０２に出力する。アナログデジタル変換器５０２は、入力信号ＩＮの電圧値をアナログからデジタルに変換し、入力信号ＩＮの電圧Ｖｔを制御部３０２に出力する。 FIG. 5 is a diagram illustrating a configuration example of the power detector 304 in FIG. 3. The power detector 304 includes a power detection circuit 501 and an analog / digital converter 502 and operates when a start flag SF is input from the control unit 302. The input signal IN is a signal between the power plane 111 and the ground plane 112. The power detection circuit 501 detects the power of the input signal IN. Specifically, the power detection circuit 501 rectifies the input signal IN using the diode characteristics, and outputs the average value of the power of the rectified input signal IN to the analog-digital converter 502 as the voltage value of the input signal IN. The analog-digital converter 502 converts the voltage value of the input signal IN from analog to digital, and outputs the voltage Vt of the input signal IN to the control unit 302.

図６は、図３の制御部３０２の構成例を示す図である。制御部３０２は、制御回路６０１、カウンタ６０２〜６０４、除算回路６０５及びインピーダンス演算部６０６を有する。カウンタ６０２は、制御回路６０１の制御により、スタートフラグＳＦ及び周波数制御コードＦＣを出力する。周波数制御コードＦＣは、順次、カウンタ６０２によりカウントアップされる。これにより、図４の信号発生器３０３は、順次、異なる周波数の信号を生成する。カウンタ６０３は、制御回路６０１の制御により、起点選択信号ＳＥＬ１をカウントアップする。起点選択信号ＳＥＬ１は、図３の第１の起点Ｓａから第６の起点Ｓｆまでを順に選択する。カウンタ６０４は、制御回路６０１の制御により、終点選択信号ＳＥＬ２をカウントアップする。終点選択信号ＳＥＬ２は、図３の第１の終点Ｅａから第６の終点Ｅｆまでを順に選択する。除算回路６０５は、入力信号ＩＮの電圧Ｖｔを出力信号ＯＵＴの電圧Ｖｒで除算し、商Ｓ１＝Ｖｔ／Ｖｒを出力する。インピーダンス演算部６０６は、商Ｓ１を基に電源インピーダンスＺを演算し、エンドフラグＥＦを出力する。制御回路６０１は、エンドフラグＥＦを入力すると、カウンタ６０２〜６０４を制御し、周波数制御コードＦＣ、起点選択信号ＳＥＬ１及び終点選択信号ＳＥＬ２を更新させる。 FIG. 6 is a diagram illustrating a configuration example of the control unit 302 of FIG. The control unit 302 includes a control circuit 601, counters 602 to 604, a division circuit 605, and an impedance calculation unit 606. The counter 602 outputs a start flag SF and a frequency control code FC under the control of the control circuit 601. The frequency control code FC is sequentially counted up by the counter 602. Thereby, the signal generator 303 in FIG. 4 sequentially generates signals of different frequencies. The counter 603 counts up the starting point selection signal SEL1 under the control of the control circuit 601. The starting point selection signal SEL1 sequentially selects from the first starting point Sa to the sixth starting point Sf in FIG. The counter 604 counts up the end point selection signal SEL2 under the control of the control circuit 601. The end point selection signal SEL2 sequentially selects from the first end point Ea to the sixth end point Ef in FIG. The division circuit 605 divides the voltage Vt of the input signal IN by the voltage Vr of the output signal OUT, and outputs a quotient S1 = Vt / Vr. The impedance calculation unit 606 calculates the power source impedance Z based on the quotient S1 and outputs an end flag EF. When the end flag EF is input, the control circuit 601 controls the counters 602 to 604 to update the frequency control code FC, the start point selection signal SEL1, and the end point selection signal SEL2.

図７は、図６のインピーダンス演算部６０６の演算方法を説明するための図であり、信号発生器３０３及びパワー検出器３０４の等価回路図を示す。信号発生器３０３は、発振器７０１及び抵抗Ｒ１〜Ｒ４を有する。発振器７０１は、図４の発振器４０２に対応する。抵抗Ｒ１〜Ｒ４は、可変抵抗であり、５０Ωである。電圧Ｖｒは、抵抗Ｒ３の両端の電圧である。パワー検出器３０４は、抵抗Ｒ５を有する。抵抗Ｒ５は、可変抵抗であり、５０Ωである。電圧Ｖｔは、抵抗Ｒ５の両端の電圧である。信号発生器３０３は、例えば、起点Ｓａ及び終点Ｅａに接続される。パワー検出器３０４も、例えば、起点Ｓａ及び終点Ｅａに接続される。上記のように、除算回路６０５は、電圧Ｖｔを電圧Ｖｒで除算し、商Ｓ１＝Ｖｔ／Ｖｒを演算する。インピーダンス演算部６０６は、商Ｓ１を用いて、次式により、起点Ｓａ及び終点Ｅａ間の電源インピーダンスＺを演算する。
Ｚ＝５０×Ｓ１／｛２×（１−Ｓ１）｝ FIG. 7 is a diagram for explaining a calculation method of the impedance calculation unit 606 in FIG. 6, and shows an equivalent circuit diagram of the signal generator 303 and the power detector 304. The signal generator 303 includes an oscillator 701 and resistors R1 to R4. The oscillator 701 corresponds to the oscillator 402 in FIG. The resistors R1 to R4 are variable resistors and are 50Ω. The voltage Vr is a voltage across the resistor R3. The power detector 304 has a resistor R5. The resistor R5 is a variable resistor and is 50Ω. The voltage Vt is a voltage across the resistor R5. The signal generator 303 is connected to, for example, the start point Sa and the end point Ea. The power detector 304 is also connected to the start point Sa and the end point Ea, for example. As described above, the dividing circuit 605 divides the voltage Vt by the voltage Vr, and calculates the quotient S1 = Vt / Vr. The impedance calculation unit 606 calculates the power source impedance Z between the start point Sa and the end point Ea using the quotient S1 by the following equation.
Z = 50 * S1 / {2 * (1-S1)}

図８は、図３の電源インピーダンス測定回路３０１の処理方法を示すフローチャートである。半導体チップ１０３内の回路１１５が動作していない状態において、以下の処理を行う。ステップＳ８０１では、制御回路６０１は、カウンタ６０３を制御し、起点選択信号ＳＥＬ１を決定する。例えば、起点選択信号ＳＥＬ１は、初期値として、第１の起点Ｓａを選択するための信号に決定される。その場合、起点スイッチＷａ１及びＷａ２がオンし、その他の起点スイッチＷｂ１〜Ｗｆ１，Ｗｂ２〜Ｗｆ２がオフする。起点スイッチＷａ１は、信号発生器３０３の電源端子を電源プレーン１１１の第１の起点Ｓａに接続する。起点スイッチＷａ２は、パワー検出器３０４の電源端子を電源プレーン１１１の第１の起点Ｓａに接続する。 FIG. 8 is a flowchart showing a processing method of the power source impedance measurement circuit 301 of FIG. The following processing is performed in a state where the circuit 115 in the semiconductor chip 103 is not operating. In step S801, the control circuit 601 controls the counter 603 to determine the starting point selection signal SEL1. For example, the starting point selection signal SEL1 is determined as a signal for selecting the first starting point Sa as an initial value. In that case, the starting point switches Wa1 and Wa2 are turned on, and the other starting point switches Wb1 to Wf1, Wb2 to Wf2 are turned off. The start point switch Wa1 connects the power supply terminal of the signal generator 303 to the first start point Sa of the power supply plane 111. The starting point switch Wa2 connects the power supply terminal of the power detector 304 to the first starting point Sa of the power supply plane 111.

次に、ステップＳ８０２では、制御回路６０１は、カウンタ６０４を制御し、終点選択信号ＳＥＬ２を決定する。例えば、終点選択信号ＳＥＬ２は、初期値として、第１の終点Ｅａを選択するための信号に決定される。その場合、終点スイッチＶａ１及びＶａ２がオンし、その他の終点スイッチＶｂ１〜Ｖｆ１，Ｖｂ２〜Ｖｆ２がオフする。終点スイッチＶａ１は、信号発生器３０３のグランド端子をグランドプレーン１１２の第１の終点Ｅａに接続する。終点スイッチＶａ２は、パワー検出器３０４のグランド端子をグランドプレーン１１２の第１の終点Ｅａに接続する。 Next, in step S802, the control circuit 601 controls the counter 604 to determine the end point selection signal SEL2. For example, the end point selection signal SEL2 is determined as a signal for selecting the first end point Ea as an initial value. In that case, the end point switches Va1 and Va2 are turned on, and the other end point switches Vb1 to Vf1 and Vb2 to Vf2 are turned off. The end point switch Va1 connects the ground terminal of the signal generator 303 to the first end point Ea of the ground plane 112. The end point switch Va2 connects the ground terminal of the power detector 304 to the first end point Ea of the ground plane 112.

次に、ステップＳ８０３では、制御回路６０１は、カウンタ６０２を制御し、周波数制御コードＦＣを決定し、スタートフラグＳＦを出力させる。最初、周波数制御コードＦＣは、初期値に設定される。 Next, in step S803, the control circuit 601 controls the counter 602, determines the frequency control code FC, and outputs the start flag SF. Initially, the frequency control code FC is set to an initial value.

次に、ステップＳ８０４では、信号発生器３０３は、スタートフラグＳＦを入力すると、周波数制御コードＦＣに応じた周波数の信号ＯＵＴを第１の起点Ｓａ及び第１の終点Ｅａ間に出力し、電圧Ｖｒを出力する。パワー検出器３０４は、第１の起点Ｓａ及び第１の終点Ｅａ間の信号ＩＮを入力し、電圧Ｖｒを出力する。除算回路６０５は、商Ｓ１＝Ｖｔ／Ｖｒを演算する。インピーダンス演算部６０６は、商Ｓ１を基に、上記の周波数における第１の起点Ｓａ及び第１の終点Ｅａ間の電源インピーダンスＺを演算し、エンドフラグＥＦを出力する。 Next, in step S804, when the signal generator 303 receives the start flag SF, the signal generator 303 outputs a signal OUT having a frequency corresponding to the frequency control code FC between the first start point Sa and the first end point Ea, and the voltage Vr. Is output. The power detector 304 receives a signal IN between the first start point Sa and the first end point Ea, and outputs a voltage Vr. The division circuit 605 calculates the quotient S1 = Vt / Vr. Based on the quotient S1, the impedance calculation unit 606 calculates the power source impedance Z between the first start point Sa and the first end point Ea at the above frequency, and outputs an end flag EF.

次に、ステップＳ８０５では、制御回路６０１は、エンドフラグＥＦを入力すると、全ての周波数の電源インピーダンスＺの測定が終了したか否かをチェックする。終了していない場合には、ステップＳ８０３に戻る。ステップＳ８０３では、制御回路６０１は、カウンタ６０２を制御し、周波数制御コードＦＣを変更し、スタートフラグＳＦを出力させる。その後、ステップＳ８０４に進み、上記の処理を繰り返す。これにより、種々の周波数における電源インピーダンスＺを測定することができ、電源インピーダンスＺの周波数解析が可能になる。ステップＳ８０５において、全ての周波数の電源インピーダンスＺの測定が終了した場合には、ステップＳ８０６に進む。 Next, in step S805, when the end flag EF is input, the control circuit 601 checks whether the measurement of the power source impedance Z of all frequencies is completed. If not completed, the process returns to step S803. In step S803, the control circuit 601 controls the counter 602, changes the frequency control code FC, and outputs a start flag SF. Then, it progresses to step S804 and repeats said process. As a result, the power source impedance Z at various frequencies can be measured, and the frequency analysis of the power source impedance Z becomes possible. In step S805, when the measurement of the power source impedance Z for all frequencies is completed, the process proceeds to step S806.

ステップＳ８０６では、制御回路６０１は、全ての終点の電源インピーダンスＺの測定が終了したか否かをチェックする。終了していない場合には、ステップＳ８０２に戻る。ステップＳ８０２では、制御回路６０１は、カウンタ６０４を制御し、終点選択信号ＳＥＬ２を変更する。例えば、終点選択信号ＳＥＬ２は、第２の終点Ｅｂを選択するための信号に決定される。その場合、終点スイッチＶｂ１及びＶｂ２がオンし、その他の終点スイッチＶａ１，Ｖｃ１〜Ｖｆ１，Ｖａ２，Ｖｃ２〜Ｖｆ２がオフする。終点スイッチＶｂ１は、信号発生器３０３のグランド端子をグランドプレーン１１２の第２の終点Ｅｂに接続する。終点スイッチＶｂ２は、パワー検出器３０４のグランド端子をグランドプレーン１１２の第２の終点Ｅｂに接続する。その後、ステップＳ８０２〜Ｓ８０６の処理を繰り返し、インピーダンス演算部６０６は、各周波数における第１の起点Ｓａ及び第２の終点Ｅｂ間の電源インピーダンスＺを演算する。その後、ステップＳ８０２では、終点選択信号ＳＥＬ２は、第３の終点Ｅｃから第６の終点Ｅｆまでを順に選択する。これにより、第１の起点Ｓａと終点Ｅｃ〜Ｅｆとの間の電源インピーダンスＺがそれぞれ演算される。ステップＳ８０６において、全ての終点の電源インピーダンスＺの測定が終了した場合には、ステップＳ８０７に進む。 In step S806, the control circuit 601 checks whether the measurement of the power source impedance Z at all end points has been completed. If not completed, the process returns to step S802. In step S802, the control circuit 601 controls the counter 604 to change the end point selection signal SEL2. For example, the end point selection signal SEL2 is determined as a signal for selecting the second end point Eb. In that case, the end point switches Vb1 and Vb2 are turned on, and the other end point switches Va1, Vc1 to Vf1, Va2, Vc2 to Vf2 are turned off. The end point switch Vb1 connects the ground terminal of the signal generator 303 to the second end point Eb of the ground plane 112. The end point switch Vb2 connects the ground terminal of the power detector 304 to the second end point Eb of the ground plane 112. Thereafter, the processing of steps S802 to S806 is repeated, and the impedance calculation unit 606 calculates the power source impedance Z between the first start point Sa and the second end point Eb at each frequency. Thereafter, in step S802, the end point selection signal SEL2 sequentially selects from the third end point Ec to the sixth end point Ef. Thereby, the power source impedance Z between the first start point Sa and the end points Ec to Ef is calculated. In step S806, when the measurement of the power source impedance Z at all end points is completed, the process proceeds to step S807.

ステップＳ８０７では、制御回路６０１は、全ての起点の電源インピーダンスＺの測定が終了したか否かをチェックする。終了していない場合には、ステップＳ８０１に戻る。ステップＳ８０１では、制御回路６０１は、カウンタ６０３を制御し、起点選択信号ＳＥＬ１を変更する。例えば、起点選択信号ＳＥＬ１は、第２の起点Ｓｂを選択するための信号に決定される。その場合、起点スイッチＷｂ１及びＷｂ２がオンし、その他の起点スイッチＷａ１，Ｗｃ１〜Ｗｆ１，Ｗａ２，Ｗｃ２〜Ｗｆ２がオフする。起点スイッチＷｂ１は、信号発生器３０３の電源端子を電源プレーン１１１の第２の起点Ｓｂに接続する。起点スイッチＷｂ２は、パワー検出器３０４の電源端子を電源プレーン１１１の第２の起点Ｓｂに接続する。その後、ステップＳ８０１〜Ｓ８０７の処理を繰り返し、インピーダンス演算部６０６は、各周波数における第２の起点Ｓｂと終点Ｅａ〜Ｅｆとの間の電源インピーダンスＺをそれぞれ演算する。その後、ステップＳ８０１では、起点選択信号ＳＥＬ２は、第３の起点Ｓｃから第６の起点Ｓｆまでを順に選択する。これにより、起点Ｓａ〜Ｓｆと終点Ｅａ〜Ｅｆとの間の電源インピーダンスＺがそれぞれ演算される。ステップＳ８０７において、全ての起点の電源インピーダンスＺの測定が終了した場合には、ステップＳ８０８に進む。 In step S807, the control circuit 601 checks whether or not the measurement of the power source impedance Z at all the starting points has been completed. If not completed, the process returns to step S801. In step S801, the control circuit 601 controls the counter 603 to change the starting point selection signal SEL1. For example, the starting point selection signal SEL1 is determined as a signal for selecting the second starting point Sb. In this case, the start point switches Wb1 and Wb2 are turned on, and the other start point switches Wa1, Wc1 to Wf1, Wa2, Wc2 to Wf2 are turned off. The starting point switch Wb1 connects the power supply terminal of the signal generator 303 to the second starting point Sb of the power supply plane 111. The starting point switch Wb2 connects the power source terminal of the power detector 304 to the second starting point Sb of the power source plane 111. Thereafter, the processing of steps S801 to S807 is repeated, and the impedance calculation unit 606 calculates the power source impedance Z between the second start point Sb and the end points Ea to Ef at each frequency. Thereafter, in step S801, the starting point selection signal SEL2 sequentially selects from the third starting point Sc to the sixth starting point Sf. Thereby, the power source impedance Z between the starting points Sa to Sf and the end points Ea to Ef is calculated. In step S807, when the measurement of the power source impedance Z at all the starting points is completed, the process proceeds to step S808.

ステップＳ８０８では、インピーダンス演算部６０６は、図９に示すように、例えば８個の起点と８個の終点との間の電源インピーダンスＺのマトリックスを生成する。このマトリックスにより、電源インピーダンスＺの分布が分かり、半導体チップ３０１のエラー解析が容易になる。 In step S808, as shown in FIG. 9, the impedance calculation unit 606 generates a matrix of the power source impedance Z between, for example, 8 start points and 8 end points. With this matrix, the distribution of the power source impedance Z is known, and error analysis of the semiconductor chip 301 is facilitated.

次に、インピーダンス演算部６０６は、図９のマトリックスを基に、隣接する起点又は終点の電源インピーダンスＺの差分を演算し、図１０に示すように、隣接する起点間又は終点間の電源インピーダンスＺのマトリックスを生成する。これにより、電源プレーン１１１及びグランドプレーン１１２内の電源インピーダンスＺの分布が分かり、半導体チップ３０１のエラー解析が容易になる。 Next, the impedance calculation unit 606 calculates the difference between the power source impedances Z between the adjacent start points or end points based on the matrix in FIG. 9, and the power source impedance Z between the adjacent start points or end points as shown in FIG. Generate a matrix of As a result, the distribution of the power supply impedance Z in the power supply plane 111 and the ground plane 112 is known, and the error analysis of the semiconductor chip 301 is facilitated.

なお、電源インピーダンスＺの演算方法は、上記の方法に限定されない。その他の方法により、電源インピーダンスＺを演算してもよい。信号発生器３０３は、第１のスイッチＷａ１，Ｖａ１等により、電源プレーン１１１及びグランドプレーン１１２間に接続される。パワー検出器３０４は、第２のスイッチＷａ２，Ｖａ２等により、電源プレーン１１１及びグランドプレーン１１２間に接続される。インピーダンス演算部６０６は、信号発生器３０３により生成される信号ＯＵＴのパワーとパワー検出器３０４により検出されるパワーとを基に電源インピーダンスＺを演算する。 The method for calculating the power source impedance Z is not limited to the above method. The power source impedance Z may be calculated by other methods. The signal generator 303 is connected between the power plane 111 and the ground plane 112 by the first switches Wa1, Va1, and the like. The power detector 304 is connected between the power plane 111 and the ground plane 112 by the second switches Wa2, Va2, and the like. The impedance calculator 606 calculates the power source impedance Z based on the power of the signal OUT generated by the signal generator 303 and the power detected by the power detector 304.

ステップＳ８０１及びＳ８０２では、起点スイッチ及び終点スイッチは、電源プレーン１１１及びグランドプレーン１１２の複数のポイントを選択的に接続する。インピーダンス演算部６０６は、図９に示すように、電源プレーン１１１及びグランドプレーン１１２の複数のポイントの電源インピーダンスＺを演算する。また、インピーダンス演算部６０６は、図１０に示すように、電源プレーン１１１及びグランドプレーン１１２の複数のポイントの電源インピーダンスＺの差分を演算することにより、複数のポイント間の電源インピーダンスＺを演算する。 In steps S <b> 801 and S <b> 802, the start point switch and the end point switch selectively connect a plurality of points on the power supply plane 111 and the ground plane 112. The impedance calculation unit 606 calculates the power supply impedance Z at a plurality of points on the power supply plane 111 and the ground plane 112 as shown in FIG. Further, as shown in FIG. 10, the impedance calculation unit 606 calculates the power supply impedance Z between a plurality of points by calculating the difference between the power supply impedances Z at a plurality of points on the power supply plane 111 and the ground plane 112.

（第２の実施形態）
図１１は、第２の実施形態による半導体チップ１０３の構成例を示す図である。本実施形態（図１１）は、第１の実施形態（図３）に対して、インピーダンス調整器１１０１及び外部抵抗１１０２を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。外部抵抗１１０２は、例えば図１のボード１０１上に設けられ、高精度の抵抗値を有する。インピーダンス演算部６０６が高精度の電源インピーダンスＺを演算するには、図７の抵抗Ｒ１〜Ｒ５が５０Ωであることが必要である。抵抗Ｒ１〜Ｒ５は、製造ばらつきや環境温度等により変動する。インピーダンス調整器１１１は、外部抵抗１１０２を用いて、抵抗（インピーダンス）Ｒ１〜Ｒ５を５０Ωに調整する。これにより、インピーダンス演算部６０６は、高精度の電源インピーダンスＺを演算することができる。 (Second Embodiment)
FIG. 11 is a diagram illustrating a configuration example of the semiconductor chip 103 according to the second embodiment. In the present embodiment (FIG. 11), an impedance adjuster 1101 and an external resistor 1102 are added to the first embodiment (FIG. 3). Hereinafter, the points of the present embodiment different from the first embodiment will be described. The external resistor 1102 is provided on the board 101 of FIG. 1, for example, and has a highly accurate resistance value. In order for the impedance calculation unit 606 to calculate the power supply impedance Z with high accuracy, the resistors R1 to R5 in FIG. 7 need to be 50Ω. The resistors R1 to R5 vary due to manufacturing variations, environmental temperature, and the like. The impedance adjuster 111 uses the external resistor 1102 to adjust the resistances (impedances) R1 to R5 to 50Ω. Thereby, the impedance calculation part 606 can calculate the power supply impedance Z with high precision.

図１２は、本実施形態による電源インピーダンス測定回路３０１の処理方法を示すフローチャートである。図１２は、図８に対して、ステップＳ１５０１を追加したものである。まず、ステップＳ１５０１では、インピーダンス調整器１１０１は、外部抵抗１１０２を用いて、抵抗Ｒ１〜Ｒ５をそれぞれ５０Ωにするための最適コードを探索し、信号発生器３０３及びパワー検出器３０４に出力する。信号発生器３０３及びパワー検出器３０４は、最適コードを入力し、抵抗Ｒ１〜Ｒ５を５０Ωに調整する。その後、図８と同様に、電源インピーダンス測定回路３０１は、ステップＳ８０１〜Ｓ８０８の処理を行う。 FIG. 12 is a flowchart showing a processing method of the power source impedance measurement circuit 301 according to the present embodiment. FIG. 12 is obtained by adding step S1501 to FIG. First, in step S1501, the impedance adjuster 1101 uses the external resistor 1102 to search for the optimum code for setting the resistors R1 to R5 to 50Ω, and outputs them to the signal generator 303 and the power detector 304. The signal generator 303 and the power detector 304 input the optimum code and adjust the resistors R1 to R5 to 50Ω. Thereafter, similarly to FIG. 8, the power source impedance measurement circuit 301 performs the processes of steps S801 to S808.

（第３の実施形態）
図１３は、第３の実施形態による信号発生器３０３の構成例を示す図である。図１３は、図４に対して、減衰器１２０１を追加したものである。以下、本実施形態が第１又は第２の実施形態と異なる点を説明する。減衰器１２０１は、振幅調整コードＰＣに応じて、発振器４０２の出力信号を減衰し、分波回路４０３に出力する。信号発生器３０３が出力する信号ＯＵＴの振幅が大きすぎると、信号ＯＵＴの振幅が電源プレーン１１１及びグランドプレーン１１２で飽和してしまい、パワー検出器３０４が信号ＩＮのパワーを正しく検出することができない。電源インピーダンスＺのとり得る値の範囲は広く、電源インピーダンスＺの大きさにより信号の飽和が生じる場合がある。そこで、減衰器１２０１を設けることにより、出力信号ＯＵＴの振幅を適正値に制御する。これにより、インピーダンス演算部６０６は、正しい電源インピーダンスＺを演算することができる。 (Third embodiment)
FIG. 13 is a diagram illustrating a configuration example of the signal generator 303 according to the third embodiment. FIG. 13 is obtained by adding an attenuator 1201 to FIG. Hereinafter, differences of the present embodiment from the first or second embodiment will be described. The attenuator 1201 attenuates the output signal of the oscillator 402 according to the amplitude adjustment code PC and outputs the attenuated signal to the branching circuit 403. If the amplitude of the signal OUT output from the signal generator 303 is too large, the amplitude of the signal OUT is saturated in the power plane 111 and the ground plane 112, and the power detector 304 cannot correctly detect the power of the signal IN. . The range of values that the power supply impedance Z can take is wide, and signal saturation may occur depending on the size of the power supply impedance Z. Therefore, by providing an attenuator 1201, the amplitude of the output signal OUT is controlled to an appropriate value. Thereby, the impedance calculator 606 can calculate the correct power source impedance Z.

図１４は、本実施形態によるパワー検出器３０４の構成例を示す図である。図１４は、図５に対して、増幅器１３０１を追加したものである。増幅器１３０１は、ダイナミックレンジ調整コードＤＲに応じた増幅率で、入力信号ＩＮを増幅し、パワー検出回路５０１に出力する。アナログデジタル変換器５０１に入力される信号のダイナックレンジが大きすぎたり小さすぎる場合には、アナログデジタル変換器５０１の変換精度が低下する。そこで、増幅器１３０１を設けることにより、アナログデジタル変換器５０１に入力される信号のダイナックレンジを適正値に調整し、アナログデジタル変換器５０１の変換精度を向上させる。ただし、この場合、後述のように、制御部３０２は、増幅器１３０１の増幅率に応じて電圧Ｖｔを補正し、正しい電源インピーダンスＺを演算する。 FIG. 14 is a diagram illustrating a configuration example of the power detector 304 according to the present embodiment. FIG. 14 is obtained by adding an amplifier 1301 to FIG. The amplifier 1301 amplifies the input signal IN at an amplification factor corresponding to the dynamic range adjustment code DR and outputs the amplified signal to the power detection circuit 501. When the dynamic range of the signal input to the analog / digital converter 501 is too large or too small, the conversion accuracy of the analog / digital converter 501 is lowered. Therefore, by providing the amplifier 1301, the dynamic range of the signal input to the analog-digital converter 501 is adjusted to an appropriate value, and the conversion accuracy of the analog-digital converter 501 is improved. However, in this case, as will be described later, the control unit 302 corrects the voltage Vt according to the amplification factor of the amplifier 1301 and calculates the correct power source impedance Z.

図１５は、本実施形態による制御部３０２の構成例を示す図である。図１５は、図６に対して、オーバーフロー検出器１４０１を追加したものである。オーバーフロー検出器１４０１は、電圧Ｖｒ又はＶｔが最大値を超えたオーバーフロー状態である場合には、振幅調整コードＰＣ及びダイナックレンジ調整コードＤＲを更新する。振幅調整コードＰＣは、電圧Ｖｒ又はＶｔがオーバーフロー状態である場合には、減衰器１２０１の減衰度が大きくなるように制御される。ダイナックレンジ調整コードＤＲは、例えば、電圧Ｖｔがオーバーフロー状態である場合には、増幅器１３０１の増幅率が小さくなるように制御される。オーバーフロー検出器１４０１は、電圧Ｖｒ又はＶｔのオーバーフロー状態を検出する毎に、振幅調整コードＰＣ又はダイナックレンジ調整コードＤＲを１ステップずつ変更する。また、オーバーフロー検出器１４０１は、ダイナックレンジ調整コードＤＲの変更に応じて電圧Ｖｔを補正し、増幅器１３０１の増幅率が１である場合の電圧Ｖｔを除算回路６０５に出力する。電圧Ｖｔを補正することにより、インピーダンス演算部６０６は、正しい電源インピーダンスＺを演算することができる。 FIG. 15 is a diagram illustrating a configuration example of the control unit 302 according to the present embodiment. FIG. 15 is obtained by adding an overflow detector 1401 to FIG. The overflow detector 1401 updates the amplitude adjustment code PC and the dynamic range adjustment code DR when the voltage Vr or Vt is in the overflow state exceeding the maximum value. The amplitude adjustment code PC is controlled so that the attenuation of the attenuator 1201 is increased when the voltage Vr or Vt is in an overflow state. For example, when the voltage Vt is in an overflow state, the dynamic range adjustment code DR is controlled so that the amplification factor of the amplifier 1301 becomes small. The overflow detector 1401 changes the amplitude adjustment code PC or the dynamic range adjustment code DR step by step each time an overflow state of the voltage Vr or Vt is detected. The overflow detector 1401 corrects the voltage Vt according to the change of the dynamic range adjustment code DR, and outputs the voltage Vt when the amplification factor of the amplifier 1301 is 1 to the division circuit 605. By correcting the voltage Vt, the impedance calculator 606 can calculate the correct power supply impedance Z.

以上のように、減衰器１２０１は、制御部３０２の制御により、信号発生器３０３により生成される信号ＯＵＴのパワー及び／又はパワー検出器３０４により検出されるパワーを基に、信号発生器３０３が生成する信号の振幅を制御する。 As described above, the attenuator 1201 is controlled by the control unit 302 based on the power of the signal OUT generated by the signal generator 303 and / or the power detected by the power detector 304. Controls the amplitude of the generated signal.

増幅器１３０１は、制御部３０２の制御により、信号発生器３０３により生成される信号ＯＵＴのパワー及び／又はパワー検出器３０４により検出されるパワーに応じた増幅率で、パワー検出回路５０１に入力される信号を増幅する。アナログデジタル変換器５０２は、パワー検出回路５０１により検出された電圧（パワー）をアナログからデジタルに変換する。これにより、電源インピーダンスＺの演算精度を向上させることができる。 The amplifier 1301 is input to the power detection circuit 501 with an amplification factor according to the power of the signal OUT generated by the signal generator 303 and / or the power detected by the power detector 304 under the control of the control unit 302. Amplify the signal. The analog-digital converter 502 converts the voltage (power) detected by the power detection circuit 501 from analog to digital. Thereby, the calculation accuracy of the power supply impedance Z can be improved.

（第４の実施形態）
図１６は、第４の実施形態によるボード１６０１、パッケージ１６０２、半導体チップ１６０３ａ，１６０３ｂ及び電源インピーダンス測定回路のチップ１６０４の構成例を示す図である。以下、本実施形態が第１〜第３の実施形態と異なる点を説明する。電源インピーダンス測定回路のチップ１６０４は、図３の電源インピーダンス測定回路３０１に対応する。半導体チップ１６０３ａ及び１６０３ｂは、図３の半導体チップ１０３のうちの電源インピーダンス測定回路３０１以外の回路に対応する。半導体チップ１６０３ｂは、バンプ１６０５により、ボード１６０１に電気的に接続される。半導体チップ１６０３ａ，１６０３ｂ及び電源インピーダンス測定回路のチップ１６０４は、ＴＳＶ（through silicon via）により縦積みされている。シリコン半導体チップ１６０４内には上下方向に貫通するビアボールが設けられている。２個の半導体チップ１６０３ａ及び１６０３ｂは、チップ１６０４内のビアホールを介して、相互に接続される。縦積みにしたチップ１６０３ａ及び１６０３ｂは、電源インピーダンスが高くなり、半導体チップ１６０３ａ及び１６０３ｂの重ね合わせの不良が起きた場合には、誤動作が生じやすくなってしまう。そこで、電源インピーダンス測定回路のチップ１６０４を半導体チップ１６０３ａ及び１６０３ｂ間に挟むことにより、半導体チップ１６０３ａ及び１６０３ｂの電源インピーダンスを測定し、電源プレーン１１１及びグランドプレーン１１２のボトルネックの領域を見つけ出すことができる。 (Fourth embodiment)
FIG. 16 is a diagram illustrating a configuration example of the board 1601, the package 1602, the semiconductor chips 1603a and 1603b, and the chip 1604 of the power supply impedance measuring circuit according to the fourth embodiment. Hereinafter, differences of the present embodiment from the first to third embodiments will be described. The power supply impedance measurement circuit chip 1604 corresponds to the power supply impedance measurement circuit 301 of FIG. The semiconductor chips 1603a and 1603b correspond to circuits other than the power supply impedance measurement circuit 301 in the semiconductor chip 103 of FIG. The semiconductor chip 1603b is electrically connected to the board 1601 by bumps 1605. The semiconductor chips 1603a and 1603b and the chip 1604 of the power source impedance measuring circuit are stacked vertically by TSV (through silicon via). A via ball penetrating in the vertical direction is provided in the silicon semiconductor chip 1604. The two semiconductor chips 1603a and 1603b are connected to each other via via holes in the chip 1604. The chips 1603a and 1603b stacked vertically have a high power supply impedance, and if the semiconductor chips 1603a and 1603b are poorly stacked, a malfunction is likely to occur. Therefore, by sandwiching the chip 1604 of the power supply impedance measurement circuit between the semiconductor chips 1603a and 1603b, the power supply impedance of the semiconductor chips 1603a and 1603b can be measured, and the bottleneck regions of the power supply plane 111 and the ground plane 112 can be found. .

以上のように、第１〜第４の実施形態によれば、これまでブラックボックスであった半導体チップの電源インピーダンスを測定することが可能になり、電源ノイズに起因する半導体チップのエラー解析を効率よく行うことができる。 As described above, according to the first to fourth embodiments, it is possible to measure the power supply impedance of the semiconductor chip that has been a black box so far, and it is possible to efficiently analyze the error of the semiconductor chip caused by the power supply noise. Can be done well.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

１０１ボード
１０２パッケージ
１０３半導体チップ
１１１電源プレーン
１１２グランドプレーン
１１３ボール
１１４リード
１１５回路
３０１電源インピーダンス測定回路
３０２制御部
３０３信号発生器
３０４パワー検出器 101 Board 102 Package 103 Semiconductor Chip 111 Power Plane 112 Ground Plane 113 Ball 114 Lead 115 Circuit 301 Power Impedance Measurement Circuit 302 Control Unit 303 Signal Generator 304 Power Detector

Claims

A power plane for applying a power supply potential;
A ground plane for applying a ground potential;
A signal generator for generating a signal;
A power detector for detecting power;
A first switch connecting the signal generator between the power plane and the ground plane;
A second switch connecting the power detector between the power plane and the ground plane;
A semiconductor device comprising: an arithmetic unit that calculates a power source impedance based on a power of a signal generated by the signal generator and a power detected by the power detector.

The first switch and the second switch selectively connect a plurality of points on the power plane and the ground plane,
The semiconductor device according to claim 1, wherein the arithmetic unit calculates power source impedances at a plurality of points on the power plane and the ground plane.

3. The semiconductor device according to claim 2, wherein the calculation unit calculates a power supply impedance between the plurality of points by calculating a difference in power supply impedance between the plurality of points of the power supply plane and the ground plane. .

4. The device according to claim 1, wherein the first switch and the second switch are connected to the same point on the power plane and the same point on the ground plane. Semiconductor device.

The semiconductor device according to claim 1, wherein the signal generator selectively generates signals having a plurality of frequencies.

The semiconductor device according to claim 1, further comprising an impedance adjuster that adjusts impedances of the signal generator and the power detector.

And a controller that controls the amplitude of the signal generated by the signal generator based on the power of the signal generated by the signal generator and / or the power detected by the power detector. The semiconductor device according to any one of claims 1 to 6.

Furthermore, an amplifier that amplifies the signal input to the power detector at an amplification factor according to the power of the signal generated by the signal generator and / or the power detected by the power detector;
The semiconductor device according to claim 1, further comprising an analog-to-digital converter that converts power detected by the power detector from analog to digital.