JP2014216356A - Semiconductor substrate, semiconductor substrate manufacturing method and composite substrate manufacturing method - Google Patents

Semiconductor substrate, semiconductor substrate manufacturing method and composite substrate manufacturing method Download PDF

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磨 市川
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    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy

Abstract

PROBLEM TO BE SOLVED: To reduce surface roughness of a group IV semiconductor crystal layer formed on a semiconductor crystal layer formation substrate of a group III-V compound semiconductor via a sacrificial layer to a degree necessary for transfer.SOLUTION: A semiconductor substrate in which a semiconductor crystal layer formation substrate, a sacrificial layer, an intermediate layer and a semiconductor crystal layer are located in the order of the semiconductor crystal layer formation substrate, the sacrificial layer, the intermediate layer and the semiconductor crystal layer, in which the semiconductor crystal layer formation substrate is composed of a group III-V compound semiconductor crystal, and the sacrificial layer is obtained by etching by an etchant for etching the sacrificial layer at an etching rate larger than that in the case where the semiconductor crystal layer is etched, and the intermediate layer has decreased surface roughness of the semiconductor crystal layer in comparison with the case where the semiconductor crystal layer is directly formed on the sacrificial layer, and the semiconductor crystal layer is composed of a group IV semiconductor crystal.

Description

本発明は、半導体基板、半導体基板の製造方法および複合基板の製造方法に関する。   The present invention relates to a semiconductor substrate, a method for manufacturing a semiconductor substrate, and a method for manufacturing a composite substrate.

ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）（以下単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（以下単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）を実現できる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。   Group III-V compound semiconductors such as GaAs and InGaAs have high electron mobility, and group IV semiconductors such as Ge and SiGe have high hole mobility. Therefore, a III-V group compound semiconductor constitutes an N channel type MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) (hereinafter sometimes referred to simply as “nMOSFET”), and a group IV semiconductor comprises a P channel type MOSFET ( If it is simply referred to as “pMOSFET” hereinafter, a CMOSFET (Complementary Metal-Oxide-Semiconductor Field Effect Transistor) having high performance can be realized. Non-Patent Document 1 discloses a CMOSFET structure in which an N-channel MOSFET using a III-V group compound semiconductor as a channel and a P-channel MOSFET using Ge as a channel are formed on a single substrate.

単一基板（たとえばシリコン基板）上に、ＩＩＩ−Ｖ族化合物半導体層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、結晶成長用基板に形成した半導体結晶層を転写先基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、Ｓｉ基板に転写する技術が開示されている。   As a technique for forming dissimilar materials such as a III-V group compound semiconductor layer and a group IV semiconductor crystal layer on a single substrate (for example, a silicon substrate), a semiconductor crystal layer formed on a crystal growth substrate is used as a transfer destination substrate. A technique for transferring is known. For example, Non-Patent Document 2 discloses a technique in which an AlAs layer is formed as a sacrificial layer on a GaAs substrate, and the Ge layer formed on the sacrificial layer (AlAs layer) is transferred to the Si substrate.

特許文献１は、スレディング転位の運動を充分に抑制して高品質の半導体薄膜を得ることを目的として、Ｓｉ基板上に、ＡｌＡｓのバッファ層を温度４００℃で１０原子層の厚さに成長し、ＧａＡｓ膜を温度６００℃で１μｍの厚さに成長し、Ｇｅの薄膜を温度４００℃で約２００ｎｍの厚さに成長し、再びＧａＡｓ膜を１μｍの厚さに成長する、半導体薄膜の製造方法が開示されている。特許文献１によれば、このようにして製造された半導体薄膜においては、その転位密度が１０４／ｃｍ２以下であり、ＧａＡｓ／Ｓｉの界面から発生したスレディング転位はそのほとんどがＧｅ膜によってその上昇運動が阻止される、とされている。 In Patent Document 1, an AlAs buffer layer is grown on a Si substrate to a thickness of 10 atomic layers at a temperature of 400 ° C. for the purpose of obtaining a high-quality semiconductor thin film by sufficiently suppressing the movement of threading dislocations. Then, a GaAs film is grown to a thickness of 1 μm at a temperature of 600 ° C., a Ge thin film is grown to a thickness of about 200 nm at a temperature of 400 ° C., and a GaAs film is grown again to a thickness of 1 μm. A method is disclosed. According to Patent Document 1, in the semiconductor thin film manufactured in this way, the dislocation density is 10 4 / cm 2 or less, and most of the threading dislocations generated from the GaAs / Si interface are caused by the Ge film. The ascending movement is said to be blocked.

特開平６−５５１０号公報Japanese Patent Laid-Open No. 6-5510

S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007. Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)

ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体を単一基板上に形成する技術が必要になる。また、ＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。   An N-channel MISFET (Metal-Insulator-Semiconductor Field Effect Transistor) (hereinafter sometimes simply referred to as “nMISFET”) having a group III-V compound semiconductor as a channel and a P-channel MISFET having a group IV semiconductor as a channel ( (Hereinafter sometimes referred to as “pMISFET”) on a single substrate, a technique of forming a group III-V compound semiconductor for nMISFET and a group IV semiconductor for pMISFET on a single substrate. Is required. In addition, when considering manufacturing as LSI (Large Scale Integration), a III-V group compound semiconductor crystal layer for nMISFET and a group IV semiconductor for pMISFET on a silicon substrate capable of utilizing existing manufacturing apparatuses and existing processes. It is preferable to form a crystal layer.

転写用の半導体結晶層として、Ｇｅ等のＩＶ族半導体をエピタキシャル成長法により形成する場合、半導体結晶層形成基板として、ＧａＡｓ等のＩＩＩ−Ｖ族化合物単結晶基板を用い、また、半導体結晶層を半導体結晶層形成基板からエッチングにより剥離する際の犠牲層として、ＡｌＡｓ等ＩＩＩ−Ｖ族化合物半導体結晶層を用いる場合がある。ここで、半導体結晶層形成基板としてＧａＡｓ半導体結晶層を用い、犠牲層としてＡｌＡｓ半導体結晶層を用いる場合、半導体結晶層としてのＧｅ半導体結晶層の表面粗さが大きくなることを本願発明者らは実験検討により見出した。特に、Ｇｅ半導体結晶層の厚さが３００ｎｍ以下となる場合、Ｇｅ半導体結晶層の表面粗さが顕著に大きくなる。Ｇｅ等ＩＶ族半導体結晶層の表面粗さが大きくなると、転写用の半導体結晶層（ＩＶ族半導体結晶層）を転写先基板に転写するために、転写用の半導体結晶層と転写先基板とを接着する際の接着性が悪くなる問題がある。   When a group IV semiconductor such as Ge is formed by epitaxial growth as the semiconductor crystal layer for transfer, a III-V group compound single crystal substrate such as GaAs is used as the semiconductor crystal layer forming substrate, and the semiconductor crystal layer is used as a semiconductor. In some cases, a III-V group compound semiconductor crystal layer such as AlAs is used as a sacrificial layer at the time of peeling from the crystal layer forming substrate by etching. Here, when the GaAs semiconductor crystal layer is used as the semiconductor crystal layer forming substrate and the AlAs semiconductor crystal layer is used as the sacrificial layer, the inventors of the present application show that the surface roughness of the Ge semiconductor crystal layer as the semiconductor crystal layer increases. Found by experimental study. In particular, when the thickness of the Ge semiconductor crystal layer is 300 nm or less, the surface roughness of the Ge semiconductor crystal layer is significantly increased. When the surface roughness of the IV group semiconductor crystal layer such as Ge increases, the transfer semiconductor crystal layer and the transfer destination substrate are transferred to transfer the transfer semiconductor crystal layer (group IV semiconductor crystal layer) to the transfer destination substrate. There is a problem that the adhesiveness at the time of bonding deteriorates.

また、Ｇａ等ＩＩＩ族原子およびＡｓ等Ｖ族原子は、Ｇｅ等ＩＶ族半導体内部でドナーまたはアクセプタとして機能することがあるので、ＩＩＩ−Ｖ族化合物半導体の半導体結晶層形成基板上にＩＩＩ−Ｖ族化合物半導体の犠牲層を介してＩＶ族半導体結晶層をエピタキシャル成長により形成する際には、半導体結晶層形成基板または犠牲層からの意図しない不純物原子の混入を極力避ける必要がある。   In addition, since group III atoms such as Ga and group V atoms such as As may function as donors or acceptors inside the group IV semiconductor such as Ge, the group III-V is formed on the semiconductor crystal layer forming substrate of the group III-V compound semiconductor. When forming a group IV semiconductor crystal layer by epitaxial growth via a sacrificial layer of a group compound semiconductor, it is necessary to avoid as much as possible the unintentional impurity atoms from the semiconductor crystal layer forming substrate or the sacrificial layer.

本発明の目的は、ＩＩＩ−Ｖ族化合物半導体の半導体結晶層形成基板上に犠牲層を介して形成したＩＶ族半導体結晶層の表面粗さを、転写に必要な程度に小さくすることにある。また、本発明の目的は、ＩＩＩ−Ｖ族化合物半導体の半導体結晶層形成基板上に、ＩＩＩ−Ｖ族化合物半導体の犠牲層を介してエピタキシャル成長法により形成したＩＶ族半導体結晶層への意図しない不純物原子の混入を抑制することにある。   An object of the present invention is to reduce the surface roughness of a group IV semiconductor crystal layer formed on a semiconductor crystal layer forming substrate of a group III-V compound semiconductor via a sacrificial layer to an extent necessary for transfer. Another object of the present invention is to unintentionally introduce impurities into the IV group semiconductor crystal layer formed by epitaxial growth on the III-V group compound semiconductor semiconductor crystal layer forming substrate via the III-V group compound semiconductor sacrificial layer. It is to suppress the mixing of atoms.

上記課題を解決するために、本発明の第１の態様においては、半導体結晶層形成基板、犠牲層、中間層および半導体結晶層が、前記半導体結晶層形成基板、前記犠牲層、前記中間層、前記半導体結晶層の順に位置する半導体基板であって、前記半導体結晶層形成基板が、ＩＩＩ−Ｖ族化合物半導体結晶からなり、前記犠牲層が、前記半導体結晶層をエッチングする場合より大きいエッチング速度で前記犠牲層をエッチングするエッチャントによりエッチングされるものであり、前記中間層が、前記犠牲層上に前記半導体結晶層を直接形成した場合と比較して、前記半導体結晶層の表面粗さを小さくするものであり、前記半導体結晶層が、ＩＶ族半導体結晶からなる半導体基板を提供する。   In order to solve the above problems, in the first aspect of the present invention, the semiconductor crystal layer forming substrate, the sacrificial layer, the intermediate layer, and the semiconductor crystal layer are formed of the semiconductor crystal layer forming substrate, the sacrificial layer, the intermediate layer, A semiconductor substrate positioned in the order of the semiconductor crystal layers, wherein the semiconductor crystal layer forming substrate is made of a III-V group compound semiconductor crystal, and the sacrificial layer is etched at a higher etching rate than when the semiconductor crystal layer is etched. Etching is performed by an etchant that etches the sacrificial layer, and the intermediate layer reduces the surface roughness of the semiconductor crystal layer as compared with the case where the semiconductor crystal layer is directly formed on the sacrificial layer. A semiconductor substrate in which the semiconductor crystal layer is made of a group IV semiconductor crystal is provided.

第１の態様において、前記半導体結晶層形成基板がＧａＡｓからなり、前記犠牲層がＡｌｘＧａ１−ｘＡｓ（０．７≦ｘ≦１）からなり、前記中間層がＧａＡｓまたはＡｌＧａＡｓからなり、前記半導体結晶層がＧｅからなるものであってもよい。前記中間層の厚さは、０．２８ｎｍ以上５００ｎｍ以下が好ましい。前記中間層が、前記犠牲層を形成した後前記半導体結晶層を形成するまでの間に、前記犠牲層が酸素を含む雰囲気に暴露されることを防止するキャップ層として機能するものであってもよい。前記半導体結晶層が、第１半導体結晶層および第２半導体結晶層を有してもよく、この場合、前記中間層、前記第１半導体結晶層および前記第２半導体結晶層が、前記中間層、前記第１半導体結晶層、前記第２半導体結晶層の順に位置し、前記半導体結晶層形成基板または前記犠牲層を構成する複数種類の原子から選択された一の種類の第１原子が、前記第１半導体結晶層に含まれ、前記第２半導体結晶層における前記第１原子の濃度が、前記第１半導体結晶層における前記第１原子の濃度より低いものであってもよい。前記半導体結晶層の厚さは１ｎｍ以上３００ｎｍ以下であり、前記半導体結晶層の表面粗さが１０ｎｍ以下であることが好ましい。 In the first aspect, the semiconductor crystal layer forming substrate is made of GaAs, the sacrificial layer is made of Al x Ga 1-x As (0.7 ≦ x ≦ 1), the intermediate layer is made of GaAs or AlGaAs, The semiconductor crystal layer may be made of Ge. The thickness of the intermediate layer is preferably 0.28 nm or more and 500 nm or less. The intermediate layer may function as a cap layer that prevents the sacrificial layer from being exposed to an oxygen-containing atmosphere between the formation of the sacrificial layer and the formation of the semiconductor crystal layer. Good. The semiconductor crystal layer may include a first semiconductor crystal layer and a second semiconductor crystal layer. In this case, the intermediate layer, the first semiconductor crystal layer, and the second semiconductor crystal layer are the intermediate layer, One kind of first atoms selected from a plurality of kinds of atoms that are positioned in the order of the first semiconductor crystal layer and the second semiconductor crystal layer, and that constitute the semiconductor crystal layer forming substrate or the sacrificial layer, The concentration of the first atoms in the second semiconductor crystal layer may be lower than the concentration of the first atoms in the first semiconductor crystal layer. The thickness of the semiconductor crystal layer is preferably 1 nm or more and 300 nm or less, and the surface roughness of the semiconductor crystal layer is preferably 10 nm or less.

本発明の第２の態様においては、半導体結晶層形成基板、犠牲層および半導体結晶層が、前記半導体結晶層形成基板、前記犠牲層、前記半導体結晶層の順に位置する半導体基板であって、前記半導体結晶層形成基板が、ＩＩＩ−Ｖ族化合物半導体結晶からなり、前記犠牲層が、前記半導体結晶層をエッチングする場合より大きいエッチング速度で前記犠牲層をエッチングするエッチャントによりエッチングされるものであり、前記半導体結晶層が、ＩＶ族半導体結晶からなり、その厚さが１ｎｍ以上３００ｎｍ以下、且つ、その表面粗さが、１０ｎｍ以下である半導体基板を提供する。   In the second aspect of the present invention, the semiconductor crystal layer forming substrate, the sacrificial layer, and the semiconductor crystal layer are semiconductor substrates located in the order of the semiconductor crystal layer forming substrate, the sacrificial layer, and the semiconductor crystal layer, The semiconductor crystal layer forming substrate is made of a III-V group compound semiconductor crystal, and the sacrificial layer is etched by an etchant that etches the sacrificial layer at a higher etching rate than when the semiconductor crystal layer is etched, Provided is a semiconductor substrate, wherein the semiconductor crystal layer is made of a group IV semiconductor crystal, the thickness is 1 nm to 300 nm, and the surface roughness is 10 nm or less.

第２の態様において、前記半導体結晶層が、第１半導体結晶層および第２半導体結晶層を有してもよく、この場合、前記犠牲層、前記第１半導体結晶層および前記第２半導体結晶層が、前記犠牲層、前記第１半導体結晶層、前記第２半導体結晶層の順に位置し、前記半導体結晶層形成基板または前記犠牲層を構成する複数種類の原子から選択された一の種類の第１原子が、前記第１半導体結晶層に含まれ、前記第２半導体結晶層における前記第１原子の濃度が、前記第１半導体結晶層における前記第１原子の濃度より低いものであってもよい。   In the second aspect, the semiconductor crystal layer may include a first semiconductor crystal layer and a second semiconductor crystal layer. In this case, the sacrificial layer, the first semiconductor crystal layer, and the second semiconductor crystal layer Is located in the order of the sacrificial layer, the first semiconductor crystal layer, and the second semiconductor crystal layer, and one type of first selected from a plurality of types of atoms constituting the semiconductor crystal layer forming substrate or the sacrificial layer. One atom may be included in the first semiconductor crystal layer, and the concentration of the first atom in the second semiconductor crystal layer may be lower than the concentration of the first atom in the first semiconductor crystal layer. .

本発明の第３の態様においては、ＩＩＩ−Ｖ族化合物半導体結晶からなる半導体結晶層形成基板の上に、エピタキシャル成長法により犠牲層を形成するステップと、前記犠牲層を形成した後、ＩＶ族半導体結晶からなる半導体結晶層をエピタキシャル成長法により形成するステップと、を有し、前記犠牲層が、前記半導体結晶層をエッチングする場合より大きいエッチング速度で前記犠牲層をエッチングするエッチャントによりエッチングされるものであり、前記半導体結晶層を形成する直前に、ＩＩＩ族原子を含むガスをエピタキシャル成長室に導入し、前記犠牲層の表面または前記犠牲層の上に形成した層の表面に前記ＩＩＩ族原子を含むガスを接触させるステップをさらに有する半導体基板の製造方法を提供する。   In a third aspect of the present invention, a step of forming a sacrificial layer by an epitaxial growth method on a semiconductor crystal layer forming substrate made of a III-V compound semiconductor crystal, and after forming the sacrificial layer, a group IV semiconductor Forming a semiconductor crystal layer made of crystals by an epitaxial growth method, and the sacrificial layer is etched by an etchant that etches the sacrificial layer at a higher etching rate than when the semiconductor crystal layer is etched. A gas containing a group III atom is introduced into the epitaxial growth chamber immediately before forming the semiconductor crystal layer, and the gas containing the group III atom is formed on the surface of the sacrificial layer or on the surface of the layer formed on the sacrificial layer. A method for manufacturing a semiconductor substrate further comprising the step of contacting the substrate.

第３の態様において、前記犠牲層を形成した後、前記ＩＩＩ族原子を含むガスをエピタキシャル成長室に導入する前に、ＧａＡｓまたはＡｌＧａＡｓからなる中間層をエピタキシャル成長法により形成するステップをさらに有してもよく、この場合、前記ＩＩＩ族原子を含むガスをエピタキシャル成長室に導入するステップにおいて、前記中間層の表面に前記ＩＩＩ族原子を含むガスを接触させることができる。前記半導体結晶層形成基板がＧａＡｓからなり、前記犠牲層がＡｌｘＧａ１−ｘＡｓ（ｘ≧０．７）からなり、前記半導体結晶層がＧｅからなるものであってもよい。 In the third aspect, the method may further include a step of forming an intermediate layer made of GaAs or AlGaAs by an epitaxial growth method after forming the sacrificial layer and before introducing the group III atom-containing gas into the epitaxial growth chamber. In this case, in the step of introducing the gas containing the group III atom into the epitaxial growth chamber, the gas containing the group III atom can be brought into contact with the surface of the intermediate layer. The semiconductor crystal layer forming substrate may be made of GaAs, the sacrificial layer may be made of Al x Ga 1-x As (x ≧ 0.7), and the semiconductor crystal layer may be made of Ge.

前記半導体結晶層を形成するステップが、第１半導体結晶層を形成する第１ステップと第２半導体結晶層を形成する第２ステップとを有してもよく、この場合、前記第１ステップの後、前記第２ステップの前に、エピタキシャル成長法において利用するエピタキシャル成長炉の内部クリーニングを施すことができる。前記エピタキシャル成長炉の内部クリーニングは、前記半導体結晶層形成基板を予備室に移送した後に実行し、前記エピタキシャル成長炉の内部クリーニングが終了した後に、前記半導体結晶層形成基板を前記予備室から前記エピタキシャル成長炉に移送してもよい。あるいは、前記半導体結晶層を形成するステップが、第１半導体結晶層を形成する第１ステップと第２半導体結晶層を形成する第２ステップとを有してもよく、この場合、前記第１ステップの後、前記第２ステップの前に、前記半導体結晶層形成基板を、前記第１ステップのエピタキシャル成長法において利用する第１エピタキシャル成長炉から前記第２ステップのエピタキシャル成長法において利用する第２エピタキシャル成長炉へ移送してもよい。   The step of forming the semiconductor crystal layer may include a first step of forming a first semiconductor crystal layer and a second step of forming a second semiconductor crystal layer. In this case, after the first step Before the second step, the internal cleaning of the epitaxial growth furnace used in the epitaxial growth method can be performed. The internal cleaning of the epitaxial growth furnace is performed after the semiconductor crystal layer forming substrate is transferred to the preliminary chamber, and after the internal cleaning of the epitaxial growth furnace is completed, the semiconductor crystal layer forming substrate is transferred from the preliminary chamber to the epitaxial growth furnace. It may be transferred. Alternatively, the step of forming the semiconductor crystal layer may include a first step of forming a first semiconductor crystal layer and a second step of forming a second semiconductor crystal layer. In this case, the first step Thereafter, before the second step, the semiconductor crystal layer forming substrate is transferred from the first epitaxial growth furnace used in the epitaxial growth method of the first step to the second epitaxial growth furnace used in the epitaxial growth method of the second step. May be.

前記第２半導体結晶層を形成するエピタキシャル成長法における反応温度が、前記第１半導体結晶層を形成するエピタキシャル成長法における反応温度より高いことが好ましい。前記第２半導体結晶層を形成するエピタキシャル成長法における反応圧力が、前記第１半導体結晶層を形成するエピタキシャル成長法における反応圧力より低いことが好ましい。   The reaction temperature in the epitaxial growth method for forming the second semiconductor crystal layer is preferably higher than the reaction temperature in the epitaxial growth method for forming the first semiconductor crystal layer. It is preferable that a reaction pressure in the epitaxial growth method for forming the second semiconductor crystal layer is lower than a reaction pressure in the epitaxial growth method for forming the first semiconductor crystal layer.

本発明の第４の態様においては、ＩＩＩ−Ｖ族化合物半導体結晶からなる半導体結晶層形成基板の上に、エピタキシャル成長法により犠牲層を形成するステップと、前記犠牲層を形成した後、中間層をエピタキシャル成長法により形成するステップと、前記中間層を形成した後、ＩＶ族半導体結晶からなる半導体結晶層をエピタキシャル成長法により形成するステップと、を有し、前記犠牲層が、前記半導体結晶層をエッチングする場合より大きいエッチング速度で前記犠牲層をエッチングするエッチャントによりエッチングされるものであり、前記中間層が、前記犠牲層上に前記半導体結晶層を直接形成した場合と比較して、前記半導体結晶層の表面粗さを小さくするものである半導体基板の製造方法を提供する。   In a fourth aspect of the present invention, a step of forming a sacrificial layer by an epitaxial growth method on a semiconductor crystal layer forming substrate made of a III-V group compound semiconductor crystal, and after forming the sacrificial layer, an intermediate layer is formed. And forming a semiconductor crystal layer made of a group IV semiconductor crystal by an epitaxial growth method after forming the intermediate layer, and the sacrificial layer etches the semiconductor crystal layer. The semiconductor crystal layer is etched by an etchant that etches the sacrificial layer at a higher etching rate than the case, and the intermediate layer has a structure in which the semiconductor crystal layer is directly formed on the sacrificial layer. Provided is a method for manufacturing a semiconductor substrate for reducing the surface roughness.

第４の態様において、前記半導体結晶層形成基板がＧａＡｓからなり、前記犠牲層がＡｌｘＧａ１−ｘＡｓ（ｘ≧０．７）からなり、前記中間層が、ＧａＡｓまたはＡｌＧａＡｓからなり、前記半導体結晶層がＧｅからなるものであってもよい。前記中間層を形成するステップの後、前記半導体結晶層を形成するステップの前に、エピタキシャル成長法において利用するエピタキシャル成長炉の内部クリーニングを施してもよい。前記エピタキシャル成長炉の内部クリーニングは、前記半導体結晶層形成基板を予備室に移送した後に実行し、前記エピタキシャル成長炉の内部クリーニングが終了した後に、前記半導体結晶層形成基板を前記予備室から前記エピタキシャル成長炉に移送することができる。あるいは、前記中間層を形成するステップの後、前記半導体結晶層を形成するステップの前に、前記半導体結晶層形成基板を、前記中間層を形成するステップのエピタキシャル成長法において利用する第１エピタキシャル成長炉から前記半導体結晶層を形成するステップのエピタキシャル成長法において利用する第２エピタキシャル成長炉へ移送することができる。 In a fourth aspect, the semiconductor crystal layer forming substrate is made of GaAs, the sacrificial layer is made of Al x Ga 1-x As (x ≧ 0.7), the intermediate layer is made of GaAs or AlGaAs, The semiconductor crystal layer may be made of Ge. After the step of forming the intermediate layer and before the step of forming the semiconductor crystal layer, an internal cleaning of an epitaxial growth furnace used in the epitaxial growth method may be performed. The internal cleaning of the epitaxial growth furnace is performed after the semiconductor crystal layer forming substrate is transferred to the preliminary chamber, and after the internal cleaning of the epitaxial growth furnace is completed, the semiconductor crystal layer forming substrate is transferred from the preliminary chamber to the epitaxial growth furnace. Can be transported. Alternatively, after the step of forming the intermediate layer and before the step of forming the semiconductor crystal layer, the semiconductor crystal layer forming substrate is used from a first epitaxial growth furnace utilized in the epitaxial growth method of the step of forming the intermediate layer. It can transfer to the 2nd epitaxial growth furnace utilized in the epitaxial growth method of the step of forming the said semiconductor crystal layer.

本発明の第５の態様においては、前記した方法により製造された半導体基板を用いて複合基板を製造する複合基板の製造方法であって、前記半導体結晶層または前記半導体結晶層より上層に形成された層の表面であって転写先基板または前記転写先基板に形成された層に接することとなる第１表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、を向かい合わせ、前記半導体基板と前記転写先基板とを貼り合わせるステップと、前記半導体基板および前記転写先基板の全部または一部をエッチング液に浸漬して前記犠牲層をエッチングし、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体基板とを分離するステップと、を有する複合基板の製造方法を提供する。   According to a fifth aspect of the present invention, there is provided a composite substrate manufacturing method for manufacturing a composite substrate using a semiconductor substrate manufactured by the above-described method, wherein the semiconductor crystal layer is formed in a layer above the semiconductor crystal layer. A first surface which is in contact with a transfer destination substrate or a layer formed on the transfer destination substrate, and a surface of a layer formed on the transfer destination substrate or the transfer destination substrate. A step of facing the second surface that is in contact with the first surface, and bonding the semiconductor substrate and the transfer destination substrate together; and immersing all or part of the semiconductor substrate and the transfer destination substrate in an etching solution And then separating the transfer destination substrate and the semiconductor substrate in a state where the sacrificial layer is etched and the semiconductor crystal layer is left on the transfer destination substrate side. To provide a method of manufacturing.

第５の態様において、前記半導体基板の前記犠牲層と前記半導体結晶層との間に中間層を有してもよく、この場合、前記転写先基板と前記半導体基板とを分離するステップの後に、前記中間層を除去するステップをさらに有してもよい。   In the fifth aspect, an intermediate layer may be provided between the sacrificial layer and the semiconductor crystal layer of the semiconductor substrate. In this case, after the step of separating the transfer destination substrate and the semiconductor substrate, The method may further include a step of removing the intermediate layer.

半導体基板１００を示した断面図である。1 is a cross-sectional view showing a semiconductor substrate 100. FIG. 複合基板２００の製造方法を示した断面図である。5 is a cross-sectional view showing a method for manufacturing the composite substrate 200. FIG. 複合基板２００の製造方法を示した断面図である。5 is a cross-sectional view showing a method for manufacturing the composite substrate 200. FIG. 複合基板２００の製造方法を示した断面図である。5 is a cross-sectional view showing a method for manufacturing the composite substrate 200. FIG. 複合基板２００の製造方法を示した断面図である。5 is a cross-sectional view showing a method for manufacturing the composite substrate 200. FIG. 半導体基板３００を示した断面図である。2 is a cross-sectional view showing a semiconductor substrate 300. FIG. 半導体基板３００の製造方法を示した断面図である。5 is a cross-sectional view showing a method for manufacturing a semiconductor substrate 300. FIG. 半導体基板４００を示した断面図である。2 is a cross-sectional view showing a semiconductor substrate 400. FIG. 半導体基板５００を示した断面図である。2 is a cross-sectional view showing a semiconductor substrate 500. FIG. 実施例１の半導体基板のＧｅ層表面を観察したＡＦＭ像である。2 is an AFM image obtained by observing a Ge layer surface of a semiconductor substrate of Example 1. FIG. 実施例２の半導体基板のＧｅ層表面を観察したＡＦＭ像である。4 is an AFM image obtained by observing a Ge layer surface of a semiconductor substrate of Example 2. FIG. 実施例３の半導体基板のＧｅ層表面を観察したＡＦＭ像である。4 is an AFM image obtained by observing a Ge layer surface of a semiconductor substrate of Example 3. FIG. 実施例４の半導体基板のＧｅ層表面を観察したＡＦＭ像である。6 is an AFM image obtained by observing a Ge layer surface of a semiconductor substrate of Example 4. FIG. 実施例５の半導体基板のＧｅ層表面を観察したＡＦＭ像である。7 is an AFM image obtained by observing a Ge layer surface of a semiconductor substrate of Example 5. 参考例１の半導体基板のＧｅ層表面を観察したＡＦＭ像である。4 is an AFM image obtained by observing a Ge layer surface of a semiconductor substrate of Reference Example 1. FIG. 比較例の半導体基板のＧｅ層表面を観察したＡＦＭ像である。It is the AFM image which observed the Ge layer surface of the semiconductor substrate of a comparative example.

図１は、実施の形態である半導体基板１００を示した断面図である。半導体基板１００は、半導体結晶層形成基板１０２と、犠牲層１０４と、中間層１０５と、半導体結晶層１０６とを有し、半導体結晶層形成基板１０２、犠牲層１０４、中間層１０５および半導体結晶層１０６が、半導体結晶層形成基板１０２、犠牲層１０４、中間層１０５、半導体結晶層１０６の順に位置する。半導体基板１００は、半導体結晶層１０６をエピタキシャルリフトオフ法により転写先基板に転写して、半導体結晶層１０６を有する複合基板の形成に用いることができる。   FIG. 1 is a cross-sectional view showing a semiconductor substrate 100 according to an embodiment. The semiconductor substrate 100 includes a semiconductor crystal layer formation substrate 102, a sacrificial layer 104, an intermediate layer 105, and a semiconductor crystal layer 106. The semiconductor crystal layer formation substrate 102, the sacrificial layer 104, the intermediate layer 105, and the semiconductor crystal layer The semiconductor crystal layer forming substrate 102, the sacrificial layer 104, the intermediate layer 105, and the semiconductor crystal layer 106 are positioned in this order. The semiconductor substrate 100 can be used for forming a composite substrate having the semiconductor crystal layer 106 by transferring the semiconductor crystal layer 106 to a transfer destination substrate by an epitaxial lift-off method.

半導体結晶層形成基板１０２は、ＩＩＩ−Ｖ族化合物半導体結晶からなる。半導体結晶層形成基板１０２は、高品位な半導体結晶層１０６を形成するための基板である。半導体結晶層１０６としてＧｅ層またはＳｉＧｅ層をエピタキシャル成長法により形成する場合、半導体結晶層形成基板１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰが選択可能である。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板である場合、半導体結晶層１０６が形成される面方位として（１００）面または（１１１）面が挙げられる。   The semiconductor crystal layer forming substrate 102 is made of a III-V group compound semiconductor crystal. The semiconductor crystal layer formation substrate 102 is a substrate for forming a high-quality semiconductor crystal layer 106. When a Ge layer or a SiGe layer is formed as the semiconductor crystal layer 106 by an epitaxial growth method, the semiconductor crystal layer forming substrate 102 is preferably a GaAs single crystal substrate, and InP can be selected. When the semiconductor crystal layer forming substrate 102 is a GaAs single crystal substrate, a (100) plane or a (111) plane can be cited as a plane orientation on which the semiconductor crystal layer 106 is formed.

犠牲層１０４は、半導体結晶層１０６をエッチングする場合より大きいエッチング速度で犠牲層１０４をエッチングするエッチャントによりエッチングされる。犠牲層１０４は、半導体結晶層形成基板１０２と半導体結晶層１０６とを分離するための層である。犠牲層１０４がエッチングにより除去されることで、半導体結晶層形成基板１０２と半導体結晶層１０６とが分離する。たとえば、半導体結晶層１０６としてＧｅ層が選択され、エッチャントとしてＨＣｌが選択された場合、ＡｌＡｓ層はＨＣｌによりＧｅ層より早くエッチングされるので、犠牲層１０４としてＡｌＡｓ層を選択することができる。犠牲層１０４として、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、ＡｌＳｂ層、ＡｌＧａＡｓ層を挙げることもできる。   The sacrificial layer 104 is etched by an etchant that etches the sacrificial layer 104 at a higher etching rate than when the semiconductor crystal layer 106 is etched. The sacrificial layer 104 is a layer for separating the semiconductor crystal layer forming substrate 102 and the semiconductor crystal layer 106. By removing the sacrificial layer 104 by etching, the semiconductor crystal layer forming substrate 102 and the semiconductor crystal layer 106 are separated. For example, when a Ge layer is selected as the semiconductor crystal layer 106 and HCl is selected as the etchant, the AlAs layer is etched earlier than the Ge layer by HCl, so that the AlAs layer can be selected as the sacrificial layer 104. Examples of the sacrificial layer 104 include an InAlAs layer, an InGaP layer, an InAlP layer, an InGaAlP layer, an AlSb layer, and an AlGaAs layer.

中間層１０５は、犠牲層１０４上に半導体結晶層１０６を直接形成した場合と比較して、半導体結晶層１０６の表面粗さを小さくするものである。中間層１０５が半導体結晶層１０６の表面粗さを小さくするメカニズムとして以下のようなことが考えられる。   The intermediate layer 105 reduces the surface roughness of the semiconductor crystal layer 106 as compared with the case where the semiconductor crystal layer 106 is directly formed on the sacrificial layer 104. The following can be considered as a mechanism by which the intermediate layer 105 reduces the surface roughness of the semiconductor crystal layer 106.

犠牲層１０４の表面に半導体結晶層１０６を形成した場合、半導体結晶層１０６の成長初期段階では、犠牲層１０４表面の結晶核を中心に島状に結晶成長すると考えられる。半導体結晶層１０６がある程度の厚さ、たとえば３００ｎｍを超える厚さまで成長すると島状結晶による凹凸は平坦化され、半導体結晶層１０６の表面粗さは小さくなるものの、半導体結晶層１０６の厚さが小さい段階、たとえば３００ｎｍ以下の厚さの場合、島状結晶に起因する凹凸の影響が大きく、半導体結晶層１０６の表面粗さは大きくなると考えられる。しかし、中間層１０５の表面で半導体結晶層１０６が結晶成長する場合、中間層１０５表面での横方向（中間層１０５の表面に沿った方向）の成長が促進され、半導体結晶層１０６の島状成長が抑制されると考えられる。この結果、半導体結晶層１０６の厚さが小さい段階であっても半導体結晶層１０６の表面が平坦になると考えられる。   In the case where the semiconductor crystal layer 106 is formed on the surface of the sacrificial layer 104, it is considered that in the initial growth stage of the semiconductor crystal layer 106, crystal growth is performed in an island shape with the crystal nucleus on the surface of the sacrificial layer 104 as the center. When the semiconductor crystal layer 106 is grown to a certain thickness, for example, exceeding 300 nm, the irregularities due to the island-like crystals are flattened, and the surface roughness of the semiconductor crystal layer 106 is reduced, but the thickness of the semiconductor crystal layer 106 is small. In the case of a thickness of, for example, 300 nm or less, it is considered that the unevenness caused by the island-like crystals is large and the surface roughness of the semiconductor crystal layer 106 is increased. However, when the semiconductor crystal layer 106 is grown on the surface of the intermediate layer 105, the lateral growth (direction along the surface of the intermediate layer 105) on the surface of the intermediate layer 105 is promoted, and the island shape of the semiconductor crystal layer 106 is increased. Growth is thought to be suppressed. As a result, it is considered that the surface of the semiconductor crystal layer 106 becomes flat even when the thickness of the semiconductor crystal layer 106 is small.

半導体結晶層１０６の表面粗さが大きければ、半導体結晶層１０６を転写先基板に転写する際の貼り合せ工程において、半導体結晶層１０６と転写先基板との間に接着不良等の障害が発生する可能性がある。しかしながら本実施の形態では、犠牲層１０４と半導体結晶層１０６の間に中間層１０５を有するため、半導体結晶層１０６の厚さが小さくとも半導体結晶層１０６の表面粗さを小さくできる。たとえば半導体結晶層１０６の厚さが１ｎｍ以上３００ｎｍ以下の場合であっても、半導体結晶層１０６の表面粗さを１０ｎｍ以下とすることが可能である。これにより、半導体結晶層１０６を転写先基板に転写する際の貼り合せ工程における半導体結晶層１０６と転写先基板との間の接着不良等の障害を抑制することができる。   If the surface roughness of the semiconductor crystal layer 106 is large, a failure such as an adhesion failure occurs between the semiconductor crystal layer 106 and the transfer destination substrate in the bonding step when the semiconductor crystal layer 106 is transferred to the transfer destination substrate. there is a possibility. However, in this embodiment mode, since the intermediate layer 105 is provided between the sacrificial layer 104 and the semiconductor crystal layer 106, the surface roughness of the semiconductor crystal layer 106 can be reduced even if the thickness of the semiconductor crystal layer 106 is small. For example, even when the thickness of the semiconductor crystal layer 106 is 1 nm or more and 300 nm or less, the surface roughness of the semiconductor crystal layer 106 can be 10 nm or less. Thereby, obstacles such as poor adhesion between the semiconductor crystal layer 106 and the transfer destination substrate in the bonding step when transferring the semiconductor crystal layer 106 to the transfer destination substrate can be suppressed.

中間層１０５として、ＩＩＩ−Ｖ族化合物半導体からなる結晶層が挙げられる。ＩＩＩ−Ｖ族化合物半導体として、ＡｌｕＧａｖＩｎ１−ｕ―ｖＮｍＰｎＡｓｑＳｂ１−ｍ−ｎ−ｑ（０≦ｕ≦１、０≦ｖ≦１、０≦ｍ≦１、０≦ｎ≦１、０≦ｑ≦１）、例えば、ＧａＡｓ、ＩｎｙＧａ１−ｙＡｓ（０＜ｙ＜１）、ＩｎＰまたはＧａＳｂが挙げられる。 Examples of the intermediate layer 105 include a crystal layer made of a III-V group compound semiconductor. As the group III-V compound semiconductor, Al u Ga v In 1- u-v N m P n As q Sb 1-m-n-q (0 ≦ u ≦ 1,0 ≦ v ≦ 1,0 ≦ m ≦ 1 0 ≦ n ≦ 1, 0 ≦ q ≦ 1), for example, GaAs, In y Ga 1-y As (0 <y <1), InP, or GaSb.

なお、中間層１０５は、後に説明する製造工程において、犠牲層１０４を形成した後、半導体結晶層１０６を形成するまでの間に、犠牲層１０４が酸素を含む雰囲気に暴露されることを防止するキャップ層として機能させることができる。中間層１０５をキャップ層として機能させることにより、犠牲層１０４の酸化を抑制することができる。また、中間層１０５は、半導体結晶層１０６を形成する工程におけるコンタミネーション防止のためのキャップ層として機能させることもできる。半導体結晶層１０６の形成工程においては、半導体結晶層形成基板１０２や犠牲層１０４から不純物となり得る原子が供給される可能性があり、これら不純物原子の供給源を中間層１０５でキャップすることにより、半導体結晶層１０６への半導体結晶層形成基板１０２あるいは犠牲層１０４からの不純物原子の混入を防止することができる。   Note that the intermediate layer 105 prevents the sacrificial layer 104 from being exposed to an oxygen-containing atmosphere after the sacrificial layer 104 is formed and before the semiconductor crystal layer 106 is formed in a manufacturing process described later. It can function as a cap layer. By causing the intermediate layer 105 to function as a cap layer, oxidation of the sacrificial layer 104 can be suppressed. Further, the intermediate layer 105 can also function as a cap layer for preventing contamination in the process of forming the semiconductor crystal layer 106. In the process of forming the semiconductor crystal layer 106, atoms that can become impurities may be supplied from the semiconductor crystal layer formation substrate 102 or the sacrificial layer 104. By capping the supply source of these impurity atoms with the intermediate layer 105, Impurity atoms from the semiconductor crystal layer formation substrate 102 or the sacrificial layer 104 can be prevented from entering the semiconductor crystal layer 106.

半導体結晶層１０６は、ＩＶ族半導体結晶からなる。ＩＶ族半導体結晶には、Ｓｉ結晶、Ｇｅ結晶のような単体のＩＶ族半導体結晶と、ＳｉＧｅ結晶、ＳｉＣ結晶のような化合物のＩＶ族半導体結晶を含む。半導体結晶層１０６は、半導体デバイスの活性層等に利用され、後に説明する転写先基板に転写される転写対象層である。半導体結晶層１０６が半導体結晶層形成基板１０２上にエピタキシャル成長法等により形成されることで、半導体結晶層１０６の結晶性が高品位に実現される一方、半導体結晶層１０６が転写先基板に転写されることで、基板との格子整合等を考慮すること無く、半導体結晶層１０６を任意の基板上に形成することが可能になる。   The semiconductor crystal layer 106 is made of a group IV semiconductor crystal. The group IV semiconductor crystal includes a single group IV semiconductor crystal such as a Si crystal and a Ge crystal and a group IV semiconductor crystal such as a SiGe crystal and a SiC crystal. The semiconductor crystal layer 106 is a transfer target layer that is used as an active layer of a semiconductor device or the like and is transferred to a transfer destination substrate described later. The semiconductor crystal layer 106 is formed on the semiconductor crystal layer forming substrate 102 by an epitaxial growth method or the like, whereby the crystallinity of the semiconductor crystal layer 106 is realized with high quality, while the semiconductor crystal layer 106 is transferred to the transfer destination substrate. Thus, the semiconductor crystal layer 106 can be formed on an arbitrary substrate without considering lattice matching with the substrate.

半導体結晶層１０６として、ＧｅまたはＧｅｘＳｉ１−ｘ（０＜ｘ＜１）が挙げられる。半導体結晶層１０６がＧｅｘＳｉ１−ｘである場合、ＧｅｘＳｉ１−ｘのＧｅ組成比ｘは、０．９以上であることが好ましい。Ｇｅ組成比ｘを０．９以上とすることにより、Ｇｅに近い半導体特性を得ることができる。半導体結晶層１０６は、単一結晶層または複数の結晶層を積層した積層体としてもよい。半導体結晶層１０６を積層体とすることにより、半導体結晶層１０６を高移動度な電界効果トランジスタ、特に高移動度な相補型電界効果トランジスタの活性層に用いることが可能になる。 Examples of the semiconductor crystal layer 106 include Ge or Ge x Si 1-x (0 <x <1). When the semiconductor crystal layer 106 is Ge x Si 1-x , the Ge composition ratio x of Ge x Si 1-x is preferably 0.9 or more. By setting the Ge composition ratio x to 0.9 or more, semiconductor characteristics close to Ge can be obtained. The semiconductor crystal layer 106 may be a single crystal layer or a stacked body in which a plurality of crystal layers are stacked. By using the semiconductor crystal layer 106 as a stacked body, the semiconductor crystal layer 106 can be used as an active layer of a high mobility field effect transistor, particularly a high mobility complementary field effect transistor.

半導体結晶層形成基板１０２がＧａＡｓからなり、犠牲層１０４がＡｌｘＧａ１−ｘＡｓ（０．７≦ｘ≦１）からなり、半導体結晶層１０６がＧｅからなるものである場合、中間層１０５は、ＧａＡｓまたはＡｌＧａＡｓからなるものが好ましい。中間層１０５の厚さは、０．２８ｎｍ以上５００ｎｍ以下とすることが好ましい。 When the semiconductor crystal layer forming substrate 102 is made of GaAs, the sacrificial layer 104 is made of Al x Ga 1-x As (0.7 ≦ x ≦ 1), and the semiconductor crystal layer 106 is made of Ge, the intermediate layer 105 Is preferably made of GaAs or AlGaAs. The thickness of the intermediate layer 105 is preferably 0.28 nm or more and 500 nm or less.

半導体基板１００は、以下のようにして製造できる。まず、半導体結晶層形成基板１０２をエピタキシャル成長装置の反応室にロードし、必要に応じて前処理または基板の昇温等を行い、半導体結晶層形成基板１０２上に犠牲層１０４および中間層１０５を形成する。   The semiconductor substrate 100 can be manufactured as follows. First, the semiconductor crystal layer forming substrate 102 is loaded into the reaction chamber of the epitaxial growth apparatus, and if necessary, pretreatment or substrate temperature rise is performed to form the sacrificial layer 104 and the intermediate layer 105 on the semiconductor crystal layer forming substrate 102. To do.

犠牲層１０４および中間層１０５の形成には、エピタキシャル成長法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法またはＡＬＤ（Atomic Layer Deposition）法等を用いることができる。エピタキシャル成長法には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。ＭＯＣＶＤ法を用いる場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで厚さを制御することができる。 For the formation of the sacrificial layer 104 and the intermediate layer 105, an epitaxial growth method, a CVD (Chemical Vapor Deposition) method, a sputtering method, an ALD (Atomic Layer Deposition) method, or the like can be used. As the epitaxial growth method, a MOCVD (Metal Organic Chemical Vapor Deposition) method or MBE (Molecular Beam Epitaxy) method can be used. When the MOCVD method is used, TMGa (trimethylgallium), TMA (trimethylaluminum), TMIn (trimethylindium), AsH 3 (arsine), PH 3 (phosphine), or the like can be used as a source gas. Hydrogen can be used as the carrier gas. A compound in which a part of a plurality of hydrogen atom groups of the source gas is substituted with a chlorine atom or a hydrocarbon group can also be used. The reaction temperature can be appropriately selected in the range of 300 ° C to 900 ° C, preferably in the range of 400 to 800 ° C. The thickness can be controlled by appropriately selecting the source gas supply amount and the reaction time.

次に、半導体結晶層形成基板１０２を反応室から予備室に退避させる。半導体結晶層形成基板１０２の退避先は予備室に限られず、清浄な環境が維持された大気雰囲気中でもよい。半導体結晶層形成基板１０２を予備室に退避させた後、反応室を洗浄する。反応室の洗浄は、たとえばハロゲン系ガスを用いたエッチング法を用いることができる。反応室の洗浄により、残留不純物原子の濃度を低くすることができる。これにより半導体結晶層１０６を形成する際の不純物原子のバックグラウンドレベルを低くすることができ、半導体結晶層１０６への不純物原子の混入を少なくすることができる。ハロゲン系ガスとしては、塩化水素（ＨＣｌ）、塩素（Ｃｌ２）、４フッ化メタン（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）、三塩化ホウ素（ＢＣｌ３）等を用いることができる。また、プラズマエッチング法を用いることもできる。 Next, the semiconductor crystal layer forming substrate 102 is retracted from the reaction chamber to the preliminary chamber. The retreat destination of the semiconductor crystal layer forming substrate 102 is not limited to the preliminary chamber, and may be an air atmosphere in which a clean environment is maintained. After the semiconductor crystal layer forming substrate 102 is retracted to the preliminary chamber, the reaction chamber is cleaned. For the cleaning of the reaction chamber, for example, an etching method using a halogen-based gas can be used. By cleaning the reaction chamber, the concentration of residual impurity atoms can be lowered. As a result, the background level of the impurity atoms when forming the semiconductor crystal layer 106 can be lowered, and the contamination of the impurity atoms into the semiconductor crystal layer 106 can be reduced. As the halogen-based gas, hydrogen chloride (HCl), chlorine (Cl 2 ), tetrafluoromethane (CF 4 ), trifluoromethane (CHF 3 ), boron trichloride (BCl 3 ), or the like can be used. A plasma etching method can also be used.

予備室に退避させていた半導体結晶層形成基板１０２を反応室に戻し、中間層１０５の上に半導体結晶層１０６を形成する。半導体結晶層１０６の形成には、エピタキシャル成長法またはＡＬＤ法を用いることができる。エピタキシャル成長法には、ＭＯＣＶＤ法、ＭＢＥ法を利用することができる。ＭＯＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ４（ゲルマン）、ＳｉＨ４（シラン）またはＳｉ２Ｈ６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで半導体結晶層１０６の厚さを制御することができる。半導体結晶層１０６を所定の厚さに形成した後、半導体結晶層形成基板１０２を反応室からアンロードし、処理を終了する。以上のようにして、半導体基板１００が形成できる。 The semiconductor crystal layer forming substrate 102 evacuated to the preliminary chamber is returned to the reaction chamber, and the semiconductor crystal layer 106 is formed on the intermediate layer 105. For the formation of the semiconductor crystal layer 106, an epitaxial growth method or an ALD method can be used. As the epitaxial growth method, an MOCVD method or an MBE method can be used. In the case of forming by MOCVD, GeH 4 (german), SiH 4 (silane), Si 2 H 6 (disilane), or the like can be used as a source gas. Hydrogen can be used as the carrier gas. A compound in which a part of a plurality of hydrogen atom groups of the source gas is substituted with a chlorine atom or a hydrocarbon group can also be used. The reaction temperature can be appropriately selected in the range of 300 ° C to 900 ° C, preferably in the range of 400 to 800 ° C. The thickness of the semiconductor crystal layer 106 can be controlled by appropriately selecting the source gas supply amount and the reaction time. After the semiconductor crystal layer 106 is formed to a predetermined thickness, the semiconductor crystal layer forming substrate 102 is unloaded from the reaction chamber, and the process is completed. As described above, the semiconductor substrate 100 can be formed.

本実施の形態の半導体基板１００によれば、中間層１０５を有するので、半導体結晶層１０６の厚さが小さい場合であっても表面が平坦化される。この結果、半導体結晶層１０６を転写先基板に転写する際の接着性を高めることができる。また、製造工程において中間層１０５をキャップ層として機能させることにより、犠牲層１０４の酸化等を抑制し、半導体結晶層１０６への不純物原子の混入量を小さくすることができる。   According to the semiconductor substrate 100 of the present embodiment, since the intermediate layer 105 is provided, the surface is flattened even when the thickness of the semiconductor crystal layer 106 is small. As a result, it is possible to improve adhesion when the semiconductor crystal layer 106 is transferred to the transfer destination substrate. In addition, by causing the intermediate layer 105 to function as a cap layer in the manufacturing process, oxidation of the sacrificial layer 104 and the like can be suppressed, and the amount of impurity atoms mixed into the semiconductor crystal layer 106 can be reduced.

図２〜図５は、複合基板の製造方法を工程順に示した断面図である。本複合基板の製造方法では、前記した半導体基板１００を用いる。図２に示すように、転写先基板１２０の表面と半導体結晶層１０６の表面とを向かい合わせる。ここで、半導体結晶層１０６の表面は、半導体結晶層形成基板１０２に形成された層の表面であって転写先基板１２０または転写先基板１２０に形成された層に接することとなる「第１表面１１２」の一例である。また、転写先基板１２０の表面は、転写先基板１２０または転写先基板１２０に形成された層の表面であって第１表面１１２に接することとなる「第２表面１２２」の一例である。   2-5 is sectional drawing which showed the manufacturing method of the composite substrate in process order. In the method for manufacturing the composite substrate, the semiconductor substrate 100 described above is used. As shown in FIG. 2, the surface of the transfer destination substrate 120 and the surface of the semiconductor crystal layer 106 face each other. Here, the surface of the semiconductor crystal layer 106 is the surface of the layer formed on the semiconductor crystal layer forming substrate 102 and is in contact with the transfer destination substrate 120 or the layer formed on the transfer destination substrate 120. 112 "is an example. The surface of the transfer destination substrate 120 is an example of a “second surface 122” that is in contact with the first surface 112 as a surface of the transfer destination substrate 120 or a layer formed on the transfer destination substrate 120.

転写先基板１２０は、半導体結晶層１０６が転写される先の基板である。転写先基板１２０は、半導体結晶層１０６を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、半導体結晶層１０６がターゲット基板に転写されるまでの中間状態における、仮置き基板であってもよい。転写先基板１２０は、有機物または無機物の何れからなるものでもよい。転写先基板１２０として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、ＡｌＮ基板を例示することができる。他に、転写先基板１２０は、セラミックス基板、プラスチック基板等の絶縁体基板、金属等の導電体基板であっても良い。転写先基板１２０にシリコン基板またはＳＯＩ基板を用いる場合、既存のシリコンプロセスで用いられる製造装置が利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができる。   The transfer destination substrate 120 is a substrate to which the semiconductor crystal layer 106 is transferred. The transfer destination substrate 120 may be a target substrate on which an electronic device using the semiconductor crystal layer 106 as an active layer is finally disposed, and in an intermediate state until the semiconductor crystal layer 106 is transferred to the target substrate. It may be a temporary substrate. The transfer destination substrate 120 may be made of either an organic material or an inorganic material. Examples of the transfer destination substrate 120 include a silicon substrate, an SOI (Silicon on Insulator) substrate, a glass substrate, a sapphire substrate, an SiC substrate, and an AlN substrate. In addition, the transfer destination substrate 120 may be a ceramic substrate, an insulator substrate such as a plastic substrate, or a conductor substrate such as metal. When a silicon substrate or an SOI substrate is used as the transfer destination substrate 120, a manufacturing apparatus used in an existing silicon process can be used, and knowledge of the known silicon process can be used to increase research and development and manufacturing efficiency.

転写先基板１２０が、シリコン基板等、容易には曲がらない硬い基板である場合、転写する半導体結晶層１０６が機械的振動等から保護され、半導体結晶層１０６の結晶品質を高く保つことができる。転写先基板１２０が、プラスチック等、可撓性を有する基板である場合、後に説明する犠牲層１０４のエッチング工程において、可撓性基板を半導体結晶層形成基板１０２から離れる方向に曲げ、エッチング液を速やかに供給し、転写先基板１２０と半導体結晶層形成基板１０２との分離を迅速に行うことができる。   When the transfer destination substrate 120 is a hard substrate that is not easily bent, such as a silicon substrate, the semiconductor crystal layer 106 to be transferred is protected from mechanical vibration or the like, and the crystal quality of the semiconductor crystal layer 106 can be kept high. In the case where the transfer destination substrate 120 is a flexible substrate such as plastic, in the etching process of the sacrificial layer 104 described later, the flexible substrate is bent in a direction away from the semiconductor crystal layer forming substrate 102, and an etching solution is applied. It is possible to quickly supply and to quickly separate the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 from each other.

図３に示すように、第１表面１１２である半導体結晶層１０６の表面と、第２表面１２２である転写先基板１２０の表面とが接合されるように、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。貼り合わせのとき、転写先基板１２０と半導体結晶層１０６との接着性を強化する接着性強化処理を、転写先基板１２０の表面（第２表面１２２）および半導体結晶層１０６の表面（第１表面１１２）に施してもよい。接着性強化処理は、転写先基板１２０の表面（第２表面１２２）または半導体結晶層１０６の表面（第１表面１１２）の何れか一方にだけ施してもよい。接着性強化処理として、イオンビーム生成器によるイオンビーム活性化を例示することができる。照射するイオンは、たとえばアルゴンイオンである。接着性強化処理として、プラズマ活性化を施してもよい。プラズマ活性化として、酸素プラズマ処理を例示することができる。接着性強化処理により、転写先基板１２０と半導体結晶層１０６との接着性を強化することができる。接着性強化処理に代えて、転写先基板１２０上に、接着層を予め形成しておいても良い。接着性強化処理を行う場合、貼り合わせは室温で行うことができる。   As shown in FIG. 3, the transfer destination substrate 120 and the semiconductor crystal layer are formed so that the surface of the semiconductor crystal layer 106 as the first surface 112 and the surface of the transfer destination substrate 120 as the second surface 122 are joined. The substrate 102 is attached. At the time of bonding, an adhesion strengthening process for enhancing the adhesion between the transfer destination substrate 120 and the semiconductor crystal layer 106 is performed using a surface of the transfer destination substrate 120 (second surface 122) and a surface of the semiconductor crystal layer 106 (first surface). 112). The adhesion strengthening treatment may be performed only on either the surface of the transfer destination substrate 120 (second surface 122) or the surface of the semiconductor crystal layer 106 (first surface 112). As an adhesion enhancement treatment, ion beam activation by an ion beam generator can be exemplified. The ions to be irradiated are, for example, argon ions. Plasma activation may be performed as an adhesion strengthening treatment. As plasma activation, oxygen plasma treatment can be exemplified. The adhesion between the transfer destination substrate 120 and the semiconductor crystal layer 106 can be enhanced by the adhesion enhancement process. Instead of the adhesion strengthening treatment, an adhesive layer may be formed in advance on the transfer destination substrate 120. When performing the adhesion strengthening treatment, the bonding can be performed at room temperature.

貼り合わせに続き、転写先基板１２０および半導体結晶層形成基板１０２に荷重を印加し、転写先基板１２０を半導体結晶層形成基板１０２に圧着することができる。圧着により接着強度を向上させることができる。圧着時または圧着後に加熱してもよい。加熱温度は５０〜６００℃が好ましく、さらに好ましくは１００℃〜４００℃がよい。荷重は、１ＧＰａ以下の範囲で適宜選択できる。なお、接着層を用いて転写先基板１２０と半導体結晶層形成基板１０２を接着する場合、圧着は必要ない。   Subsequent to the bonding, a load can be applied to the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 to press the transfer destination substrate 120 to the semiconductor crystal layer forming substrate 102. Adhesive strength can be improved by pressure bonding. You may heat at the time of pressure bonding or after pressure bonding. The heating temperature is preferably 50 to 600 ° C, more preferably 100 ° C to 400 ° C. The load can be appropriately selected within a range of 1 GPa or less. Note that when the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 are bonded using an adhesive layer, pressure bonding is not necessary.

図４に示すように、半導体結晶層形成基板１０２および転写先基板１２０の全部または一部（好ましくは全部）をエッチング液に浸漬して犠牲層１０４をエッチングする。犠牲層１０４のエッチングにより、半導体結晶層１０６および中間層１０５を転写先基板１２０側に残した状態で、転写先基板１２０と半導体結晶層形成基板１０２とを分離することができる。犠牲層１０４がＡｌＡｓ層である場合、エッチング液として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液または水を例示することができる。エッチング中の温度は、１０〜９０℃の範囲で制御することが好ましい。エッチング時間は、１分〜２００時間の範囲で適宜制御することができる。   As shown in FIG. 4, the sacrificial layer 104 is etched by immersing all or part (preferably all) of the semiconductor crystal layer forming substrate 102 and the transfer destination substrate 120 in an etching solution. By etching the sacrificial layer 104, the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 can be separated while the semiconductor crystal layer 106 and the intermediate layer 105 remain on the transfer destination substrate 120 side. When the sacrificial layer 104 is an AlAs layer, examples of the etchant include HCl, HF, phosphoric acid, citric acid, hydrogen peroxide solution, ammonia, an aqueous solution of sodium hydroxide, or water. The temperature during etching is preferably controlled in the range of 10 to 90 ° C. The etching time can be appropriately controlled in the range of 1 minute to 200 hours.

以上のようにして、犠牲層１０４がエッチングにより除去されると、半導体結晶層１０６および中間層１０５を転写先基板１２０側に残した状態で、転写先基板１２０と半導体結晶層形成基板１０２とが分離する。これにより、半導体結晶層１０６が転写先基板１２０に転写される。中間層１０５を除去すると、図５に示すように、転写先基板１２０上に半導体結晶層１０６を有する複合基板２００が製造される。   As described above, when the sacrificial layer 104 is removed by etching, the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 are left in a state where the semiconductor crystal layer 106 and the intermediate layer 105 are left on the transfer destination substrate 120 side. To separate. As a result, the semiconductor crystal layer 106 is transferred to the transfer destination substrate 120. When the intermediate layer 105 is removed, a composite substrate 200 having the semiconductor crystal layer 106 on the transfer destination substrate 120 is manufactured as shown in FIG.

上記した複合基板の製造方法によれば、半導体基板１００に中間層１０５を有するので、半導体結晶層１０６の表面が平坦に形成され、半導体結晶層１０６と転写先基板１２０との接着が良好に行われる。この結果、転写不良等が抑制され、複合基板の製造が歩留まり良く実施できる。   According to the composite substrate manufacturing method described above, since the semiconductor substrate 100 includes the intermediate layer 105, the surface of the semiconductor crystal layer 106 is formed flat, and the semiconductor crystal layer 106 and the transfer destination substrate 120 are bonded well. Is called. As a result, transfer defects and the like are suppressed, and the composite substrate can be manufactured with a high yield.

上記した実施の形態では、半導体基板１００に中間層１０５を有する例を説明したが、図６に示すように、中間層を有さず、半導体結晶層形成基板１０２上に犠牲層１０４および半導体結晶層１０６を有する半導体基板３００であってもよい。ただしこの場合、図７に示すように、犠牲層１０４を形成した後、半導体結晶層１０６を形成する前に、ＩＩＩ族原子を含むガスをエピタキシャル成長室に導入し、犠牲層１０４の表面にＩＩＩ族原子を含むガス（図中矢印で示す）を接触させることを要する。   In the above embodiment, an example in which the semiconductor substrate 100 includes the intermediate layer 105 has been described. However, as illustrated in FIG. 6, the intermediate layer is not provided, and the sacrificial layer 104 and the semiconductor crystal are formed on the semiconductor crystal layer formation substrate 102. The semiconductor substrate 300 including the layer 106 may be used. However, in this case, as shown in FIG. 7, after forming the sacrificial layer 104 and before forming the semiconductor crystal layer 106, a gas containing a group III atom is introduced into the epitaxial growth chamber, and the group III is formed on the surface of the sacrificial layer 104. It is necessary to contact a gas containing atoms (indicated by an arrow in the figure).

このようなＩＩＩ族原子を含むガスを接触させることにより、犠牲層１０４の表面であっても半導体結晶層１０６の成長を横方向に促進させることができ、中間層１０５を形成したと同様な効果を得ることができる。   By bringing such a gas containing a group III atom into contact, the growth of the semiconductor crystal layer 106 can be promoted in the lateral direction even on the surface of the sacrificial layer 104, and the same effect as the formation of the intermediate layer 105 is achieved. Can be obtained.

ＩＩＩ族原子を含むガスとして、ＴＭＧ（トリメチルガリウム）、ＴＥＧ（トリエチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＥＡ（トリエチルアルミニウム）、ＴＭＩ（トリメチルインジウム）等のＩＩＩ族原子有機ガスを例示することができる。   Examples of the group III atom-containing gas include group III atom organic gases such as TMG (trimethylgallium), TEG (triethylgallium), TMA (trimethylaluminum), TEA (triethylaluminum), and TMI (trimethylindium). .

なお、このようにして製造した半導体基板３００は、半導体結晶層１０６の厚さが小さいにも関わらず半導体結晶層１０６の表面粗さは小さい。よって半導体基板３００は、半導体結晶層形成基板１０２の上に、犠牲層１０４および半導体結晶層１０６が、半導体結晶層形成基板１０２、犠牲層１０４、半導体結晶層１０６の順に位置する半導体基板であって、半導体結晶層形成基板１０２が、ＩＩＩ−Ｖ族化合物半導体結晶からなり、犠牲層１０４が、半導体結晶層１０６をエッチングする場合より大きいエッチング速度で犠牲層１０４をエッチングするエッチャントによりエッチングされるものであり、半導体結晶層１０６が、ＩＶ族半導体結晶からなり、その厚さが１ｎｍ以上３００ｎｍ以下、且つ、その表面粗さが、１０ｎｍ以下である半導体基板として把握することが可能である。   Note that the semiconductor substrate 300 manufactured in this way has a small surface roughness of the semiconductor crystal layer 106 even though the thickness of the semiconductor crystal layer 106 is small. Therefore, the semiconductor substrate 300 is a semiconductor substrate in which the sacrificial layer 104 and the semiconductor crystal layer 106 are positioned in this order on the semiconductor crystal layer formation substrate 102, the semiconductor crystal layer formation substrate 102, the sacrificial layer 104, and the semiconductor crystal layer 106. The semiconductor crystal layer forming substrate 102 is made of a group III-V compound semiconductor crystal, and the sacrificial layer 104 is etched by an etchant that etches the sacrificial layer 104 at a higher etching rate than when the semiconductor crystal layer 106 is etched. The semiconductor crystal layer 106 can be grasped as a semiconductor substrate made of a group IV semiconductor crystal having a thickness of 1 nm to 300 nm and a surface roughness of 10 nm or less.

上記した実施の形態では、半導体結晶層１０６が単層の場合を説明したが、図８に示すように、半導体結晶層１０６は、第１半導体結晶層１０７および第２半導体結晶層１０８を有してもよい。この場合、前記した半導体基板１００の製造方法において、半導体結晶層形成基板１０２を予備室に退避させる前に第１半導体結晶層１０７まで形成し、エピタキシャル成長室をクリーニングした後に第２半導体結晶層１０８を形成する。そうすることによって、第１半導体結晶層１０７を、半導体基板１００における中間層１０５と同様に、キャップ層として機能させることができる。この結果、半導体結晶層形成基板１０２または犠牲層１０４を構成する複数種類の原子から選択された一の種類の第１原子が、第１半導体結晶層１０７に含まれ、第２半導体結晶層１０８における第１原子の濃度を、第１半導体結晶層１０７における第１原子の濃度より低くすることができる。   In the above embodiment, the case where the semiconductor crystal layer 106 is a single layer has been described. However, as illustrated in FIG. 8, the semiconductor crystal layer 106 includes a first semiconductor crystal layer 107 and a second semiconductor crystal layer 108. May be. In this case, in the manufacturing method of the semiconductor substrate 100 described above, the semiconductor crystal layer forming substrate 102 is formed up to the first semiconductor crystal layer 107 before being retracted to the preliminary chamber, and the second semiconductor crystal layer 108 is formed after cleaning the epitaxial growth chamber. Form. By doing so, the first semiconductor crystal layer 107 can function as a cap layer in the same manner as the intermediate layer 105 in the semiconductor substrate 100. As a result, one type of first atom selected from a plurality of types of atoms constituting the semiconductor crystal layer forming substrate 102 or the sacrificial layer 104 is included in the first semiconductor crystal layer 107, and the second semiconductor crystal layer 108 includes The concentration of the first atom can be lower than the concentration of the first atom in the first semiconductor crystal layer 107.

半導体結晶層１０６を第１半導体結晶層１０７および第２半導体結晶層１０８の２層構造にする場合、第２半導体結晶層１０８を形成するエピタキシャル成長法における反応温度が、第１半導体結晶層１０７を形成するエピタキシャル成長法における反応温度より高いことが好ましい。また、第２半導体結晶層１０８を形成するエピタキシャル成長法における反応圧力が、第１半導体結晶層１０７を形成するエピタキシャル成長法における反応圧力より低いことが好ましい。温度を高くし、圧力を低くすることにより、第２半導体結晶層１０８の表面平坦性を第１半導体結晶層１０７より良好にすることができる。   When the semiconductor crystal layer 106 has a two-layer structure of the first semiconductor crystal layer 107 and the second semiconductor crystal layer 108, the reaction temperature in the epitaxial growth method for forming the second semiconductor crystal layer 108 forms the first semiconductor crystal layer 107. The reaction temperature is preferably higher than the reaction temperature in the epitaxial growth method. Further, the reaction pressure in the epitaxial growth method for forming the second semiconductor crystal layer 108 is preferably lower than the reaction pressure in the epitaxial growth method for forming the first semiconductor crystal layer 107. The surface flatness of the second semiconductor crystal layer 108 can be made better than that of the first semiconductor crystal layer 107 by increasing the temperature and decreasing the pressure.

なお、半導体結晶層１０６を第１半導体結晶層１０７および第２半導体結晶層１０８の２層構造にすることは、図９に示すように、中間層１０５を有する場合にも適用できる。この場合に中間層１０５の表面は、ＩＩＩ族原子を含むガスを接触させる「犠牲層１０４の上に形成した層の表面」の一例である。すなわち、犠牲層１０４を形成した後、ＩＩＩ族原子を含むガスをエピタキシャル成長室に導入する前に、ＧａＡｓまたはＡｌＧａＡｓからなる中間層１０５をエピタキシャル成長法により形成し、ＩＩＩ族原子を含むガスをエピタキシャル成長室に導入するステップにおいて、中間層１０５の表面にＩＩＩ族原子を含むガスを接触させることができる。   Note that making the semiconductor crystal layer 106 into a two-layer structure of the first semiconductor crystal layer 107 and the second semiconductor crystal layer 108 can also be applied to the case where the intermediate layer 105 is provided as shown in FIG. In this case, the surface of the intermediate layer 105 is an example of a “surface of a layer formed on the sacrificial layer 104” in which a gas containing a group III atom is brought into contact. That is, after forming the sacrificial layer 104 and before introducing a gas containing group III atoms into the epitaxial growth chamber, an intermediate layer 105 made of GaAs or AlGaAs is formed by epitaxial growth, and a gas containing group III atoms is introduced into the epitaxial growth chamber. In the introducing step, a gas containing a group III atom can be brought into contact with the surface of the intermediate layer 105.

上記した実施の形態では、中間層１０５を形成した後または第１半導体結晶１０７を形成した後に、エピタキシャル成長炉の内部をクリーニングし、半導体結晶層１０６または第２半導体結晶層１０８を形成する例を示したが、中間層１０５または第１半導体結晶１０７を第１エピタキシャル成長炉で形成し、半導体結晶層１０６または第２半導体結晶層１０８を第２エピタキシャル成長炉で形成することとし、中間層１０５または第１半導体結晶１０７を形成した後、半導体結晶層１０６または第２半導体結晶層１０８を形成する前に、半導体結晶層形成基板１０２を第１エピタキシャル成長炉から第２エピタキシャル成長炉へ移送してもよい。この場合も、エピタキシャル成長炉の内部をクリーニングした場合と同様な効果を得ることができる。   In the above-described embodiment, an example is shown in which the inside of the epitaxial growth furnace is cleaned to form the semiconductor crystal layer 106 or the second semiconductor crystal layer 108 after the intermediate layer 105 is formed or the first semiconductor crystal 107 is formed. However, the intermediate layer 105 or the first semiconductor crystal 107 is formed in the first epitaxial growth furnace, the semiconductor crystal layer 106 or the second semiconductor crystal layer 108 is formed in the second epitaxial growth furnace, and the intermediate layer 105 or the first semiconductor crystal is formed. After the crystal 107 is formed, the semiconductor crystal layer forming substrate 102 may be transferred from the first epitaxial growth furnace to the second epitaxial growth furnace before the semiconductor crystal layer 106 or the second semiconductor crystal layer 108 is formed. In this case as well, the same effect as when the inside of the epitaxial growth furnace is cleaned can be obtained.

（実施例１）
半導体結晶層形成基板１０２として、結晶成長面の面方位が（１００）、オフ角が２°のＧａＡｓ基板を用い、犠牲層１０４として厚さ２０ｎｍのＡｌＡｓ層を、中間層１０５として厚さ２ｎｍのＧａＡｓ層を、半導体結晶層１０６として厚さ１６５ｎｍのＧｅ層を、それぞれエピタキシャル成長法により形成した半導体基板（実施例１）を作成した。 Example 1
As the semiconductor crystal layer forming substrate 102, a GaAs substrate having a crystal growth surface of (100) and an off angle of 2 ° is used, an AlAs layer having a thickness of 20 nm is used as the sacrificial layer 104, and a 2 nm thickness is used as the intermediate layer 105. A semiconductor substrate (Example 1) was prepared by forming a GaAs layer as a semiconductor crystal layer 106 and a Ge layer having a thickness of 165 nm by an epitaxial growth method.

（実施例２）
実施例２の半導体基板として、実施例１同様の半導体結晶層形成基板１０２（ＧａＡｓ基板）を用い、実施例１同様の犠牲層１０４（ＡｌＡｓ層）を形成した後、中間層１０５として厚さ１０ｎｍのＧａＡｓ層を形成し、その後、実施例１同様の半導体結晶層１０６（Ｇｅ層）を形成した。 (Example 2)
A semiconductor crystal layer forming substrate 102 (GaAs substrate) similar to that of Example 1 is used as the semiconductor substrate of Example 2, and after forming a sacrificial layer 104 (AlAs layer) similar to that of Example 1, the intermediate layer 105 has a thickness of 10 nm. Then, a semiconductor crystal layer 106 (Ge layer) similar to that of Example 1 was formed.

（実施例３）
実施例３の半導体基板として、実施例１同様の半導体結晶層形成基板１０２（ＧａＡｓ基板）を用い、実施例１同様の犠牲層１０４（ＡｌＡｓ層）を形成した後、中間層１０５として厚さ１００ｎｍのＧａＡｓ層を形成し、その後、実施例１同様の半導体結晶層１０６（Ｇｅ層）を形成した。 Example 3
A semiconductor crystal layer forming substrate 102 (GaAs substrate) similar to that of Example 1 is used as the semiconductor substrate of Example 3, and after forming a sacrificial layer 104 (AlAs layer) similar to that of Example 1, the intermediate layer 105 has a thickness of 100 nm. Then, a semiconductor crystal layer 106 (Ge layer) similar to that of Example 1 was formed.

（実施例４）
実施例４の半導体基板として、実施例１同様の半導体結晶層形成基板１０２（ＧａＡｓ基板）を用い、実施例１同様の犠牲層１０４（ＡｌＡｓ層）を形成した後、５０ｓｃｃｍ、１０秒の条件でＴＥＧガスを犠牲層１０４の表面に接触させ、その後、実施例１同様の半導体結晶層１０６（Ｇｅ層）を形成した。 Example 4
As the semiconductor substrate of Example 4, a semiconductor crystal layer forming substrate 102 (GaAs substrate) similar to that of Example 1 was used, and after forming a sacrificial layer 104 (AlAs layer) similar to that of Example 1, the conditions were 50 sccm and 10 seconds. A TEG gas was brought into contact with the surface of the sacrificial layer 104, and then a semiconductor crystal layer 106 (Ge layer) similar to that in Example 1 was formed.

（実施例５）
実施例５の半導体基板として、実施例１同様の半導体結晶層形成基板１０２（ＧａＡｓ基板）を用い、実施例１同様の犠牲層１０４（ＡｌＡｓ層）を形成した後、０．０５ｓｃｃｍ、１０秒の条件でＴＭＡガスを犠牲層１０４の表面に接触させ、その後、実施例１同様の半導体結晶層１０６（Ｇｅ層）を形成した。 (Example 5)
As the semiconductor substrate of Example 5, a semiconductor crystal layer forming substrate 102 (GaAs substrate) similar to that of Example 1 was used. After forming a sacrificial layer 104 (AlAs layer) similar to that of Example 1, 0.05 sccm for 10 seconds. Under the conditions, TMA gas was brought into contact with the surface of the sacrificial layer 104, and then a semiconductor crystal layer 106 (Ge layer) similar to that in Example 1 was formed.

（参考例１）
参考例１の半導体基板として、実施例１同様の半導体結晶層形成基板１０２（ＧａＡｓ基板）を用い、犠牲層１０４および中間層１０５を形成せず、実施例１同様の半導体結晶層１０６（Ｇｅ層）を直接形成した。 (Reference Example 1)
As the semiconductor substrate of Reference Example 1, the same semiconductor crystal layer forming substrate 102 (GaAs substrate) as in Example 1 is used, and the sacrificial layer 104 and the intermediate layer 105 are not formed, but the semiconductor crystal layer 106 (Ge layer) as in Example 1 is used. ) Directly formed.

（比較例１）
比較例１の半導体基板として、実施例１同様の半導体結晶層形成基板１０２（ＧａＡｓ基板）を用い、実施例１同様の犠牲層１０４（ＡｌＡｓ層）を形成した後、中間層１０５を形成せず、ＴＥＧあるいはＴＭＡ等のガスを犠牲層１０４の表面に接触させることなく、実施例１同様の半導体結晶層１０６（Ｇｅ層）を形成した。 (Comparative Example 1)
A semiconductor crystal layer forming substrate 102 (GaAs substrate) similar to that of Example 1 is used as the semiconductor substrate of Comparative Example 1, and after forming a sacrificial layer 104 (AlAs layer) similar to that of Example 1, the intermediate layer 105 is not formed. A semiconductor crystal layer 106 (Ge layer) similar to that of Example 1 was formed without bringing a gas such as TEG or TMA into contact with the surface of the sacrificial layer 104.

図１０〜図１６は半導体基板のＧｅ層表面を観察したＡＦＭ（Atomic Force Microscope）像であり、図１０は実施例１について、図１１は実施例２について、図１２は実施例３について、図１３は実施例４について、図１４は実施例５について、図１５は参考例１について、図１６は比較例１について示す。図１０〜図１６において、右側に２μｍ×２μｍ視野におけるＡＦＭ像を、左側に１０μｍ×１０μｍ視野におけるＡＦＭ像を示す。ＡＦＭ像からの粗さ測定によれば、実施例１では、２μｍ×２μｍ視野でＲＭＳ＝３．５８ｎｍ、１０μｍ×１０μｍ視野でＲＭＳ＝２．２６ｎｍ、実施例２では、２μｍ×２μｍ視野でＲＭＳ＝１．１３ｎｍ、１０μｍ×１０μｍ視野でＲＭＳ＝１．３５ｎｍ、実施例３では、２μｍ×２μｍ視野でＲＭＳ＝１．２９ｎｍ、１０μｍ×１０μｍ視野でＲＭＳ＝１．３７ｎｍ、実施例４では、２μｍ×２μｍ視野でＲＭＳ＝４．２４ｎｍ、１０μｍ×１０μｍ視野でＲＭＳ＝３．６１ｎｍ、実施例５では、２μｍ×２μｍ視野でＲＭＳ＝８．３０ｎｍ、１０μｍ×１０μｍ視野でＲＭＳ＝６．０１ｎｍ、参考例１では、２μｍ×２μｍ視野でＲＭＳ＝１．２７ｎｍ、１０μｍ×１０μｍ視野でＲＭＳ＝１．４１ｎｍ、比較例１では、２μｍ×２μｍ視野でＲＭＳ＝１９．８ｎｍ、１０μｍ×１０μｍ視野でＲＭＳ＝１３．４ｎｍ、であった。実施例１から実施例５の何れの場合においても、比較例１の場合よりＧｅ層の表面は平坦であった。   10 to 16 are AFM (Atomic Force Microscope) images obtained by observing the surface of the Ge layer of the semiconductor substrate. FIG. 10 is for Example 1, FIG. 11 is for Example 2, and FIG. 12 is for Example 3. 13 shows Example 4, FIG. 14 shows Example 5, FIG. 15 shows Reference Example 1, and FIG. 16 shows Comparative Example 1. 10 to 16, an AFM image in a 2 μm × 2 μm visual field is shown on the right side, and an AFM image in a 10 μm × 10 μm visual field is shown on the left side. According to the roughness measurement from the AFM image, in Example 1, RMS = 2.58 nm in a 2 μm × 2 μm field of view, RMS = 2.26 nm in a 10 μm × 10 μm field of view, and in Example 2, RMS = 2 μm × 2 μm in a field of view. 1.13 nm, 10 μm × 10 μm field of view RMS = 1.35 nm, Example 3 2 μm × 2 μm field of view RMS = 1.29 nm, 10 μm × 10 μm field of view RMS = 1.37 nm, Example 4 2 μm × 2 μm RMS = 4.24 nm in the visual field, RMS = 3.61 nm in the 10 μm × 10 μm visual field, Example 5: RMS = 8.30 nm in the 2 μm × 2 μm visual field, RMS = 6.01 nm in the 10 μm × 10 μm visual field, Reference Example 1 In a 2 μm × 2 μm field of view, RMS = 1.27 nm, in a 10 μm × 10 μm field of view, RMS = 1.41 nm, and in Comparative Example 1, a 2 μm × 2 μm field of view, RMS = 119. nm, it was RMS = 13.4nm, in a 10μm × 10μm field of view. In any of Examples 1 to 5, the surface of the Ge layer was flatter than that of Comparative Example 1.

１００…半導体基板、１０２…半導体結晶層形成基板、１０４…犠牲層、１０５…中間層、１０６…半導体結晶層、１０７…第１半導体結晶層、１０８…第２半導体結晶層、１１２…第１表面、１２０…転写先基板、１２２…第２表面、２００…複合基板、３００…半導体基板、４００…半導体基板、５００…半導体基板。   DESCRIPTION OF SYMBOLS 100 ... Semiconductor substrate, 102 ... Semiconductor crystal layer forming substrate, 104 ... Sacrificial layer, 105 ... Intermediate layer, 106 ... Semiconductor crystal layer, 107 ... First semiconductor crystal layer, 108 ... Second semiconductor crystal layer, 112 ... First surface 120 ... Transfer destination substrate, 122 ... Second surface, 200 ... Composite substrate, 300 ... Semiconductor substrate, 400 ... Semiconductor substrate, 500 ... Semiconductor substrate.

Claims (22)

半導体結晶層形成基板、犠牲層、中間層および半導体結晶層が、前記半導体結晶層形成基板、前記犠牲層、前記中間層、前記半導体結晶層の順に位置する半導体基板であって、
前記半導体結晶層形成基板が、ＩＩＩ−Ｖ族化合物半導体結晶からなり、
前記犠牲層が、前記半導体結晶層をエッチングする場合より大きいエッチング速度で前記犠牲層をエッチングするエッチャントによりエッチングされるものであり、
前記中間層が、前記犠牲層上に前記半導体結晶層を直接形成した場合と比較して、前記半導体結晶層の表面粗さを小さくするものであり、
前記半導体結晶層が、ＩＶ族半導体結晶からなる
半導体基板。 A semiconductor crystal layer forming substrate, a sacrificial layer, an intermediate layer, and a semiconductor crystal layer are located in the order of the semiconductor crystal layer forming substrate, the sacrificial layer, the intermediate layer, and the semiconductor crystal layer;
The semiconductor crystal layer forming substrate is made of a III-V compound semiconductor crystal,
The sacrificial layer is etched by an etchant that etches the sacrificial layer at an etching rate greater than when etching the semiconductor crystal layer;
The intermediate layer reduces the surface roughness of the semiconductor crystal layer as compared with the case where the semiconductor crystal layer is directly formed on the sacrificial layer,
A semiconductor substrate, wherein the semiconductor crystal layer is made of a group IV semiconductor crystal. 前記半導体結晶層形成基板がＧａＡｓからなり、
前記犠牲層がＡｌｘＧａ１−ｘＡｓ（０．７≦ｘ≦１）からなり、
前記中間層がＧａＡｓまたはＡｌＧａＡｓからなり、
前記半導体結晶層がＧｅからなる
請求項１に記載の半導体基板。 The semiconductor crystal layer forming substrate is made of GaAs,
The sacrificial layer is made of Al x Ga 1-x As (0.7 ≦ x ≦ 1),
The intermediate layer is made of GaAs or AlGaAs;
The semiconductor substrate according to claim 1, wherein the semiconductor crystal layer is made of Ge. 前記中間層の厚さが、０．２８ｎｍ以上５００ｎｍ以下である
請求項２に記載の半導体基板。 The semiconductor substrate according to claim 2, wherein a thickness of the intermediate layer is not less than 0.28 nm and not more than 500 nm. 前記中間層が、前記犠牲層を形成した後前記半導体結晶層を形成するまでの間に、前記犠牲層が酸素を含む雰囲気に暴露されることを防止するキャップ層として機能するものである
請求項１から請求項３の何れか一項に記載の半導体基板。 The intermediate layer functions as a cap layer for preventing the sacrificial layer from being exposed to an oxygen-containing atmosphere after the sacrificial layer is formed and before the semiconductor crystal layer is formed. The semiconductor substrate according to any one of claims 1 to 3. 前記半導体結晶層が、第１半導体結晶層および第２半導体結晶層を有し、前記中間層、前記第１半導体結晶層および前記第２半導体結晶層が、前記中間層、前記第１半導体結晶層、前記第２半導体結晶層の順に位置し、
前記半導体結晶層形成基板または前記犠牲層を構成する複数種類の原子から選択された一の種類の第１原子が、前記第１半導体結晶層に含まれ、
前記第２半導体結晶層における前記第１原子の濃度が、前記第１半導体結晶層における前記第１原子の濃度より低い
請求項１から請求項３の何れか一項に記載の半導体基板。 The semiconductor crystal layer has a first semiconductor crystal layer and a second semiconductor crystal layer, and the intermediate layer, the first semiconductor crystal layer, and the second semiconductor crystal layer are the intermediate layer and the first semiconductor crystal layer. , Located in the order of the second semiconductor crystal layer,
One kind of first atoms selected from a plurality of kinds of atoms constituting the semiconductor crystal layer forming substrate or the sacrificial layer is included in the first semiconductor crystal layer,
4. The semiconductor substrate according to claim 1, wherein a concentration of the first atom in the second semiconductor crystal layer is lower than a concentration of the first atom in the first semiconductor crystal layer. 5. 前記半導体結晶層の厚さが１ｎｍ以上３００ｎｍ以下であり、
前記半導体結晶層の表面粗さが、１０ｎｍ以下である
請求項１から請求項５の何れか一項に記載の半導体基板。 The semiconductor crystal layer has a thickness of 1 nm to 300 nm,
The semiconductor substrate according to any one of claims 1 to 5, wherein a surface roughness of the semiconductor crystal layer is 10 nm or less. 半導体結晶層形成基板、犠牲層および半導体結晶層が、前記半導体結晶層形成基板、前記犠牲層、前記半導体結晶層の順に位置する半導体基板であって、
前記半導体結晶層形成基板が、ＩＩＩ−Ｖ族化合物半導体結晶からなり、
前記犠牲層が、前記半導体結晶層をエッチングする場合より大きいエッチング速度で前記犠牲層をエッチングするエッチャントによりエッチングされるものであり、
前記半導体結晶層が、ＩＶ族半導体結晶からなり、その厚さが１ｎｍ以上３００ｎｍ以下、且つ、その表面粗さが、１０ｎｍ以下である
半導体基板。 A semiconductor crystal layer forming substrate, a sacrificial layer, and a semiconductor crystal layer are semiconductor substrates positioned in the order of the semiconductor crystal layer forming substrate, the sacrificial layer, and the semiconductor crystal layer,
The semiconductor crystal layer forming substrate is made of a III-V compound semiconductor crystal,
The sacrificial layer is etched by an etchant that etches the sacrificial layer at an etching rate greater than when etching the semiconductor crystal layer;
The semiconductor crystal layer is made of a group IV semiconductor crystal, and has a thickness of 1 nm to 300 nm and a surface roughness of 10 nm or less. 前記半導体結晶層が、第１半導体結晶層および第２半導体結晶層を有し、前記犠牲層、前記第１半導体結晶層および前記第２半導体結晶層が、前記犠牲層、前記第１半導体結晶層、前記第２半導体結晶層の順に位置し、
前記半導体結晶層形成基板または前記犠牲層を構成する複数種類の原子から選択された一の種類の第１原子が、前記第１半導体結晶層に含まれ、
前記第２半導体結晶層における前記第１原子の濃度が、前記第１半導体結晶層における前記第１原子の濃度より低い
請求項７に記載の半導体基板。 The semiconductor crystal layer includes a first semiconductor crystal layer and a second semiconductor crystal layer, and the sacrificial layer, the first semiconductor crystal layer, and the second semiconductor crystal layer are the sacrificial layer and the first semiconductor crystal layer. , Located in the order of the second semiconductor crystal layer,
One kind of first atoms selected from a plurality of kinds of atoms constituting the semiconductor crystal layer forming substrate or the sacrificial layer is included in the first semiconductor crystal layer,
The semiconductor substrate according to claim 7, wherein a concentration of the first atom in the second semiconductor crystal layer is lower than a concentration of the first atom in the first semiconductor crystal layer. ＩＩＩ−Ｖ族化合物半導体結晶からなる半導体結晶層形成基板の上に、エピタキシャル成長法により犠牲層を形成するステップと、
前記犠牲層を形成した後、ＩＶ族半導体結晶からなる半導体結晶層をエピタキシャル成長法により形成するステップと、を有し、
前記犠牲層が、前記半導体結晶層をエッチングする場合より大きいエッチング速度で前記犠牲層をエッチングするエッチャントによりエッチングされるものであり、
前記半導体結晶層を形成する直前に、ＩＩＩ族原子を含むガスをエピタキシャル成長室に導入し、前記犠牲層の表面または前記犠牲層の上に形成した層の表面に前記ＩＩＩ族原子を含むガスを接触させるステップをさらに有する
半導体基板の製造方法。 Forming a sacrificial layer by an epitaxial growth method on a semiconductor crystal layer forming substrate made of a III-V compound semiconductor crystal;
After forming the sacrificial layer, forming a semiconductor crystal layer made of a group IV semiconductor crystal by an epitaxial growth method,
The sacrificial layer is etched by an etchant that etches the sacrificial layer at an etching rate greater than when etching the semiconductor crystal layer;
Immediately before forming the semiconductor crystal layer, a gas containing a group III atom is introduced into the epitaxial growth chamber, and the gas containing the group III atom is brought into contact with the surface of the sacrificial layer or the surface of the layer formed on the sacrificial layer. A method of manufacturing a semiconductor substrate, further comprising: 前記犠牲層を形成した後、前記ＩＩＩ族原子を含むガスをエピタキシャル成長室に導入する前に、ＧａＡｓまたはＡｌＧａＡｓからなる中間層をエピタキシャル成長法により形成するステップをさらに有し、
前記ＩＩＩ族原子を含むガスをエピタキシャル成長室に導入するステップにおいて、前記中間層の表面に前記ＩＩＩ族原子を含むガスを接触させる
請求項９に記載の半導体基板の製造方法。 After forming the sacrificial layer, before introducing the gas containing group III atoms into the epitaxial growth chamber, the method further comprises forming an intermediate layer made of GaAs or AlGaAs by an epitaxial growth method,
The method for manufacturing a semiconductor substrate according to claim 9, wherein in introducing the gas containing a group III atom into the epitaxial growth chamber, the gas containing the group III atom is brought into contact with the surface of the intermediate layer. 前記半導体結晶層形成基板がＧａＡｓからなり、
前記犠牲層がＡｌｘＧａ１−ｘＡｓ（ｘ≧０．７）からなり、
前記半導体結晶層がＧｅからなる
請求項９または請求項１０に記載の半導体基板の製造方法。 The semiconductor crystal layer forming substrate is made of GaAs,
The sacrificial layer is made of Al x Ga 1-x As (x ≧ 0.7);
The method for manufacturing a semiconductor substrate according to claim 9, wherein the semiconductor crystal layer is made of Ge. 前記半導体結晶層を形成するステップが、第１半導体結晶層を形成する第１ステップと第２半導体結晶層を形成する第２ステップとを有し、
前記第１ステップの後、前記第２ステップの前に、エピタキシャル成長法において利用するエピタキシャル成長炉の内部クリーニングを施す
請求項９から請求項１１の何れか一項に記載の半導体基板の製造方法。 The step of forming the semiconductor crystal layer includes a first step of forming a first semiconductor crystal layer and a second step of forming a second semiconductor crystal layer;
The method for manufacturing a semiconductor substrate according to any one of claims 9 to 11, wherein an internal cleaning of an epitaxial growth furnace used in an epitaxial growth method is performed after the first step and before the second step. 前記半導体結晶層を形成するステップが、第１半導体結晶層を形成する第１ステップと第２半導体結晶層を形成する第２ステップとを有し、
前記第１ステップの後、前記第２ステップの前に、前記半導体結晶層形成基板を、前記第１ステップのエピタキシャル成長法において利用する第１エピタキシャル成長炉から前記第２ステップのエピタキシャル成長法において利用する第２エピタキシャル成長炉へ移送する
請求項９から請求項１１の何れか一項に記載の半導体基板の製造方法。 The step of forming the semiconductor crystal layer includes a first step of forming a first semiconductor crystal layer and a second step of forming a second semiconductor crystal layer;
After the first step, before the second step, the semiconductor crystal layer forming substrate is used in the second step epitaxial growth method from the first epitaxial growth furnace used in the first step epitaxial growth method. It transfers to an epitaxial growth furnace. The manufacturing method of the semiconductor substrate as described in any one of Claims 9-11. 前記第２半導体結晶層を形成するエピタキシャル成長法における反応温度が、前記第１半導体結晶層を形成するエピタキシャル成長法における反応温度より高い
請求項１２または請求項１３に記載の半導体基板の製造方法。 The method for manufacturing a semiconductor substrate according to claim 12, wherein a reaction temperature in the epitaxial growth method for forming the second semiconductor crystal layer is higher than a reaction temperature in the epitaxial growth method for forming the first semiconductor crystal layer. 前記第２半導体結晶層を形成するエピタキシャル成長法における反応圧力が、前記第１半導体結晶層を形成するエピタキシャル成長法における反応圧力より低い
請求項１２から請求項１４の何れか一項に記載の半導体基板の製造方法。 15. The semiconductor substrate according to claim 12, wherein a reaction pressure in the epitaxial growth method for forming the second semiconductor crystal layer is lower than a reaction pressure in the epitaxial growth method for forming the first semiconductor crystal layer. Production method. ＩＩＩ−Ｖ族化合物半導体結晶からなる半導体結晶層形成基板の上に、エピタキシャル成長法により犠牲層を形成するステップと、
前記犠牲層を形成した後、中間層をエピタキシャル成長法により形成するステップと、
前記中間層を形成した後、ＩＶ族半導体結晶からなる半導体結晶層をエピタキシャル成長法により形成するステップと、を有し、
前記犠牲層が、前記半導体結晶層をエッチングする場合より大きいエッチング速度で前記犠牲層をエッチングするエッチャントによりエッチングされるものであり、
前記中間層が、前記犠牲層上に前記半導体結晶層を直接形成した場合と比較して、前記半導体結晶層の表面粗さを小さくするものである
半導体基板の製造方法。 Forming a sacrificial layer by an epitaxial growth method on a semiconductor crystal layer forming substrate made of a III-V compound semiconductor crystal;
Forming the intermediate layer by epitaxial growth after forming the sacrificial layer;
Forming a semiconductor crystal layer made of a group IV semiconductor crystal by an epitaxial growth method after forming the intermediate layer,
The sacrificial layer is etched by an etchant that etches the sacrificial layer at an etching rate greater than when etching the semiconductor crystal layer;
The method for manufacturing a semiconductor substrate, wherein the intermediate layer reduces the surface roughness of the semiconductor crystal layer as compared with the case where the semiconductor crystal layer is directly formed on the sacrificial layer. 前記半導体結晶層形成基板がＧａＡｓからなり、
前記犠牲層がＡｌｘＧａ１−ｘＡｓ（ｘ≧０．７）からなり、
前記中間層が、ＧａＡｓまたはＡｌＧａＡｓからなり、
前記半導体結晶層がＧｅからなる
請求項１６に記載の半導体基板の製造方法。 The semiconductor crystal layer forming substrate is made of GaAs,
The sacrificial layer is made of Al x Ga 1-x As (x ≧ 0.7);
The intermediate layer is made of GaAs or AlGaAs;
The method for manufacturing a semiconductor substrate according to claim 16, wherein the semiconductor crystal layer is made of Ge. 前記中間層を形成するステップの後、前記半導体結晶層を形成するステップの前に、エピタキシャル成長法において利用するエピタキシャル成長炉の内部クリーニングを施す
請求項１６または請求項１７に記載の半導体基板の製造方法。 The method for manufacturing a semiconductor substrate according to claim 16 or 17, wherein after the step of forming the intermediate layer and before the step of forming the semiconductor crystal layer, an internal cleaning of an epitaxial growth furnace used in an epitaxial growth method is performed. 前記中間層を形成するステップの後、前記半導体結晶層を形成するステップの前に、前記半導体結晶層形成基板を、前記中間層を形成するステップのエピタキシャル成長法において利用する第１エピタキシャル成長炉から前記半導体結晶層を形成するステップのエピタキシャル成長法において利用する第２エピタキシャル成長炉へ移送する
請求項１６または請求項１７に記載の半導体基板の製造方法。 After the step of forming the intermediate layer and before the step of forming the semiconductor crystal layer, the semiconductor crystal layer forming substrate is used from the first epitaxial growth furnace that is used in the epitaxial growth method of the step of forming the intermediate layer. The method for manufacturing a semiconductor substrate according to claim 16 or 17, wherein the semiconductor substrate is transferred to a second epitaxial growth furnace used in an epitaxial growth method of forming a crystal layer. 前記エピタキシャル成長炉の内部クリーニングは、前記半導体結晶層形成基板を予備室に移送した後に実行し、
前記エピタキシャル成長炉の内部クリーニングが終了した後に、前記半導体結晶層形成基板を前記予備室から前記エピタキシャル成長炉に移送する
請求項１２または請求項１８に記載の半導体基板の製造方法。 The internal cleaning of the epitaxial growth furnace is performed after the semiconductor crystal layer forming substrate is transferred to a preliminary chamber,
19. The method of manufacturing a semiconductor substrate according to claim 12, wherein after the internal cleaning of the epitaxial growth furnace is completed, the semiconductor crystal layer forming substrate is transferred from the preliminary chamber to the epitaxial growth furnace. 請求項９から請求項２０の何れか一項に記載の方法により製造された半導体基板を用いて複合基板を製造する複合基板の製造方法であって、
前記半導体結晶層または前記半導体結晶層より上層に形成された層の表面であって転写先基板または前記転写先基板に形成された層に接することとなる第１表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、を向かい合わせ、前記半導体基板と前記転写先基板とを貼り合わせるステップと、
前記半導体基板および前記転写先基板の全部または一部をエッチング液に浸漬して前記犠牲層をエッチングし、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体基板とを分離するステップと、
を有する複合基板の製造方法。 A method for manufacturing a composite substrate, wherein a composite substrate is manufactured using the semiconductor substrate manufactured by the method according to any one of claims 9 to 20,
A surface of the semiconductor crystal layer or a layer formed above the semiconductor crystal layer, the first surface being in contact with the transfer destination substrate or the layer formed on the transfer destination substrate, the transfer destination substrate or the A surface of a layer formed on the transfer destination substrate and a second surface that comes into contact with the first surface, and a step of bonding the semiconductor substrate and the transfer destination substrate;
The transfer destination substrate and the semiconductor in a state where all or part of the semiconductor substrate and the transfer destination substrate are immersed in an etching solution to etch the sacrificial layer and leave the semiconductor crystal layer on the transfer destination substrate side. Separating the substrate;
The manufacturing method of the composite substrate which has this. 前記半導体基板の前記犠牲層と前記半導体結晶層との間に中間層を有し、
前記転写先基板と前記半導体基板とを分離するステップの後に、前記中間層を除去するステップをさらに有する
請求項２１に記載の複合基板の製造方法。 Having an intermediate layer between the sacrificial layer and the semiconductor crystal layer of the semiconductor substrate;
The method of manufacturing a composite substrate according to claim 21, further comprising a step of removing the intermediate layer after the step of separating the transfer destination substrate and the semiconductor substrate.
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