JP2014212421A - Ad conversion device - Google Patents

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利夫 前嶋
Toshio Maejima
利夫 前嶋
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

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Abstract

PROBLEM TO BE SOLVED: To produce an accurate digital signal conversion compensating for variations in capacitive elements when amplifying input signals in a differential mode.SOLUTION: An AD conversion device 1 includes a differential amplification section 10. In a first period of a compensation mode, capacitive elements 11 and 21 are electrically discharged, a low reference voltage VREFN and a reference voltage VREF are applied to a capacitive element 12, and a high reference voltage VREFP and the reference voltage VREF are applied to a capacitive element 22. In a second period, the low reference voltage VREFN is supplied to one electrode of the capacitive element 11, and the high reference voltage VREFP is supplied to one electrode of the capacitive element 21. This moves an electrical charge between the capacitive elements 11 and 12 and between the capacitive elements 21 and 22 in accordance with a capacitance value ratio. A negative output signal S1 and a positive output signal S2 thus reflect the capacitance value ratio.

Description

本発明は、アナログ信号をデジタル信号に変換する技術に関する。   The present invention relates to a technique for converting an analog signal into a digital signal.

アナログ信号をデジタル信号に変換する手法として、複数の比較レベルを持つ逐次比較法が知られている。この逐次比較法では、入力信号が第1比較レベルより大きい場合、入力信号が第２比較レベルより小さい場合、入力信号が第２比較レベルから第1比較レベルの範囲内である場合を判定する。そして、入力信号を２倍して更に判定を繰り返し、ＡＤ変換を行う。   As a technique for converting an analog signal into a digital signal, a successive approximation method having a plurality of comparison levels is known. In the successive approximation method, it is determined whether the input signal is larger than the first comparison level, the input signal is smaller than the second comparison level, or the input signal is within the range from the second comparison level to the first comparison level. Then, the input signal is doubled and the determination is further repeated to perform AD conversion.

非特許文献１には、入力信号を２倍に増幅するために、２個の容量素子と１個のオペアンプを用い、それらの接続関係を変更することによって、入力信号を２倍に増幅する技術が開示されている。
ここで、２個の容量素子の容量値は理想的には等しい必要があるが、実際の容量素子では容量値にばらつきがある。このため、容量値のばらつきに起因して、ＡＤ変換の精度が低下する。非特許文献１には、更に、容量値のばらつきを計測し、計測結果に基づいてＡＤ変換の結果を補正する技術が開示されている。 In Non-Patent Document 1, in order to amplify an input signal by a factor of two, a technology for amplifying the input signal by a factor of two by using two capacitive elements and a single operational amplifier and changing their connection relationship. Is disclosed.
Here, the capacitance values of the two capacitance elements should ideally be equal, but the capacitance values of the actual capacitance elements vary. For this reason, the accuracy of AD conversion decreases due to variations in capacitance values. Non-Patent Document 1 further discloses a technique for measuring variation in capacitance value and correcting the result of AD conversion based on the measurement result.

A 12-b 600 ks/s Digitally Self-Calibrated Pipelined Algorithmic ADC IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.29, NO.4, APRIL 1994A 12-b 600 ks / s Digitally Self-Calibrated Pipelined Algorithmic ADC IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.29, NO.4, APRIL 1994

ところで、従来の技術は、シングルエンド形式で供給される入力信号について、増幅過程で発生する誤差の補正に関するものであり、２個の容量素子のばらつきを補正すればよい。
しかしながら、差動形式で入力信号を入力し、差動形式で出力信号を出力する場合には、４個の容量素子が必要となる。正入力信号の増幅に２個の容量素子が割り当てられ、負入力信号の増幅に２個の容量素子が割り当てられる。したがって、ある容量素子に着目すると、他の３個の容量素子との間で容量値がばらつく。この場合、正側の２個の容量素子の容量値の比を算出したとしても、その値が、負側の２個の容量素子の容量値の比と一致するとは限らない。よって、従来の技術を、差動形式で入力信号が供給され、差動形式で出力信号を出力する場合に適用することはできない。 By the way, the conventional technique relates to correction of an error generated in an amplification process for an input signal supplied in a single-ended format, and it is only necessary to correct variations in two capacitive elements.
However, when an input signal is input in a differential format and an output signal is output in a differential format, four capacitive elements are required. Two capacitive elements are assigned to amplify the positive input signal, and two capacitive elements are assigned to the amplification of the negative input signal. Therefore, when attention is paid to a certain capacitive element, the capacitance value varies among the other three capacitive elements. In this case, even if the ratio of the capacitance values of the two capacitive elements on the positive side is calculated, the value does not necessarily match the ratio of the capacitance values of the two capacitive elements on the negative side. Therefore, the conventional technique cannot be applied when an input signal is supplied in a differential format and an output signal is output in a differential format.

本発明は上述した事情に鑑みてなされたものであり、差動形式で入力信号を増幅する場合に、容量素子のばらつきを補正して正確なデジタル信号に変換することなどを解決課題とする。   The present invention has been made in view of the above-described circumstances, and an object of the present invention is to correct a variation in capacitance elements and convert it into an accurate digital signal when an input signal is amplified in a differential format.

以上の課題を解決するために本発明に係るＡＤ変換装置は、計測モードにおいて、信号レベルが第1電圧（例えば、実施形態のVREFN）から第２電圧（例えば、実施形態のVREFP）までの範囲にあり、差動形式で供給される正入力信号及び負入力信号をアナログ信号からデジタル信号に変換して出力データを生成し、補正モードにおいて前記出力データを補正するために補正データを生成するものであって、前記正入力信号及び前記負入力信号を増幅して正出力信号及び負出力信号を出力する差動増幅部と、前記正出力信号及び前記負出力信号を差動形式で入力し、差動振幅の大きさを大、小、不定のいずれに属するかを判定する比較部と、前記比較部の比較結果に基づいて前記出力データを生成する演算部と、前記比較部の比較結果に基づいて、前記差動増幅部及び前記演算部の動作を制御する制御部とを備え、前記差動増幅部は、正入力端子、負入力端子、正出力端子、及び負出力端子を備え、振幅中心となる基準電圧が供給されるオペアンプと、容量の理想値が互いに等しい第1容量素子（例えば、実施形態の容量素子１２）、第２容量素子（例えば、実施形態の容量素子１１）、第３容量素子（例えば、実施形態の容量素子２２）、及び第４容量素子（例えば、実施形態の容量素子２１）を備え、前記補正モードは、第1期間と前記第1期間に続く第２期間を含み、前記第1期間において、前記差動増幅部は、前記第1容量素子の一方の電極（例えば、実施形態のノードN１３の側）、前記第２容量素子の他方の電極、前記正入力端子、及び前記負出力端子を電気的に接続し、前記第1容量素子の他方の電極（例えば、実施形態のノードN１２の側）に前記第1電圧を供給し、前記第２容量素子の一方の電極に前記基準電圧を供給し、前記第３容量素子の一方の電極（例えば、実施形態のノードN２３の側）、前記第４容量素子の他方の電極、前記負入力端子、及び前記正出力端子を電気的に接続し、前記第３容量素子の他方の電極に前記第２電圧を供給し、前記第４容量素子の一方の電極に前記基準電圧を供給し、前記第２期間において、前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、及び前記正入力端子を電気的に接続し、前記第1容量素子の他方の電極と前記負出力端子とを電気的に接続し、前記第２容量素子の一方の電極に前記第1電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、及び前記負入力端子を電気的に接続し、前記第３容量素子の他方の電極と前記正出力端子とを電気的に接続し、前記第４容量素子の一方の電極に前記第２電圧を供給し、前記制御部は、前記第２期間において前記差動増幅部から出力される前記正出力信号及び前記負出力信号の差分をＡＤ変換した第1データに基づいて、前記第1容量素子、前記第２容量素子、前記第３容量素子、及び前記第４容量素子の容量比の誤差によって生じる前記差動増幅部のゲインの誤差を補正するための前記補正データを生成するように、前記差動増幅部及び前記演算部を制御し、前記計測モードにおいて、前記演算部は、前記補正データを用いて前記比較部の比較結果に基づいて生成したデータを補正して前記出力データを生成する、ことを特徴とする。   In order to solve the above problems, the AD converter according to the present invention has a signal level ranging from a first voltage (for example, VREFN in the embodiment) to a second voltage (for example, VREFP in the embodiment) in the measurement mode. In the above, a positive input signal and a negative input signal supplied in a differential format are converted from an analog signal to a digital signal to generate output data, and correction data is generated to correct the output data in a correction mode. A differential amplifier for amplifying the positive input signal and the negative input signal to output a positive output signal and a negative output signal; and inputting the positive output signal and the negative output signal in a differential format; A comparison unit that determines whether the magnitude of the differential amplitude belongs to large, small, or indefinite, a calculation unit that generates the output data based on a comparison result of the comparison unit, and a comparison result of the comparison unit On the basis of, The differential amplification unit and a control unit that controls the operation of the arithmetic unit, the differential amplification unit includes a positive input terminal, a negative input terminal, a positive output terminal, and a negative output terminal, and serves as a center of amplitude. An operational amplifier to which a reference voltage is supplied, a first capacitive element (for example, the capacitive element 12 of the embodiment) having the same ideal capacitance value, a second capacitive element (for example, the capacitive element 11 of the embodiment), and a third capacitive element (For example, the capacitive element 22 of the embodiment) and a fourth capacitive element (for example, the capacitive element 21 of the embodiment), the correction mode includes a first period and a second period following the first period, In the first period, the differential amplifier section includes one electrode of the first capacitor element (for example, the node N13 side in the embodiment), the other electrode of the second capacitor element, the positive input terminal, and Electrically connecting the negative output terminal to the first capacitor; The first voltage is supplied to the other electrode of the child (for example, the node N12 side of the embodiment), the reference voltage is supplied to one electrode of the second capacitive element, and one of the third capacitive elements is supplied An electrode (for example, the node N23 side of the embodiment), the other electrode of the fourth capacitor element, the negative input terminal, and the positive output terminal are electrically connected to the other electrode of the third capacitor element. The second voltage is supplied, the reference voltage is supplied to one electrode of the fourth capacitor element, and in the second period, the differential amplifier section includes one electrode of the first capacitor element, the first capacitor element, The other electrode of the two capacitive element and the positive input terminal are electrically connected, the other electrode of the first capacitive element and the negative output terminal are electrically connected, and one of the second capacitive elements is connected Supplying the first voltage to an electrode, one electrode of the third capacitive element, the fourth capacitor; The other electrode of the quantitative element and the negative input terminal are electrically connected, the other electrode of the third capacitive element and the positive output terminal are electrically connected, and one electrode of the fourth capacitive element The second voltage is supplied to the controller, and the controller is configured to perform AD conversion on the difference between the positive output signal and the negative output signal output from the differential amplifier in the second period. Generating the correction data for correcting an error in the gain of the differential amplifying unit caused by an error in the capacitance ratio of the first capacitive element, the second capacitive element, the third capacitive element, and the fourth capacitive element And controlling the differential amplification unit and the calculation unit, and in the measurement mode, the calculation unit corrects data generated based on a comparison result of the comparison unit using the correction data, and Generate output data, that And features.

この発明によれば、第1期間において、第1容量素子に第1電圧と基準電圧との差分に応じた電圧を保持すると共に第２容量素子の電荷を放電し、第３容量素子に第２電圧と基準電圧との差分に応じた電圧を保持すると共に第４容量素子の電荷を放電する。そして、第２期間において、第２容量素子及び第４容量素子の一方の電極の電圧を変化させるので、第２容量素子と第1容量素子との間、第４容量素子と第３容量素子との間で電荷の移動が発生する。電荷の移動量は、第1容量素子の容量値と第２容量素子の容量値との比、第３容量素子の容量値と第４容量素子の容量値との比によって定まる。したがって、第２期間において差動増幅部から出力される負出力信号は、第1容量素子の容量値と第２容量素子の容量値との比を反映しており、正出力信号は第３容量素子の容量値と第４容量素子の容量値との比を反映している。よって、負出力信号と正出力信号との差分をＡＤ変換した第1データに基づいて補正データを生成することが可能となる。演算部は補正データを用いて補正した出力データを生成するから、ＡＤ変換の精度を向上させることができる。   According to the present invention, in the first period, the first capacitive element holds a voltage corresponding to the difference between the first voltage and the reference voltage, discharges the charge of the second capacitive element, and the second capacitive element The voltage according to the difference between the voltage and the reference voltage is held and the charge of the fourth capacitor element is discharged. In the second period, since the voltage of one electrode of the second capacitor element and the fourth capacitor element is changed, the fourth capacitor element, the third capacitor element, and the like are provided between the second capacitor element and the first capacitor element. Charge transfer between the two. The amount of charge transfer is determined by the ratio between the capacitance value of the first capacitance element and the capacitance value of the second capacitance element, and the ratio of the capacitance value of the third capacitance element and the capacitance value of the fourth capacitance element. Therefore, the negative output signal output from the differential amplifier in the second period reflects the ratio between the capacitance value of the first capacitance element and the capacitance value of the second capacitance element, and the positive output signal is the third capacitance. It reflects the ratio between the capacitance value of the element and the capacitance value of the fourth capacitance element. Therefore, it is possible to generate correction data based on the first data obtained by AD converting the difference between the negative output signal and the positive output signal. Since the calculation unit generates the output data corrected using the correction data, the accuracy of AD conversion can be improved.

上述したＡＤ変換装置において、前記補正モードは、前記第２期間に続く第３期間、前記第３期間に続く第４期間を含み、前記第３期間において、前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、前記正入力端子、及び前記負出力端子を電気的に接続し、前記第1容量素子の他方の電極に前記第２電圧を供給し、前記第２容量素子の一方の電極に前記基準電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、前記負入力端子、及び前記正出力端子を電気的に接続し、前記第３容量素子の他方の電極に前記第1電圧を供給し、前記第４容量素子の一方の電極に前記基準電圧を供給し、前記第４期間において、前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、及び前記正入力端子を電気的に接続し、前記第1容量素子の他方の電極と前記負出力端子とを電気的に接続し、前記第２容量素子の一方の電極に前記第２電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、及び前記負入力端子を電気的に接続し、前記第３容量素子の他方の電極と前記正出力端子とを電気的に接続し、前記第４容量素子の一方の電極に前記第1電圧を供給し、前記制御部は、前記第４期間において前記差動増幅部から出力される前記正出力信号及び前記負出力信号の差分をＡＤ変換した第２データを生成し、前記第1データと前記第２データの差分に基づいて、前記補正データを生成するように、前記差動増幅部及び前記演算部を制御することが好ましい。   In the above-described AD conversion apparatus, the correction mode includes a third period following the second period and a fourth period following the third period. In the third period, the differential amplifier section includes the first period. One electrode of the capacitive element, the other electrode of the second capacitive element, the positive input terminal, and the negative output terminal are electrically connected, and the second voltage is supplied to the other electrode of the first capacitive element The reference voltage is supplied to one electrode of the second capacitor element, and one electrode of the third capacitor element, the other electrode of the fourth capacitor element, the negative input terminal, and the positive output terminal are connected to each other. Electrically connecting, supplying the first voltage to the other electrode of the third capacitive element, supplying the reference voltage to one electrode of the fourth capacitive element, and in the fourth period, The amplifying unit includes one electrode of the first capacitive element and the other second capacitive element. One electrode and the positive input terminal are electrically connected, the other electrode of the first capacitor element and the negative output terminal are electrically connected, and the first electrode of the second capacitor element is connected to the first electrode. 2 voltage is supplied, and one electrode of the third capacitor element, the other electrode of the fourth capacitor element, and the negative input terminal are electrically connected, and the other electrode of the third capacitor element is connected to the positive electrode. Electrically connecting an output terminal to supply the first voltage to one electrode of the fourth capacitive element, and the control unit outputs the positive output from the differential amplification unit in the fourth period. Generating the second data obtained by AD-converting the difference between the signal and the negative output signal, and generating the correction data based on the difference between the first data and the second data. It is preferable to control the calculation unit.

この発明によれば、第1期間と第３期間とで、第1容量素子に印加する電圧と第３容量素子に印加する電圧を入れ替え、第２期間と第４期間とで、第２容量素子の一方の電極に供給する電圧と第４容量素子の一方の電極に供給する電圧を入れ替えることが可能となる。   According to the present invention, the voltage applied to the first capacitor element and the voltage applied to the third capacitor element are switched between the first period and the third period, and the second capacitor element is switched between the second period and the fourth period. The voltage supplied to one of the electrodes and the voltage supplied to the one electrode of the fourth capacitive element can be interchanged.

上述した発明において、前記第1容量素子の容量値をＣ、前記第２容量素子の容量値をＣ（１＋α２）、前記第３容量素子の容量値をＣ（１＋α１）、前記第４容量素子の容量値をＣ（１＋α３）、前記オペアンプのオフセット電圧をＡＤ変換した値をＤｘ、前記差動増幅部のゲインをＧ＝−（１+α）としたとき、α＝（−α１+α２+α３）／（２+α１）であり、前記第1データは−α／２+Ｄｘ、前記第２データはα／２+Ｄｘであることが好ましい。この場合には、第1データと第２データとの差分を生成することによって、オフセット電圧をキャンセルすることができる。したがって、オペアンプでオフセット電圧が発生しても、正確に補正できる補正データを生成することが可能となる。   In the above-described invention, the capacitance value of the first capacitive element is C, the capacitance value of the second capacitive element is C (1 + α2), the capacitance value of the third capacitive element is C (1 + α1), and the capacitance value of the fourth capacitive element is When the capacitance value is C (1 + α3), the value obtained by AD-converting the offset voltage of the operational amplifier is Dx, and the gain of the differential amplifier is G = − (1 + α), α = (− α1 + α2 + α3) ) / (2 + α1), the first data is preferably −α / 2 + Dx, and the second data is preferably α / 2 + Dx. In this case, the offset voltage can be canceled by generating a difference between the first data and the second data. Therefore, even if an offset voltage is generated in the operational amplifier, it is possible to generate correction data that can be corrected accurately.

本発明の実施形態に係るＡＤ変換装置の構成を示すブロック図である。It is a block diagram which shows the structure of the AD converter device which concerns on embodiment of this invention. 比較部の電圧を説明するための説明図である。It is explanatory drawing for demonstrating the voltage of a comparison part. 比較部の真理値表である。It is a truth table of a comparison part. 容量値のばらつきを説明するための説明図である。It is explanatory drawing for demonstrating the dispersion | variation in a capacitance value. 第1期間における差動増幅部の動作を示す説明図である。FIG. 6 is an explanatory diagram showing the operation of the differential amplifier in the first period. 第２期間における差動増幅部の動作を示す説明図である。It is explanatory drawing which shows operation | movement of the differential amplifier in a 2nd period. 第３期間における差動増幅部の動作を示す説明図である。It is explanatory drawing which shows operation | movement of the differential amplifier in a 3rd period. 第４期間における差動増幅部の動作を示す説明図である。It is explanatory drawing which shows operation | movement of the differential amplifier in a 4th period.

＜１．実施形態＞
以下、図面を参照しつつ、本発明に係る実施形態を説明する。図１は、本発明の実施形態に係るＡＤ変換装置１の主要構成を示すブロック図である。この図に示すようにＡＤ変換装置１には、正入力信号ＩＮｐと負入力信号ＩＮｎとが差動形式で入力される。負入力信号ＩＮｎは基準電圧VREF0を中心レベルとして正入力信号ＩＮｐを反転したものである。以下の説明では、正入力信号ＩＮｐと負入力信号ＩＮｎの組みを単に入力信号ＩＮと称する。 <1. Embodiment>
Embodiments according to the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a main configuration of an AD conversion apparatus 1 according to an embodiment of the present invention. As shown in this figure, the AD converter 1 receives a positive input signal INp and a negative input signal INn in a differential format. The negative input signal INn is obtained by inverting the positive input signal INp with the reference voltage VREF0 as the center level. In the following description, a combination of the positive input signal INp and the negative input signal INn is simply referred to as an input signal IN.

ＡＤ変換装置１は、入力信号ＩＮを増幅して負出力信号Ｓ１と正出力信号Ｓ２とを出力する差動増幅部１０、差動形式で与えられる負出力信号Ｓ１と正出力信号Ｓ２とを第1比較電圧Ｖ１及び第２比較電圧Ｖ２と比較して第1比較データＤＴ１と第２比較データＤＴ２とを出力する比較部４０、差動増幅部１０及び演算部６０の動作を制御する制御部５０、第1比較データＤＴ１及び第２比較データＤＴ２に基づいて、入力信号ＩＮをデジタル信号に変換した出力データＤoutを生成する演算部６０とを備える。   The AD converter 1 amplifies an input signal IN and outputs a negative output signal S1 and a positive output signal S2, and outputs a negative output signal S1 and a positive output signal S2 given in a differential format. The comparison unit 40 that outputs the first comparison data DT1 and the second comparison data DT2 in comparison with the first comparison voltage V1 and the second comparison voltage V2, the control unit 50 that controls the operations of the differential amplification unit 10 and the calculation unit 60. And an arithmetic unit 60 for generating output data Dout obtained by converting the input signal IN into a digital signal based on the first comparison data DT1 and the second comparison data DT2.

差動増幅部１０は、正入力信号ＩＮｐが供給される正入力端子Ｔ１と負入力信号ＩＮｎが供給される負入力端子Ｔ２とを備える。正入力端子Ｔ１とノードＮ１１との間にはスイッチ１０１が設けられ、負入力端子Ｔ２とノードＮ２１との間にはスイッチ２０１が設けられている。スイッチ１０１及び２０１は、後述する容量誤差を計測して補正係数を算出する補正モードにおいてオフ状態に制御される一方、入力信号ＩＮを取り込んでＡＤ変換する計測モードにおいてオン状態に制御される。   The differential amplifying unit 10 includes a positive input terminal T1 to which a positive input signal INp is supplied and a negative input terminal T2 to which a negative input signal INn is supplied. A switch 101 is provided between the positive input terminal T1 and the node N11, and a switch 201 is provided between the negative input terminal T2 and the node N21. The switches 101 and 201 are controlled to be in an off state in a correction mode for measuring a capacitance error, which will be described later, and calculating a correction coefficient.

オペアンプ３０は、差動形式の信号を入力し、差動形式で信号を出力する。また、基準電圧VREF0が入力端子に供給される。この例では、高基準電圧VREFPと低基準電圧VREFNの中心電圧が基準電圧VREF0となっている。オペアンプ３０の正入力端子と負出力端子との間にはスイッチ１１１が設けられており、オペアンプ３０の負入力端子と正出力端子との間にはスイッチ２１１が設けられている。   The operational amplifier 30 inputs a differential signal and outputs a differential signal. Further, the reference voltage VREF0 is supplied to the input terminal. In this example, the center voltage of the high reference voltage VREFP and the low reference voltage VREFN is the reference voltage VREF0. A switch 111 is provided between the positive input terminal and the negative output terminal of the operational amplifier 30, and a switch 211 is provided between the negative input terminal and the positive output terminal of the operational amplifier 30.

また、オペアンプ３０の負出力端子とノードＮ１２の間にはスイッチ１１２、ノードＮ１２とノードＮ１３との間には容量素子１２、ノードＮ１３とオペアンプ３０の正入力端子との間にはスイッチ１１０が設けられている。一方、オペアンプ３０の正出力端子とノードＮ２２の間にはスイッチ２１２、ノードＮ２２とノードＮ２３との間には容量素子２２、ノードＮ２３とオペアンプ３０の負入力端子との間にはスイッチ２１０が設けられている。   Further, a switch 112 is provided between the negative output terminal of the operational amplifier 30 and the node N12, a capacitive element 12 is provided between the node N12 and the node N13, and a switch 110 is provided between the node N13 and the positive input terminal of the operational amplifier 30. It has been. On the other hand, a switch 212 is provided between the positive output terminal of the operational amplifier 30 and the node N22, a capacitive element 22 is provided between the node N22 and the node N23, and a switch 210 is provided between the node N23 and the negative input terminal of the operational amplifier 30. It has been.

また、ノードＮ１３とノードＮ１４との間にはスイッチ１０９が、ノードＮ１４とノードＮ１５との間には容量素子１１が、ノードＮ１５とノードＮ１１との間にはスイッチ１０５が、ノードＮ１１とノードＮ１２との間にはスイッチ１０４が設けられている。一方、ノードＮ２３とノードＮ２４との間にはスイッチ２０９が、ノードＮ２４とノードＮ２５との間には容量素子２１が、ノードＮ２５とノードＮ２１との間にはスイッチ２０５が、ノードＮ２１とノードＮ２２との間にはスイッチ２０４が設けられている。   Further, the switch 109 is provided between the node N13 and the node N14, the capacitive element 11 is provided between the node N14 and the node N15, the switch 105 is provided between the node N15 and the node N11, and the node N11 and the node N12. A switch 104 is provided between the two. On the other hand, the switch 209 is provided between the node N23 and the node N24, the capacitive element 21 is provided between the node N24 and the node N25, the switch 205 is provided between the node N25 and the node N21, and the node N21 and the node N22. A switch 204 is provided between the two.

また、ノードＮ１１には、スイッチ１０２を介して低基準電圧VREFNが供給されると共にスイッチ１０３を介して高基準電圧VREFPが供給される。一方、ノードＮ２１には、スイッチ２０２を介して高基準電圧VREFPが供給されると共にスイッチ２０３を介して低基準電圧VREFNが供給される。
また、ノードＮ１５には、スイッチ１０６を介して基準電圧VREF0が、スイッチ１０７を介して高基準電圧VREFPが、スイッチ１０８を介して低基準電圧VREFNが供給される。一方、ノードＮ２５には、スイッチ２０６を介して基準電圧VREF0が、スイッチ２０７を介して高基準電圧VREFPが、スイッチ２０８を介して低基準電圧VREFNが供給される。
さらに、ノードＮ１５とノードＮ２５との間にはスイッチ１１３が設けられ、ノードＮ１４とノードＮ２４との間にはスイッチ２１３が設けられている。 The node N11 is supplied with the low reference voltage VREFN via the switch 102 and the high reference voltage VREFP via the switch 103. On the other hand, the high reference voltage VREFP is supplied to the node N21 through the switch 202 and the low reference voltage VREFN is supplied through the switch 203.
The node N15 is supplied with the reference voltage VREF0 via the switch 106, the high reference voltage VREFP via the switch 107, and the low reference voltage VREFN via the switch 108. On the other hand, the node N25 is supplied with the reference voltage VREF0 through the switch 206, the high reference voltage VREFP through the switch 207, and the low reference voltage VREFN through the switch 208.
Further, a switch 113 is provided between the node N15 and the node N25, and a switch 213 is provided between the node N14 and the node N24.

上述したスイッチ１０１〜１１３及びスイッチ２０１〜２１３には、制御部５０で生成する制御信号が供給され、制御信号に基づいてオン・オフが制御される。また、容量素子１１、１２、２１、及び２２の容量値は、理想的には等しいが、実際にはばらつきがある。
容量値のばらつきは、出力データＤoutの誤差となる。そこで、補正モードにおいて容量値のばらつきを反映させた補正データＤｈを生成し、計測モードにおいて補正データＤｈを用いて容量値のばらつきを補正し、出力データＤoutを生成している。補正モードの動作の詳細については後述する。 Control signals generated by the control unit 50 are supplied to the switches 101 to 113 and the switches 201 to 213 described above, and on / off is controlled based on the control signals. The capacitance values of the capacitive elements 11, 12, 21, and 22 are ideally equal, but actually vary.
The variation in the capacitance value becomes an error in the output data Dout. Therefore, the correction data Dh reflecting the variation in the capacitance value is generated in the correction mode, the variation in the capacitance value is corrected using the correction data Dh in the measurement mode, and the output data Dout is generated. Details of the operation in the correction mode will be described later.

比較部４０は、コンパレータ４１及び４２、並びに抵抗４３〜４５を備える。抵抗４３〜４５は高基準電圧VREFPと低基準電圧VREFNとを分圧する分圧抵抗として機能し、それらの抵抗値の比は、例えば、３：２：３になるように設定されている。したがって、抵抗４３と抵抗４４及び４５とで分圧される第１比較電圧Ｖ１は、図２に示されるように、Ｖ１＝（VREFP−VREF0）／４となり、抵抗４３及び抵抗４４と抵抗４５とで分圧される第２比較電圧Ｖ２は、Ｖ２＝（VREF0-VREFN）３／４となる。
そして、比較部４０は、負出力信号Ｓ１及び正出力信号Ｓ２に基づいて、図３に示す第1比較データＤＴ１及び第２比較データＤＴ２を生成する。すなわち、Ｖ２＜Ｓ１である場合にＤＴ１＝１となり、Ｓ１≦Ｖ２である場合にＤＴ１＝０となる。また、Ｖ１＜Ｓ１である場合にＤＴ２＝１となり、Ｓ１≦Ｖ１である場合にＤＴ２＝０となる。 The comparison unit 40 includes comparators 41 and 42 and resistors 43 to 45. The resistors 43 to 45 function as voltage dividing resistors for dividing the high reference voltage VREFP and the low reference voltage VREFN, and the ratio of the resistance values is set to 3: 2: 3, for example. Therefore, the first comparison voltage V1 divided by the resistor 43 and the resistors 44 and 45 is V1 = (VREFP−VREF0) / 4 as shown in FIG. The second comparison voltage V2 divided by is V2 = (VREF0−VREFN) 3/4.
Then, the comparison unit 40 generates the first comparison data DT1 and the second comparison data DT2 shown in FIG. 3 based on the negative output signal S1 and the positive output signal S2. That is, DT1 = 1 when V2 <S1, and DT1 = 0 when S1 ≦ V2. In addition, DT2 = 1 when V1 <S1, and DT2 = 0 when S1 ≦ V1.

演算部６０は、第1比較データＤＴ１及び第２比較データＤＴ２に基づいて、出力データＤoutを生成する。より具体的には、ＤＴ１＝１且つＤＴ２＝１の場合に、出力データの所定ビットを「１(０)」に設定し、制御部５０は負出力信号Ｓ１及び正出力信号Ｓ２のレベルが２倍になるようにすると同時に高基準電位VREFPと低基準電位VREFNの差を減算するようにスイッチのオン・オフを制御する。また、ＤＴ１＝０且つＤＴ２＝０の場合に、出力データの所定ビットを「０(０)」に設定し、制御部５０は負出力信号Ｓ１及び正出力信号Ｓ２のレベルが２倍になるようにすると同時に高基準電位VREFPと低基準電位VREFNの差を加算するようにスイッチのオン・オフを制御する。また、ＤＴ１＝１且つＤＴ２＝０の場合には、出力データの所定ビットは不定とし「(０１)」に設定する。制御部５０は負出力信号Ｓ１及び正出力信号Ｓ２のレベルが２倍になるようにスイッチのオン・オフを制御し、比較部４０は次の判定を実行する。この判定を繰り返すことによって、入力信号ＩＮを逐次ＡＤ変換していく。ＡＤ出力は上記所定ビットの設定になるが、ＤＴ１とＤＴ２の出力データ列を単に加算したものになる。ここで、レベルを２倍にするためには、容量素子１１、１２、２１、及び２２の容量値が等しいこと、及びオペアンプ３０のゲインが無限大であることが必要である。オペアンプ３０のゲインは大きくすることが可能であるので、実際上問題とならない。一方、容量値のばらつきは、レベルを２倍にする動作を繰り返すことから、わずかなずれであってもＡＤ変換の精度に与える影響は大きい。   The computing unit 60 generates output data Dout based on the first comparison data DT1 and the second comparison data DT2. More specifically, when DT1 = 1 and DT2 = 1, the predetermined bit of the output data is set to “1 (0)”, and the control unit 50 sets the levels of the negative output signal S1 and the positive output signal S2 to 2 At the same time, the on / off of the switch is controlled so as to subtract the difference between the high reference potential VREFP and the low reference potential VREFN. Further, when DT1 = 0 and DT2 = 0, the predetermined bit of the output data is set to “0 (0)”, and the control unit 50 causes the levels of the negative output signal S1 and the positive output signal S2 to be doubled. At the same time, the on / off of the switch is controlled so that the difference between the high reference potential VREFP and the low reference potential VREFN is added. When DT1 = 1 and DT2 = 0, the predetermined bit of the output data is undefined and set to “(01)”. The control unit 50 controls on / off of the switch so that the levels of the negative output signal S1 and the positive output signal S2 are doubled, and the comparison unit 40 performs the following determination. By repeating this determination, the input signal IN is sequentially AD converted. The AD output is set to the predetermined bit, but is simply a sum of the output data strings of DT1 and DT2. Here, in order to double the level, it is necessary that the capacitance values of the capacitive elements 11, 12, 21, and 22 are equal and that the gain of the operational amplifier 30 is infinite. Since the gain of the operational amplifier 30 can be increased, there is no practical problem. On the other hand, since the capacitance value variation repeats the operation of doubling the level, even a slight deviation has a great influence on the AD conversion accuracy.

容量値のばらつきについて、図４を参照して検討する。容量素子１２の容量値をＣ、容量素子２２の容量値をＣ（１+α１）、容量素子１１の容量値をＣ（１+α２）、容量素子２１の容量値をＣ（１+α３）とすると、差動増幅部１０のゲインＧは、以下に示す式１で与えられる。
Ｇ=-{C(1+α2)+C(1+α3)}／{C+C(1+α1)}
=-1-{(-α1+α2+α3)／（2+α1)} ……式１
ここで、α=(-α1+α2+α3)／（2+α1)と置けば、式1は以下に示す式２に変形できる。
Ｇ=-（1+α）……式２ The variation of the capacitance value will be examined with reference to FIG. The capacitance value of the capacitive element 12 is C, the capacitance value of the capacitive element 22 is C (1 + α1), the capacitance value of the capacitive element 11 is C (1 + α2), and the capacitance value of the capacitive element 21 is C (1 + α3). Then, the gain G of the differential amplifying unit 10 is given by Expression 1 shown below.
G =-{C (1 + α2) + C (1 + α3)} / {C + C (1 + α1)}
= -1-{(-α1 + α2 + α3) / (2 + α1)} ...... Formula 1
Here, if α = (− α1 + α2 + α3) / (2 + α1), Equation 1 can be transformed into Equation 2 shown below.
G =-(1 + α) …… Equation 2

このように、ゲインＧを算出する場合、「α」によってゲインの誤差を表すことができる。さらに、Ｇ=-（1+α）となるように容量素子１１、１２、２１、及び２２の容量値を等価的に設定すると、図４に示すように、容量素子２２の容量値を「Ｃ」とし、容量素子２１の容量値を「Ｃ（１+α）」、容量素子１１の容量値を「Ｃ（１+α）」とおくことができる。
この結果、差動形式で入力信号ＩＮが与えられる場合であっても、４個の容量素子１１、１２、２１、及び２２の容量値のばらつきを、「α」で表すことができる。「α」を求めることができれば、出力データＤoutを補正することができる。本実施形態では、補正モードにおいて「α」を求め、演算部６０は、これを用いて補正データＤｈを算出している。 Thus, when calculating the gain G, the gain error can be represented by “α”. Further, when the capacitance values of the capacitive elements 11, 12, 21, and 22 are set equivalently so that G = − (1 + α), as shown in FIG. The capacitance value of the capacitive element 21 can be set to “C (1 + α)”, and the capacitance value of the capacitive element 11 can be set to “C (1 + α)”.
As a result, even when the input signal IN is given in a differential format, the variation in the capacitance values of the four capacitive elements 11, 12, 21, and 22 can be represented by “α”. If “α” can be obtained, the output data Dout can be corrected. In the present embodiment, “α” is obtained in the correction mode, and the calculation unit 60 uses this to calculate the correction data Dh.

次に、補正モードの動作について、第1期間、第1期間に続く第２期間、第２期間に続く第３期間、第３期間に続く第４期間に分けて説明する。
第1期間では、容量素子１１及び２１に充電されている電荷を放電し、容量素子１２に低基準電圧VREFNと基準電圧VREF0との差分の電圧を充電するとともに、容量素子２２に高基準電圧VREFPと基準電圧VREF0との差分の電圧を充電する。
図５に示すように、スイッチ１０２、１０４、１０６、１０９、１１０、１１１、２０２、２０４、２０６、２０９、２１０、及び２１１がオン状態に制御され、スイッチ１０１、１０３、１０５、１０７、１０８、１１２、１１３、２０１、２０３、２０５、２０７、２０８、２１２、及び２１３がオフ状態に制御される。
第1期間では、スイッチ１０６及び２０６がオン状態となるので、容量素子１１の一方の電極（ノードＮ１５の側）及び容量素子２１の一方の電極（ノードＮ２５の側）の電圧が基準電圧VREF0となる。また、スイッチ１１１及び２１１がオン状態となるので、オペアンプ３０は、ボルテージフォロアとして機能し、第1出力信号Ｓ１と第２出力信号Ｓ２の電圧は、いずれも基準電圧VREF0となる。このため、容量素子１１の他方の電極（ノードＮ１４の側）及び容量素子２１の他方の電極（ノードＮ２４の側）の電圧は、基準電圧VREF0となる。同様に、容量素子１２の一方の電極（ノードＮ１３の側）及び容量素子２２の一方の電極（ノードＮ２３の側）の電圧は、いずれも基準電圧VREF0となる。 Next, the operation in the correction mode will be described by dividing it into a first period, a second period following the first period, a third period following the second period, and a fourth period following the third period.
In the first period, the charges charged in the capacitive elements 11 and 21 are discharged, the capacitive element 12 is charged with a voltage difference between the low reference voltage VREFN and the reference voltage VREF0, and the capacitive element 22 is charged with the high reference voltage VREFP. And the difference voltage between the reference voltage VREF0 and the reference voltage VREF0.
As shown in FIG. 5, the switches 102, 104, 106, 109, 110, 111, 202, 204, 206, 209, 210, and 211 are controlled to be in the ON state, and the switches 101, 103, 105, 107, 108, 112, 113, 201, 203, 205, 207, 208, 212, and 213 are controlled to be in the off state.
In the first period, the switches 106 and 206 are turned on, so that the voltage of one electrode (node N15 side) of the capacitor 11 and one electrode (node N25 side) of the capacitor 21 is the reference voltage VREF0. Become. Further, since the switches 111 and 211 are turned on, the operational amplifier 30 functions as a voltage follower, and the voltages of the first output signal S1 and the second output signal S2 are both the reference voltage VREF0. For this reason, the voltage of the other electrode (node N14 side) of the capacitive element 11 and the other electrode (node N24 side) of the capacitive element 21 is the reference voltage VREF0. Similarly, the voltages of one electrode (node N13 side) of the capacitive element 12 and one electrode (node N23 side) of the capacitive element 22 are both the reference voltage VREF0.

また、スイッチ１０２及び１０４がオン状態になるので、低基準電圧VREFNが容量素子１２の他方の電極（ノードＮ１２の側）に供給される。同様に、スイッチ２０２及び２０４がオン状態になるので、高基準電圧VREFPが容量素子２２の他方の電極（ノードＮ２２の側）に供給される。
したがって、容量素子１１及び２１の一方の電極の電圧と他方の電極と電圧は等しく、基準電圧VREF0となる。この結果、容量素子１１及び２１に充電されている電荷は放電される。一方、容量素子１２には（VREFN-VREF0）が印加され、容量素子２２には（VREFP-VREF0）が印加される。 Further, since the switches 102 and 104 are turned on, the low reference voltage VREFN is supplied to the other electrode (node N12 side) of the capacitor 12. Similarly, since the switches 202 and 204 are turned on, the high reference voltage VREFP is supplied to the other electrode of the capacitor 22 (on the node N22 side).
Therefore, the voltage of one electrode of the capacitive elements 11 and 21 is equal to the voltage of the other electrode, and becomes the reference voltage VREF0. As a result, the charges charged in the capacitive elements 11 and 21 are discharged. On the other hand, (VREFN-VREF0) is applied to the capacitive element 12, and (VREFP-VREF0) is applied to the capacitive element 22.

次に、第２期間では、容量素子１１及び容量素子１２の間、容量素子２１及び容量素子２２の間で容量値の比に応じた電荷の移動を発生させる。図６に示すように、スイッチ１０８、１０９、１１０、１１２、２０７、２０９、２１０、及び２１２がオン状態に制御され、スイッチ１０１〜１０７、１１１、１１３、２０１〜２０６、２０８、２１１、及び２１３がオフ状態に制御される。   Next, in the second period, charge movement corresponding to the capacitance value ratio is generated between the capacitive element 11 and the capacitive element 12 and between the capacitive element 21 and the capacitive element 22. As shown in FIG. 6, the switches 108, 109, 110, 112, 207, 209, 210, and 212 are controlled to be turned on, and the switches 101 to 107, 111, 113, 201 to 206, 208, 211, and 213 are controlled. Is controlled to the off state.

第２期間では、スイッチ１０８及び２０７がオン状態となるので、容量素子１１の一方の電極（ノードＮ１５の側）の電圧が基準電圧VREF0から低基準電圧VREFNに変化し、容量素子２１の一方の電極（ノードＮ２５の側）の電圧が基準電圧VREF0から高基準電圧VREFPに変化する。   In the second period, the switches 108 and 207 are turned on, so that the voltage of one electrode (on the node N15 side) of the capacitor 11 changes from the reference voltage VREF0 to the low reference voltage VREFN. The voltage of the electrode (node N25 side) changes from the reference voltage VREF0 to the high reference voltage VREFP.

一方、オペアンプ３０ではイマジナリーショートが成立するので、正入力端子と負入力端子との電圧は基準電圧VREF0となる。この結果、容量素子１１と容量素子１２との間で容量値の比に応じた電荷の移動が発生する。電荷は容量値の比に応じて移動するので、容量素子１２の他方の電極の電圧Ｖn12（ノードＮ１２の電圧）は、以下に示す式３で与えられる。
Ｖn12＝VREFN-VREFN*C(1+α)/C＝-αVREFN……式３
同様に、容量素子２１と容量素子２２との間で容量値の比に応じた電荷の移動が発生し、容量素子２２の他方の電極の電圧Ｖn22（ノードＮ２２の電圧）は、以下に示す式４で与えられる。
Ｖn22＝VREFP-VREFP*C(1+α)/C＝-αVREFP……式４ On the other hand, since the imaginary short circuit is established in the operational amplifier 30, the voltage between the positive input terminal and the negative input terminal becomes the reference voltage VREF0. As a result, movement of electric charge according to the capacitance value ratio occurs between the capacitive element 11 and the capacitive element 12. Since the charge moves in accordance with the ratio of the capacitance values, the voltage Vn12 (voltage at the node N12) of the other electrode of the capacitive element 12 is given by Equation 3 shown below.
Vn12 = VREFN-VREFN * C (1 + α) / C = -αVREFN …… Equation 3
Similarly, charge transfer occurs between the capacitive element 21 and the capacitive element 22 in accordance with the ratio of the capacitance values, and the voltage Vn22 (the voltage at the node N22) of the other electrode of the capacitive element 22 is expressed by the following equation: 4 is given.
Vn22 = VREFP-VREFP * C (1 + α) / C = -αVREFP …… Equation 4

この結果、第２期間において負出力信号Ｓ１と正出力信号Ｓ２との差分電圧は、-α（VREFN-VREFP）となる。ここで、高基準電圧VREFPは、ＡＤ変換の入力範囲の最大電圧である一方、低基準電圧VREFNは、ＡＤ変換の入力範囲の最小電圧である。差動形式で与え得られるため、差分電圧のフルスケールは２（VREFN-VREFP）である。-α（VREFN-VREFP）を２（VREFN-VREFP）で正規化すると、―α／２となる。   As a result, the differential voltage between the negative output signal S1 and the positive output signal S2 in the second period is −α (VREFN−VREFP). Here, the high reference voltage VREFP is the maximum voltage in the AD conversion input range, while the low reference voltage VREFN is the minimum voltage in the AD conversion input range. Since it can be given in a differential form, the full scale of the differential voltage is 2 (VREFN-VREFP). When -α (VREFN-VREFP) is normalized by 2 (VREFN-VREFP), -α / 2 is obtained.

よって、第２期間における負出力信号Ｓ１及び正出力信号Ｓ２をＡＤ変換すれば、容量素子１１、１２、２１、及び２２の容量値のばらつきに起因する差動増幅部１０のゲインＧの誤差を補正するための補正データＤｈを生成することができる。但し、オペアンプ３０のオフセット電圧はゼロでは無い。このため、第２期間における負出力信号Ｓ１及び正出力信号Ｓ２をＡＤ変換したデータを第1データＤ１とすると、Ｄ１＝―α／２＋Ｄｘとなる。ここで、Ｄｘはオペアンプ３０のオフセット電圧に相当する。Ｄｘが「―α／２」に対して無視できるぐらい小さい場合には、Ｄ１＝―α／２となり、第1データＤ１に基づいて補正データＤｈを演算部６０で生成すればよい。
但し、本実施形態ではオフセット電圧をキャンセルして、「α」を生成できるように第３期間及び第４期間の処理を行う。 Therefore, if the negative output signal S1 and the positive output signal S2 in the second period are AD-converted, the error of the gain G of the differential amplifier 10 due to the variation in the capacitance values of the capacitive elements 11, 12, 21, and 22 can be reduced. Correction data Dh for correction can be generated. However, the offset voltage of the operational amplifier 30 is not zero. Therefore, assuming that the first data D1 is data obtained by AD conversion of the negative output signal S1 and the positive output signal S2 in the second period, D1 = −α / 2 + Dx. Here, Dx corresponds to the offset voltage of the operational amplifier 30. When Dx is negligibly small with respect to “−α / 2”, D1 = −α / 2, and correction data Dh may be generated by the calculation unit 60 based on the first data D1.
However, in the present embodiment, the third period and the fourth period are processed so that the offset voltage is canceled and “α” can be generated.

次に、第３期間では、容量素子１１及び２１に充電されている電荷を放電し、容量素子１２に高基準電圧VREFPと基準電圧VREF0との差分の電圧を充電するとともに、容量素子２２に低基準電圧VREFNと基準電圧VREF0との差分の電圧を充電する。
第３期間では、図７に示すように、スイッチ１０３、１０４、１０６、１０９、１１０、１１１、２０３、２０４、２０６、２０９、２１０、及び２１１がオン状態に制御され、スイッチ１０１、１０２、１０５、１０７、１０８、１１２、１１３、２０１、２０２、２０５、２０７、２０８、２１２、及び２１３がオフ状態に制御される。
第３期間では、第1期間と同様に、スイッチ１０６及び２０６がオン状態となり、また、スイッチ１１１及び２１１がオン状態となる。このため、容量素子１１の一方の電極（ノードＮ１５の側）及び容量素子２１の一方の電極（ノードＮ２５の側）の電圧が基準電圧VREF0となり、容量素子１１の他方の電極（ノードＮ１４の側）及び容量素子２１の他方の電極（ノードＮ２４の側）の電圧は、基準電圧VREF0となる。同様に、容量素子１２の一方の電極（ノードＮ１３の側）及び容量素子２２の一方の電極（ノードＮ２３の側）の電圧は、いずれも基準電圧VREF0となる。 Next, in the third period, the electric charges charged in the capacitive elements 11 and 21 are discharged, the capacitive element 12 is charged with a differential voltage between the high reference voltage VREFP and the reference voltage VREF0, and the capacitive element 22 is low. The voltage difference between the reference voltage VREFN and the reference voltage VREF0 is charged.
In the third period, as shown in FIG. 7, the switches 103, 104, 106, 109, 110, 111, 203, 204, 206, 209, 210, and 211 are controlled to be in the ON state, and the switches 101, 102, 105 107, 108, 112, 113, 201, 202, 205, 207, 208, 212, and 213 are controlled to be in the OFF state.
In the third period, similarly to the first period, the switches 106 and 206 are turned on, and the switches 111 and 211 are turned on. Therefore, the voltage of one electrode of the capacitive element 11 (node N15 side) and one electrode of the capacitive element 21 (node N25 side) becomes the reference voltage VREF0, and the other electrode of the capacitive element 11 (node N14 side). ) And the other electrode (on the node N24 side) of the capacitive element 21 becomes the reference voltage VREF0. Similarly, the voltages of one electrode (node N13 side) of the capacitive element 12 and one electrode (node N23 side) of the capacitive element 22 are both the reference voltage VREF0.

また、スイッチ１０３及び１０４がオン状態になるので、高基準電圧VREFPが容量素子１２の他方の電極（ノードＮ１２の側）に供給される。同様に、スイッチ２０３及び２０４がオン状態になるので、低基準電圧VREFNが容量素子２２の他方の電極（ノードＮ２２の側）に供給される。
この結果、容量素子１１及び２１の一方の電極の電圧と他方の電極と電圧は等しく、基準電圧VREF0となる。一方、容量素子１２には（VREFP-VREF0）が印加され、容量素子２２には（VREFN-VREF0）が印加される。 In addition, since the switches 103 and 104 are turned on, the high reference voltage VREFP is supplied to the other electrode (the node N12 side) of the capacitor 12. Similarly, since the switches 203 and 204 are turned on, the low reference voltage VREFN is supplied to the other electrode of the capacitor 22 (on the node N22 side).
As a result, the voltage of one electrode of the capacitive elements 11 and 21 is equal to the voltage of the other electrode, and becomes the reference voltage VREF0. On the other hand, (VREFP-VREF0) is applied to the capacitive element 12, and (VREFN-VREF0) is applied to the capacitive element 22.

次に、第４期間では、第２期間と同様に、容量素子１１及び容量素子１２の間、容量素子２１及び容量素子２２の間で容量値の比に応じた電荷の移動を発生させる。
第４期間では、図８に示すように、スイッチ１０７、１０９、１１０、１１２、２０８、２０９、２１０、及び２１２がオン状態に制御され、スイッチ１０１〜１０６、１０８、１１１、１１３、２０１〜２０７、２１１、及び２１３がオフ状態に制御される。
スイッチ１０７及び２０８がオン状態となるので、容量素子１１の一方の電極（ノードＮ１５の側）の電圧が基準電圧VREF0から高基準電圧VREFPに変化し、容量素子２１の一方の電極（ノードＮ２５の側）の電圧が基準電圧VREF0から低基準電圧VREFNに変化する。 Next, in the fourth period, similarly to the second period, the movement of electric charge according to the ratio of the capacitance values is generated between the capacitive element 11 and the capacitive element 12 and between the capacitive element 21 and the capacitive element 22.
In the fourth period, as shown in FIG. 8, the switches 107, 109, 110, 112, 208, 209, 210, and 212 are controlled to be in the ON state, and the switches 101 to 106, 108, 111, 113, 201 to 207 are controlled. , 211, and 213 are controlled to be in an off state.
Since the switches 107 and 208 are turned on, the voltage of one electrode (node N15 side) of the capacitive element 11 changes from the reference voltage VREF0 to the high reference voltage VREFP, and one electrode of the capacitive element 21 (of the node N25). Voltage) changes from the reference voltage VREF0 to the low reference voltage VREFN.

一方、オペアンプ３０ではイマジナリーショートが成立するので、正入力端子と負入力端子との電圧は基準電圧VREF0となる。この結果、容量素子１１と容量素子１２との間で容量値の比に応じた電荷の移動が発生する。電荷は容量値の比に応じて移動するので、容量素子１２の他方の電極の電圧Ｖn12（ノードＮ１２の電圧）は、以下に示す式５で与えられる。
Ｖn12＝VREFP-VREFP*C(1+α)/C＝-αVREFP……式５
同様に、容量素子２１と容量素子２２との間で容量値の比に応じた電荷の移動が発生し、容量素子２２の他方の電極の電圧Ｖn22（ノードＮ２２の電圧）は、以下に示す式６で与えられる。
Ｖn22＝VREFN-VREFN*C(1+α)/C＝-αVREFN……式６ On the other hand, since the imaginary short circuit is established in the operational amplifier 30, the voltage between the positive input terminal and the negative input terminal becomes the reference voltage VREF0. As a result, movement of electric charge according to the capacitance value ratio occurs between the capacitive element 11 and the capacitive element 12. Since the charge moves in accordance with the ratio of the capacitance values, the voltage Vn12 (voltage at the node N12) of the other electrode of the capacitive element 12 is given by Equation 5 shown below.
Vn12 = VREFP-VREFP * C (1 + α) / C = -αVREFP …… Equation 5
Similarly, charge transfer occurs between the capacitive element 21 and the capacitive element 22 in accordance with the ratio of the capacitance values, and the voltage Vn22 (the voltage at the node N22) of the other electrode of the capacitive element 22 is expressed by the following equation: Is given by 6.
Vn22 = VREFN-VREFN * C (1 + α) / C = -αVREFN …… Equation 6

この結果、第４期間において負出力信号Ｓ１と正出力信号Ｓ２との差分電圧は、-α（VREFP-VREFN）となる。ここで、差分電圧のフルスケールは２（VREFN-VREFP）である。-α（VREFP-VREFN）を２（VREFN-VREFP）で正規化すると、α／２となる。   As a result, the differential voltage between the negative output signal S1 and the positive output signal S2 in the fourth period is −α (VREFP−VREFN). Here, the full scale of the differential voltage is 2 (VREFN-VREFP). Normalizing -α (VREFP-VREFN) by 2 (VREFN-VREFP) gives α / 2.

さらに、オペアンプ３０のオフセット電圧を考慮する。第４期間における負出力信号Ｓ１及び正出力信号Ｓ２をＡＤ変換したデータを第２データＤ２とすると、Ｄ２＝α／２＋Ｄｘとなる。上述した第２期間で生成した第1データＤ１は、Ｄ１＝−α／２＋Ｄｘであるから、演算部６０において「Ｄ２−Ｄ１」を演算することによって、「α」を得ることができる。そして、演算部６０は「α」に基づいて補正データＤｈを生成し、これをメモリに記憶する。   Further, the offset voltage of the operational amplifier 30 is considered. Assuming that data obtained by AD conversion of the negative output signal S1 and the positive output signal S2 in the fourth period is the second data D2, D2 = α / 2 + Dx. Since the first data D1 generated in the second period described above is D1 = −α / 2 + Dx, “α” can be obtained by calculating “D2−D1” in the calculation unit 60. Then, the arithmetic unit 60 generates the correction data Dh based on “α” and stores it in the memory.

また、計測モードにおいて、演算部６０は、メモリから補正データＤｈを読み出して、比較部４０の比較結果に基づいて生成したデータを補正して出力データＤoutを生成する。
これによって容量素子１１、１２、２１、及び２２の容量値がばらついても、補正データＤｈを用いた演算を実行することによって、入力信号ＩＮを高精度でＡＤ変換して出力データＤoutを生成することができる。 In the measurement mode, the calculation unit 60 reads the correction data Dh from the memory, corrects the data generated based on the comparison result of the comparison unit 40, and generates output data Dout.
As a result, even if the capacitance values of the capacitive elements 11, 12, 21, and 22 vary, the calculation using the correction data Dh is performed to AD-convert the input signal IN with high accuracy to generate the output data Dout. be able to.

＜２．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。また、上述した実施形態と各変形例は適宜組み合わせてもよいことは勿論である。 <2. Modification>
The present invention is not limited to the above-described embodiments, and for example, various modifications described below are possible. Of course, the above-described embodiment and each modification may be appropriately combined.

（１）上述した実施形態では、補正モードの各期間においてＡＤ変換の最大入力電圧である高基準電圧VREFPと最小入力電圧である低基準電圧VREFNとを差動増幅部１０に供給したが、本発明はこれに限定されるものではなく、ＡＤ変換の入力範囲内の異なる２つの電圧であれば、どのような電圧であってもよい。但し、高基準電圧VREFPと低基準電圧VREFNとにすれば、ＡＤ変換のダイナミックレンジを全て用いて「α」をＡＤ変換できるので、補正データＤｈを高い精度で生成することが可能となる。 (1) In the above-described embodiment, the high reference voltage VREFP that is the maximum input voltage of AD conversion and the low reference voltage VREFN that is the minimum input voltage are supplied to the differential amplifier 10 in each period of the correction mode. The present invention is not limited to this, and any voltage may be used as long as the voltages are two different voltages within the AD conversion input range. However, if the high reference voltage VREFP and the low reference voltage VREFN are used, “α” can be AD-converted using the entire dynamic range of AD conversion, so that the correction data Dh can be generated with high accuracy.

（２）上述した実施形態では、補正モードの第1乃至第４期間において、各種のスイッチを介して高基準電圧VREFPと低基準電圧VREFNとを容量素子１１、１２、２１、及び２２に供給したが、スイッチの設け方は任意である。要は、第1期間及び第３期間においては、容量素子１１及び２１の電荷を放電させればよく、例えば、容量素子１１及び２１の各々において、一方の電極と他方の電極との間にスイッチを設け、このスイッチを第1期間及び第３期間にオン状態にしてもよい。また、第1期間及び第３期間において、高基準電圧VREFPと低基準電圧VREFNとを、容量素子１２及び２２の他方の電極に供給する経路は任意である。 (2) In the embodiment described above, the high reference voltage VREFP and the low reference voltage VREFN are supplied to the capacitive elements 11, 12, 21, and 22 through various switches in the first to fourth periods of the correction mode. However, the way of providing the switch is arbitrary. In short, in the first period and the third period, the electric charges of the capacitive elements 11 and 21 may be discharged. For example, in each of the capacitive elements 11 and 21, a switch is provided between one electrode and the other electrode. And the switch may be turned on in the first period and the third period. Further, in the first period and the third period, the path for supplying the high reference voltage VREFP and the low reference voltage VREFN to the other electrodes of the capacitive elements 12 and 22 is arbitrary.

１……ＡＤ変換装置、１０……差動増幅部、１１……容量素子（第２容量素子）、１２……容量素子（第1容量素子），２１……容量素子（第４容量素子）、２２……容量素子（第３容量素子）、３０……オペアンプ、４０……比較部、４１，４２……コンパレータ、５０……制御部、６０……演算部、４３，４４，４５……抵抗、１０１〜１１３，２０１〜２１３……スイッチ、Ｓ１……負出力信号、Ｓ２……正出力信号、ＩＮｐ……正入力信号、ＩＮｎ……負入力信号、VREFP……高基準電圧、VREFN……低基準電圧、VREF0……基準電圧、Dout……出力データ。   DESCRIPTION OF SYMBOLS 1 ... AD converter, 10 ... Differential amplification part, 11 ... Capacitance element (2nd capacitance element), 12 ... Capacitance element (1st capacitance element), 21 ... Capacitance element (4th capacitance element) , 22... Capacitance element (third capacitance element), 30... Operational amplifier, 40... Comparison unit, 41 and 42... Comparator, 50. Resistance, 101-113, 201-213 ... Switch, S1 ... Negative output signal, S2 ... Positive output signal, INp ... Positive input signal, INn ... Negative input signal, VREFP ... High reference voltage, VREFN ... … Low reference voltage, VREF0 …… Reference voltage, Dout …… Output data.

Claims (3)

計測モードにおいて、信号レベルが第1電圧から第２電圧までの範囲にあり、差動形式で供給される正入力信号及び負入力信号をアナログ信号からデジタル信号に変換して出力データを生成し、補正モードにおいて前記出力データを補正するために補正データを生成するＡＤ変換装置であって、
前記正入力信号及び前記負入力信号を増幅して正出力信号及び負出力信号を出力する差動増幅部と、
前記正出力信号及び前記負出力信号を差動形式で入力し、差動振幅の大きさを大、小、不定のいずれに属するかを判定する比較部と、
前記比較部の比較結果に基づいて前記出力データを生成する演算部と、
前記比較部の比較結果に基づいて、前記差動増幅部及び前記演算部の動作を制御する制御部とを備え、
前記差動増幅部は、
正入力端子、負入力端子、正出力端子、及び負出力端子を備え、振幅中心となる基準電圧が供給されるオペアンプと、
容量の理想値が互いに等しい第1容量素子、第２容量素子、第３容量素子、及び第４容量素子を備え、
前記補正モードは、第1期間と前記第1期間に続く第２期間を含み、
前記第1期間において、
前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、前記正入力端子、及び前記負出力端子を電気的に接続し、前記第1容量素子の他方の電極に前記第1電圧を供給し、前記第２容量素子の一方の電極に前記基準電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、前記負入力端子、及び前記正出力端子を電気的に接続し、前記第３容量素子の他方の電極に前記第２電圧を供給し、前記第４容量素子の一方の電極に前記基準電圧を供給し、
前記第２期間において、
前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、及び前記正入力端子を電気的に接続し、前記第1容量素子の他方の電極と前記負出力端子とを電気的に接続し、前記第２容量素子の一方の電極に前記第1電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、及び前記負入力端子を電気的に接続し、前記第３容量素子の他方の電極と前記正出力端子とを電気的に接続し、前記第４容量素子の一方の電極に前記第２電圧を供給し、
前記制御部は、前記第２期間において前記差動増幅部から出力される前記正出力信号及び前記負出力信号の差分をＡＤ変換した第1データに基づいて、前記第1容量素子、前記第２容量素子、前記第３容量素子、及び前記第４容量素子の容量比の誤差によって生じる前記差動増幅部のゲインの誤差を補正するための前記補正データを生成するように、前記差動増幅部及び前記演算部を制御し、
前記計測モードにおいて、前記演算部は、前記補正データを用いて前記比較部の比較結果に基づいて生成したデータを補正して前記出力データを生成する、
ことを特徴とするＡＤ変換装置。 In the measurement mode, the signal level is in the range from the first voltage to the second voltage, the positive input signal and the negative input signal supplied in a differential format are converted from an analog signal to a digital signal, and output data is generated. An AD converter that generates correction data to correct the output data in a correction mode,
A differential amplifier for amplifying the positive input signal and the negative input signal to output a positive output signal and a negative output signal;
A comparator that inputs the positive output signal and the negative output signal in a differential format and determines whether the differential amplitude belongs to large, small, or indeterminate;
A calculation unit that generates the output data based on a comparison result of the comparison unit;
A control unit that controls operations of the differential amplification unit and the calculation unit based on a comparison result of the comparison unit;
The differential amplifier section is
An operational amplifier having a positive input terminal, a negative input terminal, a positive output terminal, and a negative output terminal, to which a reference voltage serving as an amplitude center is supplied;
A first capacitive element, a second capacitive element, a third capacitive element, and a fourth capacitive element having the same ideal capacitance value;
The correction mode includes a first period and a second period following the first period,
In the first period,
The differential amplifier unit electrically connects one electrode of the first capacitor element, the other electrode of the second capacitor element, the positive input terminal, and the negative output terminal, and Supplying the first voltage to the other electrode, supplying the reference voltage to one electrode of the second capacitive element, one electrode of the third capacitive element, the other electrode of the fourth capacitive element, A negative input terminal and the positive output terminal are electrically connected, the second voltage is supplied to the other electrode of the third capacitor element, and the reference voltage is supplied to one electrode of the fourth capacitor element. ,
In the second period,
The differential amplifying unit electrically connects one electrode of the first capacitive element, the other electrode of the second capacitive element, and the positive input terminal, and the other electrode of the first capacitive element and the Electrically connecting a negative output terminal, supplying the first voltage to one electrode of the second capacitive element, one electrode of the third capacitive element, the other electrode of the fourth capacitive element, and The negative input terminal is electrically connected, the other electrode of the third capacitor element and the positive output terminal are electrically connected, and the second voltage is supplied to one electrode of the fourth capacitor element. ,
The control unit is configured to perform the first capacitive element, the second capacitance based on first data obtained by AD conversion of a difference between the positive output signal and the negative output signal output from the differential amplification unit in the second period. The differential amplifying unit generates the correction data for correcting a gain error of the differential amplifying unit caused by an error in a capacitance ratio of the capacitive element, the third capacitive element, and the fourth capacitive element. And controlling the arithmetic unit,
In the measurement mode, the calculation unit corrects data generated based on the comparison result of the comparison unit using the correction data, and generates the output data.
An AD converter characterized by that. 前記補正モードは、前記第２期間に続く第３期間、前記第３期間に続く第４期間を含み、
前記第３期間において、
前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、前記正入力端子、及び前記負出力端子を電気的に接続し、前記第1容量素子の他方の電極に前記第２電圧を供給し、前記第２容量素子の一方の電極に前記基準電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、前記負入力端子、及び前記正出力端子を電気的に接続し、前記第３容量素子の他方の電極に前記第1電圧を供給し、前記第４容量素子の一方の電極に前記基準電圧を供給し、
前記第４期間において、
前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、及び前記正入力端子を電気的に接続し、前記第1容量素子の他方の電極と前記負出力端子とを電気的に接続し、前記第２容量素子の一方の電極に前記第２電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、及び前記負入力端子を電気的に接続し、前記第３容量素子の他方の電極と前記正出力端子とを電気的に接続し、前記第４容量素子の一方の電極に前記第1電圧を供給し、
前記制御部は、前記第４期間において前記差動増幅部から出力される前記正出力信号及び前記負出力信号の差分をＡＤ変換した第２データを生成し、前記第２データと前記第1データの差分に基づいて、前記補正データを生成するように、前記差動増幅部及び前記演算部を制御する、
ことを特徴とする請求項１に記載のＡＤ変換装置。 The correction mode includes a third period following the second period, a fourth period following the third period,
In the third period,
The differential amplifier unit electrically connects one electrode of the first capacitor element, the other electrode of the second capacitor element, the positive input terminal, and the negative output terminal, and Supplying the second voltage to the other electrode, supplying the reference voltage to one electrode of the second capacitive element, one electrode of the third capacitive element, the other electrode of the fourth capacitive element, A negative input terminal and the positive output terminal are electrically connected, the first voltage is supplied to the other electrode of the third capacitive element, and the reference voltage is supplied to one electrode of the fourth capacitive element. ,
In the fourth period,
The differential amplifying unit electrically connects one electrode of the first capacitive element, the other electrode of the second capacitive element, and the positive input terminal, and the other electrode of the first capacitive element and the Electrically connecting a negative output terminal, supplying the second voltage to one electrode of the second capacitive element, one electrode of the third capacitive element, the other electrode of the fourth capacitive element, and The negative input terminal is electrically connected, the other electrode of the third capacitor element and the positive output terminal are electrically connected, and the first voltage is supplied to one electrode of the fourth capacitor element. ,
The control unit generates second data obtained by AD-converting a difference between the positive output signal and the negative output signal output from the differential amplification unit in the fourth period, and the second data and the first data Controlling the differential amplifier and the arithmetic unit to generate the correction data based on the difference of
The AD conversion apparatus according to claim 1. 前記第1容量素子の容量値をＣ、前記第２容量素子の容量値をＣ（１＋α２）、前記第３容量素子の容量値をＣ（１＋α１）、前記第４容量素子の容量値をＣ（１＋α３）、前記オペアンプのオフセット電圧をＡＤ変換した値をＤｘ、前記差動増幅部のゲインをＧ＝−（１+α）としたとき、α＝（−α１+α２+α３）／（２+α１）であり、
前記第1データは、−α／２+Ｄｘ、前記第２データはα／２+Ｄｘであり、
前記第２データと前記第1データとの差分はαである、
ことを特徴とする請求項２に記載のＡＤ変換装置。 The capacitance value of the first capacitive element is C, the capacitance value of the second capacitive element is C (1 + α2), the capacitance value of the third capacitive element is C (1 + α1), and the capacitance value of the fourth capacitive element is C ( 1 + α3), when the value obtained by AD-converting the offset voltage of the operational amplifier is Dx, and the gain of the differential amplifier is G = − (1 + α), α = (− α1 + α2 + α3) / (2+ α1),
The first data is -α / 2 + Dx, the second data is α / 2 + Dx,
The difference between the second data and the first data is α.
The AD conversion apparatus according to claim 2, wherein:
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