JP2014211868A

JP2014211868A - 通信システム、通信方法

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Publication number: JP2014211868A
Application number: JP2014071891A
Authority: JP
Inventors: 英智田中; Hidetomo Tanaka
Original assignee: Axell Corp
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Priority date: 2013-04-01
Filing date: 2014-03-31
Publication date: 2014-11-13
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Abstract

【課題】特定の各種デバイスに負荷の偏在が生じることでレイテンシの増大や処理性能の低下が生ずる事態を抑止し、コネクティビティの維持と向上を図ることができる通信システムを提供する。【解決手段】チップＡ２１、チップＢ２２、チップＣ２３相互間の通信を可能とする通信システム１Ａであって、チップＡ２１、チップＢ２２、チップＣ２３相互間を通信可能に接続する接続部４１，４２，４３と、接続部４１，４２，４３によりチップＡ２１、チップＢ２２、チップＣ２３が接続された状況において、チップＡ２１、チップＢ２２、チップＣ２３及びチップＡ２１、チップＢ２２、チップＣ２３を構成するデバイスに関する所定の情報を共有させる処理、及び／又は、チップＡ２１、チップＢ２２、チップＣ２３及びチップＡ２１、チップＢ２２、チップＣ２３を構成するデバイスにおける負荷を分散させる処理等を行う共有ＯＳ７を備えたことを特徴とする【選択図】図１

Description

本発明は、チップや各種デバイスや各種ノード等におけるコネクティビティを確保する技術に関する。

画像や音声の処理、機械の動作制御、通信等の多様な分野において、各種処理を行わせるためには、ＩＣチップ等の集積回路を始め、各種のデバイスやノードが用いられる。従来は、複数のチップをバスや各種インターフェースを介して接続する技術が知られている（例えば特許文献１参照）。また、接続したチップ相互間で相互に情報を交信し、メモリ資源をチップ相互間で利用可能にする、接続されたチップ相互間のコネクティビティを確保する技術が知られている（例えば、非特許文献１参照）。また、従来、ひとつのシステム内に複数のＣＰＵを備え、それぞれのＣＰＵ上でＯＳを稼働させ、それぞれのＯＳとアプリケーションの間にミドルウェアを稼働させる構成が知られている（例えば、特許文献２参照）。

米国特許第６９１００９２号明細書Ｃ２ＣＴＭＣｈｉｐｔｏＣｈｉｐＬｉｎｋＴＭＩｎｔｅｒ−ＣｈｉｐＣｏｎｎｅｃｔｉｖｉｔｙＩＰ（ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ａｒｔｅｒｉｓ．ｃｏｍ／ｃ２ｃ＿ｃｈｉｐ−ｔｏ−ｃｈｉｐ＿ｆｏｒ＿ＤＲＡＭ＿ｍｅｍｏｒｙ＿ｓｈａｒｉｎｇ）特開２００３−２７１４０４号公報

しかしながら、上記特許文献１や非特許文献１、さらに上記特許文献２においては、複数のチップの処理を統括して制御するための構成が存在しないため、チップ等同士を接続させた後に、チップ同士の状態や接続状態の変化や処理状態の変化に対して、負荷の偏在やレイテンシ等を調整し改善を図ることが難しいという問題がある。また、上記特許文献１や非特許文献１、さらに上記特許文献２はチップ相互間の接続以外の接続態様に適用することは難しいという問題がある。そして、上記特許文献１や非特許文献１、さらに上記特許文献２においては、チップ等の各種デバイスを複数備えたシステムにおいて処理が行われた場合、特定のチップ等の各種デバイスに負荷が偏在してしまい、システムとしてのレイテンシが増大したり処理性能が低下が生ずるような事態を十分に抑止できないという問題がある。

本発明は上記課題に鑑みてなされたものであり、チップ相互間、チップ内のデバイス相互間、チップ以外の各種デバイス相互間、各種ノード相互間等において、相互に接続された複数の構成要件において、特定の各種デバイスに負荷の偏在が生じることでレイテンシの増大や処理性能の低下が生ずる事態を抑止し、コネクティビティの維持と向上を図ることができる通信システムを提供することを課題としている。

かかる課題を解決するために、請求項１に記載の発明は、複数の機器相互間の通信を可能とする通信システムであって、前記機器相互間を通信可能に接続する接続手段と、該接続手段により前記機器が接続された状況において、前記機器及び前記機器を構成するデバイスに関する所定の情報を共有させる処理、及び／又は、前記機器及び前記機器を構成するデバイスにおける負荷を分散させる処理、及び／又は、前記機器相互間で転送されるデータ又は信号の通信量を減少させる処理のうち少なくとも何れか一つを行う共有態様管理手段を備えたことを特徴とする。

請求項２に記載の発明は、請求項１に記載の構成に加え、前記共有態様管理手段は、複数の前記機器に共有される共有ＯＳとして構成され、該共有ＯＳ上で実行されるアプリケーションは、複数の前記機器で共有される共有アプリケーションとして稼働することを特徴とする。

請求項３に記載の発明は、請求項２に記載の構成に加え、前記共有態様管理手段は、前記共有アプリケーションの実行において、所定の基準により複数の前記機器に処理を分散させて、前記機器相互間の負荷を分散させることを特徴とする。

請求項４に記載の発明は、請求項３に記載の構成に加え、前記共有態様管理手段は、前記共有アプリケーションの実行において、個々の前記機器の負荷を略均一化させるように、それぞれの前記機器に前記処理を分散させることを特徴とする。

請求項５に記載の発明は、請求項３に記載の構成に加え、前記共有アプリケーションの実行において、処理の内容毎に前記処理をそれぞれの前記機器に分散させることを特徴とする。

請求項６に記載の発明は、請求項１乃至５の何れか一つに記載の構成に加え、前記機器は遊技機に用いられるＩＣチップであることを特徴とする。

請求項７に記載の発明は、複数の機器相互間の通信を可能とする通信方法であって、前記機器相互間を通信可能に接続する接続手順と、該接続手順により前記機器が接続された状況において、前記機器及び前記機器を構成するデバイスに関する所定の情報を共有させる処理、及び／又は、前記機器及び前記機器を構成するデバイスにおける負荷を分散させる処理、及び／又は、前記機器相互間で転送されるデータ又は信号の通信量を減少させる処理のうち少なくとも何れか一つを行う共有態様管理手順を備えたことを特徴とする。

請求項１、請求項７に記載の発明によれば、機器相互間を通信可能に接続すると共に、機器が接続された状況において、機器及び機器を構成するデバイスに関する所定の情報を共有させる処理、及び／又は、機器及び機器を構成するデバイスにおける負荷を分散させる処理、及び／又は、機器相互間で転送されるデータ又は信号の通信量を減少させる処理のうち少なくとも何れか一つを行うことにより、接続された機器同士を透過的に使用することや、機器や機器を構成するデバイスにおける負荷分散や処理速度の向上を容易に図ることができる。これにより、相互に接続された複数の構成要件において、コネクティビティの維持と向上を図ることができる。

請求項２に記載の発明によれば、複数の機器において共有ＯＳを共有させることにより、複数の機器による処理の横断的に統括や制御を、ハードウェア構成を新たに付加することなく実現できる。また、共有ＯＳ上で実行させる共有アプリケーションは、複数の機器上で稼働させることができるので、アプリケーションの実行において、負荷分散や処理速度の向上を、簡素なハードウェア構成において確実に実現できる。

請求項３に記載の発明によれば、共有ＯＳが、所定の基準に基づいて、複数の機器の処理の横断的な統括や制御、及び、アプリケーションの実行における処理の負荷分散や処理速度の向上を確実に実現することができる。

請求項４に記載の発明によれば、それぞれの機器の処理を略均一化することにより、負荷の偏在やレイテンシの発生を確実に抑止できる。これにより、システム全体の処理性能の低下を確実に抑止できる。

請求項５に記載の発明によれば、処理の内容毎にそれぞれの機器に処理を分散させることにより、それぞれの機器に処理を振り分ける際の、処理の対象となるデータ等の分割と統合を複雑な制御を介さずに行うことができる。これにより、簡素な処理によって負荷の偏在やレイテンシの発生を抑止して、システム全体の処理性能の処理性能の低下を抑止できる。

請求項６に記載の発明によれば、遊技機に用いられる複数のＩＣの、多種多様な制御の同時並行処理において、負荷の偏在やレイテンシの発生を抑止してシステム全体の処理性能の低下を抑止できる。

この発明の実施の形態１に係る通信システムの（ａ）全体構成を示す図、（ｂ）チップＡ，Ｂ，ＣとそれぞれのＯＳやアプリケーションとの関係を示す概念図である。この発明の実施の形態１に係る通信システムが用いられる遊技機の概念図である。この発明の実施の形態の参考例１に係る通信システムの全体構成を示す図である。この発明の実施の形態の参考例２に係る通信システムの全体構成を示す図である。

［発明の実施の形態１］
図１及び図２にこの発明の実施の形態１を示す。

この実施の形態１の通信システム１Ａは、複数例えば三つのチップが相互に接続された状態で用いられるものである。ただし、チップの数は、複数であれば三つ以外のどのような数であってもよい。

図１の（ａ）に示す通り、この実施の形態１の「機器」としてのチップＡ２_１、チップＢ２_２、チップＣ２_３は、ＩＣチップである。具体的には、例えば、それぞれのチップＡ２_１、チップＢ２_２、チップＣ２_３は、パチンコ機等の遊技機や娯楽機器において画像処理や音声処理や役物の動作制御等に用いられる。

より具体的には、このチップ２及び通信システム１Ａは、例えば図２に示すように、一の遊技機１００の内部にｎ個（ｎ＞１）のチップＡ２_１、チップＢ２_２・・・チップｎ２_ｎが設置される態様で用いられる。それぞれのチップＡ２_１、チップＢ２_２・・・チップｎ２_ｎは、遊技機１００の盤面に配設されたＬＣＤ等のディスプレイ１０１に表示される動画の表示制御や、遊技機１００の本体に配設されたＬＥＤ等の照明機器１０２の点灯制御、スピーカ１０３から発生される音声の出力制御、役物１０４を動作させるモータ１０５の動作制御等に用いられる。チップＡ２_１、チップＢ２_２・・・チップｎ２_ｎは、それぞれが、動画の表示制御、点灯制御、音声の出力制御等に特化したものであってもよいし、動画の表示と照明機器１０２の点灯等のように、複数の制御対象を一のチップ例えばチップ２_１が制御するものであってもよいし、複数のチップ例えばチップＡ２_１、チップＢ２_２が一の制御対象例えば動画の表示制御を行うものであってもよい。

ただし、チップＡ２_１、チップＢ２_２、・・・チップｎ２_ｎは、遊技機や娯楽機器以外、例えば自動車や各種機械の電子制御や他のあらゆる用途に用いられるものであってもよいし、画像処理や音声処理以外、例えばモータの回転制御等、あらゆる処理に用いられるものであってもよい。また、ＩＣチップ以外の電子機器や通信機器等であってもよい。

図１の（ａ）に示す、チップＡ２_１、チップＢ２_２、チップＣ２_３は少なくとも１のＣＰＵ（図示せず）を備え、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（いずれも図示せず）等と共にチップ内部バス３_１，３_２，３_３に接続されている。チップ内部バス３_１，３_２，３_３は、チップＡ２_１、チップＢ２_２、チップＣ２_３内部のデバイスを接続し、データや信号の伝送路を形成する。

チップＡ，Ｂ，Ｃ２_１，２_２，２_３は、「接続手段」としての接続部４_１，４_２，４_３を備える。接続部４_１，４_２，４_３は、チップＡ，Ｂ，Ｃ２_１，２_２，２_３相互間を通信可能に接続するインターフェースである。接続部４_１，４_２，４_３同士は外部バス５によって接続される。外部バス５は、ＰＣＩＥｘｐｒｅｓｓ等のバスであり、チップＡ，Ｂ，Ｃ２_１，２_２，２_３同士を通信可能に接続する。

チップＡ，Ｂ，Ｃ２_１，２_２，２_３は、それぞれ、ＲＯＭ（図示せず）等に各種のプログラムやデータが記憶されており、このプログラムやデータをＣＰＵ（図示せず）で演算・実行することにより、ＯＳ（ＯｐｅｒａｔｉｎｇＳｙｓｔｅｍ）の機能を奏する。チップＡ，Ｂ，Ｃ２_１，２_２，２_３は、プログラムやデータの演算・実行で、チップＡ，Ｂ，Ｃ２_１，２_２，２_３固有のＯＳと、チップＡ，Ｂ，Ｃ２_１，２_２，２_３の共有ＯＳとの機能を奏する。

図１の（ｂ）は、チップＡ，Ｂ，Ｃ２_１，２_２，２_３とチップＡ，Ｂ，Ｃ２_１，２_２，２_３において演算・実行されるＯＳの機能を示す概念図である。同図に示す通り、チップＡ，Ｂ，Ｃ２_１，２_２，２_３のハードウェア上で（即ち演算・実行の結果として）、チップＡ，Ｂ，Ｃ２_１，２_２，２_３固有のＯＳであるチップＡのＯＳ６_１、チップＢのＯＳ６_２、チップＣのＯＳ６_３の機能が実現される。チップＡのＯＳ６_１、チップＢのＯＳ６_２、チップＣのＯＳ６_３は、それぞれ同一であっても相違してもよい。チップＡのＯＳ６_１、チップＢのＯＳ６_２、チップＣのＯＳ６_３は、チップＡ，Ｂ，Ｃ２_１，２_２，２_３上で個々に実行されるアプリケーションやソフトウェアに対するチップＡ，Ｂ，Ｃ２_１，２_２，２_３のハードウェア機能の提供や、チップＡ，Ｂ，Ｃ２_１，２_２，２_３の各種動作等を管理する。

チップＡのＯＳ６_１、チップＢのＯＳ６_２、チップＣのＯＳ６_３上では、「共有態様管理手段」としての共有ＯＳ７の機能が実現される。この共有ＯＳ７は、外部バス５で接続され、かつ共有ＯＳ７の演算・実行が行われているチップＡ，Ｂ，Ｃ２_１，２_２，２_３において、アプリケーション等を共有するための仮想空間を形成する。

具体的には、例えば、共有ＯＳ７は、演算・実行されたチップ例えば図１の（ａ）の、外部バス５によって接続されたチップＡ，Ｂ，Ｃ２_１，２_２，２_３において、論理的に外部バス５を透過させる各種の処理（例えば外部バス５の物理ネットワーク上に、共有ＯＳ７が仮想ネットワークを構築する処理）を行わせて、チップ内部バス３_１，３_２，３_３に共通のアドレス空間を形成する。この共通のアドレス空間上において、上述の仮想空間が形成される。

また、例えば、共有ＯＳ７は、外部バス５を介して、チップＡ，Ｂ，Ｃ２_１，２_２，２_３それぞれの処理内容を共有させる機能や、チップＡ，Ｂ，Ｃ２_１，２_２，２_３それぞれの処理の制御や処理結果の統合等を行う機能を有する。具体的には、共有ＯＳ７を共有する一のチップ例えばチップＡ２_１で、共有ＯＳ７上で実行されるアプリケーション（後述する共有アプリケーション８）による処理が行われた場合、処理されたデータの種類や、処理の順番等を示す信号やデータ（例えば処理するデータの種類を示す識別データや、処理の内容や処理の順序を示す識別データなど）を、他のチップ例えばチップＢ２_２、チップＣ２_３に送信し、共有ＯＳ７を共有するチップＡ，Ｂ，Ｃ２_１，２_２，２_３相互間で処理内容が共有される構成を備えることが考えられる。

また例えば、共有ＯＳ７を共有する一のチップ例えばチップＡ２_１を処理全体を統括するセンターチップに設定し、このチップＡ２_１が、アプリケーションの実行の制御（例えば、他のチップ例えばチップＢ２_２、チップＣ２_３に対する処理内容の命令や、処理するデータの分割や、分割したデータの他のチップ例えばチップＢ２_２、チップＣ２_３への分配や、他のチップ例えばチップＢ２_２、チップＣ２_３で処理されたデータの結合等の処理）を行う構成を備えることが考えられる。

なお、この仮想空間は、共有ＯＳ７の処理によらずに形成されてもよい。例えば、図１の（ｂ）におけるチップＡ，Ｂ，Ｃ２_１，２_２，２_３が、外部バス５で接続されたチップ、例えばチップＡ２_１におけるチップＢ２_２及びチップＣ２_３、にアクセス可能な専用インターフェースを設けているものであってもよい。

そして、共有ＯＳ７は、チップＡ，Ｂ，Ｃ２_１，２_２，２_３上で実行されるアプリケーションやソフトウェアに対するチップＡ，Ｂ，Ｃ２_１，２_２，２_３のハードウェア機能の提供や、チップＡ，Ｂ，Ｃ２_１，２_２，２_３の各種動作等を統合的に管理する。

共有ＯＳ７が提供する仮想空間上においては、図１の（ｂ）に示すように、アプリケーションがチップＡ，Ｂ，Ｃ２_１，２_２，２_３に（論理的に）共有されて共有アプリケーション８となる。共有アプリケーション８は、共有ＯＳ７の形成する仮想空間において演算・実行され、機能が提供される。即ち、図１の（ｂ）において、共有アプリケーション８におけるプロセスやスレッドは、チップＡ，Ｂ，Ｃ２_１，２_２，２_３のそれぞれよって演算・実行され、共有アプリケーション８の機能はチップＡ，Ｂ，Ｃ２_１，２_２，２_３のそれぞれに提供する。ここで、共有アプリケーション８のプロセスやスレッドは共有ＯＳ７により管理され、演算・処理がチップＡ，Ｂ，Ｃ２_１，２_２，２_３のそれぞれに提供される。

なお、共有ＯＳ７は、予め設定された手順に基づいて、共有アプリケーション８における処理をチップＡ，Ｂ，Ｃ２_１，２_２，２_３に行わせることで、チップＡ，Ｂ，Ｃ２_１，２_２，２_３相互間の負荷分散を行う。このように構成することで、複数のチップＡ，Ｂ，Ｃ２_１，２_２，２_３の処理の横断的な統括や制御、及び、共有アプリケーション８の実行における処理の負荷分散や処理速度の向上を確実に実現することができる。具体的には、例えば、以下（手順Ａ）〜（手順Ｄ）に示す手順が考えられる。
（手順Ａ）共有ＯＳ７は、チップＡ，Ｂ，Ｃ２_１，２_２，２_３のそれぞれの負荷を、所定の基準（例えばＣＰＵ使用率）に基づいて検出する。そして、共有ＯＳ７は、共有アプリケーション８におけるデータ処理は、それぞれのチップＡ，Ｂ，Ｃ２_１，２_２，２_３において負荷が略均一化するようにチップＡ，Ｂ，Ｃ２_１，２_２，２_３に処理を振り分ける。このように構成することで、それぞれのチップＡ，Ｂ，Ｃ２_１，２_２，２_３における負荷の偏在や、レイテンシの発生を確実に抑止できる。これにより、通信システム１Ａ全体の処理性能の低下を確実に抑止できる。
（手順Ｂ）共有ＯＳ７は、共有アプリケーション８の処理を、所定の順番で循環状（ラウンドロビン）にチップＡ，Ｂ，Ｃ２_１，２_２，２_３に処理を振り分ける。このように構成することで、簡素な処理によって、それぞれのチップＡ，Ｂ，Ｃ２_１，２_２，２_３における負荷の偏在やレイテンシの発生を抑止して、通信システム１Ａ全体の処理性能の処理性能の低下を抑止できる。
（手順Ｃ）共有ＯＳ７は、処理の内容毎（例えばプロセス単位、スレッド単位）にそれぞれのチップＡ，Ｂ，Ｃ２_１，２_２，２_３に処理を振り分ける。このように構成することで、それぞれのチップＡ，Ｂ，Ｃ２_１，２_２，２_３に処理を振り分ける際の、処理対象であるデータ等の分割と統合を複雑な制御を介さずに行うことができる。これにより、簡素な処理によって、それぞれのチップＡ，Ｂ，Ｃ２_１，２_２，２_３における負荷の偏在やレイテンシの発生を抑止して、システム全体の処理性能の処理性能の低下を抑止できる。ただし、処理の内容によらない処理の振り分け（例えばタイムクォンタムにより分割したデータを振り分ける。データ量を基準に分割したデータを振り分ける。等）を行ってもよい。
（手順Ｄ）共有ＯＳ７は、共有アプリケーション８における処理負荷の大きさに依存して、処理に用いるチップＡ，Ｂ，Ｃ２_１，２_２，２_３の種類や数量を変化させる。例えば、処理負荷が予め設定した所定のしきい値よりも小さいときは一のチップ例えばチップＡ２_１のみにて共有アプリケーション８の処理を行わせ、処理負荷がしきい値よりも大きいときは複数のチップ例えばチップＡ，Ｂ，Ｃ２_１，２_２，２_３によって共有アプリケーション８の処理を行わせる、という態様の制御が考えられる。
なお、上記（手順Ａ）〜（手順Ｄ）は、いずれかを単独で使用してもよいし複数併用してもよい。また、上記（手順Ａ）〜（手順Ｄ）以外の手順を用いてもよい。

従来は、チップＡ，Ｂ，Ｃ２_１，２_２，２_３のそれぞれでアプリケーションが演算・実行された場合、演算・処理されたチップ例えばチップＡ２_１のみに負荷がかかり、複数のチップ例えばチップＡ，Ｂ，Ｃ２_１，２_２，２_３相互間での負荷の偏在が生じていた。しかし、この実施の形態１においては、共有アプリケーション８は共有ＯＳ７によりチップＡ，Ｂ，Ｃ２_１，２_２，２_３のそれぞれに演算・実行が振り分けられるので、適宜負荷分散を行うことができ、個々のチップＡ，Ｂ，Ｃ２_１，２_２，２_３における偏在した負荷による負担を軽減することができる。これにより、相互に接続された複数の構成要件において、コネクティビティの維持と向上を図ることができる。

また、この実施の形態１においては、複数のチップＡ，Ｂ，Ｃ２_１，２_２，２_３において共有ＯＳ７を共有させることにより、複数のチップＡ，Ｂ，Ｃ２_１，２_２，２_３による処理の横断的に統括や制御を、ハードウェア構成を新たに付加することなく実現できる。また、共有ＯＳ７上で実行させる共有アプリケーション８は、共有ＯＳ７が複数のチップＡ，Ｂ，Ｃ２_１，２_２，２_３上で稼働するので、結果として、複数のチップＡ，Ｂ，Ｃ２_１，２_２，２_３上で稼働させることができることになる。そのため、共有アプリケーション８の実行において、負荷分散や処理速度の向上を、負荷分散のための特段のハードウェア構成を設けることなしに、簡素なハードウェア構成において確実に実現できる。

また、この実施の形態１においては、共有ＯＳ７が、所定の基準に基づいて、複数のチップＡ，Ｂ，Ｃ２_１，２_２，２_３の処理の横断的な統括や制御、及び、共有アプリケーション８の実行における処理の負荷分散や処理速度の向上を確実に実現することができる。なお、この実施の形態１の通信システム１Ａは、チップＡのＯＳ６_１、チップＢのＯＳ６_２、チップＣのＯＳ６_３の上で共有ＯＳ７が演算・実行されるもの以外の構成、例えば、チップＡ，Ｂ，Ｃ２_１，２_２，２_３のそれぞれをＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等により、共有ＯＳ７が実行可能な動作環境や共有ＯＳ７の構成が形成されたものであってもよい。

また、この実施の形態１の通信システム１Ａにおいては、「共有態様管理手段」として、複数のチップＡ，Ｂ，Ｃ２_１，２_２，２_３の負荷分散を図るための構成を、共有ＯＳ７のみにおいて実現したが、これに限定されることなく、この「共有態様管理手段」としての構成を、共有ＯＳ７と共に、複数のチップＡ，Ｂ，Ｃ２_１，２_２，２_３を構成するハードウェア構成のうちの一部や全部を用いて実現したり、あるいは、複数のチップＡ，Ｂ，Ｃ２_１，２_２，２_３のうちの特定のチップ例えばチップＡ２_１上で実行される特定のアプリケーションを用いて実現する構成であってもよい。また、「共有態様管理手段」としての構成を、共有ＯＳ７と共有アプリケーション８とによって実現するものであってもよい。

［発明の実施の形態の参考例１］
図３に、この発明の実施の形態の参考例１を示す。

この実施の形態の参考例１の通信システム１Ｂは、実施の形態１と同様に、複数例えば三つのチップが相互に接続された状態で用いられるものである。ただし、チップの数は、複数であれば三つ以外のどのような数であってもよい。

図３に示す通り、この実施の形態の参考例１の「機器」としてのチップＡ１１_１、チップＢ１１_２、チップＣ１１_３は、実施の形態１のチップＡ２_１、チップＢ２_２、チップＣ２_３と同様のＩＣチップである。

チップＡ１１_１、チップＢ１１_２、チップＣ１１_３の内部に設けられたチップ内部バス１２_１，１２_２，１２_３には、各種デバイス（ＣＰＵ、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ等を含む）が接続されている。この実施の形態２では、便宜的に、それらを、チップＡ１１_１に設けられたデバイスＡ１３及びデバイスＢ１４、チップＢ１１_２に設けられたデバイスＣ１５及びデバイスＤ１６、チップＣ１１_３に設けられたデバイスＥ１７及びデバイスＦ１８とする。

チップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３には、実施の形態１の接続部４_１，４_２，４_３と同様の「接続手段」としての接続部１９_１，１９_２，１９_３が設けられ、それらが実施の形態１の外部バス５と同様の外部バス２０で接続されている。

チップＡ１１_１には、アドレス管理部２１が設けられている。アドレス管理部２１にはアドレステーブル２２が設けられている。このアドレス管理部２１の詳細は後述する。

チップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３の内部に設けられたデバイスＡ１３及びＢ１４、デバイスＣ１５及びＤ１６、デバイスＥ１７及びＦ１８には、それぞれ内部アドレスであるアドレスａ及びアドレスｂ、アドレスｃ及びアドレスｄ、アドレスｅ及びアドレスｆが、それぞれ付与されている。これらはチップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３の内部アドレスであり、チップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３の内部のデバイスに相対的に付与される論理アドレスであり、チップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３の内部での信号やデータの送受信先を規定する。

一方、チップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３には、外部アドレスであるアドレスＸ、アドレスＹ、アドレスＺがそれぞれ付与されている。これらアドレスＸ、アドレスＹ、アドレスＺは、チップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３自体に付与された固有の物理アドレスであり、外部バス２０側から見たときの、チップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３の信号やデータの送受信先を規定する。

そして、チップＡ１１_１に設けられた「共有態様管理手段」としてのアドレス管理部２１には、これらのデバイスＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆに付与された内部アドレスであるアドレスａ，ｂ，ｃ，ｄ，ｅ，ｆ、及び、デバイスＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆを含むチップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３のアドレスであるアドレスＸ，Ｙ，Ｚが、それぞれ対応付けられたアドレステーブル２２が記録されている。

この実施の形態の参考例１は、実施の形態１で示したような構成に基づいて、複数のチップ例えば図２におけるチップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３の間に、透過的なアドレス空間が形成された環境で実現される。

このような環境下において、一のデバイス例えばデバイスＡ１３が他のデバイス例えばデバイスＣ１５にアクセスする場合、まず、チップＡ１１_１のアドレス管理部２１にアクセスし、アドレステーブル２２を検索する。その結果、アドレステーブルの３行目２３に、デバイスＣ１５の内部アドレスがアドレスｃ、外部アドレスがアドレスＹであることが確認できるので、デバイスＡ１３は、この情報に基づいて、外部アドレスであるアドレスＹのチップＢ１１_２にアクセスし、さらにチップＢ１１_２内の内部アドレスであるアドレスｃのデバイスＣ１５にアクセスする。これにより、デバイスＡ１３は所望のデバイスＣ１５にアクセスできる。同様に、それぞれのデバイスが他のデバイスにアクセスする場合も、まずチップＡ１１_１のアドレス管理部２１にアクセスしてアドレステーブル２２を検索し、確認された外部アドレスと内部アドレスとによって、所望のデバイスにアクセスを行う。

従来、複数のチップ例えばチップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３において、それぞれの内部に設けられたデバイス例えばデバイスＡ。Ｂ，Ｃ，Ｄ，Ｅ，Ｆに自在にアクセスすることは難しかった。しかし、この実施の形態の参考例１の通信システム１Ｂにおいては、チップＡ１１_１のアドレス管理部２１にアドレステーブル２２を備え、全てのデバイスはこのアドレステーブル２２を確認することでアクセスに必要な内部アドレスと外部アドレスの組み合わせの情報を得ることができるので、他のチップ例えばチップＡ１１_１に対するチップＢ１１_２やチップＣ１１_３に所望のデバイスが存在する場合であっても、自在に所望のデバイスにアクセスすることが可能になる。これにより、相互に接続された複数の構成要件において、コネクティビティの維持と向上を図ることができる。

なお、この実施の形態の参考例１において、チップＡ１１_１のみならず、他のチップ例えば図３における全てのチップＡ，Ｂ，Ｃ１１_１，１１_２，１１_３にアドレステーブル２２を備えた構成とすることもできる。

［発明の実施の形態の参考例２］
図４に、この発明の実施の形態の参考例２を示す。

この実施の形態の参考例２の通信システム１Ｃにおいては、複数例えば二つのチップが相互に接続された状態で用いられるものである。但しチップの個数は複数であれば三つ以上であってもよい。

この実施の形態の参考例２における、二つの「機器」としてのチップＡ３１_１及びチップＢ３１_１は、実施の形態１のチップＡ２_１、チップＢ２_２と同様のＩＣチップである。ただし、この実施の形態の参考例２においては、チップＡ３１_２がマスタ、チップＡ３１_１がスレーブとしての、マスタ・スレーブ関係が形成されている。

チップＡ３１_１、チップＢ３１_２の内部には、「共有態様管理手段」としてのチップ内部バス３２、及びチップ内部バス３３が設けられている。チップ内部バス３２，３３には、各種デバイス（ＣＰＵ、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ等を含む）が接続されているが、この実施の形態の参考例２ではそれらの記載は省略する。

この実施の形態の参考例２において、チップ３１_２のチップ内部バス３２は、例えばＡＸＩ（ＡｄｖａｎｃｅｄｅＸｔｅｎｓｉｂｌｅＩｎｔｅｒｆａｃｅ）仕様に構成されており、経路制御等、チップ内部バス３２自体やチップ内部バス３２を伝送される信号やデータの経路や送受信先などを制御する各種機能機能が設けられている。

チップＡ，Ｂ３１_１，３１_２には、実施の形態１の接続部４_１，４_２と同様の「接続手段」としての接続部３４_１，３４_２が設けられ、それらが外部バス３５で接続されている。

ここで、図４に示すように、マスタであるチップＢ３１_２にデバイスＣ３６が設けられ、スレーブであるチップＡ３１_１にデバイスＡ３７とデバイスＢ３８とが設けられた構成が設けられた状況を考える。そしてさらに、この状況で、チップＢ３１_２のデバイスＣ３６が、チップＡ３１_１のデバイスＡ３７のデータをデバイスＢ３８に転送する要求を出した場合を考える。

この場合、マスタ側のチップＢ３１_２に要求を出したデバイスＣ３６が存在し、スレーブ側のチップＡ３１_１にデータの転送元であるデバイスＡ３７と、データの転送先であるデバイスＢ３８とが存在する。このような構成あって、かつ、従来のマスタ・スレーブ関係によって構成されていた場合には、以下（従来手順１）〜（従来手順３）により、データが転送されることになる。
（従来手順１）まず、デバイスＡ３６のデータが、デバイスＡ３６に対して、データの転送要求の信号を送る。信号を受領したデバイス３６は、要求のあったデータをチップ内部バス３２に送出する。
（従来手順２）デバイスＡ３６から送出されたデータは、チップ内部バス３２、外部バス３５、チップ内部バス３３を介して、命令信号の送出元であるデバイスＣ３６に転送される。
（従来手順３）次に、デバイスＣ３６に転送されたデータが、デバイスＣ３６から、チップ内部バス３３、外部バス３５、チップ内部バス３２を介して、デバイスＢ３２に転送される。

一方、この実施の形態の参考例２の通信システム１Ｃにおいては、以下（手順１）〜（手順３）により、データが転送される。
（手順１）まず、デバイスＡ３６のデータが、デバイスＡ３６に対して、データの転送要求の信号を送る（図４の（１）の矢印参照）。信号を受領したデバイス３６は、要求のあったデータをチップ内部バス３２に送出する。
（手順２）チップ内部バス３２は、（手順１）においてデバイスＡ３６から送信されたデータの転送要求の信号において、データの転送先に指定されているのがデバイスＢ３８であることを検出する。また、チップ内部バス３２は、デバイスＡ３７もデバイスＢ３８も、同じチップＡ３１_１の、チップ内部バス３２に接続されたデバイスとして存在することを検出する。
（手順３）チップ内部バス３２は、（手順２）の検出結果に基づき、（手順１）でデバイスＡ３７から送出されたデータを、デバイスＢ３８に対して直接送信する（図４の（２）の矢印参照）。

従来は、マスタ側のチップＢ３１_２のデバイスＣ３６の命令により、スレーブ側のチップＡ３１_１のデバイスＡ３７、デバイスＢ３８相互間でデータの転送を行うような場合において、デバイスＡ３７〜デバイスＣ３６〜デバイスＢ３８というデータ転送が必要であった。そのため、チップＡ３１_１からチップＢ３１_２へのデータの転送というトランザクションと、チップＡ３１_２からチップＢ３１_１へのデータの転送というトランザクションとが発生し、外部バス３５の帯域がいたずらに消費されてしまう問題があった。例えば、特開２００６−１０９０５５号公報に記載されたマスタ・スレーブ構成の処理を適用しても、外部バス３５の帯域がいたずらに消費されてしまう問題を解決することはできない。

しかし、この実施の形態の参考例２の通信システム１Ｃにおいては、マスタ側のチップＢ３１_２のデバイスＣ３６の命令により、スレーブ側のチップＡ３１_１のデバイスＡ３７からデバイスＢ３８へと、直接データの転送が行われる。そのため、チップＡ３１_１からチップＢ３１_２へのデータの転送というトランザクションと、チップＡ３１_２からチップＢ３１_１へのデータの転送というトランザクションとが発生せず、外部バス３５の帯域がいたずらに消費されてしまう事態を抑止することができる。また、チップＡ３１_１及びチップＢ３１_２相互間のデータや信号の通信量を減少させることができる。これにより、相互に接続された複数の構成要件において、コネクティビティの維持と向上を図ることができる。

なお、上記実施の形態１、及び実施の形態の参考例１、２は、それぞれを組み合わせた構成とすることもできる。即ち実施の形態１、及び実施の形態の参考例１、２のうち少なくとも何れか一つの構成をそれぞれ組み合わせた構成とすることもできる。これにより、各実施の形態の効果をあわせて奏させることもできる。

上記各実施の形態は本発明の例示であり、本発明が上記各実施の形態のみに限定されることを意味するものではないことは、いうまでもない。

１Ａ，１Ｂ，１Ｃ・・・通信システム
２_１，２_２，２_３，１１_１，１１_２，１１_３，３１_１，３１_２・・・チップＡ、チップＢ、チップＣ（機器）
４_１，４_２，４_３，１９_１，１９_２，１９_３，３４_１，３４_２・・・接続部（接続手段）
７・・・共有ＯＳ（共有態様管理手段）
８・・・共有アプリケーション
２１・・・アドレス管理部（共有態様管理手段）
３２，３３・・・チップ内部バス（共有態様管理手段）
１００・・・遊技機

Claims

複数の機器相互間の通信を可能とする通信システムであって、
前記機器相互間を通信可能に接続する接続手段と、
該接続手段により前記機器が接続された状況において、前記機器及び前記機器を構成するデバイスに関する所定の情報を共有させる処理、及び／又は、前記機器及び前記機器を構成するデバイスにおける負荷を分散させる処理、及び／又は、前記機器相互間で転送されるデータ又は信号の通信量を減少させる処理のうち少なくとも何れか一つを行う共有態様管理手段を備えたことを特徴とする通信システム。
前記共有態様管理手段は、複数の前記機器に共有される共有ＯＳとして構成され、該共有ＯＳ上で実行されるアプリケーションは、複数の前記機器で共有される共有アプリケーションとして稼働することを特徴とする請求項１の通信システム。
前記共有態様管理手段は、前記共有アプリケーションの実行において、所定の基準により複数の前記機器に処理を分散させて、前記機器相互間の負荷を分散させることを特徴とする請求項２に記載の通信システム。
前記共有態様管理手段は、前記共有アプリケーションの実行において、個々の前記機器の負荷を略均一化させるように、それぞれの前記機器に前記処理を分散させることを特徴とする請求項３に記載の通信システム。
前記共有態様管理手段は、前記共有アプリケーションの実行において、処理の内容毎に前記処理をそれぞれの前記機器に分散させることを特徴とする請求項３に記載の通信システム。
前記機器は遊技機に用いられるＩＣチップであることを特徴とする請求項１乃至５の何れか一つに記載の通信システム。
複数の機器相互間の通信を可能とする通信方法であって、
前記機器相互間を通信可能に接続する接続手順と、
該接続手順により前記機器が接続された状況において、前記機器及び前記機器を構成するデバイスに関する所定の情報を共有させる処理、及び／又は、前記機器及び前記機器を構成するデバイスにおける負荷を分散させる処理、及び／又は、前記機器相互間で転送されるデータ又は信号の通信量を減少させる処理のうち少なくとも何れか一つを行う共有態様管理手順を備えたことを特徴とする通信方法。