JP2014207392A - Photodiode suppressing noise current - Google Patents
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Description
本発明は、光電流を利用したｐｎ接合を有する受光素子に関するものであり、特にチップ端面から入る光により生じるキャリアによって発生するノイズ電流を抑制するフォトダイオードに関する。 The present invention relates to a light receiving element having a pn junction utilizing a photocurrent, and more particularly to a photodiode that suppresses a noise current generated by carriers generated by light entering from a chip end face.
光電流を利用したフォトダイオードは受光素子として、光検出センサ、撮像素子、フォトカプラーなど種々の用途に使用されている。このフォトダイオードにおいて、光照射により半導体（たとえば、シリコン）基板中に発生した電子・正孔対は、フォトダイオードのｐｎ接合部に逆方向電界を印加したときに生じる空乏層における電位ポテンシャルにより正電極または負電極へ移動して光電流を生じる。フォトダイオードは、たとえば図６（ａ）に示すように、高濃度のＮ型不純物層（たとえばアンチモン（Ｓｂ）層）１０２上に低濃度のｎ型不純物層（たとえば、リン（Ｐ）層）をエピタキシャル成長したｎエピ（ｎ−ｅｐｉ）層１０３から構成されるｎ型シリコン半導体基板１０１のｎエピ層１０３内に高濃度のｐ型不純物領域（たとえば、ボロン（Ｂ）領域）１０４が形成される。また、ｎエピ層１０３内にｎ型基板１０１の電極層である高濃度ｎ型不純物領域（たとえば、リン（Ｐ）領域）１０５が形成される。この結果、ｎ型基板１０１内にｐ型領域１０４のｐｎ接合が形成される。 Photodiodes using photocurrents are used as light receiving elements in various applications such as photodetection sensors, image sensors, and photocouplers. In this photodiode, electron-hole pairs generated in a semiconductor (for example, silicon) substrate by light irradiation are positive electrodes due to a potential potential in a depletion layer generated when a reverse electric field is applied to the pn junction of the photodiode. Or it moves to the negative electrode to generate a photocurrent. For example, as shown in FIG. 6A, the photodiode includes a low-concentration n-type impurity layer (for example, phosphorus (P) layer) on a high-concentration N-type impurity layer (for example, antimony (Sb) layer) 102. A high-concentration p-type impurity region (for example, a boron (B) region) 104 is formed in the n-epi layer 103 of the n-type silicon semiconductor substrate 101 composed of the epitaxially grown n-epi (n-epi) layer 103. Further, a high concentration n-type impurity region (for example, phosphorus (P) region) 105 which is an electrode layer of n-type substrate 101 is formed in n-epi layer 103. As a result, a pn junction of the p-type region 104 is formed in the n-type substrate 101.
フォトダイオードでは、通常ｐ型領域１０４の電極Ａは負に、ｎ型領域１０５の電極Ｂは正になるように逆バイアスされ、ｐ型領域１０４の周囲に空乏層１０７が形成される。半導体チップの上方から光Ｌ0が照射されると、光電効果により半導体基板１０１、特にｎエピ層１０３内で電子−正孔対が発生する。空乏層１０７で発生した電子−正孔対のうち、正孔は負にバイアスされたｐ側電極Ａに流れ、電子は正にバイアスされたｎ側（基板側）電極Ｂに流れ、光電流（Ｖ電流）が生じる。空乏層１０７の周辺の低濃度ｎ型不純物層であるｎエピ層１０３においても電子−正孔対が発生し、電子や正孔は拡散により移動していき、正孔の一部が空乏層１０７に達し、逆バイアスの電界によって加速されてｐ型領域１０４に入り光電流（Ｗ電流）が流れる。Ｗ電流は拡散電流であるから、Ｖ電流よりも遅れて流れるため、光Ｌ0がパルス信号の場合、入射光が消えた後も流れ、信号（光）電流の立下りが遅くなり、いわゆる裾引き電流（あるいはノイズ電流）が発生する。光Ｌ0がアナログ信号の場合、信号（光）電流歪を生じる。 In the photodiode, the electrode A in the p-type region 104 is normally negatively biased so that the electrode B in the n-type region 105 is positive, and a depletion layer 107 is formed around the p-type region 104. When light L0 is irradiated from above the semiconductor chip, electron-hole pairs are generated in the semiconductor substrate 101, particularly in the n-epi layer 103, due to the photoelectric effect. Of the electron-hole pairs generated in the depletion layer 107, holes flow to the negatively biased p-side electrode A, electrons flow to the positively biased n-side (substrate side) electrode B, and photocurrent ( V current) occurs. Electron-hole pairs are also generated in the n-epi layer 103 which is a low-concentration n-type impurity layer around the depletion layer 107, electrons and holes move by diffusion, and some of the holes are depleted layer 107. , And accelerated by a reverse bias electric field to enter the p-type region 104 and a photocurrent (W current) flows. Since the W current is a diffusion current, it flows later than the V current. Therefore, when the light L0 is a pulse signal, it flows even after the incident light is extinguished, and the fall of the signal (light) current is delayed. A current (or noise current) is generated. When the light L0 is an analog signal, signal (light) current distortion occurs.
これらを防止する一つの方法として、ｎ型半導体基板１０１の表面領域において、フォトダイオードの周辺領域をたとえばアルミニウム等の金属膜で覆い、フォトダイオードの周辺領域において光Ｌ０がｎ型半導体基板１０１の表面領域に入らないようにする。しかし、チップ端面（スクライブラインである）を金属膜で被覆することは困難であるため、この半導体基板１０１が露出したチップ端面１０８から光Ｌ１が入射していき、低濃度のｎ型不純物層１０３内に電子―正孔対を発生させて、やはりノイズ電流が発生する。特に実装基板において、フォトダイオードチップの隣に光源（たとえば、ＬＥＤ）を配置する場合は顕著にノイズ電流が生じる。 As one method for preventing these problems, in the surface region of the n-type semiconductor substrate 101, the peripheral region of the photodiode is covered with a metal film such as aluminum, and the light L0 is emitted from the surface of the n-type semiconductor substrate 101 in the peripheral region of the photodiode. Avoid entering the area. However, since it is difficult to cover the chip end face (which is a scribe line) with a metal film, light L1 enters from the chip end face 108 where the semiconductor substrate 101 is exposed, and the low-concentration n-type impurity layer 103 is incident. Electron-hole pairs are generated inside, and noise current is also generated. In particular, when a light source (for example, LED) is arranged next to the photodiode chip on the mounting substrate, a noise current is remarkably generated.
これを防止するために、図６（ｂ）に示すように、チップ周辺領域に高濃度のｐ型（不純物）領域１０６（拡散遮蔽部と呼ぶ）を形成し、このｐ型領域１０６とｎ側電極１０５の間に逆バイアスを印加することによって、空乏層１０９を生じさせる。チップ端面１０８から入射した光Ｌ１により、チップ周辺部において正孔−電子対が発生する。この領域はｎ型領域であるから、多数キャリアである電子は移動しないが、少数キャリアである正孔は密度の勾配が生じ拡散により移動する。正孔が空乏層１０９に進入すると逆バイアスによる電界によって加速されてｐ型領域１０６に引き寄せられ、電極Ｃを通して電流が流れる。このように、チップ端面１０８からシリコン基板１０１内に入射した光Ｌ１により発生したキャリア（正孔）は、フォトダイオードを構成するｐ型領域１０４からなるフォトダイオード領域の周囲に形成し逆バイアスされたｐ型領域（拡散遮蔽層）１０６に補足されるので、ノイズ電流を抑制することができる。（特許文献１） In order to prevent this, as shown in FIG. 6B, a high-concentration p-type (impurity) region 106 (referred to as a diffusion shielding portion) is formed in the chip peripheral region. A depletion layer 109 is generated by applying a reverse bias between the electrodes 105. A hole-electron pair is generated at the periphery of the chip by the light L1 incident from the chip end face 108. Since this region is an n-type region, electrons that are majority carriers do not move, but holes that are minority carriers move due to diffusion due to a density gradient. When holes enter the depletion layer 109, they are accelerated by the electric field due to the reverse bias and attracted to the p-type region 106, and a current flows through the electrode C. In this way, carriers (holes) generated by the light L1 incident on the silicon substrate 101 from the chip end face 108 are formed around the photodiode region composed of the p-type region 104 constituting the photodiode and are reverse-biased. Since the p-type region (diffusion shielding layer) 106 is supplemented, the noise current can be suppressed. (Patent Document 1)
特許文献１における拡散遮蔽層ｐ型領域１０６は濃度が高いため（１０１８〜１０１９／ｃｍ３）ｐ型領域側には空乏層が殆ど形成されず、ｎエピ側だけに空乏層が形成されるため全体の空乏層幅が小さい。（たとえば、基板濃度１０１４／ｃｍ３のとき、３Ｖ逆バイアスで約５μｍ）従って、低濃度ｎ型層であるｎエピ層１０３が８μｍ以上あるときは、（ｐ型領域の深さが3μｍ以下のときであるが、通常のｐ型領域は１〜２μｍ以下である）ｐ型領域１０６に逆バイアスを印加しても空乏層１０９が高濃度ｎ型領域１０２と接触しないので、チップ周辺で発生した正孔は空乏層１０９と高濃度ｎ型層１０２の間を拡散していき、フォトダイオードを構成するｐ型領域１０４に達して、ノイズ電流（裾引き電流）を生じる。低濃度ｎ型層（ｎエピ層）１０３は通常１０μｍ以上あるので、この現象がより顕著に現われる。逆バイアス電圧を高くすれば空乏層幅も大きくなるが、昇圧回路が必要となり、単純なフォトダイオードでは構成できなくなる。フォトダイオード以外のトランジスタを含む場合でも、大きなサイズの昇圧回路が必要となりチップサイズが増大してしまう。ｐ型領域１０６を深くする方法もあるが、たとえば、ｐ型領域１０６をイオン注入で形成する場合、高電流でかつ高エネルギーのイオン注入装置が必要となるので、装置導入費用が高くなり、しいてはチップのコストアップを招く。さらに、特許文献１は化合物半導体（ＩｎＰ）に関する発明であり、シリコン半導体に関する記載や示唆もない。 Since the diffusion shielding layer p-type region 106 in Patent Document 1 has a high concentration (10 18 to 10 19 / cm 3 ), a depletion layer is hardly formed on the p-type region side, and a depletion layer is formed only on the n-epi side. Therefore, the entire depletion layer width is small. (For example, when the substrate concentration is 10 14 / cm 3 , about 5 μm with 3 V reverse bias) Therefore, when the n epi layer 103 which is a low concentration n-type layer is 8 μm or more, the depth of the p-type region is 3 μm or less (The normal p-type region is 1 to 2 μm or less.) Even if a reverse bias is applied to the p-type region 106, the depletion layer 109 does not come into contact with the high-concentration n-type region 102. The diffused holes diffuse between the depletion layer 109 and the high-concentration n-type layer 102, reach the p-type region 104 constituting the photodiode, and generate a noise current (tailing current). Since the low-concentration n-type layer (n-epi layer) 103 is usually 10 μm or more, this phenomenon appears more remarkably. If the reverse bias voltage is increased, the width of the depletion layer increases, but a booster circuit is required, and a simple photodiode cannot be used. Even when transistors other than photodiodes are included, a large booster circuit is required, and the chip size increases. Although there is a method of deepening the p-type region 106, for example, when the p-type region 106 is formed by ion implantation, an ion implantation apparatus with high current and high energy is required, which increases the cost of introducing the apparatus. This increases the cost of the chip. Furthermore, Patent Document 1 is an invention related to a compound semiconductor (InP), and there is no description or suggestion regarding a silicon semiconductor.
上記課題を解決するために、本発明はシリコン半導体チップの周辺部にフォトダイオード領域を取り囲むｐウエル領域を形成し、ｐウエルとｎエピ層とのｐｎ接合に逆方向電圧を印加して空乏層を発生させる。この空乏層は低濃度のｎエピ層の下に存在する高濃度のｎ型基板と接触させるようにする。また、ｐウエルとなるべき領域にトレンチを形成し、トレンチを通してｐウエルを形成する。以上が概要であるが、具体的には本発明は以下の構成からなる。 In order to solve the above-mentioned problems, the present invention forms a p-well region surrounding a photodiode region at the periphery of a silicon semiconductor chip, and applies a reverse voltage to the pn junction between the p-well and the n-epi layer to deplete the layer. Is generated. This depletion layer is brought into contact with a high-concentration n-type substrate existing under the low-concentration n-epi layer. Further, a trench is formed in a region to be a p-well, and a p-well is formed through the trench. The above is the outline, but specifically, the present invention has the following configuration.
（１）本発明は、高不純物濃度を有するｎ型シリコン半導体基板上にエピタキシャル成長した低不純物濃度を有するｎ型シリコンエピタキシャル層を形成したシリコン半導体チップにおいて、前記ｎ型シリコンエピタキシャル層の表面側にフォトダイオードを構成する高不純物濃度のｐ型領域（第１ｐ型領域）を有し、前記第１ｐ型領域を取り囲み、前記シリコン半導体基板チップの端面から離間してチップ周辺領域において前記ｎ型シリコンエピタキシャル層の表面側に形成された低不純物濃度のｐウエルおよび前記ｐウエル内の表面側に形成された高不純物濃度のｐ型領域（第２ｐ型領域）を有し、前記第２ｐ型領域と前記ｎ型シリコン半導体基板とは逆バイアスに印加され、前記シリコン半導体チップの端面からの入射光により前記シリコン半導体チップの周辺部のｎ型シリコンエピタキシャル層で発生したキャリアを前記逆バイアスによってｐウエルとｎ型シリコンエピタキシャル層とのｐｎ接合に生じた空乏層により除去し、フォトダイオードのノイズ電流を抑制することを特徴とするフォトダイオードであり、高不純物濃度を有するｎ型シリコン半導体基板のｎ型不純物濃度は１０１８／ｃｍ３以上であり、ｎ型シリコンエピタキシャル層のｎ型不純物濃度は１０１５／ｃｍ３以下であり、ｐウエルのｐ型不純物濃度は１０１５〜１０１７／ｃｍ３であり、第１ｐ型領域のｐ型不純物濃度は１０１８／ｃｍ３以上であることを特徴とする。さらに、第２ｐ型領域を含むｐウエルからｎ型シリコンエピタキシャル層側に伸びる空乏層は、高不純物濃度を有するｎ型シリコン半導体基板に達していることを特徴とする。 (1) The present invention relates to a silicon semiconductor chip in which an n-type silicon epitaxial layer having a low impurity concentration and epitaxially grown on an n-type silicon semiconductor substrate having a high impurity concentration is formed on the surface side of the n-type silicon epitaxial layer. A p-type region (first p-type region) having a high impurity concentration constituting the diode; surrounds the first p-type region; and spaced apart from an end face of the silicon semiconductor substrate chip, the n-type silicon epitaxial layer in a chip peripheral region And a p-type region (second p-type region) having a high impurity concentration formed on the surface side in the p-well, and the second p-type region and the n-type region. Is applied to a reverse bias with respect to the type silicon semiconductor substrate, and the shim is incident by incident light from the end face of the silicon semiconductor chip. Carriers generated in the n-type silicon epitaxial layer at the periphery of the con semiconductor chip are removed by the depletion layer generated at the pn junction between the p-well and the n-type silicon epitaxial layer by the reverse bias, thereby suppressing the noise current of the photodiode. The n-type impurity concentration of the n-type silicon semiconductor substrate having a high impurity concentration is 10 18 / cm 3 or more, and the n-type impurity concentration of the n-type silicon epitaxial layer is 10 15 / cm. 3 or less, p-type impurity concentration of the p-well is 10 15 ~10 17 / cm 3, p -type impurity concentration of the 1p-type region is characterized by at 10 18 / cm 3 or more. Further, the depletion layer extending from the p-well including the second p-type region to the n-type silicon epitaxial layer side reaches the n-type silicon semiconductor substrate having a high impurity concentration.
（２）本発明は、（１）に加えて、ｐウエルは、高エネルギーイオン注入装置を用いて１０００kev以上の加速エネルギーでＢをイオン注入してｎ型シリコンエピタキシャル層の表面側にイオン注入層を形成後にｐウエル拡散熱処理を行ない形成したものであることを特徴とする。あるいは、ｐウエルは、ｎ型シリコンエピタキシャル層の表面側にトレンチを形成後に前記トレンチを通してＢ等のｐ型不純物イオンをイオン注入してトレンチ側壁および底部の周りにイオン注入層を形成後にｐウエル拡散熱処理を行ない形成したものであり、さらに、トレンチの深さをｋ、トレンチ底部からのｐウエルの深さをｈ、ｐウエルの底からｎ型エピタキシャル層側の空乏層深さをｄ、ｎ型シリコンエピタキシャル層の厚みをｍとしたとき、ｍ≦ｋ＋ｈ＋ｄであることを特徴とする。また、前記第２ｐ型領域は、前記ｐウエルを形成後に前記トレンチを通してｐ型イオンをイオン注入してトレンチ側壁および底部の周りにイオン注入層を形成後に活性化用熱処理を行ない形成したものであり、さらに前記トレンチ内に導電体膜を積層して充填し、前記導電体膜とトレンチ表面に形成された第２ｐ型領域とは電気的に接続し、前記充填した導電体膜を通してｐウエルに逆バイアス電圧を印加してｐウエルとｎ型エピタキシャル層とのｐｎ接合に空乏層を生じさせることを特徴とする。また、前記ｎ型シリコンエピタキシャル層との電気的接続は、前記シリコン半導体チップの裏面側または前記ｎ型シリコンエピタキシャル層に形成された高不純物濃度を有するｎ型領域を通して行なわれることを特徴とする。 (2) In the present invention, in addition to (1), the p-well is ion-implanted on the surface side of the n-type silicon epitaxial layer by ion-implanting B with an acceleration energy of 1000 kev or higher using a high-energy ion implantation apparatus. It is characterized by being formed by performing p-well diffusion heat treatment after forming. Alternatively, in the p-well, after forming a trench on the surface side of the n-type silicon epitaxial layer, p-type impurity ions such as B are ion-implanted through the trench to form an ion-implanted layer around the trench sidewall and bottom, and then p-well diffusion In addition, the depth of the trench is k, the depth of the p-well from the bottom of the trench is h, the depth of the depletion layer on the n-type epitaxial layer side from the bottom of the p-well is d, and the n-type. When the thickness of the silicon epitaxial layer is m, m ≦ k + h + d. In addition, the second p-type region is formed by ion-implanting p-type ions through the trench after forming the p-well and forming an ion-implanted layer around the trench sidewall and bottom, and then performing an activation heat treatment. Further, a conductive film is stacked and filled in the trench, the conductive film and the second p-type region formed on the surface of the trench are electrically connected, and the p-well is reversed through the filled conductive film. A depletion layer is generated at the pn junction between the p-well and the n-type epitaxial layer by applying a bias voltage. Further, the electrical connection with the n-type silicon epitaxial layer is performed through a back surface side of the silicon semiconductor chip or through an n-type region having a high impurity concentration formed in the n-type silicon epitaxial layer.
本発明のフォトダイオードは、フォトダイオード領域とチップ端面との間にｐウエルが存在し、フォトダイオード領域がｐウエルにより囲まれているので、チップ端面から入射した光の吸収により発生したキャリアがチップ中央側に拡散していくが、拡散したキャリアは逆方向バイアスされたｐウエルとｎエピ層のｐｎ接合に生じる空乏層により吸い上げられ、フォトダイオード領域まで達する拡散キャリアが減少して、フォトダイオードのノイズ電流を抑制することができる。さらに、この空乏層を高濃度ｎ型基板側と接触させることによって、フォトダイオード領域は、周囲が空乏層によって、下部が高濃度ｎ型基板側によって完全に包囲されているので、拡散キャリアは殆ど全部空乏層により吸収でき、ノイズ電流を殆どなくすことが可能となる。 In the photodiode of the present invention, since a p-well exists between the photodiode region and the chip end surface, and the photodiode region is surrounded by the p-well, carriers generated by absorption of light incident from the chip end surface are The diffused carriers are absorbed by the depletion layer generated at the pn junction between the reverse-biased p-well and the n-epi layer, and the diffusion carriers reaching the photodiode region are reduced. Noise current can be suppressed. Furthermore, by contacting this depletion layer with the high-concentration n-type substrate side, the photodiode region is completely surrounded by the depletion layer and the lower part is completely surrounded by the high-concentration n-type substrate side. All can be absorbed by the depletion layer, and the noise current can be almost eliminated.
ｎエピ層が厚いときでも、高エネルギーイオン注入装置を用いて高エネルギーでＢをイオン注入することによって深いｐウエルを形成できるので、拡散キャリアのフォトダイオード領域への拡散をかなり抑制することができる。また、空乏層を高濃度ｎ型基板側と接触させることも容易となるので、高い逆方向バイアスを使用せずに済み、昇圧回路や外付けの特別の電源を使用する必要はなく、またｐウエルを高温長時間の熱処理により長く伸ばす必要はないので、チップサイズや実装サイズの増大やプロセスコストの増大は少なくて済む。あるいは、トレンチを形成してｐウエルを作ることによって、ｎエピ層の厚みに応じてｎエピ層表面からのｐウエル深さを任意に調節できるので、空乏層を高濃度ｎ型基板側に近づけ、または接触させることも容易である。この方法により、高価な高エネルギーイオン注入装置及びそれに付随した複雑なプロセスを行なう必要がなくなる。 Even when the n-epi layer is thick, a deep p-well can be formed by ion-implanting B with high energy using a high-energy ion implantation apparatus, so that diffusion of diffusion carriers into the photodiode region can be significantly suppressed. . Further, since the depletion layer can be easily brought into contact with the high-concentration n-type substrate side, it is not necessary to use a high reverse bias, and it is not necessary to use a booster circuit or an external special power source. Since the well does not need to be elongated for a long time by high-temperature and long-time heat treatment, the increase in chip size, mounting size, and process cost can be reduced. Alternatively, by forming a p-well by forming a trench, the p-well depth from the surface of the n-epi layer can be arbitrarily adjusted according to the thickness of the n-epi layer, so that the depletion layer is brought closer to the high-concentration n-type substrate side. It is also easy to contact. This method eliminates the need for expensive high energy ion implanters and the associated complex processes.
本発明は、チップ端面やチップ周辺からシリコン半導体チップに入射する光によりｎ型シリコン半導体基板内に生じる電子−正孔対の少数キャリアである正孔がフォトダイオードを構成するｐｎ接合付近へ拡散して生じるノイズ電流を抑制する構造およびその製造方法に関する。図１は本発明のノイズ電流抑制用ｐウエルを有するフォトダイオードの構造を示す模式断面図である。簡単のために、説明に不要な薄膜等は省略して示している。基板１１は、フォトダイオードの受光感度を確保しつつクロストークを低減させるため、高濃度のアンチモン（Sb）やヒ素（Ａｓ）をドープした高濃度ｎ型シリコン半導体基板１２上に低濃度のリン（Ｐ）やヒ素（Ａｓ）等をドープしたｎ型エピタキシャル層（ｎエピ層）１３を積層した構造である。ｎエピ層１３は、フォトダイオード部のｐｎ接合から発生する空乏層を広がりやすくするため、低濃度（ｎ型不純物濃度１０１５／ｃｍ３以下）になっている。空乏層が広がることにより受光領域が大きくなり受光感度を高めることができる。高濃度ｎ型基板１２は高濃度（１０１８／ｃｍ３以上）であるため、表面から深い領域で光吸収により発生したキャリアのライフタイムは短くなり、クロストークを低減できる。 In the present invention, holes, which are minority carriers of electron-hole pairs generated in an n-type silicon semiconductor substrate by light incident on the silicon semiconductor chip from the chip end face or the periphery of the chip, diffuse to the vicinity of the pn junction constituting the photodiode. In particular, the present invention relates to a structure for suppressing noise current generated and a manufacturing method thereof. FIG. 1 is a schematic sectional view showing the structure of a photodiode having a p-well for suppressing noise current according to the present invention. For simplicity, thin films and the like that are not necessary for the description are omitted. The substrate 11 has a low concentration of phosphorus (high concentration n-type silicon semiconductor substrate 12 doped with a high concentration of antimony (Sb) or arsenic (As) in order to reduce crosstalk while ensuring the light receiving sensitivity of the photodiode. In this structure, an n-type epitaxial layer (n epilayer) 13 doped with P), arsenic (As), or the like is laminated. The n-epi layer 13 has a low concentration (n-type impurity concentration of 10 15 / cm 3 or less) so that a depletion layer generated from the pn junction of the photodiode portion can be easily spread. By spreading the depletion layer, the light receiving region becomes larger and the light receiving sensitivity can be increased. Since the high concentration n-type substrate 12 has a high concentration (10 18 / cm 3 or more), the lifetime of carriers generated by light absorption in a deep region from the surface is shortened, and crosstalk can be reduced.
低濃度のｎエピ層１３内にフォトダイオードを構成するｐ型領域１５が形成される。このｐ型領域１５は、高濃度（表面濃度１０１8／ｃｍ３以上、好適には１０１９／ｃｍ３以上）のｐ型不純物元素Ｂ等をドープした拡散層であり、拡散深さは約０．５μｍ〜２．０μｍである。平面的には、矩形形状のｐ型領域が離間（ｎエピ層の濃度や印加される逆方向電圧等にもよるが、１０μｍ〜５０μｍ程度）してストライプ状やアレイ状に複数並んだ形状でも良いし、あるいは同心円状に離間して並んだ形状でも良いし、円形状や矩形状、あるいは多角形状でも良く、フォトダイオードの用途により適宜選択される。各ｐ型領域１５には電極Ａが配線され、外部から電圧を印加できる。ｐ型領域１５の外側にはｐ型領域１５から離間して高濃度（表面濃度１０１8／ｃｍ３以上、好適には１０１９／ｃｍ３以上）のｎ型不純物元素ＰやＡｓ等をドープした拡散層であるｎ型領域１７が形成される。この高濃度ｎ型領域１７には電極Ｂが配線され、外部から電圧を印加できる。このｎ型領域１７は、フォトダイオードの受光に影響しない程度にｐ型領域（第１ｐ型領域）１５から離間（ｎエピ層の濃度や印加される逆方向電圧等にもよるが、１０μｍ〜５０μｍ程度）して形成されるが、高濃度基板１２の裏面側に電極を設けて、省略することもできる。ただし、ｎ型半導体基板の表面上にフォトダイオード以外のトランジスタ等の能動素子を形成する場合、高濃度ｎ型領域や高濃度ｐ型領域が必要であるから、同時にこのｎ型領域１７やｐ型領域１５を形成することもできる。 A p-type region 15 constituting a photodiode is formed in the low concentration n-epi layer 13. The p-type region 15 is a diffusion layer doped with a p-type impurity element B or the like having a high concentration (surface concentration of 10 18 / cm 3 or more, preferably 10 19 / cm 3 or more), and has a diffusion depth of about 0. .5 μm to 2.0 μm. In a plan view, the rectangular p-type regions may be separated (depending on the concentration of the n-epi layer, the applied reverse voltage, etc., about 10 μm to 50 μm), and a plurality of stripes or arrays may be arranged. Alternatively, it may be concentrically spaced apart, or may be circular, rectangular, or polygonal, and is appropriately selected depending on the use of the photodiode. An electrode A is wired in each p-type region 15, and a voltage can be applied from the outside. The outside of the p-type region 15 is doped with a high concentration (surface concentration of 10 18 / cm 3 or more, preferably 10 19 / cm 3 or more) of an n-type impurity element P, As or the like apart from the p-type region 15. An n-type region 17 which is a diffusion layer is formed. The high-concentration n-type region 17 is provided with an electrode B, and a voltage can be applied from the outside. The n-type region 17 is separated from the p-type region (first p-type region) 15 to the extent that it does not affect the light reception of the photodiode (depending on the concentration of the n-epi layer, the applied reverse voltage, etc.) However, an electrode may be provided on the back side of the high concentration substrate 12 and may be omitted. However, when an active element such as a transistor other than a photodiode is formed on the surface of the n-type semiconductor substrate, a high-concentration n-type region or a high-concentration p-type region is required. Region 15 can also be formed.
本発明のフォトダイオードは、さらにチップ周辺部に低濃度（１０１４〜１０１８／ｃｍ３、好適には１０１５〜１０１７／ｃｍ３）のｐ型不純物元素Ｂ等をドープしたｐウエル１４およびｐウエル１４内に高濃度（１０１８／ｃｍ３以上、好適には１０１９／ｃｍ３以上）のｐ型不純物元素Ｂをドープしたｐ型領域（第２ｐ型領域）１６（このｐ型領域１６を第２ｐ型領域１６と呼ぶ。フォトダイオードを構成する前記のｐ型領域１５を第１ｐ型領域１５と呼ぶ。）を形成する。第２ｐ型領域１６は第１ｐ型領域１５と同時に形成しても良い。第２ｐ型領域１６には電極Ｃが配線され、外部から電圧を印加できる。従来は、図６（ｂ）に示すように、ｐ型領域１０６は１０１８／ｃｍ３以上の高濃度であるから、イオン注入時のＢの打ち込みイオン注入量（ドーズ量）は１０１５／ｃｍ２以上必要となる。このような高ドーズ量を打ち込む高電流イオン注入装置の加速エネルギーは最大で１００keV程度であるから、Ｂのシリコン基板への注入深さ（飛程）は０．３μm程度となる。これを熱処理によって約１μmのｐｎ接合を形成するには、約１０００℃で約１００minの熱処理が必要である。このような高温長時間の熱処理を行なう場合、浅いｐｎ接合はできないので、ｐ型領域１０６の形成とトランジスタのソース・ドレイン形成とは兼用することができないから、ｐ型領域１０６形成のイオン注入工程および熱処理工程を増加する必要がある。従って、高価なイオン注入装置に負荷がかかるだけでなくプロセス増となり製造コストが増加する。しかも上記の方法により余り深いｐｎ接合を作製することは、イオン注入装置の制約や熱処理の制約上困難である。 The photodiode of the present invention further includes a p-well 14 doped with a low concentration (10 14 to 10 18 / cm 3 , preferably 10 15 to 10 17 / cm 3 ) of a p-type impurity element B, etc. A p-type region (second p-type region) 16 doped with a p-type impurity element B at a high concentration (10 18 / cm 3 or more, preferably 10 19 / cm 3 or more) in the p-well 14 (this p-type region 16 Is referred to as a second p-type region 16. The p-type region 15 constituting the photodiode is referred to as a first p-type region 15). The second p-type region 16 may be formed simultaneously with the first p-type region 15. An electrode C is wired in the second p-type region 16, and a voltage can be applied from the outside. Conventionally, as shown in FIG. 6B, since the p-type region 106 has a high concentration of 10 18 / cm 3 or more, the implanted ion implantation amount (dose amount) of B during ion implantation is 10 15 / cm. Two or more are required. The acceleration energy of such a high-current ion implantation apparatus for implanting such a high dose is about 100 keV at the maximum, so that the implantation depth (range) of B into the silicon substrate is about 0.3 μm. In order to form a pn junction of about 1 μm by heat treatment, heat treatment at about 1000 ° C. for about 100 minutes is required. When such a high-temperature and long-time heat treatment is performed, since a shallow pn junction cannot be formed, the formation of the p-type region 106 and the formation of the source / drain of the transistor cannot be used together. And there is a need to increase the heat treatment process. Therefore, not only is an expensive ion implantation apparatus loaded, but the number of processes increases and manufacturing costs increase. Moreover, it is difficult to produce a pn junction that is too deep by the above method due to restrictions on the ion implantation apparatus and heat treatment.
これに対して、本発明のフォトダイオードでは、低濃度（１０１４〜１０１８／ｃｍ３、好適には１０１５〜１０１７／ｃｍ３）のｐウエルを形成するので、イオン注入のドーズ量は１０１２〜１０１４／ｃｍ２程度であり、高エネルギー（加速エネルギー１０００kev以上）のイオン注入装置を使用することができ、かつ高温長時間の熱処理も使用でき、３μm〜６μm、あるいはそれ以上の深さのｐウエルを形成することができる。たとえば、２０００kevの加速エネルギーでＢをイオン注入した場合、Ｂのシリコン基板への注入深さ（飛程）は３μｍ程度となりかなり深くなる。これを１１００℃で３００ｍｉｎ程度熱処理することによって約６μｍのｐウエル（ドーズ量１０１３／ｃｍ２）を形成できる。ｐウエルの形成は、フォトダイオードを構成する第１ｐ型領域１５の形成とは異なるプロセス（第１ｐ型領域１５の形成前に行なう）となるが、たとえば、ＣＭＯＳプロセスを使用するトランジスタも搭載するフォトダイオードであれば、ＣＭＯＳプロセスにおけるｐウエル形成と同時に本発明のｐウエル１４を形成できるので、（イオン注入もＣＭＯＳプロセスにおけるｐウエル形成用と同時に行なうことができる場合）プロセスの増加にはならずコスト増にはならない。ＣＭＯＳプロセスで使用するｐウエルよりも深いｐウエル１４が必要な場合は、加速エネルギーを変える必要があるが、熱処理は兼用できるのでプロセスの増加は最小限に抑えることができる。 In contrast, in the photodiode of the present invention, a p-well with a low concentration (10 14 to 10 18 / cm 3 , preferably 10 15 to 10 17 / cm 3 ) is formed. 10 12 to 10 14 / cm 2 , high energy (acceleration energy 1000 kev or more) ion implantation apparatus can be used, and high-temperature and long-time heat treatment can be used, and a depth of 3 μm to 6 μm or more. A p-well can be formed. For example, when B is ion-implanted with an acceleration energy of 2000 kev, the implantation depth (range) of B into the silicon substrate is about 3 μm, which is considerably deeper. By heat-treating this at about 1100 ° C. for about 300 minutes, a p-well of about 6 μm (dose amount 10 13 / cm 2 ) can be formed. The formation of the p-well is a process different from the formation of the first p-type region 15 constituting the photodiode (performed before the formation of the first p-type region 15). For example, a photo transistor on which a transistor using a CMOS process is also mounted. If the diode is used, the p-well 14 of the present invention can be formed simultaneously with the formation of the p-well in the CMOS process, so that the number of processes does not increase (if ion implantation can be performed simultaneously with the formation of the p-well in the CMOS process). There is no cost increase. When a p-well 14 deeper than the p-well used in the CMOS process is required, it is necessary to change the acceleration energy. However, since the heat treatment can also be used, an increase in the process can be minimized.
本発明のフォトダイオードでは、ｐウエル内に第２ｐ型領域１６をさらに形成する。第２ｐ型領域１６は、高濃度（表面濃度１０１８／ｃｍ３以上、好適には１０１９／ｃｍ３以上）のｐ型領域であり、電極Ｃと接続するために必要な領域である。第１ｐ型領域１５と同時に形成することもできる。第２ｐ型領域１６は、電極Ｃを通して負にバイアスし、ｎ型領域１７は、電極Ｂを通して正にバイアスする。従って、ｐウエル１４も第２ｐ型領域１６を通して負にバイアスされ、ｐウエル１４とｎ−エピ層１３で形成されるｐｎ接合は逆バイアスされる。この結果、この逆バイアスされたｐｎ接合にはｎエピ層側に幅ｄ１の空乏層（図１における１９）およびｐウエル側に幅ｔの空乏層が形成される。ｐｎ接合にかかる印加電圧をＶとすると、
ｄ１＝[εＶＮa／{ｅＮd(Ｎd＋Ｎa)}]１／２
ｔ＝[εＶＮd／{ｅＮa(Ｎd＋Ｎa)}] １／２
ｎ側、ｐ側の濃度が小さいほど空乏層幅（深さ）ｄ１、ｔが大きくなるので、ｐウエルを形成することによって、全体の空乏層幅ｄ１＋ｔは大きくなり、空乏層によって捕獲できるキャリアが増大する。
In the photodiode of the present invention, the second p-type region 16 is further formed in the p-well. The second p-type region 16 is a p-type region having a high concentration (surface concentration of 10 18 / cm 3 or more, preferably 10 19 / cm 3 or more), and is a region necessary for connection to the electrode C. It can also be formed simultaneously with the first p-type region 15. The second p-type region 16 is negatively biased through the electrode C, and the n-type region 17 is positively biased through the electrode B. Therefore, the p-well 14 is also negatively biased through the second p-type region 16, and the pn junction formed by the p-well 14 and the n-epi layer 13 is reverse-biased. As a result, a depletion layer having a width d1 (19 in FIG. 1) is formed on the n-epi layer side and a depletion layer having a width t is formed on the p-well side in the reverse-biased pn junction. When the applied voltage applied to the pn junction is V,
d1 = [εVNa / {eNd (Nd + Na)}] 1/2
t = [εVNd / {eNa (Nd + Na)}] 1/2
Since the depletion layer widths (depths) d1 and t increase as the n-side and p-side concentrations decrease, the entire depletion layer width d1 + t increases by forming the p-well, and carriers that can be trapped by the depletion layer Increase.
チップ側面の端面２０はダイシングにより切断されるので、通常シリコン基板１１が露出している。従って、チップ端面から照射される光Ｌ１はシリコン基板１１中へ進入し、電子―正孔対が多数できる。電子は多数キャリアであるから、殆ど移動しないが、少数キャリアである正孔は濃度勾配により拡散しチップ中心側へ移動する。これらの正孔はｐウエル１４により形成されたｐｎ接合が逆バイアスされて生じた空乏層１９に進入すると、逆バイアス電界によってｐウエル１４を通して第２ｐ型領域１６により引かれて、電極Ｃから除去される。 Since the end surface 20 on the side surface of the chip is cut by dicing, the silicon substrate 11 is usually exposed. Therefore, the light L1 irradiated from the chip end face enters the silicon substrate 11, and a large number of electron-hole pairs are formed. Since electrons are majority carriers, they hardly move, but holes, which are minority carriers, diffuse due to the concentration gradient and move to the chip center side. When these holes enter the depletion layer 19 formed by reverse biasing the pn junction formed by the p well 14, they are pulled by the second p-type region 16 through the p well 14 by the reverse bias electric field and removed from the electrode C. Is done.
また、拡散により高濃度のｎ型基板１２に進入した正孔は多数キャリアである電子により即座に再結合し消滅するので、この高濃度のｎ型基板１２を通してフォトダイオード領域（ｐウエル１４よりチップ内側の光電流の発生に寄与する領域）側へ拡散する正孔は殆ど存在しない。本発明のフォトダイオードでは、空乏層１９を高濃度のｎ型基板１２と接触させるので、フォトダイオード領域はｐウエルのｐｎ接合にかかる逆バイアスにより生じる空乏層１９および高濃度のｎ型基板１２によって完全に包囲されている。従って、チップ端面から照射された光Ｌ１によって発生したすべての正孔は、空乏層１９か高濃度のｎ型基板１２に進入する。前述のように、高濃度のｎ型基板１２に進入した正孔は即座に再結合し消滅し、また空乏層１９に進入した正孔は電極Ｃから除去されるので、チップ端面（側面）から照射された光Ｌ１によって発生した正孔はフォトダイオード領域には入らないから、ノイズ電流や裾引き電流は生じない。空乏層１９が高濃度のｎ型基板１２と接触しない場合でも、本発明のフォトダイオードはｐウエル１４を有し、空乏層１９を高濃度のｎ型基板１２にかなり近づけることができるので、ノイズ電流等を減少させることが可能となる。 Further, since the holes that have entered the high-concentration n-type substrate 12 by diffusion immediately recombine and disappear due to majority carrier electrons, the photodiode region (chips from the p-well 14 through the high-concentration n-type substrate 12). There are almost no holes diffusing toward the inner region (region contributing to generation of photocurrent). In the photodiode of the present invention, the depletion layer 19 is brought into contact with the high-concentration n-type substrate 12, so that the photodiode region is formed by the depletion layer 19 and the high-concentration n-type substrate 12 generated by the reverse bias applied to the pn junction of the p-well. Fully besieged. Therefore, all holes generated by the light L1 irradiated from the chip end face enter the depletion layer 19 or the high-concentration n-type substrate 12. As described above, the holes that have entered the high-concentration n-type substrate 12 are immediately recombined and disappear, and the holes that have entered the depletion layer 19 are removed from the electrode C. Therefore, from the end face (side surface) of the chip. Since holes generated by the irradiated light L1 do not enter the photodiode region, no noise current or trailing current is generated. Even when the depletion layer 19 is not in contact with the high-concentration n-type substrate 12, the photodiode of the present invention has the p-well 14, and the depletion layer 19 can be made quite close to the high-concentration n-type substrate 12. It becomes possible to reduce current and the like.
低濃度ｎエピ層の厚みをｍ（プロセス中に高濃度ｎ型層がｎエピ層に拡散する（湧き上がり拡散）ので、正確に言えば、プロセス終了後におけるｎエピ層１３の低濃度領域の深さ、すなわち低濃度ｎ型層の厚みである）、ｐウエル１４の深さをｈ１、ｎ側の空乏層の厚さ（幅）をｄ１としたとき、ｍ≦ｈ１＋ｄ１となるように、ｐウエルの深さおよび逆方向印加電圧を決定する。このようにすることによって、フォトダイオード領域は完全にｐウエルおよびｐウエル周辺の空乏層によって包囲され、チップ側面端面からの光入射によりチップ周辺で生じるキャリアのフォトダイオード領域への拡散を抑制できる。空乏層１９が高濃度ｎ型層１２に接触しなくても、ｐウエルの形成によってより近くに近づくので、やはりチップ側面端面からの光入射によりチップ周辺で生じるキャリアのフォトダイオード領域への拡散を抑制できる。 The thickness of the low-concentration n-epi layer is m (the high-concentration n-type layer diffuses into the n-epi layer during the process (upwelling diffusion). P, so that m ≦ h1 + d1, where the depth of the p-well 14 is h1 and the thickness (width) of the n-side depletion layer is d1. Determine well depth and reverse applied voltage. By doing so, the photodiode region is completely surrounded by the p-well and the depletion layer around the p-well, and the diffusion of carriers to the periphery of the chip caused by light incidence from the side surface of the chip can be suppressed. Even if the depletion layer 19 is not in contact with the high-concentration n-type layer 12, it is closer due to the formation of the p-well, so that diffusion of carriers around the chip due to light incidence from the side surface of the chip is also diffused. Can be suppressed.
長波長の光はシリコン表面からかなり深くまで入射する。たとえば、６６０ｎｍの波長の光は、シリコン表面から１０μｍまでの所で９０％以上吸収されるが、８５０ｎｍの波長の光は、シリコン表面から１０μｍまでの所で５５％程度しか吸収されずに、シリコン表面から２０μｍまでの所でも２０％程度は吸収されない。このことは、ｍ＝１０μｍとすれば、長波長の光は光電流として余り活用されないことを意味している。逆に言えば、長波長までの光を有効に電流に変換するためには、ｍを大きくした方が良い。たとえば、ｍを２０μｍ〜３０μｍにすれば、かなり長波長の光の大部分が低濃度ｎ型エピタキシャル層において電子−正孔対の発生に寄与できるので、光の変換効率を高めることができる。しかし、ｍを大きくすると図１（ａ）に示す方法では、ｐウエルの深さｈ１を深くしなければならず、たとえばより高いエネルギーでイオン注入を行う必要があり、イオン注入装置のコストが大幅に増加する。さらに、イオン注入時のマスクとなる感光性膜を厚くしなければならず、材料費が増大するだけでなく、厚い感光性膜形成技術やその窓開け技術が困難となりプロセス難度が増大する。あるいは、イオン注入後のｐウエル形成用熱処理の温度を高くしたり、または長時間の熱処理が必要となる。あるいは、空乏層の厚みｄ１を大きくしなければならず、より高い逆方向電圧を印加する必要があるので、（外部からの接続）電源を増加するか、または昇圧回路を設ける必要があり、チップサイズの増大、周辺部品等の増設なども必要となる。いずれにしても大幅なコストの増大となる。 Long-wavelength light is incident quite deeply from the silicon surface. For example, light having a wavelength of 660 nm is absorbed by 90% or more from a silicon surface to 10 μm, whereas light having a wavelength of 850 nm is absorbed by only 55% from a silicon surface to 10 μm. Even about 20% from the surface to 20 μm is not absorbed. This means that if m = 10 μm, long-wavelength light is not used much as a photocurrent. In other words, in order to effectively convert light up to a long wavelength into current, it is better to increase m. For example, if m is set to 20 μm to 30 μm, most of the light having a considerably long wavelength can contribute to generation of electron-hole pairs in the low-concentration n-type epitaxial layer, so that the light conversion efficiency can be increased. However, when m is increased, in the method shown in FIG. 1A, the depth h1 of the p-well must be increased. For example, it is necessary to perform ion implantation with higher energy, which greatly increases the cost of the ion implantation apparatus. To increase. Furthermore, it is necessary to increase the thickness of the photosensitive film serving as a mask at the time of ion implantation, which not only increases the material cost, but also makes it difficult to form a thick photosensitive film and its window opening technique, thereby increasing the process difficulty. Alternatively, it is necessary to increase the temperature of the heat treatment for forming the p-well after ion implantation, or to perform heat treatment for a long time. Alternatively, since the thickness d1 of the depletion layer has to be increased and a higher reverse voltage needs to be applied, it is necessary to increase the power supply (connection from the outside) or provide a booster circuit. It is necessary to increase the size and add peripheral parts. In any case, the cost is greatly increased.
そこで、本発明のフォトダイオードでは、図１（ｂ）に示すように、トレンチ２１（シリコン表面からの深さｋ２）を形成し、トレンチ２１を通してｐウエル用のイオン注入を行なう。これにより、高エネルギーのイオン注入装置を用いずに通常エネルギーのイオン注入装置を用いて（または、イオン注入のエネルギーをそれほど高くすることなく）、ｐウエル形成用のイオン注入を行ない、その後のｐウエル形成用の拡散熱処理も高温長時間の熱処理を行なう必要がなく、高濃度ｎ型基板１２にｐウエルを近づけて（ｐウエルの深さ、すなわちトレンチの底部からのｐウエルの深さｈ２）、通常の逆バイアス電圧をかけて通常深さｄ２を有する空乏層１９を作り、この空乏層１９を高濃度ｎ型基板１２に接触させることができる。すなわち、ｍ≦ｋ２＋ｈ２＋ｄ２を実現できる。トレンチ深さｋ２を調節すれば、ｍが大きくなってもｍが小さいときのイオン注入条件およびｐウエル形成用の熱処理条件を採用できる。この結果、フォトダイオード領域はｐウエル１４の周囲に形成される空乏層１９により完全に包囲されるので、チップ側面端面からの光入射によりチップ周辺部で発生したキャリア（正孔）もフォトダイオード領域に進入することがなく、ノイズ電流を生じないようにすることができる。空乏層１９を高濃度ｎ型基板１２に接触できなくても、トレンチ２１の形成によって空乏層１９を高濃度ｎ型基板１２により近づけることができ、やはりフォトダイオードのノイズ電流を抑制できる。 Therefore, in the photodiode of the present invention, as shown in FIG. 1B, a trench 21 (depth k2 from the silicon surface) is formed, and ion implantation for p-well is performed through the trench 21. Accordingly, the ion implantation for forming the p-well is performed using the normal energy ion implantation apparatus without using the high energy ion implantation apparatus (or without increasing the ion implantation energy so much), and then the p is formed. The diffusion heat treatment for forming the well does not require a high-temperature and long-time heat treatment, and the p-well is brought close to the high-concentration n-type substrate 12 (p-well depth, that is, p-well depth h2 from the bottom of the trench). A depletion layer 19 having a normal depth d2 can be formed by applying a normal reverse bias voltage, and the depletion layer 19 can be brought into contact with the high concentration n-type substrate 12. That is, m ≦ k2 + h2 + d2 can be realized. If the trench depth k2 is adjusted, the ion implantation conditions when m is small and the heat treatment conditions for forming the p-well can be adopted even if m is large. As a result, since the photodiode region is completely surrounded by the depletion layer 19 formed around the p-well 14, carriers (holes) generated in the peripheral portion of the chip due to light incidence from the side surface of the chip are also included in the photodiode region. It is possible to prevent noise current from being generated. Even if the depletion layer 19 cannot contact the high-concentration n-type substrate 12, the formation of the trench 21 makes it possible to bring the depletion layer 19 closer to the high-concentration n-type substrate 12, and the noise current of the photodiode can also be suppressed.
図２は、本発明のフォトダイオードの製造方法を示す図である。図２（ａ）に示すように、高濃度のｎ型シリコン基板１２上に低濃度のｎ型エピ層（ｎエピ層）１３（厚みｍ）をエピタキシャル成長させたｎ型シリコン半導体基板１１の表面に絶縁膜３１を形成する。この絶縁膜３１は、厚みが約０．１μｍ〜１．０μｍのシリコン酸化膜やシリコン窒化膜等で、ＣＶＤ法や熱酸化法で形成する。絶縁膜３１上にフォトレジスト等の感光性膜３２を形成し、ｐウエルを形成すべき部分３３を露光法により開口する。この開口部３３から、Ｂ等のｐ型イオン３４をイオン注入して、ｐ型不純物イオン注入層３５を形成する。開口部３３以外のシリコン半導体基板１１の表面にはイオン注入しないようにするために、絶縁膜３１および感光性膜３２の全体厚みを充分厚くする。たとえば、Ｂイオンを加速エネルギー１０００ｋｅｖでイオン注入する場合（シリコン中の飛程は約１．８μｍ）、絶縁膜３１および感光性膜３２の全体厚みを２．５μｍ以上にする。 FIG. 2 is a diagram showing a method for manufacturing a photodiode according to the present invention. As shown in FIG. 2A, on the surface of an n-type silicon semiconductor substrate 11 obtained by epitaxially growing a low-concentration n-type epilayer (n-epi layer) 13 (thickness m) on a high-concentration n-type silicon substrate 12. An insulating film 31 is formed. The insulating film 31 is a silicon oxide film or silicon nitride film having a thickness of about 0.1 μm to 1.0 μm, and is formed by a CVD method or a thermal oxidation method. A photosensitive film 32 such as a photoresist is formed on the insulating film 31, and a portion 33 where a p-well is to be formed is opened by an exposure method. From this opening 33, p-type ions 34 such as B are ion-implanted to form a p-type impurity ion-implanted layer 35. In order not to implant ions into the surface of the silicon semiconductor substrate 11 other than the opening 33, the entire thickness of the insulating film 31 and the photosensitive film 32 is sufficiently increased. For example, when B ions are implanted at an acceleration energy of 1000 kev (the range in silicon is about 1.8 μm), the total thickness of the insulating film 31 and the photosensitive film 32 is set to 2.5 μm or more.
次に図２（ｂ）に示すように、感光性膜３２をリムーブした後熱処理を行ないｐ型不純物イオン注入層３５からＢを拡散させ、ｐウエル１４を形成する。熱処理温度が高く長時間であれば、高濃度ｎ型基板１２からの湧き上がり拡散もあり、そのときはｍが小さくなる（従って、ｍは正確にはｎ型シリコン半導体基板１１の低濃度ｎ型領域の深さである）。たとえば、１１００℃３０時間の熱処理で約４μｍ、ｐウエルを伸ばすことができる。従って、イオン注入によって形成するｐ型不純物層３５の深さをｎ、熱処理により拡散する長さ（拡散長）をｑとすれば、ｐウエルの深さｈ＝ｎ＋ｑとなり、ｐウエルの深さは、主として、ｐウエル形成用のイオン注入の加速エネルギーおよびｐウエル形成用の熱処理温度・時間により決定される。すなわち、イオン注入の加速エネルギーを上げて、熱処理をより高温・長時間で行なうことによって、より深いｐウエルを形成できる。 Next, as shown in FIG. 2B, after removing the photosensitive film 32, heat treatment is performed to diffuse B from the p-type impurity ion implanted layer 35, thereby forming a p-well 14. If the heat treatment temperature is high and the time is long, there is also upwelling diffusion from the high concentration n-type substrate 12, in which case m becomes small (thus, m is precisely the low concentration n-type of the n-type silicon semiconductor substrate 11). The depth of the area). For example, the p-well can be extended by about 4 μm by heat treatment at 1100 ° C. for 30 hours. Therefore, if the depth of the p-type impurity layer 35 formed by ion implantation is n and the length of diffusion by heat treatment (diffusion length) is q, the depth of the p well is h = n + q, and the depth of the p well is This is mainly determined by the acceleration energy of ion implantation for forming the p-well and the heat treatment temperature and time for forming the p-well. That is, a deeper p-well can be formed by increasing the ion implantation acceleration energy and performing the heat treatment at a higher temperature for a longer time.
次に図２（ｃ）に示すように、ｎ型半導体基板１１上に絶縁膜３６を形成した後、フォトリソ法を用いて第１ｐ型領域１５および第２ｐ型領域１６形成用のパターニングを行ない、これらの領域における感光性膜を開口して、それらの感光性膜の開口部からＢ等のｐ型イオンをイオン注入し、第１ｐ型不純物イオン注入層および第２ｐ型イオン注入層を形成し、活性化熱処理および／または拡散用熱処理を行ない、第１ｐ型領域１５および第２ｐ型領域１６を形成する。第２ｐ型領域１６にｐウエルに印加される電源ラインＣが接続されるので、第２ｐ型領域１６はｐウエル１４内に入るように形成され、ｐウエル１４に効果的に電圧（逆方向電圧）が印加されるようにする。第１ｐ型領域１５は、フォトダイオードを構成するｐ型領域であり、フォトダイオード領域内において第１ｐ型領域１５の周囲にｐｎ接合による空乏層１８（逆方向電圧印加時）が形成される。第１ｐ型領域１５および第２ｐ型領域１６のイオン注入は同一条件で同時に行なうこともできる。 Next, as shown in FIG. 2C, after an insulating film 36 is formed on the n-type semiconductor substrate 11, patterning for forming the first p-type region 15 and the second p-type region 16 is performed using photolithography. Opening the photosensitive film in these regions, ion-implanting p-type ions such as B from the opening of the photosensitive film, forming a first p-type impurity ion implantation layer and a second p-type ion implantation layer, Activation heat treatment and / or heat treatment for diffusion are performed to form the first p-type region 15 and the second p-type region 16. Since the power supply line C applied to the p-well is connected to the second p-type region 16, the second p-type region 16 is formed so as to enter the p-well 14, and an effective voltage (reverse voltage) is applied to the p-well 14. ) Is applied. The first p-type region 15 is a p-type region constituting a photodiode, and a depletion layer 18 (when a reverse voltage is applied) is formed around the first p-type region 15 in the photodiode region. The ion implantation of the first p-type region 15 and the second p-type region 16 can be performed simultaneously under the same conditions.
さらに、フォトリソ法を用いてｎ型シリコン半導体基板１１に電圧印加用の高濃度ｎ型領域１７形成用のパターニングを行ない、これらの領域１７における感光性膜を開口して、リン（Ｐ）、Ａｓ等のｎ型イオンをイオン注入し、ｎ型イオン注入層を形成し、活性化熱処理および／または拡散用熱処理を行ない、高濃度ｎ型領域１７を形成する。第１ｐ型領域１５および第２ｐ型領域１６形成用の熱処理は、高濃度ｎ型領域１７形成用の熱処理と同時に行なうこともできる。絶縁膜３６は、厚みが約０．１μｍ〜１．０μｍのシリコン酸化膜やシリコン窒化膜等で、ＣＶＤ法や熱酸化法で形成する。この絶縁膜３６は、絶縁膜３１を除去した後に絶縁膜３６を形成しても良いし、絶縁膜３１上に新たに絶縁膜を形成しても良いし、あるいは絶縁膜３１と兼用しても良い。 Further, patterning for forming a high-concentration n-type region 17 for applying a voltage is performed on the n-type silicon semiconductor substrate 11 by using a photolithography method, and the photosensitive film in these regions 17 is opened to form phosphorus (P), As An n-type ion implantation layer is formed, an n-type ion implantation layer is formed, an activation heat treatment and / or a diffusion heat treatment are performed, and the high-concentration n-type region 17 is formed. The heat treatment for forming the first p-type region 15 and the second p-type region 16 can be performed simultaneously with the heat treatment for forming the high concentration n-type region 17. The insulating film 36 is a silicon oxide film or silicon nitride film having a thickness of about 0.1 μm to 1.0 μm, and is formed by a CVD method or a thermal oxidation method. The insulating film 36 may be formed after the insulating film 31 is removed, a new insulating film may be formed on the insulating film 31, or the insulating film 31 may also be used. good.
次に図２（ｄ）に示すように、シリコン酸化膜やシリコン酸窒化膜等の層間絶縁膜３９を積層した後、フォトリソ法を用いて感光性膜に窓開けを行ない、この窓開けした所から絶縁膜３６および３９をエッチング除去し、第１ｐ型領域１５、第２ｐ型領域１６、および高濃度ｎ型領域１７とのコンタクト孔４１を形成する。次に図２（ｅ）に示すように、多結晶シリコン膜、アルミニウム、シリサイド膜、銅膜等の導電体膜を積層して、必要なパターニングを行ない配線・電極４３を形成する。第１ｐ型領域１５と接続する配線・電極４３は電極Ａ、高濃度ｎ型領域１７と接続する配線・電極４３は電極Ｂ、第２ｐ型領域１６と接続する配線・電極４３は電極Ｃとなる。層間絶縁膜３９および絶縁膜３６は、配線・電極４３と半導体基板１１との短絡を防止するための絶縁膜であるが、絶縁膜３６で充分であれば層間絶縁膜３９を積層しなくても良い。層間絶縁膜３９および絶縁膜３６の全体厚みは０．２μｍ〜１．０μｍあれば充分であり、余り厚くするとシリコン基板に入る光量を遮るので、フォトダイオードの適用用途によって絶縁膜の種類や膜厚を適宜選択するのが良い。また、配線・電極４３を形成後、保護膜としてシリコン酸化膜、シリコン酸窒化膜、あるいはシリコン窒化膜を積層することもできる。 Next, as shown in FIG. 2 (d), after laminating an interlayer insulating film 39 such as a silicon oxide film or a silicon oxynitride film, a window is opened in the photosensitive film using a photolithographic method. Then, the insulating films 36 and 39 are removed by etching to form contact holes 41 with the first p-type region 15, the second p-type region 16, and the high concentration n-type region 17. Next, as shown in FIG. 2E, a conductor film such as a polycrystalline silicon film, aluminum, a silicide film, or a copper film is laminated and necessary patterning is performed to form wiring / electrodes 43. The wiring / electrode 43 connected to the first p-type region 15 is an electrode A, the wiring / electrode 43 connected to the high-concentration n-type region 17 is an electrode B, and the wiring / electrode 43 connected to the second p-type region 16 is an electrode C. . The interlayer insulating film 39 and the insulating film 36 are insulating films for preventing a short circuit between the wiring / electrode 43 and the semiconductor substrate 11. However, if the insulating film 36 is sufficient, the interlayer insulating film 39 may be omitted. good. The total thickness of the interlayer insulating film 39 and the insulating film 36 should be 0.2 μm to 1.0 μm. If the thickness is too large, the amount of light entering the silicon substrate is blocked. It is good to select suitably. Further, after the wiring / electrode 43 is formed, a silicon oxide film, a silicon oxynitride film, or a silicon nitride film can be laminated as a protective film.
図３は、トレンチを用いた本発明のフォトダイオードの製造方法を示す図である。使用する基板は、図２に示したものと同様で、高濃度のｎ型基板１２上に厚さｍの低濃度ｎ型層１３のｎエピ層をエピタキシャル成長したｎ型シリコン半導体基板１１である。図３（ａ）に示すように、このｎ型シリコン半導体基板１１の表面にシリコン酸化膜等の絶縁膜３１を形成後、フォトリソ法を用いて、ｐウエルを形成する領域において感光性膜５１にトレンチ形成用の開口部５２を形成する。この開口部５２から絶縁膜３１をエッチングし、さらにシリコン基板１１をエッチングしトレンチ２１を形成する。ｐウエル形成領域を広く取れるときは、絶縁膜３１やシリコン基板１１をウエットエッチングや等方性ドライエッチングでエッチングすることもできるが、通常ｐウエル形成領域は余り広くないので、異方性ドライエッチングにより深さ方向に略垂直（基板面の法線に対して平均傾斜角度１０度以下、好適には５度以下、最適には１度以下）な形状であるトレンチ２１を形成する。トレンチ２１のｎ型シリコン半導体基板１１の表面からの深さｋ２は、ｎエピ層１３の厚みｍ、ｐウエルの深さ（トレンチ底部からの深さ）ｈ２、ｐウエルに印加される逆方向電圧により生じる空乏層の厚みｄ２から決定できる。（ｍ≦ｋ２＋ｈ２＋ｄ２） FIG. 3 is a diagram showing a manufacturing method of the photodiode of the present invention using a trench. The substrate to be used is the same as that shown in FIG. 2 and is an n-type silicon semiconductor substrate 11 obtained by epitaxially growing an n-epi layer of a low-concentration n-type layer 13 having a thickness m on a high-concentration n-type substrate 12. As shown in FIG. 3A, after an insulating film 31 such as a silicon oxide film is formed on the surface of the n-type silicon semiconductor substrate 11, a photolithographic method is used to form a photosensitive film 51 in a region where a p-well is formed. An opening 52 for forming a trench is formed. The insulating film 31 is etched from the opening 52 and the silicon substrate 11 is further etched to form the trench 21. When the p-well formation region can be widened, the insulating film 31 and the silicon substrate 11 can be etched by wet etching or isotropic dry etching. However, since the p-well formation region is usually not so wide, anisotropic dry etching is performed. Thus, the trench 21 having a shape substantially perpendicular to the depth direction (average inclination angle of 10 degrees or less, preferably 5 degrees or less, optimally 1 degree or less with respect to the normal of the substrate surface) is formed. The depth k2 of the trench 21 from the surface of the n-type silicon semiconductor substrate 11 is the thickness m of the n-epi layer 13, the depth of the p-well (depth from the bottom of the trench) h2, and the reverse voltage applied to the p-well. Can be determined from the thickness d2 of the depletion layer generated by the above. (M ≦ k2 + h2 + d2)
異方性ドライエッチングに用いられるエッチングガスは、たとえば、ＳＦ６、ＣＦ４、ＣＨＦ３、ＣＣｌ４、ＣＦ２Ｃｌ２、ＳｉＣｌ２、Ｃｌ２、Ｂｒ２、ＨＢｒ等のハロゲン系ガスが挙げられる。所定深さのトレンチ２１が形成された後で、トレンチ２１の底部およびトレンチ側壁側面に開口部５２を通して、ｐウエル形成用のｐ型不純物イオン（たとえば、Ｂ）３４をイオン注入し、トレンチ２１の底部および側壁側面にｐ型イオン注入層５３を形成する。トレンチエッチングにマスクとして用いた感光性膜５１は、このｐウエルエッチング時にもイオン注入のマスクとなる。ドライエッチング時に感光性膜５１もある程度エッチングされるので、トレンチ２１だけにイオン注入し他の感光性膜５１で被われた部分にイオン注入しないように、初期の感光性膜５１の厚みを確保しておく。本発明のフォトダイオードにおいて、トレンチ２１を形成する場合は、ｐ型不純物イオンをそれほど深くイオン注入する必要はなく、イオン注入の加速エネルギーを余り高くする必要はないので、感光性膜５１の厚みもそれほど厚くする必要はない。 Examples of the etching gas used for anisotropic dry etching include halogen-based gases such as SF 6 , CF 4 , CHF 3 , CCl 4 , CF 2 Cl 2 , SiCl 2 , Cl 2 , Br 2 , and HBr. After the trench 21 having a predetermined depth is formed, p-type impurity ions (for example, B) 34 for forming a p-well are ion-implanted through the opening 52 on the bottom of the trench 21 and the side wall of the trench. A p-type ion implantation layer 53 is formed on the bottom and side walls. The photosensitive film 51 used as a mask for trench etching also serves as a mask for ion implantation during this p-well etching. Since the photosensitive film 51 is also etched to some extent during dry etching, the initial thickness of the photosensitive film 51 is ensured so that ions are implanted only into the trench 21 and are not implanted into the portion covered with the other photosensitive film 51. Keep it. In the photodiode of the present invention, when the trench 21 is formed, it is not necessary to implant the p-type impurity ions so deeply, and it is not necessary to increase the acceleration energy of the ion implantation, so the thickness of the photosensitive film 51 is also increased. It doesn't have to be so thick.
通常イオン注入はチャネリング防止のために半導体基板１１面の法線方向に対して少し傾けて（たとえば、７度）行なうので、トレンチ底部およびトレンチ側壁にイオン注入するために、トレンチ幅、トレンチ深さ、絶縁膜３１の厚み、感光性膜５１の厚みを選択する。また、トレンチ２１は通常直方体形状の溝であるから、トレンチ側壁にイオン注入するために４つの各側壁に向けて対向する方向からイオン注入する。あるいは、回転イオン注入を行ない、４つの各側壁を有するトレンチ側壁の側面へ満遍なくイオン注入することができる。尚トレンチが円筒形またはその他の形状であっても９０度ずつ異なる方向から４回イオン注入したり、あるいは回転イオン注入したりすることにより、トレンチ側壁へ満遍なくイオン注入することができる。また、これらの方法によりトレンチ底部へのイオン注入も充分に行なうことができる。 Usually, ion implantation is performed with a slight inclination (for example, 7 degrees) with respect to the normal direction of the surface of the semiconductor substrate 11 to prevent channeling. Therefore, in order to implant ions into the trench bottom and trench sidewall, the trench width and trench depth The thickness of the insulating film 31 and the thickness of the photosensitive film 51 are selected. In addition, since the trench 21 is usually a rectangular parallelepiped-shaped groove, in order to implant ions into the trench sidewalls, ions are implanted from the direction facing each of the four sidewalls. Alternatively, rotational ion implantation can be performed to uniformly implant ions into the side surface of the trench sidewall having four sidewalls. Even if the trench has a cylindrical shape or other shapes, it is possible to uniformly implant ions into the sidewall of the trench by performing ion implantation four times from different directions by 90 degrees or by rotating ion implantation. Further, ion implantation into the bottom of the trench can be sufficiently performed by these methods.
次に図３（ｂ）に示すように、ｐウエル形成用の熱処理を行ない、ｐ型イオン注入層５３からｐ型不純物元素を拡散させｐウエル１４を形成する。熱処理条件（温度、時間）は、ｐ型イオン注入層５３の深さから最終的なｐウエル深さｈ２になるように選択する。次に図３（ｃ）に示すように、フォトリソ法を用いて絶縁膜３１上に感光性膜をパターニングし、ｐ型領域（第１、第２）１５、１６を形成すべき領域を開口し、それらの開口部分から高濃度のｐ型不純物イオンをイオン注入し、ｐ型不純物イオン注入層を形成し、その後の活性化および拡散熱処理により第１ｐ型領域１５および第２ｐ型領域１６を形成する。第２ｐ型領域はトレンチ２１の底部および側壁側面に形成される。従って、トレンチ２１の部分は感光性膜が開口しており、ｐ型イオン注入は、トレンチ２１を通ってその底部および側壁側面に打ち込まれる。ｐウエル１４は既に大きく伸びているので、第２ｐ型領域はｐウエル１４の内側に形成される。さらに、フォトリソ法を用いて絶縁膜３１上に感光性膜をパターニングし、高濃度のｎ型領域１７を形成すべき領域を開口し、その開口部分から高濃度のｎ型不純物イオンをイオン注入し、ｎ型不純物イオン注入層を形成し、その後の活性化および拡散熱処理により高濃度のｎ型領域１７を形成する。これらのｐ型不純物イオン注入層の活性化および拡散熱処理とｎ型不純物イオン注入層の活性化および拡散熱処理は兼用することもできる。 Next, as shown in FIG. 3B, a heat treatment for forming a p-well is performed, and a p-type impurity element is diffused from the p-type ion implantation layer 53 to form a p-well 14. The heat treatment conditions (temperature, time) are selected from the depth of the p-type ion implantation layer 53 to the final p-well depth h2. Next, as shown in FIG. 3C, a photosensitive film is patterned on the insulating film 31 using a photolithography method, and regions where p-type regions (first and second) 15 and 16 are to be formed are opened. Then, high-concentration p-type impurity ions are implanted from these openings to form a p-type impurity ion-implanted layer, and the first p-type region 15 and the second p-type region 16 are formed by subsequent activation and diffusion heat treatment. . The second p-type region is formed at the bottom of the trench 21 and the side wall of the sidewall. Therefore, the photosensitive film is opened in the trench 21 portion, and the p-type ion implantation is implanted through the trench 21 into the bottom portion and the side wall of the sidewall. Since the p-well 14 has already extended greatly, the second p-type region is formed inside the p-well 14. Further, a photosensitive film is patterned on the insulating film 31 using a photolithography method, a region where the high-concentration n-type region 17 is to be formed is opened, and high-concentration n-type impurity ions are implanted from the opening. Then, an n-type impurity ion implantation layer is formed, and a high-concentration n-type region 17 is formed by subsequent activation and diffusion heat treatment. The activation and diffusion heat treatment of the p-type impurity ion implantation layer and the activation and diffusion heat treatment of the n-type impurity ion implantation layer can be combined.
次に図３（ｄ）に示すように、トレンチ２１内を導電体膜２２で充填する。この導電体膜２２は、高濃度の不純物を含有した（ドープした）PolySi膜、WSix膜等のシリサイド膜、Al、銅、金、タングステン等の金属膜である。これらの導電体膜２２がトレンチ底部および側壁側面の高濃度の第２ｐ型領域と直接接触しているので、導電体膜２２とｐウエル１４は電気的に接続する。トレンチ２１内を導電体膜２２で充填する方法はこれまでに実施または提案された種々の方法を適用できる。たとえば、PolySi膜やシリサイド膜をCVD法等で積層すれば、トレンチ２１の内部にも積層し、一定膜厚以上のPolySi膜等の積層でトレンチ内を充填できる。シリコン半導体基板１１上の絶縁膜３１上にも積層するので、全面エッチング（異方性ドライエッチングが良い）すれば、トレンチ２１内だけPolySi膜等を充填できる。あるいは、選択CVD法を用いてトレンチ内をW等の金属膜で充填できる。あるいは、めっき法を用いて、トレンチ内に選択的にCu、Au等の金属を充填できる。 Next, as shown in FIG. 3D, the trench 21 is filled with a conductor film 22. This conductor film 22 is a silicide film such as a PolySi film or WSix film containing a high concentration of impurities (doped), or a metal film such as Al, copper, gold, or tungsten. Since these conductive films 22 are in direct contact with the high-concentration second p-type regions at the bottom of the trench and the side walls, the conductive film 22 and the p-well 14 are electrically connected. As a method of filling the trench 21 with the conductor film 22, various methods that have been implemented or proposed so far can be applied. For example, if a PolySi film or a silicide film is laminated by the CVD method or the like, the trench 21 can also be laminated, and the inside of the trench can be filled with a polySi film or the like having a certain thickness or more. Since it is also laminated on the insulating film 31 on the silicon semiconductor substrate 11, if the entire surface is etched (anisotropic dry etching is good), only the trench 21 can be filled with a PolySi film or the like. Alternatively, the trench can be filled with a metal film such as W using a selective CVD method. Alternatively, a metal such as Cu or Au can be selectively filled in the trench using a plating method.
次に図３（ｅ）に示すように、絶縁膜３１上に絶縁膜３９を積層し、第１ｐ型領域１５、トレンチ２１を充填した導電体膜２２、およびｎ型領域１７との接続孔（コンタクト孔）を形成し、導電体膜を積層して、所定のパターニングを行なって電極・配線４１を形成する。第１ｐ型領域１５と接続する電極・配線４１が電極Ａ、ｎ型領域１７と接続する電極・配線４１が電極Ｂ、トレンチ２１を充填した導電体膜２２と接続する電極・配線４１が電極Ｃとなる。このようにトレンチを形成する本発明のフォトダイオードは、トレンチ形成プロセスは増えるものの、高価な高エネルギーイオン注入装置を使用しなくとも、確実にフォトダイオード領域をｐウエルおよびその周りに形成した空乏層により包囲することができ、フォトダイオード特性に有害なノイズ電流を確実に抑制できる。 Next, as shown in FIG. 3E, an insulating film 39 is stacked on the insulating film 31, and the first p-type region 15, the conductor film 22 filling the trench 21, and a connection hole ( Contact holes), conductive films are stacked, and predetermined patterning is performed to form electrodes / wirings 41. The electrode / wiring 41 connected to the first p-type region 15 is the electrode A, the electrode / wiring 41 connected to the n-type region 17 is the electrode B, and the electrode / wiring 41 connected to the conductor film 22 filling the trench 21 is the electrode C. It becomes. The photodiode of the present invention for forming a trench as described above has a depletion layer in which the photodiode region is reliably formed in and around the p-well without using an expensive high-energy ion implantation apparatus, although the trench formation process increases. The noise current harmful to the photodiode characteristics can be reliably suppressed.
図４は本発明のｐウエルを有するフォトダイオードのレイアウト（平面図）の一例を示す図である。図４（ａ）は、円形状の第１ｐ型領域１５から離間して、その第１ｐ型領域を包囲する矩形形状のｐウエル１４を有するフォトダイオードである。ｐウエル１４はチップ端面２０から離間（ｎエピ層の不純物濃度や逆方向電圧にもよるが、１０μｍ〜１００μｍ程度）して配置される。ｐウエル１４がチップ端面まで達すると、チップ端面にｐｎ接合が露出するので、この部分から電荷が漏れて接合が不完全となり逆方向電圧を印加してもｐウエルのｐｎ接合に充分に電圧が印加できない。図示していないが、ｐウエル１４の内側に第２ｐ型領域が形成される。第１ｐ型領域１５とｐウエル１４の間にｎ型領域１７が配置される。ｎ型領域１７は基板１１とのコンタクト部であるが、ｎエピ層のｎ型不純物濃度が低いときは、ｎ型領域１７を広く取って充分な（フォトダイオード特性に影響を与えない程度に）コンタクト面積を確保することが望ましい。空乏層１８は、円形状の第１ｐ型領域の外側（および下側）に形成される。ｐウエル１４の空乏層１９はｐウエル１４の周囲に形成される。 FIG. 4 is a diagram showing an example of a layout (plan view) of a photodiode having a p-well according to the present invention. FIG. 4A shows a photodiode having a rectangular p-well 14 which is spaced apart from the circular first p-type region 15 and surrounds the first p-type region. The p-well 14 is arranged away from the chip end face 20 (although depending on the impurity concentration of the n-epi layer and the reverse voltage, it is about 10 μm to 100 μm). When the p-well 14 reaches the end surface of the chip, the pn junction is exposed on the end surface of the chip. Therefore, charge leaks from this portion, the junction becomes incomplete, and a sufficient voltage is applied to the pn junction of the p-well even when reverse voltage is applied. Cannot be applied. Although not shown, a second p-type region is formed inside the p-well 14. An n-type region 17 is disposed between the first p-type region 15 and the p-well 14. The n-type region 17 is a contact portion with the substrate 11. However, when the n-type impurity concentration of the n-epi layer is low, the n-type region 17 is wide enough (so as not to affect the photodiode characteristics). It is desirable to secure a contact area. The depletion layer 18 is formed outside (and below) the circular first p-type region. A depletion layer 19 of the p-well 14 is formed around the p-well 14.
図４（ｂ）は、第１ｐ型領域が円形状のストライプ（縞状または円形帯状）パターンとなっている場合の一例である。各ストライプパターンに電極Ａが配線され同じ電圧が印加され、各円形状パターンの外側および下部にに空乏層が形成される。ｐウエル１４の形状は矩形状で図４（ａ）と同じで、フォトダイオード領域を取り囲んでいる。フォトダイオード領域内の第１ｐ型領域の形状は、矩形形状や多角形状、あるいは格子状であっても良く用途に応じて適宜選択すれば良い。本発明のｐウエル領域は、チップ端面とフォトダイオード領域との間に配置するだけでなく、フォトダイオード以外の他のデバイス（トランジスタや他の種々の回路）を一緒に搭載するＩＣの場合には、他のデバイス領域とフォトダイオード領域との間に配置することも有効であり、光が他のデバイス領域にも入射してその領域で電子―正孔対を発生する場合でも、発生したキャリア（正孔）がフォトダイオード領域に進入するのを防止することができる。尚、ｐウエル１４はフォトダイオード領域を囲んでいることが重要なので、図４に示すような矩形状である必要はなく、円形状、楕円状、多角形状でも良く、また、チップ端面２０からの距離は大きくても良い（ただし、大きいとチップサイズも大きくなる。） FIG. 4B shows an example in which the first p-type region has a circular stripe (stripe or circular strip) pattern. An electrode A is wired to each stripe pattern and the same voltage is applied, and a depletion layer is formed outside and below each circular pattern. The shape of the p-well 14 is rectangular and is the same as that shown in FIG. 4A, and surrounds the photodiode region. The shape of the first p-type region in the photodiode region may be a rectangular shape, a polygonal shape, or a lattice shape, and may be appropriately selected depending on the application. The p-well region of the present invention is not only arranged between the chip end face and the photodiode region, but also in the case of an IC in which other devices (transistors and other various circuits) other than the photodiode are mounted together. It is also effective to place it between the other device region and the photodiode region, and even if light enters the other device region and generates electron-hole pairs in that region, the generated carrier ( Hole) can be prevented from entering the photodiode region. Since it is important that the p-well 14 surrounds the photodiode region, the p-well 14 does not have to be rectangular as shown in FIG. 4, and may be circular, elliptical, or polygonal. The distance may be large (however, the larger the chip size, the larger the chip size).
種々のフォトダイオードを有するチップ端面（側面）から光を照射して、それらのフォトダイオードにおいて発生する光電流を比較した。ｎエピ層の厚みが１２μｍのｎ型基板内に、チップ端面からａ（ａ＝１００、４００）μｍ、ａ＋７０μｍおよびａ＋１５０μｍの距離に形成した第１ｐ型領域のフォトダイオードＡ１、Ａ２およびＡ３を配置したフォトダイオードチップにおいて、チップ端面から６０μｍの距離の所に形成したｐウエルの効果を調べた。ｐウエルの深さは約６μｍで、ｐウエルおよび第１ｐ型領域（Ａ１、Ａ２、Ａ３）に５Ｖの逆方向電圧を印加し、チップ端面から波長８５０μｍの光を照射して、フォトダイオードＡ１、Ａ２、Ａ３に流れる電流をシミュレーションした。比較のためにｐウエルがないもの、高濃度基板のない通常基板も使用した。図５にその結果を示す。通常基板の場合、ｐウエルを設けることにより１／４〜１／５程度フォトダイオードＡ１の電流値が小さくなるが、エピ基板の場合、ｐウエルを設けることによって特にｐウエルに近いＡ１のフォトダイオードの電流値を２桁〜５ケタ程度小さくすることができる。このように特にエピ基板の場合は、ｐウエルを付加することによってノイズ電流を大幅に小さくすることができる。 Light was irradiated from the chip end face (side face) having various photodiodes, and the photocurrents generated in the photodiodes were compared. Photodiodes A1, A2, and A3 in the first p-type region formed at distances a (a = 100, 400) μm, a + 70 μm, and a + 150 μm from the chip end face are arranged in an n-type substrate having an n-epi layer thickness of 12 μm. In the photodiode chip, the effect of the p-well formed at a distance of 60 μm from the chip end face was examined. The depth of the p-well is about 6 μm, a reverse voltage of 5 V is applied to the p-well and the first p-type region (A1, A2, A3), light with a wavelength of 850 μm is irradiated from the chip end face, and the photodiode A1, The current flowing through A2 and A3 was simulated. For comparison, a normal substrate without a p-well or a high concentration substrate was also used. FIG. 5 shows the result. In the case of a normal substrate, the current value of the photodiode A1 is reduced by about 1/4 to 1/5 by providing a p-well. However, in the case of an epitaxial substrate, the photodiode of A1 that is particularly close to the p-well by providing a p-well Current value can be reduced by about two digits to five digits. Thus, particularly in the case of an epitaxial substrate, the noise current can be greatly reduced by adding a p-well.
以上説明した様に、本発明は、フォトダイオード領域とチップ端面との間にｐウエルを配置するとともに、このｐウエルに逆方向バイアスを印加して広い空乏層を発生させて、この空乏層を高濃度ｎ型基板と接触させる。フォトダイオード領域はｐウエルのｐｎ接合に生じる空乏層と下部の高濃度ｎ型基板に囲まれているので、チップ端面から入射する光によって発生するキャリアのフォトダイオード領域への進入を抑制できる。本発明のｐウエルは、さらにｐウエル領域に形成したトレンチを通してイオン注入およびその後のｐウエル形成用熱処理により形成されるので、高エネルギーイオン注入装置等の特殊で高価な装置や複雑なプロセスを使用することなく、さらにより高温長時間の熱処理を使用することなく、ｐウエルのｐｎ接合に生じる空乏層を高濃度ｎ型基板に接触させることができる。 As described above, according to the present invention, a p-well is arranged between the photodiode region and the chip end face, and a reverse depletion is applied to the p-well to generate a wide depletion layer. Contact with a high concentration n-type substrate. Since the photodiode region is surrounded by a depletion layer generated at the pn junction of the p-well and the lower high-concentration n-type substrate, the entry of carriers generated by light incident from the chip end face into the photodiode region can be suppressed. Since the p-well of the present invention is formed by ion implantation through a trench formed in the p-well region and subsequent heat treatment for forming the p-well, a special and expensive apparatus such as a high-energy ion implantation apparatus or a complicated process is used. In addition, the depletion layer generated in the pn junction of the p-well can be brought into contact with the high concentration n-type substrate without using a heat treatment for a long time at a higher temperature.
本発明のフォトダイオードは、高濃度ｎ型基板上にｎ型エピ層をエピタキシャル成長したエピウエハを用いたが、これまでに記載した内容について、ｎ型とｐ型を逆にした場合にも適用できる。すなわち、高濃度ｐ型基板上にｐ型エピ層をエピタキシャル成長したエピウエハを用い、フォトダイオードとして高濃度ｎ型領域によるｐｎ接合を用いて、フォトダイオード領域をｎウエルで包囲する構造についても本発明を適用することができる。尚、明細書の各部分に記載し説明した内容を記載しなかった他の部分においても矛盾なく適用できることに関しては、当該他の部分に当該内容を適用できることは言うまでもない。さらに、上記実施形態は一例であり、要旨を逸脱しない範囲内で種々変更して実施でき、本発明の権利範囲が上記実施形態に限定されないことも言うまでもない。 The photodiode of the present invention uses an epi-wafer obtained by epitaxially growing an n-type epi layer on a high-concentration n-type substrate. However, the present invention can be applied to the case where n-type and p-type are reversed. That is, the present invention is also applied to a structure in which an epi-wafer obtained by epitaxially growing a p-type epi layer on a high-concentration p-type substrate, a pn junction by a high-concentration n-type region as a photodiode, and a photodiode region surrounded by an n-well. Can be applied. In addition, it cannot be overemphasized that the said content can be applied to the said other part regarding that it can apply without contradiction also in the other part which did not describe the content described and demonstrated in each part of a specification. Furthermore, the said embodiment is an example, and can be implemented in various changes within the range which does not deviate from a summary, and it cannot be overemphasized that the right range of this invention is not limited to the said embodiment.
本発明は、フォトダイオード単独デバイスだけでなく、フォトダイオード内蔵のフォトＩＣ等の各種デバイスにも適用することができる。 The present invention can be applied not only to a single photodiode device but also to various devices such as a photo IC with a built-in photodiode.
１１・・・ｎ型シリコン半導体基板、１２・・・高濃度ｎ型シリコン半導体基板、
１３・・・ｎ型エピタキシャル層、１４・・・ｐウエル、１５・・・第１ｐ型領域、
１６・・・第２ｐ型領域、１７・・・高濃度ｎ型領域、１８・・・空乏層、
１９・・・空乏層、２０・・・チップ端面
11 ... n-type silicon semiconductor substrate, 12 ... high concentration n-type silicon semiconductor substrate,
13 ... n-type epitaxial layer, 14 ... p-well, 15 ... first p-type region,
16 ... 2nd p-type area | region, 17 ... High concentration n-type area | region, 18 ... Depletion layer,
19 ... depletion layer, 20 ... chip end face
Claims (9)
ｍ≦ｋ＋ｈ＋ｄであることを特徴とする請求項５に記載のフォトダイオード。 When the depth of the trench is k, the depth of the p-well from the bottom of the trench is h, the depth of the depletion layer on the n-type epitaxial layer side from the bottom of the p-well is d, and the thickness of the n-type silicon epitaxial layer is m.
The photodiode according to claim 5, wherein m ≦ k + h + d.
2. The electrical connection with the n-type silicon epitaxial layer is performed through a back surface side of the silicon semiconductor chip or through an n-type region having a high impurity concentration formed in the n-type silicon epitaxial layer. The photodiode of any one of -8.
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