JP2014204226A - Ring amplifier - Google Patents
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Abstract
Description
本発明は、デッドゾーン付加方法を用いたリングアンプに関し、より詳細には、高速動作に適したリングアンプ（Ｒｉｎｇ Ａｍｐｌｉｆｉｅｒ）に関する。 The present invention relates to a ring amplifier using a dead zone adding method, and more particularly, to a ring amplifier (Ring Amplifier) suitable for high-speed operation.
近年の節電意識の高まりから、電化製品を構成するＩＣにおいても消費電力の削減に対する要求が厳しくなってきている。特に、ＩＣの中でも消費電力の多いものの１つとして、高速動作を行う演算増幅器が挙げられる。例えば、映像系のＩＣでは、数十ＭＨｚの動作レートで映像信号を増幅、デジタル化する必要があるため、それらを駆動する演算増幅器の消費電力は、ＩＣ全体の消費電力のかなりの割合を占めている。そのため、これらの演算増幅器の消費電力を削減する試みが、世界中で数多く研究されている。
そのような状況下において、２０１２年の２月に行われたＩＳＳＣＣでは、インバータを３段直列に接続したオシレータタイプの演算増幅器（以下、リングアンプ）が報告されている（非特許文献１参照）。このリングアンプは、小さなインバータのみで構成されているため、非常に低消費電力で動作させることが可能である。
Due to the recent increase in awareness of power saving, demands for reducing power consumption are becoming strict even in ICs constituting electric appliances. In particular, one of the ICs that consumes a large amount of power is an operational amplifier that operates at high speed. For example, in a video IC, it is necessary to amplify and digitize a video signal at an operation rate of several tens of MHz. Therefore, the power consumption of the operational amplifier that drives them accounts for a considerable proportion of the power consumption of the entire IC. ing. For this reason, many attempts to reduce the power consumption of these operational amplifiers have been studied all over the world.
Under such circumstances, in the ISSCC conducted in February 2012, an oscillator type operational amplifier (hereinafter referred to as a ring amplifier) in which three stages of inverters are connected has been reported (see Non-Patent Document 1). . Since this ring amplifier is composed of only a small inverter, it can be operated with very low power consumption.
図１は、従来のリングアンプをスイッチトキャパシタ回路に適用した場合の基本的な回路構成図である。リングアンプ１と、このリングアンプ１が駆動する負荷容量ＣＬと、リングアンプ１の入力Ｖｉｎと出力Ｖｏｕｔ間に接続された積分容量Ｃｆと、一端がリングアンプ１の入力Ｖｉｎに接続され、他端がスイッチＳＷ１とＳＷ２とに接続されたサンプリング容量Ｃｓと、リングアンプ１の入力Ｖｉｎとアナログコモン電圧Ｖｃとの間に接続されたスイッチＳＷ３とからなり、ＳＷ１の他端には、入力信号Ｖｓｉｇｎａｌが接続され、ＳＷ２の他端には、アナログコモン電圧が接続されている。
FIG. 1 is a basic circuit configuration diagram when a conventional ring amplifier is applied to a switched capacitor circuit. The
図２は、従来のリングアンプの回路構成図である。この従来のリングアンプは、入力ＶｉｎとインバータＩＮＶ１との間に接続された直流カット用容量Ｃ１と、インバータＩＮＶ１の入出力間に接続されたスイッチＳＷ５と、インバータＩＮＶ１の出力と、インバータＩＮＶ２Ａ，ＩＮＶ２Ｂそれぞれとの間に接続された直流カット用容量Ｃ２，Ｃ３と、インバータＩＮＶ２Ａの入力にオフセット電圧Ｖｏｆ１を与えるためのスイッチＳＷ６と、インバータＩＮＶ２Ｂの入力にオフセット電圧Ｖｏｆ２を与えるためのスイッチＳＷ７と、出力がリングアンプの出力ＶｏｕｔとなるインバータＩＮＶ３とから構成されている。ＩＮＶ３を構成するＰＭＯＳＭＰのゲートには、インバータＩＮＶ２Ａの出力が接続され、ＮＭＯＳＭＮのゲートには、インバータＩＮＶ２Ｂの出力が接続されている。 FIG. 2 is a circuit configuration diagram of a conventional ring amplifier. This conventional ring amplifier includes a DC cut capacitor C1 connected between an input Vin and an inverter INV1, a switch SW5 connected between the input and output of the inverter INV1, an output of the inverter INV1, and inverters INV2A and INV2B. DC cut capacitors C2 and C3 connected between them, a switch SW6 for giving an offset voltage Vof1 to the input of the inverter INV2A, a switch SW7 for giving the offset voltage Vof2 to the input of the inverter INV2B, and an output Is composed of an inverter INV3 which becomes the output Vout of the ring amplifier. The output of the inverter INV2A is connected to the gate of the PMOSMP constituting the INV3, and the output of the inverter INV2B is connected to the gate of the NMOSMN.
次に、図１及び図２を用いて、リングアンプの動作について説明する。
スイッチトキャパシタ回路は、大きくサンプルフェーズφ１とホールドフェーズφ２の２つの位相を繰り返すことで動作を行う。φ１の位相の時、図１のスイッチＳＷ１，ＳＷ３，ＳＷ４が短絡し、ＳＷ２は開放される。これにより、サンプル容量Ｃｓには、入力信号Ｖｓｉｇｎａｌがサンプルされ、積分容量Ｃｆは、両端がアナログコモン電圧となって初期化される。
Next, the operation of the ring amplifier will be described with reference to FIGS.
The switched capacitor circuit operates by repeating two phases of a sample phase φ1 and a hold phase φ2. When the phase is φ1, the switches SW1, SW3, SW4 in FIG. 1 are short-circuited and SW2 is opened. As a result, the input signal Vsignal is sampled in the sample capacitor Cs, and the integration capacitor Cf is initialized with the analog common voltage at both ends.
一方、リングアンプ１内では、図２のスイッチＳＷ５，ＳＷ６，ＳＷ７が短絡する。これにより、容量Ｃ１には、インバータＩＮＶ１の閾値電圧がサンプルされ、容量Ｃ２には、オフセット電圧Ｖｏｆ１がサンプルされ、容量Ｃ３には、オフセット電圧Ｖｏｆ２がサンプルされる。ここで、オフセット電圧Ｖｏｆ１は、インバータＩＮＶ２Ａの閾値電圧よりも数十ｍＶ小さい電圧であり、オフセット電圧Ｖｏｆ２は、インバータＩＮＶ２Ｖの閾値電圧よりも数十ｍＶ大きい電圧となっている。
On the other hand, in the
これに対して、φ２の位相になると、図１のスイッチＳＷ２が短絡され、スイッチＳＷ１，ＳＷ３，ＳＷ４が開放され、図２のスイッチＳＷ５，ＳＷ６，ＳＷ７が開放される。リングアンプ１は、インバータＩＮＶ１，ＩＮＶ２（２Ａ，２Ｂ），ＩＮＶ３が直列に３段接続された構成であるため、容量Ｃｆにより負帰還が形成される。通常、インバータを３段直列に並べただけでは、それぞれのインバータの帯域が近いため位相余裕が取れず、負帰還を掛けたときに発振動作を引き起こす。
On the other hand, when the phase is φ2, the switch SW2 in FIG. 1 is short-circuited, the switches SW1, SW3, SW4 are opened, and the switches SW5, SW6, SW7 in FIG. 2 are opened. Since the
しかしながら、リングアンプ１では、２段目のインバータＩＮＶ２Ａ，ＩＮＶ２Ｂの入力にデッドゾーンと呼ばれるオフセットを付加することで、出力段のインバータＩＮＶ３に不感帯を持たせているため、まずはインバータ動作によって高速に最終到達値に近づき、最終到達値付近（不感帯内）になると、最終段のインバータＩＮＶ３はオフ状態、もしくは非常に帯域が小さい状態となり、発振することなく最終値に収束する。このため、リングアンプ１は、小さなインバータを数個用いるだけでアンプを形成することが可能なため、非常に低消費電力化が可能である。
However, in the
なお、３段のインバータで構成されたリングオシレータを有する電圧制御発振回路については、例えば、特許文献１や特許文献２に開示されている。
特許文献１に記載のものは、広い発振周波数範囲を有し、かつ電源ノイズの影響を抑制することが可能な電圧制御発振回路に関するもので、この電圧制御発振回路は、制御電圧に応じて駆動電圧を出力する駆動電圧生成回路と、駆動電圧の供給を受けて動作するリングオシレータ回路とを備え、駆動電圧生成部は、電源電圧の供給を受けて動作する演算増幅器によって形成される帰還回路を用いて駆動電圧を生成する。したがって、電源電圧に重畳された高周波成分、すなわち、ノイズの影響を抑制して、位相変動の小さい出力クロックを安定的に生成することができるというものである。
For example,
また、特許文献２に記載のものは、入力電圧の可変範囲において、出力周波数の特性がほぼ直線となるＶＣＯを備えたＰＬＬ回路に関するもので、電圧値の高い第２電源電圧で動作する電圧電流変換回路によって入力電圧が電流に変換され、この変換された電流を、第２電源電圧で動作する第１カレントミラー回路及び第２カレントミラー回路を介して、第２電源電圧よりも電圧が低い第１電源電圧で動作する第３カレントミラー回路とＰＭＯＳトランジスタの各ゲートにそれぞれ出力し、更に第３カレントミラー回路からＮＭＯＳトランジスタの各ゲートにそれぞれ出力するようにしたものである。 Patent Document 2 relates to a PLL circuit having a VCO whose output frequency characteristics are substantially linear in the input voltage variable range, and is a voltage current that operates at a second power supply voltage having a high voltage value. An input voltage is converted into a current by the conversion circuit, and the converted current is converted into a first voltage lower than the second power supply voltage via the first current mirror circuit and the second current mirror circuit operating with the second power supply voltage. A third current mirror circuit that operates at one power supply voltage and outputs to each gate of the PMOS transistor, respectively, and further outputs from the third current mirror circuit to each gate of the NMOS transistor.
しかしながら、上述したリングアンプでは、高速動作でのセトリング特性が劣化する問題がある。図３を参照して、従来技術の高速化に向けての問題点を説明する。
図３（ａ），（ｂ）は、リングアンプをスイッチトキャパシタ回路に適用した場合の、リングアンプ出力信号の出力特性をグラフに示す図である。
図３（ａ），（ｂ）において横軸は時間ｔを示し、縦軸はリングアンプのアナログ出力信号Ｖｏｕｔを示す。図３（ａ）はリングアンプのＭＯＳサイズが小さい時のアナログ出力信号Ｖｏｕｔの出力特性を示し、図３（ｂ）はリングアンプのＭＯＳサイズが大きい時のアナログ出力信号Ｖｏｕｔの出力特性を示す。
However, the above-described ring amplifier has a problem that settling characteristics in high-speed operation deteriorate. With reference to FIG. 3, problems for speeding up the prior art will be described.
FIGS. 3A and 3B are graphs showing the output characteristics of the ring amplifier output signal when the ring amplifier is applied to a switched capacitor circuit.
3A and 3B, the horizontal axis indicates the time t, and the vertical axis indicates the analog output signal Vout of the ring amplifier. 3A shows the output characteristics of the analog output signal Vout when the MOS size of the ring amplifier is small, and FIG. 3B shows the output characteristics of the analog output signal Vout when the MOS size of the ring amplifier is large.
リングアンプのＭＯＳサイズが小さいとき、アンプの帯域が低いため出力波形に大きなリンギングは見られない。しかし出力段のインバータのスルーレートが不足し、ホールドフェーズの目標時間内に収束ターゲット電圧に達していない（図３（ａ））。一方、リングアンプのＭＯＳサイズが大きいときは、出力段のインバータのスルーレートは高いが、アンプの帯域が高くなる。そのため、ループの安定性が確保できず、出力電圧のリンギングが激しくなってしまい、収束ターゲット電圧に達するのに長い時間を要している（図３（ｂ））。 When the MOS size of the ring amplifier is small, no large ringing is seen in the output waveform because the bandwidth of the amplifier is low. However, the slew rate of the inverter in the output stage is insufficient, and the convergence target voltage has not been reached within the target time of the hold phase (FIG. 3A). On the other hand, when the MOS size of the ring amplifier is large, the slew rate of the inverter at the output stage is high, but the bandwidth of the amplifier becomes high. Therefore, the stability of the loop cannot be secured, the ringing of the output voltage becomes severe, and it takes a long time to reach the convergence target voltage (FIG. 3B).
一般的にリングアンプは、最も負荷容量が大きい出力段でメインポールを形成し、初段及び２段目のインバータで２ｎｄポールや３ｒｄポールを形成する。高速動作においても安定性を確保するためには、２ｎｄポールや３ｒｄポールを高域にシフトさせる必要があるが、それは消費電流の増加に直結するため、低消費電力動作というリングアンプのメリットを大きく損ねてしまう。 In general, a ring amplifier forms a main pole at the output stage having the largest load capacity, and forms a 2nd pole or a 3rd pole by the first and second stage inverters. In order to ensure stability even in high-speed operation, it is necessary to shift the 2nd pole and 3rd pole to high frequencies, but this directly leads to an increase in current consumption. It will be damaged.
上述した特許文献１には、広い発振周波数範囲を有し、かつ電源ノイズの影響を抑制することが可能な電圧制御発振回路が開示されているものの、本発明のようなデッドゾーン付加方法を用いて高速動作に適したリングアンプについては何ら開示されていない。また、上述した特許文献２には、入力電圧の可変範囲において、出力周波数の特性がほぼ直線となるＶＣＯを備えたＰＬＬ回路が開示されているものの、本発明のようなデッドゾーン付加方法を用いて高速動作に適したリングアンプについては何ら開示されていない。さらに、非特許文献１にも、本発明の要旨となる構成については何ら開示されていない。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、デッドゾーン付加方法を用いて高速動作に適したリングアンプを提供することにある。
Although
The present invention has been made in view of such problems, and an object thereof is to provide a ring amplifier suitable for high-speed operation using a dead zone addition method.
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数のインバータ（ＩＮＶ１，ＩＮＶ２（２Ａ，２Ｂ），ＩＮＶ３）を縦列接続したリングアンプにおいて、出力段のインバータ（ＩＮＶ３）を構成する第１のＭＯＳトランジスタ（ＭＰ１，ＭＮ１）と、該第１のＭＯＳトランジスタ（ＭＰ１，ＭＮ１）と並列に設けられた第２のＭＯＳトランジスタ（ＭＰ２，ＭＮ２）とを備え、前記出力段のインバータ（ＩＮＶ３）のトランジスタサイズを可変にすることを特徴とする。
The present invention has been made to achieve such an object. The invention according to
また、請求項２に記載の発明は、請求項１に記載の発明において、前記出力段のインバータは、第１のＭＯＳトランジスと並列にＮ個（Ｎは自然数）接続される第２から第Ｎ＋１のＭＯＳトランジスタとを備えることを特徴とするリングアンプである。
また、請求項３に記載の発明は、請求項２に記載の発明において、前記第１から第Ｎ＋１のＭＯＳトランジスタが、ホールドフェーズを時分割した多相フェーズにおいて、それぞれＯＮ及びＯＦＦ制御されることを特徴とするリングアンプである。
According to a second aspect of the present invention, in the first aspect of the present invention, the inverter of the output stage is connected to N (N is a natural number) in parallel with the first MOS transistor. A ring amplifier comprising a MOS transistor.
According to a third aspect of the present invention, in the second aspect of the present invention, the first to N + 1th MOS transistors are ON and OFF controlled in a multiphase phase obtained by time-sharing a hold phase, respectively. It is a ring amplifier characterized by.
また、請求項４に記載の発明は、請求項２に記載の発明において、前記第１から第Ｎ＋１のＭＯＳトランジスタのうち少なくとも一つが、ホールドフェーズで常にＯＮ状態もしくはＯＦＦ状態になるよう制御されることを特徴とするリングアンプである。
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記第１のＭＯＳトランジスタのゲート端子を電源端に短絡するためのスイッチを備えることを特徴とするリングアンプである。
According to a fourth aspect of the present invention, in the second aspect of the present invention, at least one of the first to N + 1th MOS transistors is controlled to be always in an ON state or an OFF state in a hold phase. It is a ring amplifier characterized by this.
The invention according to claim 5 is the invention according to any one of
また、請求項６に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記第２から第Ｎ＋１のＭＯＳトランジスタのゲート端子を電源端に短絡するためのスイッチを備えることを特徴とするリングアンプである。
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載のリングアンプを備えたスイッチトキャパシタ回路であって、ゲイン設定と連動して、前記出力段のインバータのトランジスタサイズを可変にすることを特徴とするスイッチトキャパシタ回路。
According to a sixth aspect of the invention, there is provided the switch according to any one of the first to fourth aspects, further comprising a switch for short-circuiting the gate terminals of the second to N + 1th MOS transistors to a power supply terminal. It is a characteristic ring amplifier.
The invention according to claim 7 is a switched capacitor circuit including the ring amplifier according to any one of
本発明によれば、デッドゾーン付加方法を用いて高速動作に適したリングアンプを実現することができ、リングアンプによる高速動作を低消費電力で行うことができる。 According to the present invention, a ring amplifier suitable for high-speed operation can be realized using the dead zone addition method, and high-speed operation by the ring amplifier can be performed with low power consumption.
以下、図面を参照して本発明の各実施例について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図４は、本発明に係るリングアンプの実施例１を説明するための回路構成図である。図２に示した従来例との差異を明確にするために、スイッチトキャパシタ回路の構成は、図１と同様とし、リングアンプ内の構成だけ、本発明のリングアンプに置き換えて以下に説明する。
本実施例１のリングアンプと図２に示す従来のリングアンプの違いは、出力段のインバータを構成するＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１と並列に、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２を接続している点である。また、ＰＭＯＳトランジスタＭＰ２と電源端の間にスイッチＳＷ８が、ＮＭＯＳトランジスタＭＮ２とＧＮＤ端の間にスイッチＳＷ９がそれぞれ挿入されている。
FIG. 4 is a circuit configuration diagram for explaining the first embodiment of the ring amplifier according to the present invention. In order to clarify the difference from the conventional example shown in FIG. 2, the configuration of the switched capacitor circuit is the same as that in FIG. 1, and only the configuration in the ring amplifier is replaced with the ring amplifier of the present invention.
The difference between the ring amplifier of the first embodiment and the conventional ring amplifier shown in FIG. 2 is that the PMOS transistor MP2 and the NMOS transistor MN2 are connected in parallel with the PMOS transistor MP1 and the NMOS transistor MN1 constituting the inverter of the output stage. Is a point. A switch SW8 is inserted between the PMOS transistor MP2 and the power supply terminal, and a switch SW9 is inserted between the NMOS transistor MN2 and the GND terminal.
本発明のリングアンプは、複数のインバータＩＮＶ１，ＩＮＶ２Ａ，ＩＮＶ２Ｂ，ＩＮＶ３を縦列接続したリングアンプである。出力段のインバータＩＮＶ３を構成する第１のＭＯＳトランジスタＭＰ１，ＭＮ１と、第１のＭＯＳトランジスタＭＰ１，ＭＮ１と並列に設けられた第２のＭＯＳトランジスタＭＰ２，ＭＮ２とを備え、出力段のインバータＩＮＶ３のトランジスタサイズを可変にする。 The ring amplifier of the present invention is a ring amplifier in which a plurality of inverters INV1, INV2A, INV2B, and INV3 are connected in cascade. The output stage inverter INV3 includes first MOS transistors MP1 and MN1, and second MOS transistors MP2 and MN2 provided in parallel with the first MOS transistors MP1 and MN1, and the output stage inverter INV3 Make the transistor size variable.
また、出力段のインバータは、第１のＭＯＳトランジスと並列にＮ個（Ｎは自然数）接続される第２から第Ｎ＋１のＭＯＳトランジスタとを備えている。本実施例１においては、Ｎが２の場合について示している。
また、第１から第Ｎ＋１のＭＯＳトランジスタが、ホールドフェーズを時分割した多相フェーズにおいて、それぞれＯＮ及びＯＦＦ制御される。また、第１から第Ｎ＋１のＭＯＳトランジスタのうち少なくとも一つが、ホールドフェーズで常にＯＮ状態もしくはＯＦＦ状態になるよう制御される。
The output stage inverter includes N to N + 1th MOS transistors connected in parallel (N is a natural number) in parallel with the first MOS transistor. In the first embodiment, the case where N is 2 is shown.
The first to (N + 1) th MOS transistors are ON and OFF controlled in a multiphase phase obtained by time-sharing the hold phase, respectively. Further, at least one of the first to N + 1th MOS transistors is controlled to be always in the ON state or the OFF state in the hold phase.
また、第１のＭＯＳトランジスタのゲート端子を電源端に短絡するためのスイッチを備えている。また、第２から第Ｎ＋１のＭＯＳトランジスタのゲート端子を電源端に短絡するためのスイッチを備えている。
また、このような本実施例１に記載のリングアンプを備えたスイッチトキャパシタ回路を構成し、ゲイン設定と連動して、出力段のインバータのトランジスタサイズを可変にするスイッチトキャパシタ回路を実現することも可能である。
Further, a switch for short-circuiting the gate terminal of the first MOS transistor to the power supply terminal is provided. Further, a switch for short-circuiting the gate terminals of the second to (N + 1) th MOS transistors to the power supply terminal is provided.
In addition, a switched capacitor circuit including the ring amplifier described in the first embodiment can be configured to realize a switched capacitor circuit that can change the transistor size of the inverter in the output stage in conjunction with the gain setting. Is possible.
図５は、本発明に係るリングアンプの実施例１を説明するためのタイミングチャートを示す図で、図示しない制御部で生成される制御信号φ１，φ２，φ３の出力タイミングをタイミングチャートに示す図である。
図５に示すように、制御信号φ１がＨｉｇｈレベルであるときには、制御信号φ２はＬｏｗレベルになる。また、制御信号φ１がＬｏｗレベルであるときには、制御信号φ２はＨｉｇｈレベルになるが、互いにノンオーバーラップの関係にある。制御信号φ３は、制御信号φ２の立ち上がりと同時に立ち上がり、制御信号φ２よりも早くＬｏｗレベルに立ち下がる。
FIG. 5 is a diagram illustrating a timing chart for explaining the first embodiment of the ring amplifier according to the present invention. The timing chart illustrates output timings of the control signals φ1, φ2, and φ3 generated by a control unit (not illustrated). It is.
As shown in FIG. 5, when the control signal φ1 is at a high level, the control signal φ2 is at a low level. When the control signal φ1 is at the low level, the control signal φ2 is at the high level, but they are in a non-overlapping relationship. The control signal φ3 rises simultaneously with the rise of the control signal φ2, and falls to the Low level earlier than the control signal φ2.
図６は、本実施例１のリングアンプをスイッチトキャパシタ回路に適用した場合の、リングアンプ出力信号の出力特性をグラフに示す図である。図６における横軸は時間ｔを示し、縦軸はリングアンプのアナログ出力信号Ｖｏｕｔを示す。
φ１がＨｉｇｈレベルのとき、すなわち、サンプルフェーズのときの状態は、図２で示す従来回路と同じなので説明は割愛する。
FIG. 6 is a graph showing the output characteristics of the ring amplifier output signal when the ring amplifier according to the first embodiment is applied to a switched capacitor circuit. In FIG. 6, the horizontal axis represents time t, and the vertical axis represents the analog output signal Vout of the ring amplifier.
When φ1 is at a high level, that is, in the sample phase, the state is the same as that of the conventional circuit shown in FIG.
φ２及びφ３がＨｉｇｈレベルのとき、すなわち、ホールドフェーズになると、スイッチＳＷ８及びＳＷ９が短絡し、リングアンプの出力信号Ｖｏｕｔはセトリングターゲット電圧に向けてスルーを開始する。従来回路に比べてトランジスタＭＰ２及びＭＮ２が加わった分サイズが増加しているため、スルーレートは十分に高い。
次に、φ３がＬｏｗレベルになると、スイッチＳＷ８、ＳＷ９が開放するため、リングアンプの出力段のインバータは従来の構成に戻る。このとき、出力信号Ｖｏｕｔはセトリングターゲットに近い電圧になっているため、リングアンプはデッドゾーンに近づき、ＡＭＰの帯域は落ち、安定性が向上する。その結果、従来の回路よりも短い時間で出力信号をセトリングさせることができるので、高速動作が可能になる（図６）。
When φ2 and φ3 are at a high level, that is, in the hold phase, the switches SW8 and SW9 are short-circuited, and the output signal Vout of the ring amplifier starts to slew toward the settling target voltage. Since the size is increased by adding the transistors MP2 and MN2 compared to the conventional circuit, the slew rate is sufficiently high.
Next, when φ3 becomes low level, the switches SW8 and SW9 are opened, so that the inverter at the output stage of the ring amplifier returns to the conventional configuration. At this time, since the output signal Vout has a voltage close to the settling target, the ring amplifier approaches the dead zone, the AMP band is reduced, and the stability is improved. As a result, since the output signal can be settled in a shorter time than the conventional circuit, high-speed operation is possible (FIG. 6).
このように、本実施例１によれば、リングアンプ全体の消費電流を増加することなく、高速動作が可能になる。なお、本実施例１では、出力段のインバータのＰＭＯＳ及びＮＭＯＳのうちそれぞれ一つのＭＯＳトランジスタは、ホールドフェーズ中に常にＯＮ状態となっているが、他方のＭＯＳトランジスタと同様にスイッチを挿入してＯＮ、ＯＦＦ制御を行ってもよい。また、本実施例１によれば、出力段のインバータのＰＭＯＳ及びＮＭＯは並列に２個接続しているが、これは何個であっても良い。また、本実施例１では、ホールドフェーズを２相に分割して出力段のインバータのＯＮ、ＯＦＦ制御を行っているが、これは何相に分割してもよい。 Thus, according to the first embodiment, high-speed operation is possible without increasing the current consumption of the entire ring amplifier. In the first embodiment, one of the PMOS and NMOS transistors in the output stage inverter is always ON during the hold phase, but a switch is inserted in the same manner as the other MOS transistor. You may perform ON and OFF control. Further, according to the first embodiment, two PMOSs and NMOs in the inverter of the output stage are connected in parallel, but any number may be used. In the first embodiment, the hold phase is divided into two phases to perform ON / OFF control of the inverter of the output stage, but this may be divided into any number of phases.
図７は、本発明に係るリングアンプの実施例２を説明するための回路構成図である。図４に示した本実施例１との差異を明確にするために、スイッチトキャパシタ回路の構成は、図１と同様とし、リングアンプ内の構成だけ、本発明のリングアンプに置き換えて以下に説明する。
本実施例２のリングアンプと図４に示す従来のリングアンプの違いは、２段目のインバータＩＮＶ２Ａ及びＩＮＶ２Ｂの出力を、それぞれ電源端とＧＮＤ端に短絡するためのスイッチＳＷ１０、ＳＷ１１が追加された点である。
FIG. 7 is a circuit configuration diagram for explaining Example 2 of the ring amplifier according to the present invention. In order to clarify the difference from the first embodiment shown in FIG. 4, the configuration of the switched capacitor circuit is the same as that in FIG. 1, and only the configuration in the ring amplifier is replaced with the ring amplifier of the present invention and will be described below. To do.
The difference between the ring amplifier of the second embodiment and the conventional ring amplifier shown in FIG. 4 is that switches SW10 and SW11 are added to short-circuit the outputs of the second-stage inverters INV2A and INV2B to the power supply terminal and the GND terminal, respectively. It is a point.
図８は、本発明に係るリングアンプの実施例２を説明するためのタイミングチャートを示す図で、図示しない制御部で生成される制御信号φ１，φ２，φ３，φ４の出力タイミングをタイミングチャートに示す図である。制御信号φ１、φ２、φ３のタイミングについては図５と同じなので説明は割愛する。
図８に示すように、制御信号φ４は、制御信号φ３の立下り後すぐにＨｉｇｈレベルに立ち上がり、その後すぐにＬｏｗレベルに立ち下がる。
FIG. 8 is a timing chart for explaining the embodiment 2 of the ring amplifier according to the present invention. The output timing of the control signals φ1, φ2, φ3, and φ4 generated by the control unit (not shown) is used as a timing chart. FIG. The timings of the control signals φ1, φ2, and φ3 are the same as those in FIG.
As shown in FIG. 8, the control signal φ4 rises to a high level immediately after the fall of the control signal φ3, and then falls to a low level immediately after.
図９は、本実施例２のリングアンプをスイッチトキャパシタ回路に適用した場合の、リングアンプ出力信号の出力特性をグラフに示す図である。図９における横軸は時間ｔを示し、縦軸はリングアンプのアナログ出力信号Ｖｏｕｔを示す。
φ１がＨｉｇｈレベルのとき、すなわち、サンプルフェーズのときの状態は、図４で示す本実施例１と同じなので割愛する。
φ２及びφ３がＨｉｇｈレベルのとき、すなわち、ホールドフェーズ直後の状態も、図４で示す本実施例１と同じなので割愛する。
FIG. 9 is a graph showing output characteristics of a ring amplifier output signal when the ring amplifier according to the second embodiment is applied to a switched capacitor circuit. In FIG. 9, the horizontal axis represents time t, and the vertical axis represents the analog output signal Vout of the ring amplifier.
Since the state when φ1 is at a high level, that is, in the sample phase, is the same as that of the first embodiment shown in FIG.
When φ2 and φ3 are at the high level, that is, the state immediately after the hold phase is the same as that of the first embodiment shown in FIG.
ここで、φ３がＬｏｗレベルになった瞬間を考える。このとき仮に、出力信号Ｖｏｕtがちょうどセトリングターゲット電圧と等しかった場合、この時点で出力段のインバータにデッドゾーンを付加してセトリングを完了させるのが望ましい。しかし、実際には、フィードバックされた入力信号Ｖｉｎから出力信号Ｖｏｕｔまでインバータ３段分の遅延が生じるため、その間は出力段のインバータが出力ノードの電荷のチャージ及びディスチャージを行い、出力信号はオーバーシュートを生じてしまう。図４に示す本実施例１の回路では、ホールドフェーズの後半の出力段のインバータサイズを小さくすることでその影響を抑えているが、それでもオーバーシュートを起こしている。 Here, consider the moment when φ3 becomes low level. At this time, if the output signal Vout is just equal to the settling target voltage, it is desirable to complete the settling by adding a dead zone to the output stage inverter at this time. However, in reality, there is a delay of three stages of inverters from the fed back input signal Vin to the output signal Vout. During this period, the output stage inverter charges and discharges the charge of the output node, and the output signal overshoots. Will occur. In the circuit of the first embodiment shown in FIG. 4, the influence is suppressed by reducing the size of the inverter of the output stage in the latter half of the hold phase, but overshooting is still caused.
それに対し、図７で示す本実施例２では、φ３が立ち下がった直後にφ４が立ち上がり、スイッチＳＷ１０，１１を短絡する。それにより、出力段のインバータのＰＭＯＳ側のゲートを電源端に、ＮＭＯＳ側のゲートをＧＮＤ端に接続するため、出力段のインバータがＯＦＦ状態になる。φ４がＨｉｇｈレベルになる時間がリングアンプの初段と２段目のインバータの遅延時間よりも長ければ、φ４がＬｏｗレベルになったときにはリングアンプはデッドゾーンを付加した状態、あるいはそれに近い状態でホールドフェーズが再開される。つまり、ホールドフェーズの前半ではスルーを加速させ、いったんスルーを停止させ、かつリングアンプの帯域を落とし安定性が向上した状態に移行させることで、ホールドフェーズ再開後のセトリングをスムーズに行うことが可能になる（図９）。 On the other hand, in the second embodiment shown in FIG. 7, immediately after φ3 falls, φ4 rises to short-circuit the switches SW10 and SW11. As a result, the PMOS gate of the output stage inverter is connected to the power supply terminal, and the NMOS gate is connected to the GND terminal, so that the output stage inverter is turned off. If the time when φ4 becomes High level is longer than the delay time of the first and second inverters of the ring amplifier, when φ4 becomes Low level, the ring amplifier is held in a state with or near the dead zone. The phase is resumed. In other words, in the first half of the hold phase, slewing is accelerated, the slewing is stopped once, and the ring amplifier bandwidth is reduced to shift to a state where stability is improved, so that settling can be performed smoothly after resumption of the holding phase. (FIG. 9).
このように、本実施例２によれば、リングアンプ全体の消費電流を増加することなく、より高速な動作が可能になる。なお本実施例２では、出力段のインバータのＰＭＯＳ及びＮＭＯは並列に２個接続しているが、これは何個であっても良い。また、本実施例２では、ホールドフェーズを３相に分割して出力段のインバータのＯＮ、ＯＦＦ制御を行ったが、これは何相に分割してもよい。 As described above, according to the second embodiment, a higher speed operation can be performed without increasing the current consumption of the entire ring amplifier. In the second embodiment, two PMOSs and NMOs in the inverter of the output stage are connected in parallel, but any number may be used. In the second embodiment, the hold phase is divided into three phases and the ON / OFF control of the inverter of the output stage is performed. However, this may be divided into any number of phases.
図１０は、本発明に係るリングアンプの実施例３をスイッチトキャパシタ回路に適用した場合の回路構成図である。図１０のスイッチトキャパシタ回路は、入力信号ＶｓｉｇｎａｌからＶｏｕｔまでのゲインを可変にする回路であり、本実施例では３段階のゲイン切り替え機能を有する。具体的には、最小ゲイン設定では、スイッチＳＷＧ１，ＳＷＧ２が常に短絡され、スイッチＳＷＧ１Ｎ，ＳＷＧ２Ｎが常に解放される。中間ゲイン設定では、スイッチＳＷＧ１，ＳＷＧ２Ｎが常に短絡され、スイッチＳＷＧ１Ｎ，ＳＷＧ２が常に解放される。或いは、スイッチＳＷＧ１Ｎ，ＳＷＧ２が常に短絡され、スイッチＳＷＧ１，ＳＷＧ２Ｎが常に解放される。最大ゲイン設定では、スイッチＳＷＧ１Ｎ，ＳＷＧ２Ｎが常に短絡され、スイッチＳＷＧ１，ＳＷＧ２が常に解放される。 FIG. 10 is a circuit configuration diagram in the case where the third embodiment of the ring amplifier according to the present invention is applied to a switched capacitor circuit. The switched capacitor circuit of FIG. 10 is a circuit that makes the gain from the input signal Vsignal to Vout variable, and has a three-stage gain switching function in this embodiment. Specifically, in the minimum gain setting, the switches SWG1 and SWG2 are always short-circuited and the switches SWG1N and SWG2N are always released. In the intermediate gain setting, the switches SWG1 and SWG2N are always short-circuited, and the switches SWG1N and SWG2 are always released. Alternatively, the switches SWG1N and SWG2 are always short-circuited, and the switches SWG1 and SWG2N are always released. In the maximum gain setting, the switches SWG1N and SWG2N are always short-circuited and the switches SWG1 and SWG2 are always released.
図１１は、本発明に係るリングアンプの実施例３を説明するための回路構成図である。図２に示す従来のリングアンプとの違いは、出力段のインバータを構成するＭＯＳトランジスタＭＰ１と並列にＭＰ２，ＭＰ３が接続され、それぞれ電源端との間にスイッチＳＷ１２，ＳＷ１４が挿入されている。同様に出力段のインバータを構成するＭＯＳトランジスタＭＮ１と並列にＭＮ２，ＭＮ３が接続され、それぞれＧＮＤ端との間にスイッチＳＷ１３，ＳＷ１５が挿入されている。 FIG. 11 is a circuit configuration diagram for explaining a third embodiment of the ring amplifier according to the present invention. The difference from the conventional ring amplifier shown in FIG. 2 is that MP2 and MP3 are connected in parallel with the MOS transistor MP1 constituting the output stage inverter, and switches SW12 and SW14 are respectively inserted between the power supply terminals. Similarly, MN2 and MN3 are connected in parallel with the MOS transistor MN1 constituting the inverter at the output stage, and switches SW13 and SW15 are inserted between the GND ends.
図１１において追加されたスイッチＳＷ１２からＳＷ１５は、スイッチトキャパシタ回路のゲイン設定と連動して短絡、開放を制御する。具体的には、最小ゲイン設定では、スイッチＳＷ１２からＳＷ１５は全て開放される。中間ゲイン設定では、スイッチＳＷ１２，ＳＷ１３が短絡され、スイッチＳＷ１４，ＳＷ１５は開放される。或いは、スイッチＳＷ１４，ＳＷ１５が短絡され、スイッチＳＷ１２，ＳＷ１３は開放される。最大ゲイン設定では、スイッチＳＷ１２からＳＷ１５は全て短絡される。 The switches SW12 to SW15 added in FIG. 11 control the short circuit and the open circuit in conjunction with the gain setting of the switched capacitor circuit. Specifically, in the minimum gain setting, all the switches SW12 to SW15 are opened. In the intermediate gain setting, the switches SW12 and SW13 are short-circuited and the switches SW14 and SW15 are opened. Alternatively, the switches SW14 and SW15 are short-circuited and the switches SW12 and SW13 are opened. In the maximum gain setting, the switches SW12 to SW15 are all short-circuited.
従来のリングアンプを、ゲイン切り替え機能を有するスイッチトキャパシタ回路に適用すると、最小ゲイン設定では、スイッチトキャパシタで接続されるフィードバック容量が最大となりループ帯域が増加し、逆に最大ゲイン設定では、スイッチトキャパシタで接続されるフィードバック容量が最少となりループ帯域が減少するので、ゲイン設定によって安定性に差異が生じる。しかし、図１１に示すリングアンプを適用することで、最小ゲイン設定では出力段のインバータの動作をＭＰ１，ＭＮ１のみとすることで帯域を抑え、逆に最大ゲイン設定では出力段のインバータをＭＰ１，ＭＰ２，ＭＰ３，ＭＮ１，ＭＮ２，ＭＮ３で動作させ帯域を上げることで、どのゲイン設定でもループの帯域を一定に保ち安定性を向上させることが可能となる。 When a conventional ring amplifier is applied to a switched capacitor circuit having a gain switching function, at the minimum gain setting, the feedback capacity connected by the switched capacitor is maximized and the loop bandwidth is increased. Conversely, at the maximum gain setting, the switched capacitor is Since the connected feedback capacity is minimized and the loop band is reduced, the gain setting causes a difference in stability. However, by applying the ring amplifier shown in FIG. 11, the band is reduced by setting the operation of the output stage inverter to only MP1 and MN1 in the minimum gain setting, and conversely the output stage inverter is set to MP1, in the maximum gain setting. By operating the MP2, MP3, MN1, MN2, and MN3 to increase the bandwidth, it becomes possible to maintain the loop bandwidth constant and improve the stability at any gain setting.
このように、本実施例３によれば、リングアンプを、ゲイン切り替え機能を有するスイッチトキャパシタ回路に適用しても、安定性を確保することが可能になる。なお、本実施例３では、ゲイン切り替えは３段階であるが、これは何段階であっても良い。また、本実施例３では、出力段のインバータのＰＭＯＳ及びＮＭＯは並列に３個接続しているが、これは何個であっても良い。また、本実施例３では、ホールドフェーズを分割せずにサンプルホールドを行っているが、これは本実施例１及び２と組み合わせて何相に分割しても良い。 Thus, according to the third embodiment, it is possible to ensure stability even when the ring amplifier is applied to a switched capacitor circuit having a gain switching function. In the third embodiment, gain switching is performed in three stages, but this may be performed in any number of stages. In the third embodiment, the three PMOSs and NMOs of the output stage inverters are connected in parallel, but any number may be used. In the third embodiment, the sample and hold is performed without dividing the hold phase. However, this may be divided into any number of phases in combination with the first and second embodiments.
１ リングアンプ
ＩＮＶ１、ＩＮＶ２Ａ、ＩＮＶ２Ｂ、ＩＮＶ３ インバータ
Ｃｓ，Ｃｆ，Ｃ１乃至Ｃ３ 容量
ＳＷ１乃至ＳＷ１５ スイッチ
ＭＰ１乃至ＭＰ３ ＰＭＯＳトランジスタ
ＭＮ１乃至ＭＮ３ ＮＭＯＳトランジスタ
1 Ring amplifiers INV1, INV2A, INV2B, INV3 Inverters Cs, Cf, C1 to C3 Capacitance SW1 to SW15 Switch MP1 to MP3 PMOS transistor MN1 to MN3 NMOS transistor
Claims (7)
出力段のインバータを構成する第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタと並列に設けられた第２のＭＯＳトランジスタとを備え、
前記出力段のインバータのトランジスタサイズを可変にすることを特徴とするリングアンプ。 In ring amplifiers with multiple inverters connected in cascade,
A first MOS transistor constituting an inverter of the output stage, and a second MOS transistor provided in parallel with the first MOS transistor,
A ring amplifier characterized in that a transistor size of the output stage inverter is variable.
ゲイン設定と連動して、前記出力段のインバータのトランジスタサイズを可変にすることを特徴とするスイッチトキャパシタ回路。 A switched capacitor circuit comprising the ring amplifier according to any one of claims 1 to 6,
A switched capacitor circuit characterized in that the transistor size of the inverter of the output stage is variable in conjunction with the gain setting.
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