JP2014203962A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造方法に関し、例えば窒化物半導体を用いた半導体装置およびその製造方法に適用可能な技術である。 The present invention relates to a semiconductor device and a manufacturing method thereof, for example, a technique applicable to a semiconductor device using a nitride semiconductor and a manufacturing method thereof.
半導体装置においては、その特性を向上させる観点から、バンドギャップが広い窒化物半導体を用いる場合がある。窒化物半導体を用いた半導体装置に関する技術ついては、たとえば特許文献１および２に記載のものが挙げられる。
In a semiconductor device, a nitride semiconductor having a wide band gap may be used from the viewpoint of improving the characteristics. Examples of the technology related to the semiconductor device using the nitride semiconductor include those described in
特許文献１に記載の技術は、窒化ガリウムからなる第１の半導体層上に設けられたシリコンよりなる第２の半導体層に、半導体素子を形成するというものである。
特許文献２には、ｎ型の第１層と、ｐ型不純物を含む第２層と、ｎ型の第３層と、を互いに積層してなる窒化物半導体積層構造部を有する半導体素子が記載されている。また、特許文献２には、半導体素子が、ｎ型の第３層にオーミック接触するソース電極と、ｎ型の第１層にオーミック接触するドレイン電極と、第１層にショットキー接触するショットキー電極と、を含むものであることが記載されている。
The technique described in
縦型トランジスタを構成する半導体材料として、窒化物半導体を用いることが検討されている。このような縦型トランジスタにおいては、たとえばソース領域を、高濃度の不純物濃度を有する窒化物半導体層により設けることが考えられる。
高濃度の不純物濃度を有する窒化物半導体層の形成においては、不純物イオンの活性化のため窒化物半導体層に対し加熱処理が施される場合がある。しかしながら、Ｓｉ（シリコン）基板上に形成された窒化物半導体単結晶を用いる場合には、この加熱処理に起因して半導体層を貫通する方向にクラックや欠陥が入ることで、縦型トランジスタの耐圧が低下することが懸念される。この場合、縦型トランジスタにより構成される半導体装置の特性劣化を招くこととなる。本発明者は、上記の新たな課題を見出した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
The use of a nitride semiconductor as a semiconductor material constituting the vertical transistor has been studied. In such a vertical transistor, for example, the source region may be provided by a nitride semiconductor layer having a high impurity concentration.
In the formation of a nitride semiconductor layer having a high impurity concentration, a heat treatment may be performed on the nitride semiconductor layer in order to activate impurity ions. However, when a nitride semiconductor single crystal formed on a Si (silicon) substrate is used, cracks and defects are introduced in the direction penetrating the semiconductor layer due to this heat treatment, so that the breakdown voltage of the vertical transistor is reduced. There is a concern about the decline. In this case, the characteristics of the semiconductor device composed of the vertical transistors are deteriorated. The present inventor has found the above new problem.
Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、ドレイン電極と電気的に接続する第１窒化物半導体層上には、第１窒化物半導体層と異なる導電型を有する第２窒化物半導体層が設けられている。また、第２窒化物半導体層に接し、かつ平面視においてゲート電極が設けられるトレンチの隣に位置するように、金属材料により構成されるソース電極が形成される。 According to one embodiment, a second nitride semiconductor layer having a conductivity type different from that of the first nitride semiconductor layer is provided on the first nitride semiconductor layer electrically connected to the drain electrode. A source electrode made of a metal material is formed so as to be in contact with the second nitride semiconductor layer and located next to the trench in which the gate electrode is provided in plan view.
前記一実施の形態によれば、縦型トランジスタにより構成される半導体装置において、その特性の向上を図ることができる。 According to the embodiment, the characteristics of the semiconductor device including the vertical transistor can be improved.
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤ１を示す断面図である。
本実施形態に係る半導体装置ＳＤ１は、たとえば第１窒化物半導体層ＮＳ１と、第２窒化物半導体層ＮＳ２と、ドレイン電極ＤＥ１と、トレンチＴＣ１と、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、ソース電極ＳＥ１と、を備えている。第１窒化物半導体層ＮＳ１は、第１導電型を有している。第２窒化物半導体層ＮＳ２は、第１導電型とは異なる第２導電型を有しており、かつ第１窒化物半導体層ＮＳ１上に設けられている。
(First embodiment)
FIG. 1 is a cross-sectional view showing the semiconductor device SD1 according to the first embodiment.
The semiconductor device SD1 according to this embodiment includes, for example, a first nitride semiconductor layer NS1, a second nitride semiconductor layer NS2, a drain electrode DE1, a trench TC1, a gate insulating film GI1, a gate electrode GE1, and a source. And an electrode SE1. The first nitride semiconductor layer NS1 has the first conductivity type. The second nitride semiconductor layer NS2 has a second conductivity type different from the first conductivity type, and is provided on the first nitride semiconductor layer NS1.
ドレイン電極ＤＥ１は、第１窒化物半導体層ＮＳ１に電気的に接続されている。トレンチＴＣ１は、第２窒化物半導体層ＮＳ２を貫通するように設けられている。ゲート絶縁膜ＧＩ１は、トレンチＴＣ１の内壁に設けられている。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上であって、かつトレンチＴＣ１内に形成されている。ソース電極ＳＥ１は、第２窒化物半導体層ＮＳ２に接しており、平面視でトレンチＴＣ１の隣に位置し、かつ第１金属材料により構成されている。 The drain electrode DE1 is electrically connected to the first nitride semiconductor layer NS1. The trench TC1 is provided so as to penetrate the second nitride semiconductor layer NS2. The gate insulating film GI1 is provided on the inner wall of the trench TC1. The gate electrode GE1 is formed on the gate insulating film GI1 and in the trench TC1. The source electrode SE1 is in contact with the second nitride semiconductor layer NS2, is located next to the trench TC1 in plan view, and is made of a first metal material.
縦型トランジスタにおいては、高濃度の不純物濃度を有する窒化物半導体層によって、ソース領域が形成される場合がある。このような場合、たとえば窒化物半導体層に対し加熱処理を施すことにより、高濃度の不純物濃度を有するソース領域を実現する。しかしながら、この加熱処理により、縦型トランジスタの耐圧が低下することが懸念される。とくにシリコン基板上に窒化物半導体層が形成される場合には、シリコン基板と窒化物半導体層との熱膨張係数の差に起因して窒化物半導体層内にクラックや欠陥が生じ、これにより縦型トランジスタの耐圧が低下することが考えられる。このようなクラックや欠陥は、たとえばシリコン基板上に形成された窒化物半導体層を貫通する方向に生じる。 In the vertical transistor, the source region may be formed by a nitride semiconductor layer having a high impurity concentration. In such a case, for example, a heat treatment is performed on the nitride semiconductor layer to realize a source region having a high impurity concentration. However, there is a concern that the breakdown voltage of the vertical transistor is reduced by this heat treatment. In particular, when a nitride semiconductor layer is formed on a silicon substrate, cracks and defects are generated in the nitride semiconductor layer due to the difference in thermal expansion coefficient between the silicon substrate and the nitride semiconductor layer. It is conceivable that the breakdown voltage of the type transistor decreases. Such cracks and defects occur, for example, in a direction penetrating the nitride semiconductor layer formed on the silicon substrate.
本実施形態によれば、ドレイン電極ＤＥ１と電気的に接続する第１窒化物半導体層ＮＳ１上には、第１窒化物半導体層ＮＳ１と異なる導電型を有する第２窒化物半導体層ＮＳ２が設けられている。このとき、第２窒化物半導体層ＮＳ２内には、チャネルが形成されることとなる。また、第２窒化物半導体層ＮＳ２に接し、かつ平面視でトレンチＴＣ１の隣に位置するように、金属材料により構成されるソース電極ＳＥ１が形成される。この場合、チャネル領域を構成する第２窒化物半導体層ＮＳ２に接するソース電極ＳＥ１は、ソース領域としても機能することとなる。このため、ソース領域を、窒化物半導体層ではなく、金属材料により形成することができる。したがって、ソース領域の形成に起因した縦型トランジスタの耐圧低下を抑制し、半導体装置の特性を向上させることができる。 According to the present embodiment, the second nitride semiconductor layer NS2 having a conductivity type different from that of the first nitride semiconductor layer NS1 is provided on the first nitride semiconductor layer NS1 electrically connected to the drain electrode DE1. ing. At this time, a channel is formed in the second nitride semiconductor layer NS2. Further, the source electrode SE1 made of a metal material is formed so as to be in contact with the second nitride semiconductor layer NS2 and located next to the trench TC1 in plan view. In this case, the source electrode SE1 in contact with the second nitride semiconductor layer NS2 constituting the channel region also functions as the source region. For this reason, the source region can be formed of a metal material instead of the nitride semiconductor layer. Accordingly, it is possible to suppress a reduction in the breakdown voltage of the vertical transistor due to the formation of the source region and improve the characteristics of the semiconductor device.
以下、本実施形態に係る半導体装置ＳＤ１の構成、および半導体装置ＳＤ１の製造方法につき詳細に説明する。 Hereinafter, the configuration of the semiconductor device SD1 according to the present embodiment and the method for manufacturing the semiconductor device SD1 will be described in detail.
まず、本実施形態に係る半導体装置ＳＤ１の構成について説明する。
半導体装置ＳＤ１は、トランジスタＴＲ１を備えている。トランジスタＴＲ１は、半導体基板ＳＢ１と、半導体基板ＳＢ１の一面および他面にそれぞれ設けられたソース電極ＳＥ１およびドレイン電極ＤＥ１と、半導体基板ＳＢ１に形成されるトレンチＴＣ１内に設けられたゲート電極ＧＥ１と、により構成される。
First, the configuration of the semiconductor device SD1 according to this embodiment will be described.
The semiconductor device SD1 includes a transistor TR1. The transistor TR1 includes a semiconductor substrate SB1, a source electrode SE1 and a drain electrode DE1 provided on one surface and the other surface of the semiconductor substrate SB1, a gate electrode GE1 provided in a trench TC1 formed in the semiconductor substrate SB1, Consists of.
トランジスタＴＲ１は、基板の厚み方向に電流が流れる縦型トランジスタであり、たとえばパワーＭＯＳＦＥＴとして機能する。トランジスタＴＲ１を有する半導体装置ＳＤ１は、たとえばＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）であってもよい。この場合、トランジスタＴＲ１の他に平面型の受動、能動デバイスからなる保護素子や制御回路を有する。これらの素子や回路は、トランジスタＴＲ１と同じ基板上に存在する場合や積層された他のチップに形成される場合等が考えられる。また、半導体装置ＳＤ１は、たとえば自動車電装用ＩＰＤとして用いられる。 The transistor TR1 is a vertical transistor in which current flows in the thickness direction of the substrate, and functions as, for example, a power MOSFET. The semiconductor device SD1 having the transistor TR1 may be, for example, an IPD (Intelligent Power Device). In this case, in addition to the transistor TR1, a protective element and a control circuit including a planar passive and active device are provided. These elements and circuits may be present on the same substrate as the transistor TR1, or may be formed on another stacked chip. Further, the semiconductor device SD1 is used as, for example, an IPD for automobile electrical equipment.
半導体基板ＳＢ１は、第１窒化物半導体層ＮＳ１と、第１窒化物半導体層ＮＳ１上に設けられた第２窒化物半導体層ＮＳ２と、を有している。第１窒化物半導体層ＮＳ１と第２窒化物半導体層ＮＳ２は、互いに接するように積層されている。
第１窒化物半導体層ＮＳ１は、第１導電型を有する。第２窒化物半導体層ＮＳ２は、第１導電型とは異なる第２導電型を有する。ここで、第１導電型はｎ型およびｐ型のいずれか一方であり、第２導電型はｎ型およびｐ型の他方である。本実施形態に示す一例においては、たとえば第１導電型をｎ型とし、第２導電型をｐ型とする。
The semiconductor substrate SB1 has a first nitride semiconductor layer NS1 and a second nitride semiconductor layer NS2 provided on the first nitride semiconductor layer NS1. The first nitride semiconductor layer NS1 and the second nitride semiconductor layer NS2 are stacked so as to be in contact with each other.
The first nitride semiconductor layer NS1 has the first conductivity type. The second nitride semiconductor layer NS2 has a second conductivity type different from the first conductivity type. Here, the first conductivity type is one of n-type and p-type, and the second conductivity type is the other of n-type and p-type. In an example shown in the present embodiment, for example, the first conductivity type is n-type and the second conductivity type is p-type.
第１窒化物半導体層ＮＳ１と第２窒化物半導体層ＮＳ２は、たとえばＧａＮ（窒化ガリウム）またはＡｌＧａＮ（窒化アルミニウムガリウム）により構成される。このようなワイドバンドギャップを持つ半導体材料を、半導体基板ＳＢ１を構成する材料として使用することにより、高耐圧かつ低損失なパワーデバイスである半導体装置ＳＤ１を実現することができる。 The first nitride semiconductor layer NS1 and the second nitride semiconductor layer NS2 are made of, for example, GaN (gallium nitride) or AlGaN (aluminum gallium nitride). By using such a semiconductor material having a wide band gap as a material constituting the semiconductor substrate SB1, it is possible to realize the semiconductor device SD1 that is a power device having a high breakdown voltage and a low loss.
第１窒化物半導体層ＮＳ１は、たとえばｎ型である。本実施形態において、第１窒化物半導体層ＮＳ１は、とくにｎ−型ＧａＮ（窒化ガリウム）層であることが好ましい。これにより、半導体装置ＳＤ１を構成するトランジスタＴＲ１の耐圧を良好なものとすることができる。第１窒化物半導体層ＮＳ１中におけるｎ型不純物は、たとえばＳｉ（シリコン）である。この場合、第１窒化物半導体層ＮＳ１中における不純物Ｓｉ（シリコン）濃度は、たとえば１ｅ−１７ｃｍ−３以上５ｅ−１７ｃｍ−３以下である。
なお、第１窒化物半導体層ＮＳ１における不純物濃度、および膜厚は、トランジスタＴＲ１に求められる耐圧やＯＮ抵抗等に応じて適宜選択することができる。また、第１窒化物半導体層ＮＳ１は、たとえばｎ型窒化物半導体からなる複数の層を互いに積層させることにより構成されていてもよい。
First nitride semiconductor layer NS1 is, for example, n-type. In the present embodiment, the first nitride semiconductor layer NS1 is particularly preferably an n-type GaN (gallium nitride) layer. Thereby, the breakdown voltage of the transistor TR1 constituting the semiconductor device SD1 can be improved. The n-type impurity in the first nitride semiconductor layer NS1 is, for example, Si (silicon). In this case, the impurity Si (silicon) concentration in the first nitride semiconductor layer NS1 is, for example, 1e-17 cm −3 or more and 5e−17 cm −3 or less.
The impurity concentration and the film thickness in the first nitride semiconductor layer NS1 can be appropriately selected according to the breakdown voltage, the ON resistance, etc. required for the transistor TR1. The first nitride semiconductor layer NS1 may be configured by stacking a plurality of layers made of, for example, an n-type nitride semiconductor, for example.
第２窒化物半導体層ＮＳ２は、たとえばｐ型である。本実施形態において、第２窒化物半導体層ＮＳ２は、とくにｐ型ＧａＮ（窒化ガリウム）層であることが好ましい。これにより、低損失なトランジスタＴＲ１を容易に実現することが可能となる。第２窒化物半導体層ＮＳ２中におけるｐ型不純物は、たとえばＭｇ（マグネシウム）である。この場合、第２窒化物半導体層ＮＳ２中における不純物Ｍｇ（マグネシウム）濃度は、たとえば０．５ｅ−１８ｃｍ−３以上５ｅ−１８ｃｍ−３以下である。
なお、第２窒化物半導体層ＮＳ２における不純物濃度、および膜厚は、トランジスタＴＲ１に求められる特性に応じて適宜選択できる。たとえば第２窒化物半導体層ＮＳ２における不純物濃度、および膜厚をそれぞれ調整することにより、トランジスタＴＲ１における短チャネル効果やチャネル抵抗等を制御することができる。また、第２窒化物半導体層ＮＳ２は、たとえば不純物濃度や構成材料が異なるｐ型窒化物半導体からなる複数の層を互いに積層させることにより構成されていてもよい。また、必要に応じて第２窒化物半導体層ＮＳ２を、ｐ型窒化物半導体層と、意図的な不純物を含まない窒化物半導体層と、の積層構造により構成してもよい。
Second nitride semiconductor layer NS2 is p-type, for example. In the present embodiment, the second nitride semiconductor layer NS2 is particularly preferably a p-type GaN (gallium nitride) layer. As a result, the low-loss transistor TR1 can be easily realized. The p-type impurity in the second nitride semiconductor layer NS2 is, for example, Mg (magnesium). In this case, the impurity Mg (magnesium) concentration in the second nitride semiconductor layer NS2 is, for example, not less than 0.5e-18 cm- 3 and not more than 5e-18 cm- 3 .
The impurity concentration and film thickness in the second nitride semiconductor layer NS2 can be appropriately selected according to the characteristics required for the transistor TR1. For example, the short channel effect, the channel resistance, and the like in the transistor TR1 can be controlled by adjusting the impurity concentration and the film thickness in the second nitride semiconductor layer NS2. The second nitride semiconductor layer NS2 may be configured by stacking a plurality of layers made of p-type nitride semiconductors having different impurity concentrations and different constituent materials, for example. In addition, the second nitride semiconductor layer NS2 may be configured by a stacked structure of a p-type nitride semiconductor layer and a nitride semiconductor layer that does not contain intentional impurities as necessary.
半導体基板ＳＢ１は、たとえばシリコン基板ＳＳ１を有している。この場合、第１窒化物半導体層ＮＳ１は、シリコン基板ＳＳ１上に形成される。これにより、半導体装置ＳＤ１の製造の際における半導体基板ＳＢ１のハンドリング性を向上させることができる。また、シリコン基板ＳＳ１はＧａＮ（窒化ガリウム）等の窒化物半導体層よりも赤外線に対する透明性が低いことから、赤外線照射による半導体基板ＳＢ１の位置合わせが容易となる。さらに、半導体基板ＳＢ１を窒化物半導体層のみにより形成する場合と比較して、安価に半導体基板ＳＢ１を形成することが可能となる。なお、後述するように、ドレイン電極ＤＥ１は、たとえばシリコン基板ＳＳ１を介して第１窒化物半導体層ＮＳ１へ電気的に接続される。
本実施形態に係るシリコン基板ＳＳ１は、Ｓｉ（シリコン）により構成される。この場合、半導体基板ＳＢ１を低抵抗化する観点から、シリコン基板ＳＳ１として、ｎ＋型Ｓｉ（シリコン）基板を用いることが好ましい。また、シリコン基板ＳＳ１に代えて、ＳｉＣ（炭化シリコン）またはサファイアにより構成される基板を使用してもよい。
The semiconductor substrate SB1 has, for example, a silicon substrate SS1. In this case, the first nitride semiconductor layer NS1 is formed on the silicon substrate SS1. Thereby, it is possible to improve the handling property of the semiconductor substrate SB1 when the semiconductor device SD1 is manufactured. Further, since the silicon substrate SS1 is less transparent to infrared rays than a nitride semiconductor layer such as GaN (gallium nitride), alignment of the semiconductor substrate SB1 by infrared irradiation is facilitated. Furthermore, it is possible to form the semiconductor substrate SB1 at a lower cost than when the semiconductor substrate SB1 is formed only from the nitride semiconductor layer. As will be described later, the drain electrode DE1 is electrically connected to the first nitride semiconductor layer NS1 through, for example, the silicon substrate SS1.
The silicon substrate SS1 according to this embodiment is made of Si (silicon). In this case, from the viewpoint of reducing the resistance of the semiconductor substrate SB1, it is preferable to use an n + type Si (silicon) substrate as the silicon substrate SS1. Further, instead of the silicon substrate SS1, a substrate made of SiC (silicon carbide) or sapphire may be used.
半導体基板ＳＢ１がシリコン基板ＳＳ１を有する場合、第１窒化物半導体層ＮＳ１は、たとえばシリコン基板ＳＳ１上に設けられたバッファ層ＢＦ１を介してシリコン基板ＳＳ１上に形成される。バッファ層ＢＦ１を構成する材料は、導電性を有する材料であれば特に限定されないが、たとえば金属電導性を示すＴｉＮ（窒化チタン）、Ａｌ（アルミニウム）をドープしたＺｎＯ（酸化亜鉛）、またはごく薄い層のＡｌＮ（窒化アルミニウム）である。
なお、第１窒化物半導体層ＮＳ１は、シリコン基板ＳＳ１に接触するようシリコン基板ＳＳ１上に設けられていてもよい。この場合、バッファ層ＢＦ１は形成されない。
When the semiconductor substrate SB1 includes the silicon substrate SS1, the first nitride semiconductor layer NS1 is formed on the silicon substrate SS1 via a buffer layer BF1 provided on the silicon substrate SS1, for example. The material constituting the buffer layer BF1 is not particularly limited as long as it is a conductive material. For example, TiN (titanium nitride) showing metal conductivity, Al (aluminum) -doped ZnO (zinc oxide), or very thin. The layer is AlN (aluminum nitride).
Note that the first nitride semiconductor layer NS1 may be provided on the silicon substrate SS1 so as to be in contact with the silicon substrate SS1. In this case, the buffer layer BF1 is not formed.
本実施形態において、半導体基板ＳＢ１は、シリコン基板ＳＳ１を有していなくともよい。この場合、半導体基板ＳＢ１は、たとえば窒化物半導体層のみにより構成される。これにより、半導体基板ＳＢ１内において熱膨張係数の大きく異なる二つの層が生じることを抑制することができる。したがって、半導体装置ＳＤ１の製造安定性や耐熱性を向上させることが可能となる。 In the present embodiment, the semiconductor substrate SB1 may not include the silicon substrate SS1. In this case, the semiconductor substrate SB1 is constituted only by a nitride semiconductor layer, for example. Thereby, it can suppress that two layers from which a thermal expansion coefficient differs greatly in semiconductor substrate SB1 arise. Therefore, it is possible to improve the manufacturing stability and heat resistance of the semiconductor device SD1.
トランジスタＴＲ１は、ドレイン電極ＤＥ１を有している。ドレイン電極ＤＥ１は、第１窒化物半導体層ＮＳ１に電気的に接続されている。本実施形態において、ドレイン電極ＤＥ１は、たとえばシリコン基板ＳＳ１およびバッファ層ＢＦ１を介して第１窒化物半導体層ＮＳ１に電気的に接続される。なお、ドレイン電極ＤＥ１は、第１窒化物半導体層ＮＳ１に接触するように設けられていてもよい。
ドレイン電極ＤＥ１は、たとえば半導体基板ＳＢ１下に形成される。この場合、ドレイン電極ＤＥ１は、第１窒化物半導体層ＮＳ１の下方に位置することとなる。図１に示す例では、第１窒化物半導体層ＮＳ１よりも図中下方に、ドレイン電極ＤＥ１が位置する。
The transistor TR1 has a drain electrode DE1. The drain electrode DE1 is electrically connected to the first nitride semiconductor layer NS1. In the present embodiment, the drain electrode DE1 is electrically connected to the first nitride semiconductor layer NS1 via, for example, the silicon substrate SS1 and the buffer layer BF1. The drain electrode DE1 may be provided so as to be in contact with the first nitride semiconductor layer NS1.
The drain electrode DE1 is formed, for example, under the semiconductor substrate SB1. In this case, the drain electrode DE1 is located below the first nitride semiconductor layer NS1. In the example shown in FIG. 1, the drain electrode DE1 is located below the first nitride semiconductor layer NS1 in the drawing.
半導体基板ＳＢ１には、トレンチＴＣ１が設けられている。トレンチＴＣ１は、第２窒化物半導体層ＮＳ２を貫通するように形成される。トランジスタＴＲ１において、トレンチＴＣ１は、ゲート電極ＧＥ１が埋め込まれたゲートトレンチとして機能する。このため、第２窒化物半導体層ＮＳ２のうちトレンチＴＣ１に隣接する部分には、トランジスタＴＲ１の動作時においてチャネルが形成されることとなる。
本実施形態において、トレンチＴＣ１は、たとえばソース電極ＳＥ１および第１窒化物半導体層ＮＳ１を貫通して、第２窒化物半導体層ＮＳ２に至るように形成される。これにより、トレンチＴＣ１とソース電極ＳＥ１が平面視で互いに隣り合う構成が実現される。このとき、トレンチＴＣ１は、第２窒化物半導体層ＮＳ２を貫通しないように設けられる。
トレンチＴＣ１の形状は、とくに限定されない。本実施形態において、トレンチＴＣ１は、たとえば平面視において格子状またはハニカム状となるように形成される。
A trench TC1 is provided in the semiconductor substrate SB1. The trench TC1 is formed so as to penetrate the second nitride semiconductor layer NS2. In the transistor TR1, the trench TC1 functions as a gate trench in which the gate electrode GE1 is embedded. Therefore, a channel is formed in the second nitride semiconductor layer NS2 adjacent to the trench TC1 during the operation of the transistor TR1.
In the present embodiment, the trench TC1 is formed so as to penetrate the source electrode SE1 and the first nitride semiconductor layer NS1, for example, and reach the second nitride semiconductor layer NS2. Thereby, a configuration in which the trench TC1 and the source electrode SE1 are adjacent to each other in a plan view is realized. At this time, the trench TC1 is provided so as not to penetrate the second nitride semiconductor layer NS2.
The shape of the trench TC1 is not particularly limited. In the present embodiment, the trench TC1 is formed, for example, in a lattice shape or a honeycomb shape in plan view.
トレンチＴＣ１の内壁には、ゲート絶縁膜ＧＩ１が設けられている。本実施形態において、ゲート絶縁膜ＧＩ１は、たとえば第１窒化物半導体層ＮＳ１、第２窒化物半導体層ＮＳ２およびソース電極ＳＥ１のうちトレンチＴＣ１内へ露出した部分を覆うように形成される。このとき、ゲート絶縁膜ＧＩ１は、たとえばトレンチＴＣ１の底面および側面のいずれにも形成されることとなる。
ゲート絶縁膜ＧＩ１の膜厚は、たとえば５０ｎｍである。なお、トレンチＴＣ１のうち第１窒化物半導体層ＮＳ１中に位置する部分の深さは、たとえばゲート絶縁膜ＧＩ１の膜厚よりも大きい。これにより、第２窒化物半導体層ＮＳ２のうちトレンチＴＣ１に面する部分は、その全域においてゲート電極ＧＥ１に隣接することとなる。このため、トランジスタＴＲ１の動作時に第２窒化物半導体層ＮＳ２とソース電極ＳＥ１とをつなぐチャネルを第２窒化物半導体層ＮＳ２中に確実に形成し、トランジスタＴＲ１を安定的に動作させることが可能となる。
A gate insulating film GI1 is provided on the inner wall of the trench TC1. In the present embodiment, the gate insulating film GI1 is formed so as to cover, for example, a portion of the first nitride semiconductor layer NS1, the second nitride semiconductor layer NS2, and the source electrode SE1 exposed into the trench TC1. At this time, the gate insulating film GI1 is formed on both the bottom surface and the side surface of the trench TC1, for example.
The film thickness of the gate insulating film GI1 is, for example, 50 nm. Note that the depth of the portion of the trench TC1 located in the first nitride semiconductor layer NS1 is larger than the thickness of the gate insulating film GI1, for example. As a result, the portion of the second nitride semiconductor layer NS2 facing the trench TC1 is adjacent to the gate electrode GE1 over the entire area. For this reason, it is possible to reliably form a channel connecting the second nitride semiconductor layer NS2 and the source electrode SE1 in the second nitride semiconductor layer NS2 during the operation of the transistor TR1, and to stably operate the transistor TR1. Become.
ゲート絶縁膜ＧＩ１は、たとえばＡｌ２Ｏ３（酸化アルミニウム）により構成される。この場合、ゲート絶縁膜ＧＩ１は、Ｚｒ（ジルコニウム）等のソース電極ＳＥ１を構成する金属材料よりも酸素に対する親和性が高い、Ａｌ（アルミニウム）により構成されることとなる。これにより、ゲート絶縁膜ＧＩ１中の酸素によりソース電極ＳＥ１が酸化され、トランジスタＴＲ１の特性が劣化することを抑制できる。
また、ゲート絶縁膜ＧＩ１のうち少なくともソース電極ＳＥ１に接する領域を、ＳｉＮ（窒化シリコン）により構成することもできる。このとき、ゲート絶縁膜ＧＩ１のうちソース電極ＳＥ１に接する領域のみがＳｉＮ（窒化シリコン）により構成されていてもよく、ゲート絶縁膜ＧＩ１の全体がＳｉＮ（窒化シリコン）により構成されていてもよい。この場合においても、ゲート絶縁膜ＧＩ１中の酸素によりソース電極ＳＥ１が酸化されてしまうことを防止することができる。
The gate insulating film GI1 is made of, for example, Al 2 O 3 (aluminum oxide). In this case, the gate insulating film GI1 is made of Al (aluminum) having a higher affinity for oxygen than the metal material constituting the source electrode SE1 such as Zr (zirconium). Accordingly, it can be suppressed that the source electrode SE1 is oxidized by oxygen in the gate insulating film GI1 and the characteristics of the transistor TR1 deteriorate.
Further, at least a region in contact with the source electrode SE1 in the gate insulating film GI1 can be made of SiN (silicon nitride). At this time, only a region in contact with the source electrode SE1 in the gate insulating film GI1 may be configured by SiN (silicon nitride), or the entire gate insulating film GI1 may be configured by SiN (silicon nitride). Even in this case, the source electrode SE1 can be prevented from being oxidized by oxygen in the gate insulating film GI1.
トレンチＴＣ１内には、ゲート電極ＧＥ１が形成されている。ゲート電極ＧＥ１は、トレンチＴＣ１の内壁に設けられたゲート絶縁膜ＧＩ１上に形成される。本実施形態において、ゲート電極ＧＥ１は、たとえばトレンチＴＣ１を埋め込むように設けられる。
ゲート電極ＧＥ１を構成する材料は、とくに限定されないが、たとえばＷ（タングステン）である。
A gate electrode GE1 is formed in the trench TC1. The gate electrode GE1 is formed on the gate insulating film GI1 provided on the inner wall of the trench TC1. In the present embodiment, the gate electrode GE1 is provided so as to bury the trench TC1, for example.
Although the material which comprises gate electrode GE1 is not specifically limited, For example, it is W (tungsten).
ゲート電極ＧＥ１上には、たとえば絶縁膜ＩＦ１が形成される。これにより、ゲート電極ＧＥ１を、ソース電極ＳＥ１と、後述する半導体装置ＳＤ２と、から確実に絶縁することができる。絶縁膜ＩＦ１は、たとえばＳｉＮ（窒化シリコン）膜により構成される。 On the gate electrode GE1, for example, an insulating film IF1 is formed. Thereby, the gate electrode GE1 can be reliably insulated from the source electrode SE1 and the semiconductor device SD2 described later. The insulating film IF1 is made of, for example, a SiN (silicon nitride) film.
トランジスタＴＲ１は、ソース電極ＳＥ１を有している。ソース電極ＳＥ１は、第２窒化物半導体層ＮＳ２に接している。本実施形態において、ソース電極ＳＥ１は、たとえば第２窒化物半導体層ＮＳ２に接するよう第２窒化物半導体層ＮＳ２上に設けられる。
ソース電極ＳＥ１は、平面視でトレンチＴＣ１の隣に位置している。本実施形態においては、たとえば平面視および断面視のいずれにおいても、トレンチＴＣ１に隣接するようにソース電極ＳＥ１が形成される。このとき、ソース電極ＳＥ１は、たとえばゲート絶縁膜ＧＩ１を介してゲート電極ＧＥ１に隣接することとなる。
The transistor TR1 has a source electrode SE1. The source electrode SE1 is in contact with the second nitride semiconductor layer NS2. In the present embodiment, the source electrode SE1 is provided on the second nitride semiconductor layer NS2 so as to be in contact with the second nitride semiconductor layer NS2, for example.
The source electrode SE1 is located next to the trench TC1 in plan view. In the present embodiment, for example, the source electrode SE1 is formed so as to be adjacent to the trench TC1 in both a plan view and a cross-sectional view. At this time, the source electrode SE1 is adjacent to the gate electrode GE1 through, for example, the gate insulating film GI1.
本実施形態において、第２窒化物半導体層ＮＳ２のうちトレンチＴＣ１に隣接する部分には、トランジスタＴＲ１の動作時においてチャネルが形成される。このため、第２窒化物半導体層ＮＳ２に接しており、かつ平面視でトレンチＴＣ１の隣に位置するソース電極ＳＥ１は、トランジスタＴＲ１のソース領域として機能しうることとなる。
ここで、本実施形態に係る第２窒化物半導体層ＮＳ２は、ワイドバンドギャップを有する窒化物半導体材料により構成される。このため、ソース電極ＳＥ１と第２窒化物半導体層ＮＳ２との界面において十分なバンドオフセットを形成することが可能となる。したがって、第２窒化物半導体層ＮＳ２に接するソース電極ＳＥ１は、トランジスタＴＲ１におけるソース領域としての機能を十分に果たすことができる。
In the present embodiment, a channel is formed in the second nitride semiconductor layer NS2 adjacent to the trench TC1 during the operation of the transistor TR1. Therefore, the source electrode SE1 that is in contact with the second nitride semiconductor layer NS2 and that is located next to the trench TC1 in plan view can function as the source region of the transistor TR1.
Here, the second nitride semiconductor layer NS2 according to the present embodiment is made of a nitride semiconductor material having a wide band gap. Therefore, it is possible to form a sufficient band offset at the interface between the source electrode SE1 and the second nitride semiconductor layer NS2. Therefore, the source electrode SE1 in contact with the second nitride semiconductor layer NS2 can sufficiently function as a source region in the transistor TR1.
ソース電極ＳＥ１は、第１金属材料により構成される。ソース電極ＳＥ１を構成する第１金属材料としては、たとえばＺｒ（ジルコニウム）、またはＴｉ（チタン）が挙げられる。 The source electrode SE1 is made of a first metal material. Examples of the first metal material constituting the source electrode SE1 include Zr (zirconium) or Ti (titanium).
本実施形態においては、ソース電極ＳＥ１と第２窒化物半導体層ＮＳ２との間における格子不整合を、たとえば１０％以下とすることが好ましい。これにより、ソース電極ＳＥ１と第２窒化物半導体層ＮＳ２との間に不要な界面準位が生じることを抑制し、これらを安定的に接続することが可能となる。
このような構成は、ソース電極ＳＥ１を構成する第１金属材料としてＺｒ（ジルコニウム）またはＴｉ（チタン）を用いることにより、実現することができる。たとえばＧａＮ（窒化ガリウム）により構成される第２窒化物半導体層ＮＳ２と、Ｚｒ（ジルコニウム）またはＴｉ（チタン）である第１金属材料により構成されるソース電極ＳＥ１と、の間における格子不整合は１０％以下となる。
この中でも、Ｚｒ（ジルコニウム）は、六方最密構造を有しており、ｃ面配向しやすく、かつＧａＮ（窒化ガリウム）のｃ面とのミスフィットが約１．２％と非常に小さい。このため、ソース電極ＳＥ１をＺｒ（ジルコニウム）により構成することにより、ソース電極ＳＥ１と第２窒化物半導体層ＮＳ２との間における格子整合を非常に良好なものとすることができる。また、ソース電極ＳＥ１をＴｉ（チタン）により構成する場合には、ソース電極ＳＥ１と第２窒化物半導体層ＮＳ２との間における格子整合を良好なものとしつつ、半導体装置ＳＤ１をより安価に製造することが可能となる。
In the present embodiment, the lattice mismatch between the source electrode SE1 and the second nitride semiconductor layer NS2 is preferably set to 10% or less, for example. Thereby, it is possible to suppress unnecessary interface states from being generated between the source electrode SE1 and the second nitride semiconductor layer NS2, and to stably connect them.
Such a configuration can be realized by using Zr (zirconium) or Ti (titanium) as the first metal material constituting the source electrode SE1. For example, the lattice mismatch between the second nitride semiconductor layer NS2 made of GaN (gallium nitride) and the source electrode SE1 made of the first metal material made of Zr (zirconium) or Ti (titanium) is 10% or less.
Among these, Zr (zirconium) has a hexagonal close-packed structure, is easily c-plane oriented, and has a very small misfit of about 1.2% with the c-plane of GaN (gallium nitride). For this reason, when the source electrode SE1 is made of Zr (zirconium), the lattice matching between the source electrode SE1 and the second nitride semiconductor layer NS2 can be made very good. When the source electrode SE1 is made of Ti (titanium), the semiconductor device SD1 is manufactured at a lower cost while improving the lattice matching between the source electrode SE1 and the second nitride semiconductor layer NS2. It becomes possible.
本実施形態において、ソース電極ＳＥ１と第２窒化物半導体層ＮＳ２との間には、たとえばショットキー接合が形成されている。これにより、トランジスタＴＲ１をより安定的に動作させることが可能となる。
ソース電極ＳＥ１を構成する第１金属材料の仕事関数は、たとえば４．５ｅＶ以下である。これにより、ｐ型ＧａＮ（窒化ガリウム）層により構成される第２窒化物半導体層ＮＳ２と、第１金属材料により構成されるソース電極ＳＥ１との間において、ショットキー接合を容易に形成することができる。また、ＯＦＦリーク特性を改善できる。このような構成は、たとえば第１金属材料としてＺｒ（ジルコニウム）またはＴｉ（チタン）を用いることにより容易に実現することができる。
In the present embodiment, for example, a Schottky junction is formed between the source electrode SE1 and the second nitride semiconductor layer NS2. As a result, the transistor TR1 can be operated more stably.
The work function of the first metal material constituting the source electrode SE1 is, for example, 4.5 eV or less. Thereby, a Schottky junction can be easily formed between the second nitride semiconductor layer NS2 constituted by the p-type GaN (gallium nitride) layer and the source electrode SE1 constituted by the first metal material. it can. Further, the OFF leak characteristic can be improved. Such a configuration can be easily realized by using, for example, Zr (zirconium) or Ti (titanium) as the first metal material.
半導体装置ＳＤ１は、たとえば第２窒化物半導体層ＮＳ２およびソース電極ＳＥ１に電気的に接続された基板電極ＥＬ１を備えている。基板電極ＥＬ１は、ソース電極ＳＥ１を構成する第１金属材料と異なる第２金属材料により構成される。
本実施形態によれば、第２窒化物半導体層ＮＳ２およびソース電極ＳＥ１に電気的に接続された基板電極ＥＬ１を設けることにより、ソース電極ＳＥ１と第２窒化物半導体層ＮＳ２に対し基準電位を供給することができる。すなわち、トランジスタＴＲ１のソース領域およびウェル領域を基準電位に安定化させることが可能となる。
The semiconductor device SD1 includes a substrate electrode EL1 electrically connected to, for example, the second nitride semiconductor layer NS2 and the source electrode SE1. The substrate electrode EL1 is composed of a second metal material different from the first metal material that constitutes the source electrode SE1.
According to the present embodiment, the reference potential is supplied to the source electrode SE1 and the second nitride semiconductor layer NS2 by providing the substrate electrode EL1 electrically connected to the second nitride semiconductor layer NS2 and the source electrode SE1. can do. That is, the source region and well region of the transistor TR1 can be stabilized at the reference potential.
本実施形態において、基板電極ＥＬ１は、たとえばソース電極ＳＥ１、ゲート電極ＧＥ１および絶縁膜ＩＦ１を覆うように第２窒化物半導体層ＮＳ２上に形成される。このとき、基板電極ＥＬ１は、たとえば第２窒化物半導体層ＮＳ２およびソース電極ＳＥ１と接するように設けられる。これにより、基板電極ＥＬ１を、第２窒化物半導体層ＮＳ２およびソース電極ＳＥ１に対し、電気的に接続することができる。
基板電極ＥＬ１を構成する第２金属材料は、たとえばＮｉ（ニッケル）、Ｐｔ（プラチナ）、Ａｕ（金）、Ｉｒ（イリジウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）もしくはＲｈ（ロジウム）、またはこれらの二種以上からなる合金である。この中でも、第２窒化物半導体層ＮＳ２へ基準電位を安定的に供給する観点から、Ｎｉ（ニッケル）、またはＰｔ（プラチナ）、Ａｕ（金）、Ｉｒ（イリジウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）もしくはＲｈ（ロジウム）にＮｉ（ニッケル）を含めた合金を用いることが好ましい。なお、基板電極ＥＬ１のうち第２窒化物半導体層ＮＳ２に接する一部のみをこれらの材料により構成し、他の部分を電気抵抗の低いＡｌ（アルミニウム）またはＷ（タングステン）等により構成してもよい。
In the present embodiment, the substrate electrode EL1 is formed on the second nitride semiconductor layer NS2 so as to cover, for example, the source electrode SE1, the gate electrode GE1, and the insulating film IF1. At this time, the substrate electrode EL1 is provided so as to be in contact with, for example, the second nitride semiconductor layer NS2 and the source electrode SE1. Thereby, the substrate electrode EL1 can be electrically connected to the second nitride semiconductor layer NS2 and the source electrode SE1.
The second metal material constituting the substrate electrode EL1 is, for example, Ni (nickel), Pt (platinum), Au (gold), Ir (iridium), Re (rhenium), Ru (ruthenium) or Rh (rhodium), or these It is an alloy composed of two or more of these. Among these, from the viewpoint of stably supplying the reference potential to the second nitride semiconductor layer NS2, Ni (nickel), Pt (platinum), Au (gold), Ir (iridium), Re (rhenium), Ru ( It is preferable to use an alloy in which Ni (nickel) is contained in ruthenium) or Rh (rhodium). It should be noted that only a part of the substrate electrode EL1 in contact with the second nitride semiconductor layer NS2 is made of these materials, and the other part is made of Al (aluminum) or W (tungsten) having a low electric resistance. Good.
基板電極ＥＬ１が第２窒化物半導体層ＮＳ２に接している場合において、基板電極ＥＬ１と第２窒化物半導体層ＮＳ２との間には、たとえばオーミック接合が形成される。これにより、基板電極ＥＬ１を介して、第２窒化物半導体層ＮＳ２に対し基準電位を安定的に供給することができる。
基板電極ＥＬ１を構成する第２金属材料の仕事関数は、たとえば４．８ｅＶ以上である。これにより、ｐ型ＧａＮ層により構成される第２窒化物半導体層ＮＳ２と、第２金属材料により構成される基板電極ＥＬ１との間において、オーミック接合を形成することができる。このような構成は、たとえば第２金属材料としてＮｉ（ニッケル）、Ｐｔ（プラチナ）、Ａｕ（金）、Ｉｒ（イリジウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）もしくはＲｈ（ロジウム）、またはこれらの二種以上からなる合金を用いることにより容易に実現することができる。
In the case where the substrate electrode EL1 is in contact with the second nitride semiconductor layer NS2, for example, an ohmic junction is formed between the substrate electrode EL1 and the second nitride semiconductor layer NS2. Thereby, the reference potential can be stably supplied to the second nitride semiconductor layer NS2 via the substrate electrode EL1.
The work function of the second metal material constituting the substrate electrode EL1 is, for example, 4.8 eV or more. Thereby, an ohmic junction can be formed between the second nitride semiconductor layer NS2 constituted by the p-type GaN layer and the substrate electrode EL1 constituted by the second metal material. Such a configuration includes, for example, Ni (nickel), Pt (platinum), Au (gold), Ir (iridium), Re (rhenium), Ru (ruthenium) or Rh (rhodium) as the second metal material, or these It can be easily realized by using an alloy composed of two or more kinds.
次に、本実施形態に係る半導体装置ＳＤ１の製造方法について説明する。図２〜６は、図１に示す半導体装置ＳＤ１の製造方法を示す断面図である。
本実施形態に係る半導体装置ＳＤ１は、次のように形成される。まず、第１導電型を有する第１窒化物半導体層ＮＳ１を形成する。次いで、第１窒化物半導体層ＮＳ１上に、第２導電型を有する第２窒化物半導体層ＮＳ２を形成する。次いで、第２窒化物半導体層ＮＳ２上に、第１金属材料により構成されるソース電極ＳＥ１を形成する。次いで、ソース電極ＳＥ１および第２窒化物半導体層ＮＳ２を貫通するトレンチＴＣ１を形成する。次いで、トレンチＴＣ１の内壁にゲート絶縁膜ＧＩ１を形成する。次いで、ゲート絶縁膜ＧＩ１上であって、かつトレンチＴＣ１内にゲート電極ＧＥ１を形成する。次いで、第１窒化物半導体層ＮＳ１に電気的に接続されるドレイン電極ＤＥ１を形成する。
以下、本実施形態に係る半導体装置ＳＤ１の製造方法について詳細に説明する。
Next, a method for manufacturing the semiconductor device SD1 according to this embodiment will be described. 2 to 6 are cross-sectional views showing a method for manufacturing the semiconductor device SD1 shown in FIG.
The semiconductor device SD1 according to this embodiment is formed as follows. First, the first nitride semiconductor layer NS1 having the first conductivity type is formed. Next, a second nitride semiconductor layer NS2 having the second conductivity type is formed on the first nitride semiconductor layer NS1. Next, the source electrode SE1 made of the first metal material is formed on the second nitride semiconductor layer NS2. Next, a trench TC1 penetrating the source electrode SE1 and the second nitride semiconductor layer NS2 is formed. Next, a gate insulating film GI1 is formed on the inner wall of the trench TC1. Next, the gate electrode GE1 is formed on the gate insulating film GI1 and in the trench TC1. Next, the drain electrode DE1 that is electrically connected to the first nitride semiconductor layer NS1 is formed.
Hereinafter, a method for manufacturing the semiconductor device SD1 according to the present embodiment will be described in detail.
まず、第１導電型を有する第１窒化物半導体層ＮＳ１を形成する。
第１窒化物半導体層ＮＳ１は、Ｓｉ（シリコン）を不純物イオンとして含むｎ−型ＧａＮ（窒化ガリウム）層により構成される。この場合、第１窒化物半導体層ＮＳ１中における不純物Ｓｉ（シリコン）濃度は、たとえば１ｅ−１７ｃｍ−３以上５ｅ−１７ｃｍ−３以下である。また、第１窒化物半導体層ＮＳ１の膜厚は、たとえば５μｍ程度とすることができる。
本実施形態において、第１窒化物半導体層ＮＳ１は、たとえばシリコン基板ＳＳ１上にバッファ層ＢＦ１を介して形成される。この場合、第１窒化物半導体層ＮＳ１は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いたエピタキシャル成長法によりバッファ層ＢＦ１上に形成される。ここで、ＣＶＤを用いたエピタキシャル成長法は、たとえば１０００℃前後の条件下において行われる。
シリコン基板ＳＳ１は、たとえばｎ＋型Ｓｉ（シリコン）基板である。バッファ層ＢＦ１としてＡｌＮ（窒化アルミニウム）のようなバンドギャップの広い半導体を用いる場合、バッファ層ＢＦ１は、バッファ層ＢＦ１中にトンネル電流を流れやすくする観点から膜厚が薄いことが好ましく、たとえば１０ｎｍ程度の膜厚を有する。
First, the first nitride semiconductor layer NS1 having the first conductivity type is formed.
The first nitride semiconductor layer NS1 is composed of an n-type GaN (gallium nitride) layer containing Si (silicon) as impurity ions. In this case, the impurity Si (silicon) concentration in the first nitride semiconductor layer NS1 is, for example, 1e-17 cm −3 or more and 5e−17 cm −3 or less. The film thickness of the first nitride semiconductor layer NS1 can be set to about 5 μm, for example.
In the present embodiment, the first nitride semiconductor layer NS1 is formed, for example, on the silicon substrate SS1 via the buffer layer BF1. In this case, the first nitride semiconductor layer NS1 is formed on the buffer layer BF1 by an epitaxial growth method using, for example, CVD (Chemical Vapor Deposition). Here, the epitaxial growth method using CVD is performed under conditions of, for example, about 1000 ° C.
Silicon substrate SS1 is, for example, an n + type Si (silicon) substrate. When a semiconductor having a wide band gap such as AlN (aluminum nitride) is used as the buffer layer BF1, the buffer layer BF1 is preferably thin from the viewpoint of facilitating the flow of a tunnel current in the buffer layer BF1, for example, about 10 nm. The film thickness is as follows.
本実施形態においては、たとえば第１導電型の窒化物半導体層を、バッファ層ＢＦ１を介してシリコン基板ＳＳ１上に貼り付けることにより、第１窒化物半導体層ＮＳ１を形成することもできる。この場合、第１窒化物半導体層ＮＳ１は、たとえば窒化物半導体の単結晶から切り出される。このため、結晶欠陥の少ない第１窒化物半導体層ＮＳ１を実現することができる。これにより、第１窒化物半導体層ＮＳ１により構成される電界緩和層における結晶欠陥を抑制し、高耐圧かつ低損失なトランジスタＴＲ１の形成が可能となる。
また、この場合、エピタキシャル成長法を用いてバッファ層ＢＦ１上に窒化物半導体層を形成する工程が不要となる。このため、バッファ層ＢＦ１について材料の選択等に関する自由度を、より拡大することができる。これにより、低抵抗なトランジスタＴＲ１を実現することが容易となる。
In the present embodiment, the first nitride semiconductor layer NS1 can also be formed by attaching a nitride semiconductor layer of the first conductivity type on the silicon substrate SS1 via the buffer layer BF1, for example. In this case, the first nitride semiconductor layer NS1 is cut from, for example, a single crystal of a nitride semiconductor. Therefore, the first nitride semiconductor layer NS1 with few crystal defects can be realized. As a result, crystal defects in the electric field relaxation layer constituted by the first nitride semiconductor layer NS1 are suppressed, and the transistor TR1 having a high breakdown voltage and a low loss can be formed.
In this case, the step of forming the nitride semiconductor layer on the buffer layer BF1 using the epitaxial growth method is not necessary. For this reason, the freedom degree regarding selection of a material etc. about buffer layer BF1 can be expanded more. This facilitates the realization of the low-resistance transistor TR1.
次いで、第１窒化物半導体層ＮＳ１上に、第１導電型とは異なる第２導電型を有する第２窒化物半導体層ＮＳ２を形成する。これにより、図２（ａ）に示すように、第１窒化物半導体層ＮＳ１および第２窒化物半導体層ＮＳ２を含む半導体基板ＳＢ１が形成される。
第２窒化物半導体層ＮＳ２は、Ｍｇ（マグネシウム）を不純物イオンとして含むｐ型ＧａＮ（窒化ガリウム）層により構成される。この場合、第２窒化物半導体層ＮＳ２中における不純物Ｍｇ（マグネシウム）濃度は、たとえば０．５ｅ−１８ｃｍ−３以上５ｅ−１８ｃｍ−３以下である。また、第２窒化物半導体層ＮＳ２の膜厚は、たとえば１μｍ程度とすることができる。
第２窒化物半導体層ＮＳ２は、たとえばＣＶＤを用いたエピタキシャル成長法により第１窒化物半導体層ＮＳ１上に形成される。ここで、ＣＶＤを用いたエピタキシャル成長法は、たとえば１０００℃前後の条件下において行われる。
Ｍｇ（マグネシウム）を不純物イオンとして含むｐ型ＧａＮ（窒化ガリウム）層により構成された第２窒化物半導体層ＮＳ２に対しては、その形成後に膜中の残留水素を除去してｐ型不純物を活性化させるために、たとえば窒素雰囲気中にて７００℃以上８００℃以下の条件で熱処理を行う。このように比較的に低温な条件下における熱処理では、特にシリコン基板ＳＳ１と窒化物半導体層との間における熱膨張係数の差異に起因した、半導体基板ＳＢ１中のクラックや欠陥の発生が少なく、素子の耐圧や歩留まりを劣化させることはない。
Next, a second nitride semiconductor layer NS2 having a second conductivity type different from the first conductivity type is formed on the first nitride semiconductor layer NS1. Thereby, as shown in FIG. 2A, the semiconductor substrate SB1 including the first nitride semiconductor layer NS1 and the second nitride semiconductor layer NS2 is formed.
The second nitride semiconductor layer NS2 is configured by a p-type GaN (gallium nitride) layer containing Mg (magnesium) as impurity ions. In this case, the impurity Mg (magnesium) concentration in the second nitride semiconductor layer NS2 is, for example, not less than 0.5e-18 cm- 3 and not more than 5e-18 cm- 3 . The film thickness of the second nitride semiconductor layer NS2 can be set to, for example, about 1 μm.
The second nitride semiconductor layer NS2 is formed on the first nitride semiconductor layer NS1 by, for example, an epitaxial growth method using CVD. Here, the epitaxial growth method using CVD is performed under conditions of, for example, about 1000 ° C.
For the second nitride semiconductor layer NS2 composed of a p-type GaN (gallium nitride) layer containing Mg (magnesium) as impurity ions, the residual hydrogen in the film is removed after the formation to activate the p-type impurity. For example, heat treatment is performed in a nitrogen atmosphere under conditions of 700 ° C. or higher and 800 ° C. or lower. In such a heat treatment under a relatively low temperature condition, the generation of cracks and defects in the semiconductor substrate SB1 due to the difference in the thermal expansion coefficient between the silicon substrate SS1 and the nitride semiconductor layer is small, and the element There is no deterioration in the breakdown voltage and yield of the device.
次に、図２（ｂ）に示すように、第２窒化物半導体層ＮＳ２上に、第１金属材料により構成されるソース電極ＳＥ１を形成する。ソース電極ＳＥ１を構成する第１金属材料としては、たとえば融点の高いＺｒ（ジルコニウム）またはＴｉ（チタン）を用いることができる。このため、ソース電極ＳＥ１を形成する当該工程の後のプロセスを安定的に行うことができる。
本実施形態において、ソース電極ＳＥ１は、たとえばＤＣスパッタリング等のスパッタリング法を用いて形成される。ソース電極ＳＥ１を形成するためのＤＣスパッタリング処理は、たとえば３００℃の温度条件下において行われる。
Next, as shown in FIG. 2B, the source electrode SE1 made of the first metal material is formed on the second nitride semiconductor layer NS2. As the first metal material constituting the source electrode SE1, for example, Zr (zirconium) or Ti (titanium) having a high melting point can be used. For this reason, the process after the said process of forming source electrode SE1 can be performed stably.
In the present embodiment, the source electrode SE1 is formed using a sputtering method such as DC sputtering. The DC sputtering process for forming the source electrode SE1 is performed under a temperature condition of 300 ° C., for example.
次に、図３（ａ）に示すように、ソース電極ＳＥ１および第２窒化物半導体層ＮＳ２を貫通するトレンチＴＣ１を形成する。トレンチＴＣ１は、たとえばドライエッチングにより形成される。
本実施形態において、トレンチＴＣ１は、たとえばソース電極ＳＥ１および第１窒化物半導体層ＮＳ１を貫通して、第２窒化物半導体層ＮＳ２に至るように形成される。このとき、トレンチＴＣ１は、第２窒化物半導体層ＮＳ２を貫通しないように設けられる。トレンチＴＣ１のうち第１窒化物半導体層ＮＳ１中に位置する部分の深さは、たとえば１００ｎｍ程度である。また、トレンチＴＣ１の幅は、たとえば１μｍ程度である。
Next, as shown in FIG. 3A, a trench TC1 penetrating the source electrode SE1 and the second nitride semiconductor layer NS2 is formed. Trench TC1 is formed by dry etching, for example.
In the present embodiment, the trench TC1 is formed so as to penetrate the source electrode SE1 and the first nitride semiconductor layer NS1, for example, and reach the second nitride semiconductor layer NS2. At this time, the trench TC1 is provided so as not to penetrate the second nitride semiconductor layer NS2. The depth of the portion of trench TC1 located in first nitride semiconductor layer NS1 is, for example, about 100 nm. The width of the trench TC1 is, for example, about 1 μm.
次に、トレンチＴＣ１の内壁にゲート絶縁膜ＧＩ１を形成する。ゲート絶縁膜ＧＩ１は、たとえばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。ゲート絶縁膜ＧＩ１を形成するためのＡＬＤ法は、たとえば２００℃の温度条件下において行われる。この段階において、ゲート絶縁膜ＧＩ１は、たとえばトレンチＴＣ１の内壁およびソース電極ＳＥ１上に形成される。
本実施形態において、ゲート絶縁膜ＧＩ１は、たとえばＡｌ２Ｏ３（酸化アルミニウム）により構成される。この場合、ゲート絶縁膜ＧＩ１中の酸素によりソース電極ＳＥ１が酸化されてしまうことを抑制できる。また、ゲート絶縁膜ＧＩ１のうち少なくともソース電極ＳＥ１に接する一部を、ＳｉＮ（窒化シリコン）により構成することもできる。この場合においても、ゲート絶縁膜ＧＩ１中の酸素によりソース電極ＳＥ１が酸化されてしまうことを防止することができる。
Next, the gate insulating film GI1 is formed on the inner wall of the trench TC1. The gate insulating film GI1 is formed using, for example, an ALD (Atomic Layer Deposition) method. The ALD method for forming the gate insulating film GI1 is performed under a temperature condition of 200 ° C., for example. At this stage, the gate insulating film GI1 is formed, for example, on the inner wall of the trench TC1 and the source electrode SE1.
In the present embodiment, the gate insulating film GI1 is made of, for example, Al 2 O 3 (aluminum oxide). In this case, the source electrode SE1 can be prevented from being oxidized by oxygen in the gate insulating film GI1. In addition, at least a part of the gate insulating film GI1 in contact with the source electrode SE1 can be made of SiN (silicon nitride). Even in this case, the source electrode SE1 can be prevented from being oxidized by oxygen in the gate insulating film GI1.
次いで、半導体基板ＳＢ１に対し、酸素を含まない雰囲気下において熱処理を施す。これにより、低温で形成されたゲート絶縁膜ＧＩ１中やゲート絶縁膜ＧＩ１と窒化物半導体層との界面における界面準位を低減することができる。このとき、第２窒化物半導体層ＮＳ２に対し熱処理が施されることとなる。このため、第２窒化物半導体層ＮＳ２中における不純物イオンを活性化させ、第２窒化物半導体層ＮＳ２を低抵抗化する効果もある。 Next, heat treatment is performed on the semiconductor substrate SB1 in an atmosphere not containing oxygen. Thereby, the interface state in the gate insulating film GI1 formed at a low temperature or at the interface between the gate insulating film GI1 and the nitride semiconductor layer can be reduced. At this time, the second nitride semiconductor layer NS2 is subjected to heat treatment. This also has the effect of activating impurity ions in the second nitride semiconductor layer NS2 and reducing the resistance of the second nitride semiconductor layer NS2.
次いで、ゲート絶縁膜ＧＩ１上であって、トレンチＴＣ１内にゲート電極ＧＥ１を形成する。これにより、図３（ｂ）に示す構造が得られる。この段階において、ゲート電極ＧＥ１は、たとえばトレンチＴＣ１内および第２窒化物半導体層ＮＳ２上に、ゲート絶縁膜ＧＩ１を介して形成される。
本実施形態において、ゲート電極ＧＥ１は、たとえばＣＶＤ法を用いて形成される。ゲート電極ＧＥ１の膜厚は、たとえば５００ｎｍである。
Next, a gate electrode GE1 is formed on the gate insulating film GI1 and in the trench TC1. Thereby, the structure shown in FIG. 3B is obtained. At this stage, the gate electrode GE1 is formed, for example, in the trench TC1 and on the second nitride semiconductor layer NS2 via the gate insulating film GI1.
In the present embodiment, the gate electrode GE1 is formed using, for example, a CVD method. The film thickness of the gate electrode GE1 is, for example, 500 nm.
次に、図４（ａ）に示すように、ゲート電極ＧＥ１のうちのトレンチＴＣ１内に位置する部分以外を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法もしくはエッチバック法等を用いて除去する。これにより、トレンチＴＣ１内に埋め込まれたゲート電極ＧＥ１が形成されることとなる。このとき、ゲート絶縁膜ＧＩ１のうちトレンチＴＣ１以外に位置する部分が露出することとなる。 Next, as shown in FIG. 4A, portions other than the portion of the gate electrode GE1 located in the trench TC1 are removed by using a CMP (Chemical Mechanical Polishing) method or an etch back method. As a result, the gate electrode GE1 embedded in the trench TC1 is formed. At this time, a portion of the gate insulating film GI1 located other than the trench TC1 is exposed.
次に、図４（ｂ）に示すように、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１上に、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、たとえばＳｉＮ（窒化シリコン）等により構成される絶縁膜を、リソグラフィを用いてパターニングすることにより形成される。絶縁膜ＩＦ１の膜厚は、たとえば２００ｎｍ程度である。 Next, as illustrated in FIG. 4B, the insulating film IF1 is formed over the gate electrode GE1 and the gate insulating film GI1. The insulating film IF1 is formed by patterning an insulating film made of, for example, SiN (silicon nitride) using lithography. The film thickness of the insulating film IF1 is, for example, about 200 nm.
次に、図５（ａ）に示すように、絶縁膜ＩＦ１をハードマスクとしたドライエッチングにより、ゲート絶縁膜ＧＩ１およびソース電極ＳＥ１をパターニングする。これにより、ソース電極ＳＥ１を、所望の形状にパターニングすることができる。
ここでは、たとえばソース電極ＳＥ１のうちのトレンチＴＣ１の外縁から０．６μｍ以内に位置する部分が残存し、他の部分が選択的に除去されるようパターニングが行われる。
Next, as shown in FIG. 5A, the gate insulating film GI1 and the source electrode SE1 are patterned by dry etching using the insulating film IF1 as a hard mask. Thereby, the source electrode SE1 can be patterned into a desired shape.
Here, for example, the patterning is performed so that a part of the source electrode SE1 located within 0.6 μm from the outer edge of the trench TC1 remains and the other part is selectively removed.
次に、絶縁膜ＩＦ１を、リソグラフィを用いてパターニングする。ここでは、絶縁膜ＩＦ１は、たとえばゲート電極ＧＥ１の全体を覆い、かつゲート絶縁膜ＧＩ１のうちゲート電極ＧＥ１の周囲に位置する一部を覆う形状にパターニングされる。このとき、たとえばゲート絶縁膜ＧＩ１のうちトレンチＴＣ１の外縁から０．２μｍ以内に位置する部分が覆われるように、絶縁膜ＩＦ１が形成される。 Next, the insulating film IF1 is patterned using lithography. Here, the insulating film IF1 is patterned, for example, in a shape that covers the entire gate electrode GE1 and covers a part of the gate insulating film GI1 located around the gate electrode GE1. At this time, for example, the insulating film IF1 is formed so as to cover a portion of the gate insulating film GI1 located within 0.2 μm from the outer edge of the trench TC1.
次に、絶縁膜ＩＦ１をハードマスクとしたドライエッチングにより、ゲート絶縁膜ＧＩ１をパターニングする。これにより、図５（ｂ）に示す構造が得られる。ここでは、たとえばゲート絶縁膜ＧＩ１のうち、トレンチＴＣ１の外縁から０．２μｍ以内に位置する部分と、トレンチＴＣ１内に位置する部分と、が残存するようパターニングが行われる。 Next, the gate insulating film GI1 is patterned by dry etching using the insulating film IF1 as a hard mask. Thereby, the structure shown in FIG. 5B is obtained. Here, for example, the patterning is performed so that a part of the gate insulating film GI1 located within 0.2 μm from the outer edge of the trench TC1 and a part located in the trench TC1 remain.
次に、図６（ａ）に示すように、ソース電極ＳＥ１および第２窒化物半導体層ＮＳ２に電気的に接続される基板電極ＥＬ１を形成する。基板電極ＥＬ１は、ソース電極ＳＥ１を構成する第１金属材料とは異なる第２金属材料により構成される。これにより、基板電極ＥＬ１を介して、ソース電極ＳＥ１と第２窒化物半導体層ＮＳ２に対し基準電位を供給することが可能となる。
基板電極ＥＬ１は、たとえばスパッタリング法により形成される。また、基板電極ＥＬ１は、たとえば絶縁膜ＩＦ１およびソース電極ＳＥ１を覆うように第２窒化物半導体層ＮＳ２上に形成される。このとき、基板電極ＥＬ１は、たとえばソース電極ＳＥ１および第２窒化物半導体層ＮＳ２と接するように設けられる。
Next, as shown in FIG. 6A, a substrate electrode EL1 that is electrically connected to the source electrode SE1 and the second nitride semiconductor layer NS2 is formed. The substrate electrode EL1 is made of a second metal material different from the first metal material that forms the source electrode SE1. Thereby, the reference potential can be supplied to the source electrode SE1 and the second nitride semiconductor layer NS2 via the substrate electrode EL1.
The substrate electrode EL1 is formed by, for example, a sputtering method. The substrate electrode EL1 is formed on the second nitride semiconductor layer NS2 so as to cover the insulating film IF1 and the source electrode SE1, for example. At this time, the substrate electrode EL1 is provided in contact with, for example, the source electrode SE1 and the second nitride semiconductor layer NS2.
次に、半導体基板ＳＢ１がシリコン基板ＳＳ１を含む場合には、シリコン基板ＳＳ１の裏面を研磨してシリコン基板ＳＳ１を薄化する。これにより、半導体基板ＳＢ１中における電気抵抗を低減することができる。 Next, when the semiconductor substrate SB1 includes the silicon substrate SS1, the back surface of the silicon substrate SS1 is polished to thin the silicon substrate SS1. Thereby, the electrical resistance in the semiconductor substrate SB1 can be reduced.
次に、図６（ｂ）に示すように、第１窒化物半導体層ＮＳ１に電気的に接続されるドレイン電極ＤＥ１を形成する。本実施形態において、ドレイン電極ＤＥ１は、たとえばシリコン基板ＳＳ１下に形成される。この場合、ドレイン電極ＤＥ１は、シリコン基板ＳＳ１およびバッファ層ＢＦ１を介して第２窒化物半導体層ＮＳ２へ電気的に接続される。
本実施形態においては、たとえばこのようにして半導体装置ＳＤ１が形成される。
Next, as shown in FIG. 6B, the drain electrode DE1 that is electrically connected to the first nitride semiconductor layer NS1 is formed. In the present embodiment, the drain electrode DE1 is formed, for example, under the silicon substrate SS1. In this case, the drain electrode DE1 is electrically connected to the second nitride semiconductor layer NS2 via the silicon substrate SS1 and the buffer layer BF1.
In the present embodiment, for example, the semiconductor device SD1 is formed in this way.
次に、本実施形態の効果を説明する。
本実施形態によれば、ドレイン電極ＤＥ１と電気的に接続する第１窒化物半導体層ＮＳ１上には、第１窒化物半導体層ＮＳ１と異なる導電型を有する第２窒化物半導体層ＮＳ２が設けられている。このとき、第２窒化物半導体層ＮＳ２内には、チャネルが形成されることとなる。また、第２窒化物半導体層ＮＳ２に接し、かつ平面視でトレンチＴＣ１の隣に位置するように、金属材料により構成されるソース電極ＳＥ１が形成される。この場合、チャネル領域を構成する第２窒化物半導体層ＮＳ２に接するソース電極ＳＥ１は、ソース領域としても機能することとなる。このため、ソース領域を、窒化物半導体層ではなく、金属材料により形成することができる。したがって、ソース領域の形成に起因した縦型トランジスタの耐圧低下を抑制し、半導体装置の特性を向上させることができる。
Next, the effect of this embodiment will be described.
According to the present embodiment, the second nitride semiconductor layer NS2 having a conductivity type different from that of the first nitride semiconductor layer NS1 is provided on the first nitride semiconductor layer NS1 electrically connected to the drain electrode DE1. ing. At this time, a channel is formed in the second nitride semiconductor layer NS2. Further, the source electrode SE1 made of a metal material is formed so as to be in contact with the second nitride semiconductor layer NS2 and located next to the trench TC1 in plan view. In this case, the source electrode SE1 in contact with the second nitride semiconductor layer NS2 constituting the channel region also functions as the source region. For this reason, the source region can be formed of a metal material instead of the nitride semiconductor layer. Accordingly, it is possible to suppress a reduction in the breakdown voltage of the vertical transistor due to the formation of the source region and improve the characteristics of the semiconductor device.
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置ＳＤ２を示す断面図であり、第１の実施形態における図１に対応している。
本実施形態に係る半導体装置ＳＤ２は、基板電極ＥＬ１の構造を除いて、第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有する。
(Second Embodiment)
FIG. 7 is a cross-sectional view showing a semiconductor device SD2 according to the second embodiment, and corresponds to FIG. 1 in the first embodiment.
The semiconductor device SD2 according to this embodiment has the same configuration as that of the semiconductor device SD1 according to the first embodiment except for the structure of the substrate electrode EL1.
図７に示すように、半導体装置ＳＤ２を構成する基板電極ＥＬ１は、第１窒化物半導体層ＮＳ１に接している。また、基板電極ＥＬ１と第１窒化物半導体層ＮＳ１との間には、ショットキー接合が形成されている。
本実施形態によれば、基板電極ＥＬ１と第１窒化物半導体層ＮＳ１との間において、トランジスタＴＲ１と並列に接続されるショットキーバリアダイオードを形成することができる。このショットキーバリアダイオードは、トランジスタＴＲ１のソースとドレインの間に逆方向の電圧が印加された場合においてトランジスタＴＲ１を保護する、保護素子としての機能を有する。また、トランジスタＴＲ１を構成する基板電極ＥＬ１によりショットキーバリアダイオードを形成するため、トランジスタＴＲ１の近くにショットキーバリアダイオードを形成することが可能となる。これにより、ショットキーバリアダイオードの形成に起因した寄生インダクタンスや寄生容量の発生を抑制できる。
As shown in FIG. 7, the substrate electrode EL1 constituting the semiconductor device SD2 is in contact with the first nitride semiconductor layer NS1. A Schottky junction is formed between the substrate electrode EL1 and the first nitride semiconductor layer NS1.
According to this embodiment, a Schottky barrier diode connected in parallel to the transistor TR1 can be formed between the substrate electrode EL1 and the first nitride semiconductor layer NS1. This Schottky barrier diode has a function as a protection element that protects the transistor TR1 when a reverse voltage is applied between the source and drain of the transistor TR1. In addition, since the Schottky barrier diode is formed by the substrate electrode EL1 constituting the transistor TR1, the Schottky barrier diode can be formed near the transistor TR1. Thereby, generation | occurrence | production of the parasitic inductance and parasitic capacitance resulting from formation of a Schottky barrier diode can be suppressed.
半導体基板ＳＢ１には、たとえば第２窒化物半導体層ＮＳ２を貫通して第１窒化物半導体層ＮＳ１に至るトレンチＴＣ２が形成されている。このとき、基板電極ＥＬ１の一部は、トレンチＴＣ２内に形成され、第１窒化物半導体層ＮＳ１へ接することとなる。
基板電極ＥＬ１は、たとえば上述した第２金属材料のうち第１窒化物半導体層ＮＳ１とショットキー接合を形成するものにより構成される。本実施形態の一例では、たとえば第１窒化物半導体層ＮＳ１をＧａＮ（窒化ガリウム）により構成し、第２金属材料をＮｉ（ニッケル）とすることにより、基板電極ＥＬ１と第１窒化物半導体層ＮＳ１との間にショットキー接合が形成される。
In the semiconductor substrate SB1, for example, a trench TC2 penetrating through the second nitride semiconductor layer NS2 and reaching the first nitride semiconductor layer NS1 is formed. At this time, a part of the substrate electrode EL1 is formed in the trench TC2 and comes into contact with the first nitride semiconductor layer NS1.
The substrate electrode EL1 is formed of, for example, the above-described second metal material that forms a Schottky junction with the first nitride semiconductor layer NS1. In an example of the present embodiment, for example, the first nitride semiconductor layer NS1 is made of GaN (gallium nitride) and the second metal material is Ni (nickel), so that the substrate electrode EL1 and the first nitride semiconductor layer NS1 are made. A Schottky junction is formed between the two.
図１１は、図７に示す半導体装置ＳＤ２を示す平面図である。図１１では、半導体装置ＳＤ２の平面構造の一例が模式的に示されており、絶縁膜ＩＦ１および基板電極ＥＬ１の構成は省略されている。
本実施形態において、半導体装置ＳＤ２は、たとえば複数のトランジスタＴＲ１を有する。図１１では、ハニカム状の平面形状を有するトレンチＴＣ１内に、複数のトランジスタＴＲ１を構成するゲート電極ＧＥ１が形成される場合が例示されている。
また、トレンチＴＣ２は、たとえば複数のトランジスタＴＲ１を囲む枠状の平面形状を有する。これにより、半導体装置ＳＤ２の小型化を図りつつ、基板電極ＥＬ１と第１窒化物半導体層ＮＳ１からなるショットキーバリアダイオードを形成することができる。
FIG. 11 is a plan view showing the semiconductor device SD2 shown in FIG. In FIG. 11, an example of the planar structure of the semiconductor device SD2 is schematically shown, and the configurations of the insulating film IF1 and the substrate electrode EL1 are omitted.
In the present embodiment, the semiconductor device SD2 includes, for example, a plurality of transistors TR1. FIG. 11 illustrates a case where the gate electrodes GE1 constituting the plurality of transistors TR1 are formed in the trench TC1 having a honeycomb-like planar shape.
The trench TC2 has, for example, a frame-like planar shape surrounding the plurality of transistors TR1. Thereby, a Schottky barrier diode composed of the substrate electrode EL1 and the first nitride semiconductor layer NS1 can be formed while reducing the size of the semiconductor device SD2.
次に、本実施形態に係る半導体装置ＳＤ２の製造方法を説明する。図８〜１０は、図７に示す半導体装置ＳＤ２の製造方法を示す断面図である。
まず、第１窒化物半導体層ＮＳ１および第２窒化物半導体層ＮＳ２を含む半導体基板ＳＢ１を形成する。次いで、第２窒化物半導体層ＮＳ２上にソース電極ＳＥ１を形成する。次いで、ソース電極ＳＥ１および第２窒化物半導体層ＮＳ２を貫通するトレンチＴＣ１を形成する。次いで、トレンチＴＣ１内およびソース電極ＳＥ１上にゲート絶縁膜ＧＩ１を形成する。次いで、ゲート絶縁膜ＧＩ１上であって、かつトレンチＴＣ１内にゲート電極ＧＥ１を形成する。これらの工程は、第１の実施形態に係る半導体装置ＳＤ１の製造方法のうちの図２〜図４（ａ）に示される工程と同様に行うことができる。
Next, a method for manufacturing the semiconductor device SD2 according to the present embodiment will be described. 8 to 10 are cross-sectional views showing a method for manufacturing the semiconductor device SD2 shown in FIG.
First, the semiconductor substrate SB1 including the first nitride semiconductor layer NS1 and the second nitride semiconductor layer NS2 is formed. Next, the source electrode SE1 is formed on the second nitride semiconductor layer NS2. Next, a trench TC1 penetrating the source electrode SE1 and the second nitride semiconductor layer NS2 is formed. Next, a gate insulating film GI1 is formed in the trench TC1 and on the source electrode SE1. Next, the gate electrode GE1 is formed on the gate insulating film GI1 and in the trench TC1. These steps can be performed in the same manner as the steps shown in FIGS. 2 to 4A in the method for manufacturing the semiconductor device SD1 according to the first embodiment.
次に、図８（ａ）に示すように、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１上に、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、たとえばＳｉＮ（窒化シリコン）等により構成される絶縁膜を、リソグラフィを用いてパターニングすることにより形成される。本実施形態において、絶縁膜ＩＦ１は、トレンチＴＣ１と重ならない部分に設けられた開口を有する。 Next, as shown in FIG. 8A, an insulating film IF1 is formed over the gate electrode GE1 and the gate insulating film GI1. The insulating film IF1 is formed by patterning an insulating film made of, for example, SiN (silicon nitride) using lithography. In the present embodiment, the insulating film IF1 has an opening provided in a portion that does not overlap with the trench TC1.
次に、図８（ｂ）に示すように、絶縁膜ＩＦ１をハードマスクとしたドライエッチングにより、ゲート絶縁膜ＧＩ１、ソース電極ＳＥ１および第２窒化物半導体層ＮＳ２をパターニングする。これにより、ソース電極ＳＥ１および第２窒化物半導体層ＮＳ２を貫通して、第１窒化物半導体層ＮＳ１に至るトレンチＴＣ２が半導体基板ＳＢ１に形成される。トレンチＴＣ２は、たとえばトレンチＴＣ１から１μｍ程度離間した位置に形成される。
本実施形態においては、ゲート絶縁膜ＧＩ１、ソース電極ＳＥ１および第２窒化物半導体層ＮＳ２をパターニングするとともに、たとえば第１窒化物半導体層ＮＳ１の一部が除去される。この場合、トレンチＴＣ２の一部は、第１窒化物半導体層ＮＳ１中に形成されることとなる。
Next, as shown in FIG. 8B, the gate insulating film GI1, the source electrode SE1, and the second nitride semiconductor layer NS2 are patterned by dry etching using the insulating film IF1 as a hard mask. Thereby, a trench TC2 penetrating the source electrode SE1 and the second nitride semiconductor layer NS2 and reaching the first nitride semiconductor layer NS1 is formed in the semiconductor substrate SB1. Trench TC2 is formed, for example, at a position spaced about 1 μm from trench TC1.
In the present embodiment, the gate insulating film GI1, the source electrode SE1, and the second nitride semiconductor layer NS2 are patterned, and for example, a part of the first nitride semiconductor layer NS1 is removed. In this case, a part of the trench TC2 is formed in the first nitride semiconductor layer NS1.
次に、絶縁膜ＩＦ１を、リソグラフィを用いてパターニングする。絶縁膜ＩＦ１は、たとえばゲート電極ＧＥ１の全体を覆い、かつゲート絶縁膜ＧＩ１のうちゲート電極ＧＥ１の周囲に位置する一部を覆う形状にパターニングされる。
次いで、絶縁膜ＩＦ１をハードマスクとしたドライエッチングにより、ゲート絶縁膜ＧＩ１およびソース電極ＳＥ１をパターニングする。これにより、ソース電極ＳＥ１を、所望の形状にパターニングすることができる。ここでは、たとえばソース電極ＳＥ１のうちのトレンチＴＣ１の外縁から０．６μｍ以内に位置する部分が残存し、他の部分が選択的に除去されるようパターニングが行われる。
Next, the insulating film IF1 is patterned using lithography. The insulating film IF1 is patterned, for example, so as to cover the entire gate electrode GE1 and to cover a part of the gate insulating film GI1 located around the gate electrode GE1.
Next, the gate insulating film GI1 and the source electrode SE1 are patterned by dry etching using the insulating film IF1 as a hard mask. Thereby, the source electrode SE1 can be patterned into a desired shape. Here, for example, the patterning is performed so that a part of the source electrode SE1 located within 0.6 μm from the outer edge of the trench TC1 remains and the other part is selectively removed.
次に、絶縁膜ＩＦ１を、リソグラフィを用いてパターニングする。ここでは、絶縁膜ＩＦ１は、たとえばゲート電極ＧＥ１の全体を覆い、かつゲート絶縁膜ＧＩ１のうちゲート電極ＧＥ１の周囲に位置する一部を覆う形状にパターニングされる。このとき、たとえばゲート絶縁膜ＧＩ１のうちトレンチＴＣ１の外縁から０．２μｍ以内に位置する部分が覆われるように、絶縁膜ＩＦ１が形成される。 Next, the insulating film IF1 is patterned using lithography. Here, the insulating film IF1 is patterned, for example, in a shape that covers the entire gate electrode GE1 and covers a part of the gate insulating film GI1 located around the gate electrode GE1. At this time, for example, the insulating film IF1 is formed so as to cover a portion of the gate insulating film GI1 located within 0.2 μm from the outer edge of the trench TC1.
次に、絶縁膜ＩＦ１をハードマスクとしたドライエッチングにより、ゲート絶縁膜ＧＩ１をパターニングする。これにより、図９（ｂ）に示す構造が得られる。ここでは、たとえばゲート絶縁膜ＧＩ１のうち、トレンチＴＣ１の外縁から０．２μｍ以内に位置する部分と、トレンチＴＣ１内に位置する部分と、が残存するようパターニングが行われる。 Next, the gate insulating film GI1 is patterned by dry etching using the insulating film IF1 as a hard mask. Thereby, the structure shown in FIG. 9B is obtained. Here, for example, the patterning is performed so that a part of the gate insulating film GI1 located within 0.2 μm from the outer edge of the trench TC1 and a part located in the trench TC1 remain.
次に、図１０（ａ）に示すように、ソース電極ＳＥ１および第２窒化物半導体層ＮＳ２に電気的に接続され、かつ第１窒化物半導体層ＮＳ１に接する基板電極ＥＬ１を形成する。
基板電極ＥＬ１は、たとえばスパッタリング法により形成される。また、基板電極ＥＬ１は、たとえば絶縁膜ＩＦ１上、ソース電極ＳＥ１上、第２窒化物半導体層ＮＳ２上、およびトレンチＴＣ２内に形成される。
Next, as shown in FIG. 10A, the substrate electrode EL1 that is electrically connected to the source electrode SE1 and the second nitride semiconductor layer NS2 and is in contact with the first nitride semiconductor layer NS1 is formed.
The substrate electrode EL1 is formed by, for example, a sputtering method. The substrate electrode EL1 is formed, for example, on the insulating film IF1, on the source electrode SE1, on the second nitride semiconductor layer NS2, and in the trench TC2.
次に、半導体基板ＳＢ１がシリコン基板ＳＳ１を含む場合には、シリコン基板ＳＳ１の裏面を研磨してシリコン基板ＳＳ１を薄化する。これにより、半導体基板ＳＢ１中における電気抵抗を低減することができる。 Next, when the semiconductor substrate SB1 includes the silicon substrate SS1, the back surface of the silicon substrate SS1 is polished to thin the silicon substrate SS1. Thereby, the electrical resistance in the semiconductor substrate SB1 can be reduced.
次に、図１０（ｂ）に示すように、第１窒化物半導体層ＮＳ１に電気的に接続されるドレイン電極ＤＥ１を形成する。本実施形態において、ドレイン電極ＤＥ１は、たとえばシリコン基板ＳＳ１下に形成される。この場合、ドレイン電極ＤＥ１は、シリコン基板ＳＳ１およびバッファ層ＢＦ１を介して第２窒化物半導体層ＮＳ２へ電気的に接続される。
本実施形態においては、たとえばこのようにして半導体装置ＳＤ２が形成される。
Next, as shown in FIG. 10B, the drain electrode DE1 electrically connected to the first nitride semiconductor layer NS1 is formed. In the present embodiment, the drain electrode DE1 is formed, for example, under the silicon substrate SS1. In this case, the drain electrode DE1 is electrically connected to the second nitride semiconductor layer NS2 via the silicon substrate SS1 and the buffer layer BF1.
In the present embodiment, for example, the semiconductor device SD2 is formed in this way.
本実施形態においても、第１の実施形態と同様の効果を得ることができる。 Also in this embodiment, the same effect as that of the first embodiment can be obtained.
（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置ＳＤ３を示す断面図であり、第１の実施形態における図１に対応している。
本実施形態に係る半導体装置ＳＤ３は、保護電極ＰＥ１を備える点を除き、第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有する。
(Third embodiment)
FIG. 12 is a cross-sectional view showing a semiconductor device SD3 according to the third embodiment, and corresponds to FIG. 1 in the first embodiment.
The semiconductor device SD3 according to the present embodiment has the same configuration as the semiconductor device SD1 according to the first embodiment, except that the protective device PE1 is provided.
図１２に示すように、半導体装置ＳＤ３は、基板電極ＥＬ１に電気的に接続され、第１窒化物半導体層ＮＳ１に接しており、かつ第２金属材料と異なる第３金属材料により構成される保護電極ＰＥ１を備えている。また、保護電極ＰＥ１と第１窒化物半導体層ＮＳ１との間には、ショットキー接合が形成されている。
本実施形態によれば、保護電極ＰＥ１と第１窒化物半導体層ＮＳ１との間において、トランジスタＴＲ１と並列に接続されるショットキーバリアダイオードを形成することができる。このショットキーバリアダイオードは、トランジスタＴＲ１のソースとドレインの間に逆方向の電圧が印加された場合においてトランジスタＴＲ１を保護する、保護素子としての機能を有する。
As shown in FIG. 12, the semiconductor device SD3 is a protection that is electrically connected to the substrate electrode EL1, is in contact with the first nitride semiconductor layer NS1, and is made of a third metal material different from the second metal material. An electrode PE1 is provided. Further, a Schottky junction is formed between the protective electrode PE1 and the first nitride semiconductor layer NS1.
According to the present embodiment, a Schottky barrier diode connected in parallel with the transistor TR1 can be formed between the protective electrode PE1 and the first nitride semiconductor layer NS1. This Schottky barrier diode has a function as a protection element that protects the transistor TR1 when a reverse voltage is applied between the source and drain of the transistor TR1.
半導体基板ＳＢ１には、たとえば基板電極ＥＬ１および第２窒化物半導体層ＮＳ２を貫通して第１窒化物半導体層ＮＳ１に至るトレンチＴＣ３が形成されている。
このとき、保護電極ＰＥ１の一部は、トレンチＴＣ３内に形成され、第１窒化物半導体層ＮＳ１へ接することとなる。また、保護電極ＰＥ１の他の一部は基板電極ＥＬ１上に設けられ、基板電極ＥＬ１に接する。これにより、保護電極ＰＥ１は、基板電極ＥＬ１と電気的に接続することとなる。
In the semiconductor substrate SB1, for example, a trench TC3 penetrating the substrate electrode EL1 and the second nitride semiconductor layer NS2 and reaching the first nitride semiconductor layer NS1 is formed.
At this time, a part of the protective electrode PE1 is formed in the trench TC3 and comes into contact with the first nitride semiconductor layer NS1. The other part of the protective electrode PE1 is provided on the substrate electrode EL1, and is in contact with the substrate electrode EL1. As a result, the protective electrode PE1 is electrically connected to the substrate electrode EL1.
保護電極ＰＥ１は、基板電極ＥＬ１を構成する第２金属材料と異なる第３金属材料により構成される。すなわち、保護電極ＰＥ１を構成する材料を、基板電極ＥＬ１とは別個に選択することができる。保護電極ＰＥ１を、第１窒化物半導体層ＮＳ１とショットキー接合を形成するために適した仕事関数を有する材料により形成することが容易となる。
第３金属材料としては、たとえばＴｉ（チタン）が挙げられる。本実施形態では、たとえば第１窒化物半導体層ＮＳ１をＧａＮ（窒化ガリウム）により構成し、第３金属材料をＴｉ（チタン）とすることにより、保護電極ＰＥ１と第１窒化物半導体層ＮＳ１との間にショットキー接合が形成される。
The protective electrode PE1 is made of a third metal material different from the second metal material constituting the substrate electrode EL1. That is, the material constituting the protective electrode PE1 can be selected separately from the substrate electrode EL1. It becomes easy to form the protective electrode PE1 with a material having a work function suitable for forming a Schottky junction with the first nitride semiconductor layer NS1.
An example of the third metal material is Ti (titanium). In the present embodiment, for example, the first nitride semiconductor layer NS1 is made of GaN (gallium nitride) and the third metal material is Ti (titanium), so that the protective electrode PE1 and the first nitride semiconductor layer NS1 A Schottky junction is formed between them.
次に、本実施形態に係る半導体装置ＳＤ３の製造方法を説明する。図１３および図１４は、図１２に示す半導体装置ＳＤ３の製造方法を示す断面図である。
まず、第１窒化物半導体層ＮＳ１および第２窒化物半導体層ＮＳ２を含む半導体基板ＳＢ１を形成する。次いで、第２窒化物半導体層ＮＳ２上にソース電極ＳＥ１を形成する。次いで、ソース電極ＳＥ１および第２窒化物半導体層ＮＳ２を貫通するトレンチＴＣ１を形成する。次いで、トレンチＴＣ１内およびソース電極ＳＥ１上にゲート絶縁膜ＧＩ１を形成する。次いで、ゲート絶縁膜ＧＩ１上であって、かつトレンチＴＣ１内にゲート電極ＧＥ１を形成する。次いで、第２窒化物半導体層ＮＳ２上に、ソース電極ＳＥ１および第２窒化物半導体層ＮＳ２と電気的に接続した基板電極ＥＬ１を形成する。これにより、図１３（ａ）に示す構造が得られる。これらの工程は、第１の実施形態に係る半導体装置ＳＤ１の製造方法のうちの図２〜図６（ａ）に示される工程と同様に行うことができる。
Next, a method for manufacturing the semiconductor device SD3 according to this embodiment will be described. 13 and 14 are cross-sectional views showing a method for manufacturing the semiconductor device SD3 shown in FIG.
First, the semiconductor substrate SB1 including the first nitride semiconductor layer NS1 and the second nitride semiconductor layer NS2 is formed. Next, the source electrode SE1 is formed on the second nitride semiconductor layer NS2. Next, a trench TC1 penetrating the source electrode SE1 and the second nitride semiconductor layer NS2 is formed. Next, a gate insulating film GI1 is formed in the trench TC1 and on the source electrode SE1. Next, the gate electrode GE1 is formed on the gate insulating film GI1 and in the trench TC1. Next, the substrate electrode EL1 electrically connected to the source electrode SE1 and the second nitride semiconductor layer NS2 is formed on the second nitride semiconductor layer NS2. Thereby, the structure shown in FIG. 13A is obtained. These steps can be performed in the same manner as the steps shown in FIGS. 2 to 6A in the method for manufacturing the semiconductor device SD1 according to the first embodiment.
次に、図１３（ｂ）に示すように、レジストマスクを用いたドライエッチングにより、基板電極ＥＬ１および第２窒化物半導体層ＮＳ２をパターニングする。これにより、基板電極ＥＬ１および第２窒化物半導体層ＮＳ２を貫通して、第１窒化物半導体層ＮＳ１に至るトレンチＴＣ３が半導体基板ＳＢ１に形成される。
本実施形態においては、基板電極ＥＬ１および第２窒化物半導体層ＮＳ２をパターニングするとともに、たとえば第１窒化物半導体層ＮＳ１の一部が除去される。この場合、トレンチＴＣ３の一部は、第１窒化物半導体層ＮＳ１中に形成されることとなる。
Next, as shown in FIG. 13B, the substrate electrode EL1 and the second nitride semiconductor layer NS2 are patterned by dry etching using a resist mask. Thereby, a trench TC3 penetrating through the substrate electrode EL1 and the second nitride semiconductor layer NS2 and reaching the first nitride semiconductor layer NS1 is formed in the semiconductor substrate SB1.
In the present embodiment, the substrate electrode EL1 and the second nitride semiconductor layer NS2 are patterned, and for example, a part of the first nitride semiconductor layer NS1 is removed. In this case, a part of the trench TC3 is formed in the first nitride semiconductor layer NS1.
次に、図１４（ａ）に示すように、基板電極ＥＬ１に電気的に接続され、かつ第１窒化物半導体層ＮＳ１に接する保護電極ＰＥ１を形成する。
保護電極ＰＥ１は、たとえばスパッタリング法により形成される。また、保護電極ＰＥ１は、たとえば基板電極ＥＬ１上、およびトレンチＴＣ３内に形成される。
Next, as shown in FIG. 14A, a protective electrode PE1 that is electrically connected to the substrate electrode EL1 and is in contact with the first nitride semiconductor layer NS1 is formed.
The protective electrode PE1 is formed by, for example, a sputtering method. The protective electrode PE1 is formed on the substrate electrode EL1 and in the trench TC3, for example.
次に、半導体基板ＳＢ１がシリコン基板ＳＳ１を含む場合には、シリコン基板ＳＳ１の裏面を研磨してシリコン基板ＳＳ１を薄化する。これにより、半導体基板ＳＢ１中における電気抵抗を低減することができる。 Next, when the semiconductor substrate SB1 includes the silicon substrate SS1, the back surface of the silicon substrate SS1 is polished to thin the silicon substrate SS1. Thereby, the electrical resistance in the semiconductor substrate SB1 can be reduced.
次に、図１４（ｂ）に示すように、第１窒化物半導体層ＮＳ１に電気的に接続されるドレイン電極ＤＥ１を形成する。本実施形態において、ドレイン電極ＤＥ１は、たとえばシリコン基板ＳＳ１下に形成される。この場合、ドレイン電極ＤＥ１は、シリコン基板ＳＳ１およびバッファ層ＢＦ１を介して第２窒化物半導体層ＮＳ２へ電気的に接続される。
本実施形態においては、たとえばこのようにして半導体装置ＳＤ３が形成される。
Next, as shown in FIG. 14B, the drain electrode DE1 electrically connected to the first nitride semiconductor layer NS1 is formed. In the present embodiment, the drain electrode DE1 is formed, for example, under the silicon substrate SS1. In this case, the drain electrode DE1 is electrically connected to the second nitride semiconductor layer NS2 via the silicon substrate SS1 and the buffer layer BF1.
In the present embodiment, for example, the semiconductor device SD3 is formed in this way.
本実施形態においても、第１の実施形態と同様の効果を得ることができる。 Also in this embodiment, the same effect as that of the first embodiment can be obtained.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
ＳＤ１、ＳＤ２、ＳＤ３ 半導体装置
ＴＲ１ トランジスタ
ＮＳ１ 第１窒化物半導体層
ＮＳ２ 第２窒化物半導体層
ＢＦ１ バッファ層
ＳＳ１ シリコン基板
ＳＢ１ 半導体基板
ＴＣ１、ＴＣ２、ＴＣ３ トレンチ
ＧＥ１ ゲート電極
ＧＩ１ ゲート絶縁膜
ＳＥ１ ソース電極
ＤＥ１ ドレイン電極
ＥＬ１ 基板電極
ＩＦ１ 絶縁膜
ＰＥ１ 保護電極
SD1, SD2, SD3 Semiconductor device TR1 Transistor NS1 First nitride semiconductor layer NS2 Second nitride semiconductor layer BF1 Buffer layer SS1 Silicon substrate SB1 Semiconductor substrate TC1, TC2, TC3 Trench GE1 Gate electrode GI1 Gate insulating film SE1 Source electrode DE1 Drain Electrode EL1 Substrate electrode IF1 Insulating film PE1 Protective electrode
Claims (17)
前記第１導電型とは異なる第２導電型を有しており、かつ前記第１窒化物半導体層上に設けられた第２窒化物半導体層と、
前記第１窒化物半導体層に電気的に接続されたドレイン電極と、
前記第２窒化物半導体層を貫通するトレンチと、
前記トレンチの内壁に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上であって、かつ前記トレンチ内に形成されたゲート電極と、
前記第２窒化物半導体層に接しており、平面視で前記トレンチの隣に位置し、かつ第１金属材料により構成されるソース電極と、
を備える半導体装置。 A first nitride semiconductor layer having a first conductivity type;
A second nitride semiconductor layer having a second conductivity type different from the first conductivity type and provided on the first nitride semiconductor layer;
A drain electrode electrically connected to the first nitride semiconductor layer;
A trench penetrating the second nitride semiconductor layer;
A gate insulating film provided on the inner wall of the trench;
A gate electrode formed on the gate insulating film and in the trench;
A source electrode that is in contact with the second nitride semiconductor layer, is located next to the trench in plan view, and is made of a first metal material;
A semiconductor device comprising:
前記ソース電極と前記第２窒化物半導体層との間には、ショットキー接合が形成されている半導体装置。 The semiconductor device according to claim 1,
A semiconductor device in which a Schottky junction is formed between the source electrode and the second nitride semiconductor layer.
前記第１窒化物半導体層および前記第２窒化物半導体層は、ＧａＮまたはＡｌＧａＮにより構成される半導体装置。 The semiconductor device according to claim 1,
The first nitride semiconductor layer and the second nitride semiconductor layer are semiconductor devices composed of GaN or AlGaN.
前記第１金属材料は、ＺｒまたはＴｉである半導体装置。 The semiconductor device according to claim 1,
The semiconductor device in which the first metal material is Zr or Ti.
前記ソース電極と前記第２窒化物半導体層との間における格子不整合は、１０％以下である半導体装置。 The semiconductor device according to claim 1,
A semiconductor device having a lattice mismatch of 10% or less between the source electrode and the second nitride semiconductor layer.
前記第２窒化物半導体層および前記ソース電極に電気的に接続され、かつ前記第１金属材料と異なる第２金属材料により構成される基板電極を備える半導体装置。 The semiconductor device according to claim 1,
A semiconductor device comprising a substrate electrode electrically connected to the second nitride semiconductor layer and the source electrode and made of a second metal material different from the first metal material.
前記基板電極は、前記第２窒化物半導体層に接しており、
前記基板電極と前記第２窒化物半導体層との間には、オーミック接合が形成されている半導体装置。 The semiconductor device according to claim 6.
The substrate electrode is in contact with the second nitride semiconductor layer;
A semiconductor device in which an ohmic junction is formed between the substrate electrode and the second nitride semiconductor layer.
前記第２金属材料は、Ｎｉ、Ｐｔ、Ａｕ、Ｉｒ、Ｒｅ、ＲｕもしくはＲｈ、またはこれらの二種以上からなる合金である半導体装置。 The semiconductor device according to claim 6.
The semiconductor device, wherein the second metal material is Ni, Pt, Au, Ir, Re, Ru or Rh, or an alloy made of two or more of these.
前記基板電極は、前記第１窒化物半導体層に接しており、
前記基板電極と前記第１窒化物半導体層との間には、ショットキー接合が形成されている半導体装置。 The semiconductor device according to claim 6.
The substrate electrode is in contact with the first nitride semiconductor layer;
A semiconductor device in which a Schottky junction is formed between the substrate electrode and the first nitride semiconductor layer.
前記基板電極に電気的に接続され、前記第１窒化物半導体層に接しており、かつ前記第２金属材料と異なる第３金属材料により構成される保護電極を備え、
前記保護電極と前記第１窒化物半導体層との間には、ショットキー接合が形成されている半導体装置。 The semiconductor device according to claim 6.
A protective electrode electrically connected to the substrate electrode, in contact with the first nitride semiconductor layer, and made of a third metal material different from the second metal material;
A semiconductor device in which a Schottky junction is formed between the protective electrode and the first nitride semiconductor layer.
前記ゲート絶縁膜は、Ａｌ２Ｏ３により構成される半導体装置。 The semiconductor device according to claim 1,
The gate insulating film is a semiconductor device made of Al 2 O 3 .
前記トレンチは、前記ソース電極および前記第２窒化物半導体層を貫通しており、
前記ゲート絶縁膜のうち少なくとも前記ソース電極に接する領域は、ＳｉＮにより構成される半導体装置。 The semiconductor device according to claim 1,
The trench penetrates the source electrode and the second nitride semiconductor layer;
A semiconductor device in which at least a region in contact with the source electrode in the gate insulating film is made of SiN.
前記第１窒化物半導体層は、シリコン基板上に形成されており、
前記ドレイン電極は、前記シリコン基板を介して前記第１窒化物半導体層へ電気的に接続している半導体装置。 The semiconductor device according to claim 1,
The first nitride semiconductor layer is formed on a silicon substrate;
The semiconductor device, wherein the drain electrode is electrically connected to the first nitride semiconductor layer through the silicon substrate.
前記第１窒化物半導体層上に、前記第１導電型とは異なる第２導電型を有する第２窒化物半導体層を形成する工程と、
前記第２窒化物半導体層上に、第１金属材料により構成されるソース電極を形成する工程と、
前記ソース電極および前記第２窒化物半導体層を貫通するトレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上であって、かつ前記トレンチ内にゲート電極を形成する工程と、
前記第１窒化物半導体層に電気的に接続されるドレイン電極を形成する工程と、
を備える半導体装置の製造方法。 Forming a first nitride semiconductor layer having a first conductivity type;
Forming a second nitride semiconductor layer having a second conductivity type different from the first conductivity type on the first nitride semiconductor layer;
Forming a source electrode made of a first metal material on the second nitride semiconductor layer;
Forming a trench penetrating the source electrode and the second nitride semiconductor layer;
Forming a gate insulating film on the inner wall of the trench;
Forming a gate electrode on the gate insulating film and in the trench;
Forming a drain electrode electrically connected to the first nitride semiconductor layer;
A method for manufacturing a semiconductor device comprising:
前記ゲート電極を形成する前記工程の後であって、前記ドレイン電極を形成する前記工程の前において、前記ソース電極と前記第２窒化物半導体層に電気的に接続され、かつ前記第１金属材料とは異なる第２金属材料により構成される基板電極を形成する工程を備える半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 14,
After the step of forming the gate electrode and before the step of forming the drain electrode, the first metal material is electrically connected to the source electrode and the second nitride semiconductor layer. A method of manufacturing a semiconductor device comprising a step of forming a substrate electrode made of a second metal material different from the first metal material.
前記第２窒化物半導体層を形成する前記工程の後において、前記第２窒化物半導体層に対し、８００℃以下の条件で熱処理を施す工程をさらに備える半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 14,
A method for manufacturing a semiconductor device, further comprising a step of performing a heat treatment on the second nitride semiconductor layer under a condition of 800 ° C. or lower after the step of forming the second nitride semiconductor layer.
前記第１窒化物半導体層を形成する前記工程において、前記第１窒化物半導体層は、導電性を有するバッファ層を介してシリコン基板上に貼り付けられる半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 14,
The method of manufacturing a semiconductor device, wherein in the step of forming the first nitride semiconductor layer, the first nitride semiconductor layer is attached to a silicon substrate via a conductive buffer layer.
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