JP2014192400A - Mark forming method, mark detecting method, and device manufacturing method - Google Patents
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Abstract
Description
本発明は、基板にマークを形成するマーク形成技術、基板に形成されたマークを検出するマーク検出技術、及びそのマーク形成技術又はマーク検出技術を用いるデバイス製造技術に関する。 The present invention relates to a mark formation technique for forming a mark on a substrate, a mark detection technique for detecting a mark formed on the substrate, and a device manufacturing technique using the mark formation technique or the mark detection technique.
半導体デバイスは、典型的には、基板に形成される複数層の回路パターンを含み、半導体デバイスの製造工程でそれらの複数層の回路パターンを相互に正確に位置合わせするために、基板の所定層のマーク形成領域に位置決め用又は位置合わせ用のアライメントマークが形成される。基板が半導体ウエハ(以下、単にウエハという。)である場合には、アライメントマークはウエハマークとも呼ばれている。 A semiconductor device typically includes multiple layers of circuit patterns formed on a substrate, and a predetermined layer of the substrate is used to accurately align the multiple layers of circuit patterns with each other in the semiconductor device manufacturing process. An alignment mark for positioning or alignment is formed in the mark forming region. When the substrate is a semiconductor wafer (hereinafter simply referred to as a wafer), the alignment mark is also called a wafer mark.
半導体デバイスの従来の最も微細な回路パターンは、例えば露光波長が193nmのドライ又は液浸法の露光装置を使用するドライ又は液浸リソグラフィ工程を用いて形成されていた。従来の光リソグラフィと、最近開発が行われているダブル・パターニング・プロセスとを組み合わせても、例えば22nmノードよりも微細な回路パターンを形成することは困難であると予想されている。 A conventional finest circuit pattern of a semiconductor device has been formed by using a dry or immersion lithography process using a dry or immersion exposure apparatus having an exposure wavelength of 193 nm, for example. It is expected that it is difficult to form a circuit pattern finer than, for example, a 22 nm node even if conventional optical lithography is combined with a recently developed double patterning process.
これに関して、最近、リソグラフィ工程を用いて形成されたパターン間に、ブロック共重合体(Block Co-Polymer)の指向性自己組織化(Directed Self-Assembly)を用いてナノスケールの微細構造(サブリソグラフィ構造)を生成することによって、現在のリソグラフィ技術の解像限界よりも微細な回路パターンを形成することが提案されている(例えば、特許文献1又は特開2010−269304号公報参照)。ブロック共重合体のパターン化された構造は、ミクロドメイン(ミクロ相分離ドメイン)又は単にドメインとしても知られている。 In this regard, nanoscale microstructures (sub-lithography) using Directed Self-Assembly of a block copolymer (Block Co-Polymer) between patterns formed using a lithography process recently. It has been proposed to form a circuit pattern finer than the resolution limit of the current lithography technology by generating (structure) (see, for example, Japanese Patent Application Laid-Open No. 2010-269304). The patterned structure of a block copolymer is also known as a microdomain (microphase separation domain) or simply a domain.
ブロック共重合体の指向性自己組織化を用いることによって基板のある層にナノスケールの微細な回路パターンを形成することが可能である。さらに、その層には回路パターンとともにアライメントマークを形成することが求められることもある。しかしながら、単に従来の方法でアライメントマークを形成すると、ブロック共重合体の自己組織化によってアライメントマーク自体にも予期しない微細構造が形成され、その後の工程でそのアライメントマークの検出が困難になると、基板の層間の重ね合わせ精度が低下する恐れがある。 By using directional self-assembly of block copolymers, it is possible to form nanoscale fine circuit patterns in a certain layer of the substrate. Furthermore, it may be required to form an alignment mark in the layer together with the circuit pattern. However, if the alignment mark is simply formed by a conventional method, an unexpected fine structure is formed in the alignment mark itself due to the self-organization of the block copolymer, and it becomes difficult to detect the alignment mark in the subsequent process. There is a risk that the overlay accuracy between the two layers will decrease.
本発明の態様は、このような事情に鑑み、ブロック共重合体の自己組織化を用いて回路パターンを形成する際に使用可能なマーク形成技術を提供することを目的とする。 In view of such circumstances, it is an object of an aspect of the present invention to provide a mark forming technique that can be used when forming a circuit pattern using self-organization of a block copolymer.
第1の態様によれば、基板のマーク形成領域を含む領域にマスク像を露光し、そのマスク像の第1部分に基づいて、そのマーク形成領域に、ブロック共重合体を含むポリマ層に自己組織化領域が形成されない部分を含む第1マークを形成することと、そのマーク形成領域を含む領域にそのブロック共重合体を含むそのポリマ層を塗布することと、塗布されたそのポリマ層の少なくとも一部に自己組織化領域を形成させるための処理を行うことと、形成されるその自己組織化領域の一部を選択的に除去するための処理を行うことと、その第1マークを用いてその基板のそのマーク形成領域に第1の位置決め用のマークを形成することと、を含むマーク形成方法が提供される。 According to the first aspect, the mask image is exposed to the region including the mark formation region of the substrate, and the polymer layer including the block copolymer is self-exposed to the mark formation region based on the first portion of the mask image. Forming a first mark including a portion where no organized region is formed, applying the polymer layer including the block copolymer to the region including the mark forming region, and at least of the applied polymer layer Performing a process for forming a self-organized region in a part, performing a process for selectively removing a part of the formed self-organized region, and using the first mark Forming a first positioning mark on the mark forming region of the substrate.
第2の態様によれば、第1の態様のマーク形成方法において、その第1マークは、そのブロック共重合体を含むそのポリマ層に自己組織化領域が全長に渡っては形成されない幅を持つ第1の凹部を有するとともに、その基板のそのマーク形成領域にその第1マークを形成することと並行して、そのマーク形成領域に、そのマスク像のその第1部分と異なる第2部分に基づいて、その第1の凹部よりも広い幅の第2の凹部を有する第2マークを形成し、その第1マークを用いてそのマーク形成領域にその第1の位置決め用のマークを形成することと並行して、その第2マークを用いてそのマーク形成領域に第2の位置決め用のマークを形成するマーク形成方法が提供される。 According to the second aspect, in the mark forming method according to the first aspect, the first mark has a width in which a self-assembled region is not formed over the entire length in the polymer layer including the block copolymer. Based on a second portion that is different from the first portion of the mask image in the mark formation region in parallel with the formation of the first mark in the mark formation region of the substrate. Forming a second mark having a second recess having a width wider than the first recess, and using the first mark to form the first positioning mark in the mark forming region; In parallel, a mark forming method is provided in which a second positioning mark is formed in the mark forming region using the second mark.
第3の態様によれば、第1又は第2の態様のマーク形成方法によって基板のマーク形成領域に形成された位置決め用のマークの検出方法であって、その位置決め用のマークの検出信号を生成することと、その検出信号に基づいて、そのマーク形成領域においてそのポリマ層の自己組織化領域のうち少なくとも一部が除去された部分に基づいて形成されたマーク部の有無を判別することと、を含むマーク検出方法が提供される。 According to the third aspect, there is provided a method for detecting a positioning mark formed in a mark forming region of a substrate by the mark forming method of the first or second aspect, and generating a detection signal for the positioning mark. Determining, based on the detection signal, the presence or absence of a mark portion formed based on a portion where at least part of the self-organized region of the polymer layer is removed in the mark forming region; A mark detection method is provided.
第4の態様によれば、第2の態様のマーク形成方法によって基板のマーク形成領域に形成されたその第1及び第2の位置決め用のマークの検出方法であって、その第1及び第2の位置決め用のマークの検出信号を生成することと、その検出信号に基づいて、その第1及び第2の位置決め用のマークのうちでその基板の位置決めのために使用するマークを選択することと、を含むマーク検出方法が提供される。 According to a fourth aspect, there is provided a method for detecting the first and second positioning marks formed in the mark forming region of the substrate by the mark forming method of the second aspect, wherein the first and second Generating a detection signal for the positioning mark, and selecting a mark to be used for positioning the substrate from the first and second positioning marks based on the detection signal Are provided.
第5の態様によれば、第1又は第2の態様のマーク形成方法を用いて基板に層間の位置合わせ用のマークを形成することと、その位置合わせ用のマークを用いて位置合わせを行って、その基板を露光することと、その露光された基板を処理することと、を含むデバイス製造方法が提供される。 According to the fifth aspect, the mark for interlayer alignment is formed on the substrate using the mark forming method of the first or second aspect, and alignment is performed using the mark for alignment. Thus, a device manufacturing method is provided that includes exposing the substrate and processing the exposed substrate.
本発明の態様によれば、ブロック共重合体を含むポリマ層に自己組織化領域が形成されない部分を含む第1マークを用いて、基板のマーク形成領域に位置決め用のマークを形成しているため、ブロック共重合体の自己組織化を用いて回路パターンを形成する際に、その回路パターンとともに検出可能なマークを形成できる。 According to the aspect of the present invention, the positioning mark is formed in the mark forming region of the substrate using the first mark including the portion where the self-organized region is not formed in the polymer layer including the block copolymer. When a circuit pattern is formed using self-organization of a block copolymer, a detectable mark can be formed together with the circuit pattern.
本発明の好ましい実施形態の一例につき図1〜図7(C)を参照して説明する。まず、本実施形態において半導体素子等の電子デバイス(マイクロデバイス)の回路パターンを形成するために使用されるパターン形成システムの一例につき説明する。
図1(A)は、本実施形態のパターン形成システムの要部を示し、図1(B)は、図1(A)中のスキャニングステッパー(スキャナー)よりなる走査型の露光装置(投影露光装置)100の概略構成を示す。図1(A)において、パターン形成システムは、感光材料が塗布されたウエハ(半導体ウエハ)を露光する露光装置100、ウエハに対する感光材料としてのフォトレジスト(レジスト)の塗布及び現像を行うコータ・デベロッパ200、薄膜形成装置300、ウエハに対するドライ又はウエットのエッチングを行うエッチング装置400、後述のブロック共重合体(Block Co-Polymer:BCP)を含むポリマ(Polymer)(重合体)の処理を行うポリマ処理装置500、アニール装置600、これらの装置間でウエハの搬送を行う搬送系700、及びホストコンピュータ(不図示)等を含んでいる。
An example of a preferred embodiment of the present invention will be described with reference to FIGS. First, an example of a pattern forming system used for forming a circuit pattern of an electronic device (microdevice) such as a semiconductor element in the present embodiment will be described.
FIG. 1A shows a main part of the pattern forming system of the present embodiment, and FIG. 1B shows a scanning exposure apparatus (projection exposure apparatus) comprising a scanning stepper (scanner) in FIG. ) 100 schematic configuration. 1A, a pattern forming system includes an
本発明で用いられるブロック共重合体は、1つより多くのそれぞれブロック単位で存在するモノマ(単量体)を含むポリマ、又はそれらのモノマから誘導されるポリマである。モノマの各ブロックは、モノマの繰返し配列を含む。ブロック共重合体としては、ジブロック共重合体、又はトリブロック共重合体等の任意のポリマを使用可能である。これらのうち、ジブロック共重合体は、2つの異なるモノマのブロックを有する。ジブロック共重合体は、A−b−Bのように略記することができ、ここでAは第1のブロックのポリマ、Bは第2のブロックのポリマ、−b−はA及びBのブロックを持つジブロック共重合体であることを示す。例えば、PS−b−PMMAは、ポリスチレン(PS)及びポリメチルメタクリレート(PMMA)のジブロック共重合体を表す。鎖状のブロック共重合体に加えて、他の構造を有するブロック共重合体、例えば、星型共重合体、分岐共重合体、超分岐共重合体、又はグラフト共重合体を本発明のブロック共重合体として用いることもできる。 The block copolymer used in the present invention is a polymer containing a monomer (monomer) present in more than one block unit, or a polymer derived from these monomers. Each block of monomers includes a repeating sequence of monomers. Any polymer such as a diblock copolymer or a triblock copolymer can be used as the block copolymer. Of these, the diblock copolymer has two different monomer blocks. The diblock copolymer can be abbreviated as Ab-B, where A is the first block polymer, B is the second block polymer, -b- is the A and B block. It is a diblock copolymer having For example, PS-b-PMMA represents a diblock copolymer of polystyrene (PS) and polymethyl methacrylate (PMMA). In addition to the chain block copolymer, a block copolymer having another structure, such as a star copolymer, a branched copolymer, a hyperbranched copolymer, or a graft copolymer, is used as the block of the present invention. It can also be used as a copolymer.
また、ブロック共重合体には、これを構成する各ブロック(モノマ)同士が集合してミクロドメイン又は単にドメインとも呼ばれる個別のミクロ相分離ドメインを形成する傾向(相分離の傾向)がある。この相分離は、自己組織化(Self-Assembly)の一種でもある。異なるドメインの間隔及び形態はブロック共重合体内の異なるブロックの相互作用、体積分率、及び数に依存する。ブロック共重合体のドメインは、例えばアニーリング(焼き鈍し)の結果として形成させることができる。アニーリングの一部である加熱又はベーキングは、基板及びその表面のコーティング層(薄膜層)の温度を周囲温度より高く上昇させる一般的なプロセスである。アニーリングには、熱アニーリング、熱勾配アニーリング、溶媒蒸気アニーリング、又は他のアニーリング法を含むことができる。熱アニーリングは、場合により熱硬化と呼ばれ、相分離を誘起するのに用いられ、さらに、横方向のミクロ相分離ドメインの層内の欠陥を削減又は除去するためのプロセスとしても用いることができる。アニーリングは、一般には、ある時間(例えば、数分から数日)の間、ブロック共重合体のガラス転移温度より高温で加熱することを含む。 The block copolymer has a tendency (blocking tendency) that individual blocks (monomers) constituting the block copolymer gather to form individual microphase separation domains also called microdomains or simply domains. This phase separation is also a kind of self-assembly. The spacing and morphology of the different domains depends on the interaction, volume fraction, and number of different blocks within the block copolymer. The domain of the block copolymer can be formed, for example, as a result of annealing (annealing). Heating or baking, which is part of annealing, is a common process that raises the temperature of the substrate and its coating layer (thin film layer) above ambient temperature. Annealing can include thermal annealing, thermal gradient annealing, solvent vapor annealing, or other annealing methods. Thermal annealing, sometimes referred to as thermosetting, is used to induce phase separation and can also be used as a process to reduce or eliminate defects in layers of lateral microphase separation domains. . Annealing generally involves heating at a temperature above the glass transition temperature of the block copolymer for a period of time (eg, minutes to days).
また、本実施形態では、ブロック共重合体を含むポリマに、指向性自己組織化(Directed Self-Assembly:DSA)を適用して、半導体デバイスの回路パターン及び/又はアライメントマークの形成に適した形でセグメント化されたナノスケールオーダのドメインを形成させる。指向性自己組織化は、例えばリソグラフィ工程で形成されたレジストパターンをプレパターン又はガイドパターンとして、そのプレパターン又はガイドパターンで規定される空間配置(トポグラフィ的構造)で、ブロック共重合体のドメインの配置を制御する技術である。指向性自己組織化の方法としては、例えば立体的なプレパターン又はガイドパターンを使用するグラフォエピタキシ(Grapho-Epitaxy Process)法が使用されるが、下地に平面的なプレパターン又はガイドパターンを設けるキモエピタキシ法(Chemo-Epitaxy Process)も使用可能である。 Further, in this embodiment, directed self-assembly (DSA) is applied to a polymer including a block copolymer to form a circuit pattern and / or alignment mark suitable for a semiconductor device. To form nanoscale-ordered domains. Directed self-organization is a spatial arrangement (topographic structure) defined by a pre-pattern or guide pattern, for example, using a resist pattern formed by a lithography process as a pre-pattern or guide pattern. It is a technology that controls the placement. As a directivity self-organization method, for example, a grapho-epitaxy process using a three-dimensional pre-pattern or a guide pattern is used, but a planar pre-pattern or guide pattern is provided on the ground. A chemo-epitaxy process can also be used.
図1(B)において、露光装置100は、照明系10、照明系10からの露光用の照明光(露光光)ILにより照明されるレチクルR(マスク)を保持するレチクルステージRST、レチクルRから射出された照明光ILをウエハW(基板)の表面に投射する投影光学系PLを含む投影ユニットPU、ウエハWを保持するウエハステージWST、及び装置全体の動作を統括的に制御するコンピュータよりなる主制御装置(不図示)等を備えている。以下、図1(B)において、投影光学系PLの光軸AXと平行にZ軸を取り、これに直交する平面(本実施形態ではほぼ水平面である)内でレチクルRとウエハWとが相対走査される方向に沿ってY軸を、Z軸及びY軸に直交する方向に沿ってX軸を取り、X軸、Y軸、及びZ軸の回りの回転(傾斜)方向をそれぞれθx、θy、及びθz方向として説明を行う。
In FIG. 1B, an
照明系10は、例えば米国特許出願公開第2003/025890号明細書などに開示されるように、照明光ILを発生する光源、及び照明光ILでレチクルRを照明する照明光学系を含む。照明光ILとしては、一例としてArFエキシマレーザ光(波長193nm)が用いられている。なお、照明光ILとしては、KrFエキシマレーザ光(波長248nm)、YAGレーザ若しくは固体レーザ(半導体レーザなど)の高調波なども使用できる。
The
照明光学系は、偏光制御光学系、光量分布形成光学系(回折光学素子又は空間光変調器など)、オプティカルインテグレータ(フライアイレンズ又はロッドインテグレータ(内面反射型インテグレータ)など)等を含む照度均一化光学系、及びレチクルブラインド(固定及び可変の視野絞り)等(いずれも不図示)を有する。照明系10は、レチクルブラインドで規定されたレチクルRのパターン面(下面)のX方向に細長いスリット状の照明領域IARを、2極照明、4極照明、輪帯照明、又は通常照明等の照明条件で、所定の偏光状態の照明光ILによりほぼ均一な照度分布で照明する。
The illumination optical system includes a polarization control optical system, a light quantity distribution forming optical system (such as a diffractive optical element or a spatial light modulator), an optical integrator (such as a fly-eye lens or a rod integrator (an internal reflection type integrator)), etc. An optical system, a reticle blind (fixed and variable field stop), and the like (both not shown) are included. The
また、レチクルRを真空吸着等により保持するレチクルステージRSTは、レチクルベース(不図示)のXY平面に平行な上面に、Y方向に一定速度で移動可能に、かつX方向、Y方向の位置、及びθz方向の回転角が調整可能に載置されている。レチクルステージRSTの位置情報は、複数軸のレーザ干渉計を含むレチクル干渉計18によって、移動鏡14(又はステージの鏡面加工された側面)を介して例えば0.5〜0.1nm程度の分解能で常時検出される。レチクル干渉計18の計測値に基づいてリニアモータ等を含むレチクルステージ駆動系(不図示)を制御することで、レチクルステージRSTの位置及び速度が制御される。
A reticle stage RST that holds the reticle R by vacuum suction or the like is movable on the upper surface of the reticle base (not shown) parallel to the XY plane at a constant speed in the Y direction, and in the X and Y positions. And the rotation angle in the θz direction can be adjusted. The position information of the reticle stage RST is, for example, with a resolution of about 0.5 to 0.1 nm through the movable mirror 14 (or the mirror-finished side surface of the stage) by the
また、レチクルステージRSTの下方に配置された投影ユニットPUは、鏡筒24と、該鏡筒24内に所定の位置関係で保持された複数の光学素子を有する投影光学系PLとを含む。投影光学系PLは、例えば両側テレセントリックで所定の投影倍率β(例えば1/4倍、1/5倍などの縮小倍率)を有する。レチクルRを通過した照明光ILにより、投影光学系PLを介してレチクルRの照明領域IAR内の回路パターンの像が、ウエハWの一つのショット領域内の露光領域IA(照明領域IARと共役な領域)に形成される。本実施形態のウエハW(基板)は、例えばシリコン(又はSOI(silicon on insulator)等でもよい)からなる直径が200〜450mm程度の円板状の基材の表面にパターン形成用の薄膜(酸化膜、金属膜、ポリシリコン膜等)を形成したものを含む。さらに、露光対象のウエハWの表面には、フォトレジストが所定の厚さ(例えば数10nm〜200nm程度)で塗布される。
The projection unit PU disposed below the reticle stage RST includes a
また、露光装置100は、液浸法を適用した露光を行うため、投影光学系PLを構成する最も像面側(ウエハW側)の光学素子である先端レンズ26を保持する鏡筒24の下端部周囲を取り囲むように、先端レンズ26とウエハWとの間に液体Lqを供給するための局所液浸装置30の一部を構成するノズルユニット32が設けられている。ノズルユニット32の液体Lqの供給口は、供給流路及び供給管34Aを介して液体供給装置(不図示)に接続されている。ノズルユニット32の液体Lqの回収口は、回収流路及び回収管34Bを介して液体回収装置(不図示)に接続されている。局所液浸装置30の詳細な構成は、例えば米国特許出願公開第2007/242247号明細書等に開示されている。
Further, the
また、ウエハステージWSTは、ベース盤12のXY平面に平行な上面12aに、X方向、Y方向に移動可能に、かつθz方向に回転可能に載置されている。ウエハステージWSTは、ステージ本体20、ステージ本体20の上面に搭載されたウエハテーブルWTB、並びにステージ本体20内に設けられて、ステージ本体20に対するウエハテーブルWTB(ウエハW)のZ方向の位置(Z位置)、及びθx方向、θy方向のチルト角を相対的に駆動するZ・レベリング機構を備えている。ウエハテーブルWTBには、ウエハWを真空吸着等によってほぼXY平面に平行な吸着面上に保持するウエハホルダ(不図示)が設けられている。ウエハテーブルWTBの上面のウエハホルダ(ウエハW)の周囲には、ウエハWの表面(ウエハ面)とほぼ同一面となる、液体Lqに対して撥液化処理された表面を有する平板状のプレート(撥液板)28が設けられている。さらに、露光中に、例えば斜入射方式のオートフォーカスセンサ(不図示)の計測値に基づいて、ウエハ面が投影光学系PLの像面に合焦されるように、ウエハステージWSTのZ・レベリング機構が駆動される。
Wafer stage WST is mounted on
また、ウエハテーブルWTBのY方向及びX方向の端面には、それぞれ鏡面加工によって反射面が形成されている。ウエハ干渉計16を構成する複数軸のレーザ干渉計からその反射面(移動鏡でもよい)にそれぞれ干渉計ビームを投射することで、ウエハステージWSTの位置情報(少なくともX方向、Y方向の位置、及びθz方向の回転角を含む)が例えば0.5〜0.1nm程度の分解能で計測されている。この計測値に基づいてリニアモータ等を含むウエハステージ駆動系(不図示)を制御することで、ウエハステージWSTの位置及び速度が制御される。なお、ウエハステージWSTの位置情報は、回折格子状のスケールと検出ヘッドとを有するエンコーダ方式の検出装置で計測してもよい。
Further, reflection surfaces are formed on the end surfaces in the Y direction and X direction of wafer table WTB by mirror finishing. By projecting an interferometer beam from a plurality of laser interferometers constituting the
また、露光装置100は、ウエハWの所定のウエハマーク(アライメントマーク)の位置を計測する画像処理方式のFIA(Field Image Alignment)系よりなるウエハアライメント系ALS、及びレチクルRのアライメントマークの投影光学系PLによる像の位置を計測するために、ウエハステージWSTに内蔵された空間像計測系(不図示)を備えている。これらの空間像計測系(レチクルアライメント系)及びウエハアライメント系ALSを用いて、レチクルRとウエハWの各ショット領域とのアライメントが行われる。
The
ウエハWの露光時には、ウエハステージWSTをX方向、Y方向に移動(ステップ移動)することで、ウエハWの露光対象のショット領域が露光領域IAの手前に移動する。さらに、局所液浸装置30から投影光学系PLとウエハWとの間に液体Lqが供給される。そして、レチクルRのパターンの一部の投影光学系PLによる像をウエハWの一つのショット領域に投影しつつ、レチクルステージRST及びウエハステージWSTを介してレチクルR及びウエハWをY方向に同期して移動することで、当該ショット領域にレチクルRのパターンの像が走査露光される。そのステップ移動と走査露光とを繰り返すことによって、ステップ・アンド・スキャン方式及び液浸方式で、ウエハWの各ショット領域にそれぞれレチクルRのパターンの像が露光される。なお、露光装置100をドライ方式とすることも可能であり、この場合には局所液浸装置30は省略できる。
When the wafer W is exposed, the wafer stage WST is moved (stepped) in the X and Y directions, so that the shot area to be exposed on the wafer W moves to the front of the exposure area IA. Further, the liquid Lq is supplied between the projection optical system PL and the wafer W from the local
次に、本実施形態で製造対象とするデバイス用パターンは、一例として、半導体素子としてのSRAM(Static RAM)のゲートセル用の回路パターンであり、この回路パターンは、ブロック共重合体を含むポリマの指向性自己組織化(DSA)を用いて形成される。さらに、本実施形態では、このデバイス用パターンが形成されるウエハWのデバイス層には、位置決め用又は位置合わせ用のアライメントマークとしてのウエハマークも形成される。 Next, as an example, the device pattern to be manufactured in this embodiment is a circuit pattern for an SRAM (Static RAM) gate cell as a semiconductor element, and this circuit pattern is a polymer pattern including a block copolymer. Formed using directional self-organization (DSA). Further, in the present embodiment, a wafer mark as an alignment mark for positioning or alignment is also formed on the device layer of the wafer W on which the device pattern is formed.
図2(A)は、そのデバイス用パターン及びウエハマークが形成されたウエハWを示す。図2(A)において、ウエハWの表面にはX方向、Y方向に所定幅のスクライブライン領域SL(マーク形成領域)を隔てて多数のショット領域SA(デバイス用パターン形成領域)が設けられ、各ショット領域SA内にはデバイス用パターンDP1が形成され、各ショット領域SAに付設されたスクライブライン領域SLにはウエハマークWMが形成されている。ウエハWの直径が例えば300mmであれば、ウエハWの表面に一例として100個程度のショット領域SAが形成される。なお、ウエハWの直径は300mmに限られず、450mmウエハなどの大型ウエハを用いてもよい。 FIG. 2A shows the wafer W on which the device pattern and the wafer mark are formed. In FIG. 2A, the surface of the wafer W is provided with a number of shot areas SA (device pattern formation areas) with a scribe line area SL (mark formation area) having a predetermined width in the X and Y directions. A device pattern DP1 is formed in each shot area SA, and a wafer mark WM is formed in a scribe line area SL attached to each shot area SA. For example, if the diameter of the wafer W is 300 mm, about 100 shot areas SA are formed on the surface of the wafer W as an example. The diameter of the wafer W is not limited to 300 mm, and a large wafer such as a 450 mm wafer may be used.
図2(A)のB部の拡大図である図2(B)に示すように、デバイス用パターンDP1は、Y方向に伸びる複数のラインパターン40XaをX方向にほぼ周期(ピッチ)px1で配列したライン・アンド・スペースパターン(以下、L&Sパターンという。)40X、及びX方向に伸びる複数のラインパターンをY方向にほぼ周期py1で配列したL&Sパターン40Yを含む。ラインパターン40Xa等は例えば金属よりなり、その線幅は周期px1等の1/2以下程度である。一例として周期px1,py1はほぼ等しく、周期px1は、それぞれ波長193nmの液浸リソグラフィと、例えばいわゆるダブル・パターニング・プロセスとを組み合わせた場合に得られる最も微細な周期(以下、周期pminという。)の数分の1程度である。その周期px1の1/2は、例えば22nm程度より小さい。このような微細な周期を持つL&Sパターン40X,40Yを形成する場合には、ブロック共重合体を含むポリマに指向性自己組織化を行わせるときに、異なるブロック毎にライン状のドメインが形成される。
As shown in FIG. 2B, which is an enlarged view of a portion B in FIG. 2A, the device pattern DP1 has a plurality of line patterns 40Xa extending in the Y direction arranged in a substantially period (pitch) px1 in the X direction. The line and space pattern (hereinafter referred to as L & S pattern) 40X and the L &
また、スクライブライン領域SLのウエハマークWMは、それぞれY方向に細長くX方向の幅が同じ程度のラインパターン領域44Xa及びスペースパターン領域44XbをX方向に周期p1で配列したX軸のウエハマーク44X、及びそれぞれX方向に細長くY方向の幅が同じ程度のラインパターン領域44Ya及びスペースパターン領域44YbをX方向に周期p2で配列したY軸の2箇所のウエハマーク44YA,44YBを含む。ウエハマーク44YA,44YBはウエハマーク44XをY方向に挟むように配置されている。一例として、周期p1,p2は等しく、ラインパターン領域44Xa,44Yaの幅(ほぼ周期p1の1/2)は、波長193nmの液浸リソグラフィでの解像限界(周期)の数10倍程度である。
Further, the wafer mark WM in the scribe line area SL is an
さらに、ラインパターン領域44Xa,44Yaと、スペースパターン領域44Xb,44Ybとは、図1(B)のウエハアライメント系ALSで検出した場合に検出光に対する反射率が異なる領域であればよい。この場合、ウエハアライメント系ALSの検出光の波長λa、対物光学系の開口数NAを用いると、ウエハアライメント系ALSの解像限界(光学的に検出できる限界)はλa/(2NA)となる。また、ウエハアライメント系ALSでウエハマーク44X,44YA,44YBを検出するためには、ウエハマーク44Xの周期p1の1/2はその解像限界以上である必要があり、ウエハアライメント系ALSでウエハマーク44X,44YA,44YBを検出できる条件は、次のようになる。
Furthermore, the line pattern regions 44Xa and 44Ya and the space pattern regions 44Xb and 44Yb may be regions that have different reflectivities for detection light when detected by the wafer alignment system ALS in FIG. In this case, if the wavelength λa of the detection light of the wafer alignment system ALS and the numerical aperture NA of the objective optical system are used, the resolution limit (optically detectable limit) of the wafer alignment system ALS is λa / (2NA). Further, in order to detect the wafer marks 44X, 44YA, 44YB by the wafer alignment system ALS, ½ of the period p1 of the
p1/2≧λa/(2NA) …(1)
一例として、波長λaを600nm、開口数NAを0.9とすると、周期p1は670nm程度以上であればよい。本実施形態では、デバイス用パターンDP1の形成時にライン状のドメインが形成される指向性自己組織化が適用されるが、後述のように、ウエハマーク44X,44YA等の形成に際しては、ブロック共重合体の指向性自己組織化が実質的に生じないように考慮されている。
p1 / 2 ≧ λa / (2NA) (1)
As an example, if the wavelength λa is 600 nm and the numerical aperture NA is 0.9, the period p1 may be about 670 nm or more. In this embodiment, directional self-organization in which a linear domain is formed when the device pattern DP1 is formed is applied. However, as described later, when forming the wafer marks 44X, 44YA and the like, It is considered that the directivity self-organization of coalescence does not occur substantially.
以下、本実施形態のパターン形成システムを用いて、図2(B)に示すウエハマーク44X,44YA,44YB及びデバイス用パターンDP1を含むパターンを形成するためのパターン形成方法の一例につき、図3のフローチャートを参照して説明する。一例として、図4(A)に示すように、ウエハWの例えばシリコン等の基材50の表面部をウエハマーク及びデバイス用パターンが形成される第1のデバイス層DL1とする。
Hereinafter, an example of a pattern forming method for forming a pattern including the wafer marks 44X, 44YA, 44YB and the device pattern DP1 shown in FIG. 2B using the pattern forming system of this embodiment will be described with reference to FIG. This will be described with reference to a flowchart. As an example, as shown in FIG. 4A, a surface portion of a
まず、図3のステップ102において、薄膜形成装置300を用いて、ウエハWのデバイス層DL1の表面に酸化膜又は窒化膜等のハードマスク層52を形成し、コータ・デベロッパ200を用いて、ハードマスク層52上に例えばポジ型のレジスト層54をコーティングする(図4(A)参照)。なお、ハードマスク層52としては、反射防止膜(Bottom Anti-Reflection Coating: BARC)を使用してもよい。そして、露光装置100のレチクルステージRSTにレチクルRをロードし、X方向及びY方向に最も微細なパターンが露光できるように露光装置100の照明条件を例えば4極照明に設定し、レチクルRのアライメントを行い、ウエハWを露光装置100にロードする(ステップ104)。
First, in
レチクルRに形成されているパターンRPは、図5(A)に示すように、デバイス用のパターン45Dと、X軸及びY軸のウエハマーク(アライメントマーク)用のパターン45X及び45YA,45YBとを含んでいる。デバイス用のパターン45Dは、X方向及びY方向にそれぞれ露光装置100の解像限界に近い周期で形成された複数の遮光性のラインパターン45DX及び45DYを有する。そして、図2(B)のウエハマーク44Xの周期p1及び露光装置100の投影光学系PLの投影倍率βを用いて、パターン45Xは、遮光膜中にX方向の幅p1/(2β)のY方向に細長い複数の開口パターン45XaをX方向に周期p1/βで形成したものであり、パターン45YA,45YBは、それぞれ遮光膜中にY方向の幅p1/(2β)のX方向に細長い複数の開口パターン45YAaをY方向に周期p1/βで形成したものである。2つの開口パターン45Xa又は45YAaの間の領域がそれぞれ遮光膜よりなるスペースパターン45Xb又は45YAbである。なお、以下では説明の便宜上、レチクルのパターンの投影光学系PLによる像は正立像であるとする。
As shown in FIG. 5A, the pattern RP formed on the reticle R includes a
そして、ウエハWの各ショット領域SA及びこれに付設されたスクライブライン領域SLにレチクルRのパターンRPの像を液浸法で露光する(ステップ106)。このとき、各ショット領域SAにデバイス用のX軸のラインパターン45DXの像45DXPが露光され、スクライブライン領域SLに、X軸のウエハマーク用のパターン45Xの像45XPが露光される(図4(A)参照)。なお、同時に、デバイス用のY軸のラインパターン45DYの像(不図示)、及びY軸のウエハマーク用のパターン45YA,45YBの像(不図示)も露光される。
Then, the image of the pattern RP of the reticle R is exposed to each shot area SA of the wafer W and the scribe line area SL attached thereto by the immersion method (step 106). At this time, an image 45DXP of the device X-axis line pattern 45DX is exposed to each shot area SA, and an image 45XP of the X-axis
露光済みのウエハWはアンロードされ、コータ・デベロッパ200でレジストの現像が行われ、点線で示すレジストパターン54P(図4(B)参照)が形成される。その後、レジストパターン54Pのスリミング及びレジスト硬化処理が行われる(ステップ108)。なお、レチクルRのパターンの像の露光時に、レジストパターンの線幅が細くなるように露光量を大きく調整しておくことも可能であり、この場合には、スリミングを省略可能である。
The exposed wafer W is unloaded, the resist is developed by the coater /
レジストパターン54Pのスリミングによって、図4(B)に示すように、図5(A)のウエハマーク用の開口パターン45Xaに対応する凹部45X1a、ウエハマーク用のスペースパターン45Xbに対応する凸部54A1、及びデバイス用のX軸のラインパターン45DXを細くしたパターンに対応するY方向に細長い凸の複数のライン状のパターン(以下、ガイドパターンという。)54Aが形成される。ガイドパターン54Aの線幅は、一例として、波長193nmの液浸リソグラフィでの周期換算の解像限界の数分の1〜数10分の1程度である。
By slimming the resist
ウエハマーク用のパターンとデバイス用のパターンとの間の領域は、凸部54A2となっている。凸部54A1,54A2及びガイドパターン54Aはそれぞれハードマスク層52上に形成されたレジストパターンである。複数の凹部45X1a及びこれらの間の凸部54A1から、X軸のウエハマーク用のレジストマークRPXが形成されている。本実施形態では、レジストマークRPXが形成される領域には、ガイドパターン54Aに対応する微細な周期のレジストパターンは形成されていない。なお、ウエハマーク用の開口パターン45XaのX方向の幅はデバイス用のX軸のラインパターン45DXの幅に比べてかなり大きいため、スリミング後のウエハマーク用の凹部45X1aのX方向の幅は、実質的にウエハマークの周期p1の1/2とみなすことができる。
A region between the wafer mark pattern and the device pattern is a convex portion 54A2. The convex portions 54A1 and 54A2 and the
本実施形態では、レジストマークRPXの凹部45X1aのX方向の幅は、その凹部45X1aに後述のブロック共重合体(BCP)を含むポリマを塗布したときに、そのポリマの指向性自己組織化(DSA)が生じない程度に広く設定されている。言い換えると、凹部45X1aは、ブロック共重合体を含むポリマに関して非整合領域となっている。これに対して、デバイスパターン用の複数のガイドパターン54Aの間の領域は、そのポリマの指向性自己組織化が生じる領域、すなわちそのポリマに関して整合領域となっている。そのように、凹部45X1aが、ブロック共重合体を含むポリマに関して非整合領域となるためには、凹部45X1aの計測方向(ここではX方向)の幅は後述のようにほぼ1μm以上であることが好ましい。また、ウエハマークの計測方向の周期は、一例として凹部45X1aの幅のほぼ2倍となり、その周期が大きすぎると、アライメント精度が低下する恐れがある。このため、ウエハマークのX方向の周期は6μm以下程度であること、すなわち凹部45X1aのX方向の幅は3μm以下程度であることが好ましい。
In this embodiment, the width in the X direction of the recess 45X1a of the registration mark RPX is such that the polymer containing the block copolymer (BCP) described later is applied to the recess 45X1a. ) Is set so wide that it does not occur. In other words, the recess 45X1a is a non-matching region with respect to the polymer containing the block copolymer. On the other hand, the region between the plurality of
これに関して、本発明者は、複数枚のウエハの各ショット領域に付設したスクライブライン領域に、互いに異なる幅の凹部45X1aを含むレジストパターンを形成し、これらのレジストパターンに基づいて、その複数枚のウエハに関して互いにそのポリマの厚さを変えてウエハマークを形成した。そして、複数枚のウエハからそれぞれ複数個のウエハマークを選択し、選択されたウエハマークの位置をウエハアライメント系ALSで計測し、計測値のばらつきとして、計測値と目標位置との差分に関する標準偏差の3倍(いわゆる3σ)を求めてみた。 In this regard, the present inventor forms a resist pattern including recesses 45X1a having different widths in the scribe line area provided in each shot area of a plurality of wafers, and based on these resist patterns, the plurality of sheets are formed. Wafer marks were formed by changing the thickness of the polymer relative to each other. Then, a plurality of wafer marks are selected from the plurality of wafers, the position of the selected wafer mark is measured by the wafer alignment system ALS, and the standard deviation regarding the difference between the measured value and the target position is measured as the variation of the measured value. Of 3 times (so-called 3σ).
図6は、その互いに異なる条件のもとで複数枚のウエハに形成されたウエハマークの位置の計測値のばらつき(ここでは3σ)VARを示す。また、図6の横軸の“Ref”は、ブロック共重合体を含むポリマを塗布しない従来のリソグラフィ工程でマークが形成されたウエハを示し、“TK”,“TNaA”,及び“TNb”はそれぞれそのポリマを最も厚く塗布したウエハ、最も薄く塗布したウエハ、及び次に薄く塗布したウエハを示す。そして、図6の点線の折れ線B1及び実線の折れ線B3は、それぞれ凹部45X1aの幅が1μm及び3μmの場合のウエハマークの計測値のばらつきVARを示す。図6より、凹部45X1aの幅が3μmの場合のウエハマークの計測値のばらつき(折れ線B3)は、ほぼポリマ層の厚さにかかわらず、従来のリソグラフィ工程で形成されたウエハマークの計測値のばらつきに近く、実用性が高いことが分かる。一方、凹部45X1aの幅が1μmの場合のウエハマークの計測値のばらつき(折れ線B1)は、特にポリマ層が厚いときに、従来のリソグラフィ工程で形成されたウエハマークの計測値のばらつきよりも大きいが、ポリマ層を薄くすることによって、ほぼ実用的な範囲まで計測値のばらつきを小さくできることが分かる。この結果より、ウエハマークを形成する場合の凹部45X1aの幅は1μm〜3μm程度が好ましい。なお、必要なアライメント精度によっては、凹部45X1aの幅を3μm以上にしてもよいこともある。 FIG. 6 shows the variation (here 3σ) VAR of the measurement values of the positions of wafer marks formed on a plurality of wafers under different conditions. In addition, “Ref” on the horizontal axis in FIG. 6 indicates a wafer on which a mark is formed in a conventional lithography process in which a polymer containing a block copolymer is not applied, and “TK”, “TNaA”, and “TNb” are Each shows a wafer coated with the thickest polymer, a wafer coated thinnest, and a wafer coated thinly next. The dotted broken line B1 and the solid broken line B3 in FIG. 6 indicate the variation VAR of the measurement value of the wafer mark when the width of the recess 45X1a is 1 μm and 3 μm, respectively. As shown in FIG. 6, the variation in the wafer mark measurement value (polygonal line B3) when the width of the recess 45X1a is 3 μm is almost the same as the measurement value of the wafer mark formed in the conventional lithography process regardless of the thickness of the polymer layer. It can be seen that it is close to variation and highly practical. On the other hand, the variation (measurement line B1) of the wafer mark measurement value when the width of the recess 45X1a is 1 μm is larger than the variation of the measurement value of the wafer mark formed in the conventional lithography process, particularly when the polymer layer is thick. However, it can be seen that by reducing the thickness of the polymer layer, variations in measured values can be reduced to a practical range. From this result, the width of the recess 45X1a when forming the wafer mark is preferably about 1 μm to 3 μm. Depending on the required alignment accuracy, the width of the recess 45X1a may be 3 μm or more.
次にステップ110において、図4(B)のレジストマークRPX及びデバイスパターン用のガイドパターン54Aが形成されたウエハWをポリマ処理装置500に搬送し、例えばスピンコーティングによって、レジストマークRPX及びデバイスパターン用のガイドパターン54A等を覆うように、ウエハWの表面にブロック共重合体を含むポリマ層56を塗布(形成)する。本実施形態では、ブロック共重合体として、一例としてポリスチレン(PS)及びポリメチルメタクリレート(PMMA)のジブロック共重合体(PS−b−PMMA)を使用する。また、ポリマ層56はブロック共重合体そのものであるが、これに塗布性を高めるための溶媒及び/又は自己組織化を容易にする添加物等が含まれていてもよい。スピンコーティングによって、ポリマ層56は、レジストマークRPXを構成する複数の凹部45X1a内、及びデバイスパターン用の複数のガイドパターン54A間の領域に堆積される(図4(C)参照)。スピンコーティングによって、ポリマ層56は、凸部54A1,54A2及びガイドパターン54Aの高さより厚く塗布されることはない。さらに、本実施形態では、凹部45X1aの幅は広いため、凹部45X1a内に堆積されるポリマ層56aは、中央部の厚さが周辺部よりも薄くなる傾向がある。
Next, in
そして、ポリマ層56,56aが形成されたウエハWをアニール装置600に搬送し、ポリマ層56,56aにアニーリング(例えば熱アニーリング)を施すことによって、ポリマ層56は、指向性自己組織化(DSA)によって2種類のドメインに分離する(ステップ112)。すなわち、デバイスパターン用のガイドパターン54A間のポリマ層56は、図4(D)に示すように、Y方向に細長いライン状のPMMA(ポリメチルメタクリレート)よりなる親液性の第1のドメイン56Aと、Y方向に細長いライン状のPS(ポリスチレン)よりなる撥液性の第2のドメイン56BとをX方向に微細な周期で配置した状態に相分離する。ガイドパターン54A(レジストパターン)は親液性であるため、ガイドパターン54Aに隣接する部分に親液性のドメイン56Aが形成される。その微細な周期は、例えば複数のガイドパターン54Aの周期の数分の1〜10分の1程度であり、2種類のドメイン56A,56BのX方向の幅は互いにほぼ同じである。
Then, the wafer W on which the polymer layers 56 and 56a are formed is transferred to the
一方、レジストマークRPXの凹部45X1aの幅は広いため、凹部45X1a内のポリマ層56aでは実質的に指向性自己組織化が生じていない。ただし、凹部45X1a内の凸部54A1,54A2に近い領域では、親液性の第1のドメイン56aAと、撥液性の第2のドメイン56aBとが交互に不完全な形で形成される場合もある。ドメイン56aA,56aBは、ドメイン56A,56Bに比べると高さが低く、周期は不均一である。本実施形態では、ポリマ層56は、細長いガイドパターン54Aに沿って細長い2種類のドメインに分離する。この際に、ポリマ層56(ウエハW)のアニーリングに関しても、細長い2種類のドメインに分離しやすい条件が使用される。
On the other hand, since the width of the recess 45X1a of the registration mark RPX is wide, the directivity self-assembly is not substantially generated in the
この場合、図5(B)に示すように、ウエハWのショット領域SAには、X軸の複数のガイドパターン54Aの間にドメイン56A,56Bが周期的に形成され、Y軸の複数のガイドパターン54Bの間に第1及び第2のドメイン56C,56Dが周期的に形成される。そして、ショット領域SAに隣接するスクライブライン領域SLでは、X軸のレジストマーク45X1の凹部45X1a内にドメイン56aA,56aB(ドメイン56aAは不図示)が不完全な形で形成される場合があり、Y軸のレジストマーク45YA1,45YB1の凹部45YA1a等内に第1及び第2のドメイン56bA,56bB(ドメイン56bAは不図示)が不完全な形で形成される場合がある。
In this case, as shown in FIG. 5B, in the shot area SA of the wafer W,
そして、ウエハWをエッチング装置400に搬送し、例えば酸素プラズマエッチングを施して、図4(E)に示すように、ウエハWに形成されたドメイン56A,56Bのうちの親液性の第1のドメイン56Aを選択的に除去する(ステップ114)。この際に、凹部45X1a内にドメイン56aA,56aBが形成されている場合には、親液性の第1のドメイン56aAは除去される。さらに、凹部45X1a内に指向性自己組織化が生じなかった状態で残されているポリマ層56aもほぼ除去される。
Then, the wafer W is transferred to the
その後、レジストマークRPX、ガイドパターン54A、及び周期的に残されている撥液性のドメイン56Bをマスクとして、ウエハWのハードマスク層52のエッチングを行って、ハードマスク層52に複数の凸部52a及び凹部45X1aに対応する開口45X2aを形成し(図4(F)参照)、残されているレジスト及びドメイン56Bを除去する(ステップ116)。レジストパターンの凸部54A1,54A2に対応する部分のハードマスク層52は、それぞれ凸部52b,52cとなる。この際に、凹部45X1a内の周辺部に仮にわずかにドメイン56aBが残されていても、このドメイン56aBは、例えばハードマスク層52のエッチングの際にほぼ除去される。ただし、そのドメイン56aBが残されている場合には、ドメイン56aBに対応する凸部がハードマスク層52に形成されて、この凸部が最終的に形成されるウエハマークの形状に影響を与える恐れがある。
Thereafter, the
そして、複数の凸部52a〜52cが形成されたハードマスク層52を介してウエハWの第1のデバイス層DL1のエッチングを行って、図4(F)に示すように、デバイス層DL1の複数のドメイン56Aに対応する領域にそれぞれY方向の細長い複数の凹部41Xaを形成し、開口45X2aに対応する領域に凹部45X3aを形成する(ステップ118の前半部)。さらに、ウエハWを薄膜形成装置300に搬送し、ウエハWのデバイス層DL1の凹部41Xa,45X3aに金属(例えば銅)MEを埋め込んで、図4(G)に示すように、デバイス用のL&Sパターン40Xのラインパターン40Xaを形成し、X軸のウエハマーク44Xのラインパターン領域44Xaを形成する(ステップ118の後半部)。
Then, the first device layer DL1 of the wafer W is etched through the
以上の工程によって、ウエハWの第1のデバイス層DL1のスクライブライン領域SLには、図2(B)に示すように、金属よりなるラインパターン領域44Xaと、下地よりなるスペースパターン領域44XbとをX方向に周期p1で配列したX軸のウエハマーク44Xが形成される。さらに、ウエハマーク44XをY方向に挟むように、ラインパターン領域44Xaを90度回転した形状のラインパターン領域44Yaと、スペースパターン領域44YbとをY方向に周期p2(ここではp1と等しい)で配列したY軸の2箇所のウエハマーク44YA,44YBが形成される。これらのウエハマーク44X及び44YA,44YBは露光装置100が備えるウエハアライメント系ALSによって検出することができる。
Through the above steps, the scribe line region SL of the first device layer DL1 of the wafer W has a line pattern region 44Xa made of metal and a space pattern region 44Xb made of a base, as shown in FIG.
また、ウエハマーク44X,44YA,44YBが形成されるのと同時に、ウエハWの各ショット領域SAには、ブロック共重合体を含むポリマ層の指向性自己組織化を用いて、デバイスパターンとしての周期px1,py1のL&Sパターン40X,40Yが形成されている。
その後、ウエハWのデバイス層DL1上に第2のデバイス層を形成する場合には、ウエハWのデバイス層DL1上に薄膜を形成し、レジストをコーティングする(ステップ120)。そして、露光装置100のレチクルステージRSTに第2のデバイス層用のレチクル(レチクルR1とする)をロードし、ウエハWをウエハステージWSTにロードする(ステップ122)。さらに、露光装置100のウエハアライメント系ALSによって、ウエハWの全部のショット領域SAのうちから選択された複数のショット領域(いわゆるアライメントショット)に付設されたウエハマークWM(ウエハマーク44X,44YA,44YB)の位置を検出する(ステップ124)。ウエハWに例えば100個程度のショット領域SAが形成されている場合、一例として20個程度のアライメントショットが選択される。
At the same time as the wafer marks 44X, 44YA, and 44YB are formed, each shot area SA of the wafer W has a periodicity as a device pattern using directional self-organization of a polymer layer containing a block copolymer. L &
Thereafter, when the second device layer is formed on the device layer DL1 of the wafer W, a thin film is formed on the device layer DL1 of the wafer W and coated with a resist (step 120). Then, a second device layer reticle (reticle R1) is loaded onto reticle stage RST of
その後、ウエハアライメント系ALSの検出信号を処理する演算部(不図示)では、計測された全部のウエハマークWMの検出信号の良否判定を行う(ステップ126)。ここでは、図7(A)に示すX軸のウエハマーク44Xについて、この検出信号の良否判定の方法の一例につき説明する。この場合、ウエハアライメント系ALSは画像処理方式であるため、ウエハマーク44Xの像を撮像することによって、検出信号として図7(B)に示す撮像信号DSXが得られる。図7(B)の横軸は、ウエハアライメント系ALSの撮像素子の計測方向(ここではX方向)に対応する方向に配列された複数の画素の位置を示している。
Thereafter, a calculation unit (not shown) that processes the detection signals of the wafer alignment system ALS determines whether the detected signals of all the measured wafer marks WM are good or bad (step 126). Here, an example of a method for determining the quality of the detection signal for the
その演算部では、撮像信号DSXの特徴量として、一例として以下の量(a1)〜(a11)を検出する。以下の説明において、ウエハマーク44Xのうちのラインパターン領域44Xa及びスペースパターン領域44Xbによって形成される周期p1の部分をマーク単位と呼ぶものとする。なお、Y軸のウエハマーク44YA,44YBに関しても同様に特徴量が検出される。
The calculation unit detects the following amounts (a1) to (a11) as an example of the feature amount of the imaging signal DSX. In the following description, a portion of the period p1 formed by the line pattern region 44Xa and the space pattern region 44Xb in the
(a1)ウエハマーク44Xの複数(ここでは4個)のマーク単位(ラインパターン領域44Xaを含む領域)の像の撮像信号が最大値(矢印A1〜A4で示す位置の値)となる位置のX方向の間隔pm1,pm2,pm3。
(a2)その間隔pm1〜pm3のうちの最大値<pmmax>及び最小値<pmmin>。
(A1) X at the position where the imaging signal of the image of a plurality of (in this case, four) mark units (area including the line pattern area 44Xa) of the
(A2) The maximum value <pmmax> and the minimum value <pmmin> among the intervals pm1 to pm3.
(a3)その間隔pm1〜pm3の平均値<pm>の設計値<pmx>からの偏差δpm1。
(a4)その間隔pm1〜pm3の最大値<pmmax>と最小値<pmmin>との差分δpm2。
また、図4(E)のウエハマーク用の凹部45X1a内の周辺部に仮にわずかにドメイン56aBが残されていて、ドメイン56aBに対応する凸部がハードマスク層52に形成された場合には、最終的に形成されるウエハマーク44Xのラインパターン領域44Xaの内部に微細なライン状のパターン(ブロック共重合体に起因する不要な微細構造を持つパターン)が含まれる。また、その不要な微細構造を持つパターンは、複数のラインパターン領域44Xa毎に異なると考えられるため、図7(A)のラインパターン領域44Xaの幅(線幅)dが、それぞれ目標値であるp1/2に対して変動分δを持つようになる。このため、図7(B)の撮像信号DSXの波形が複数のラインパターン領域44Xa毎に変化する。そして、不要な微細構造を持つパターンの面積比が多くなると、例えばその間隔pm1〜pm3の最大値と最小値との差分δpm2が大きくなると想定される。このため、その差分δpm2の所定の目標値(例えばブロック共重合体を含むポリマを塗布しない状態で形成されたウエハマークに関して計測された差分の平均値)からの増加分によって、その不要な微細構造を持つパターンの量を推定可能である。
(A3) Deviation δpm1 of the average value <pm> of the intervals pm1 to pm3 from the design value <pmx>.
(A4) A difference δpm2 between the maximum value <pmmax> and the minimum value <pmmin> of the intervals pm1 to pm3.
In addition, if the domain 56aB is left slightly in the peripheral portion in the wafer mark recess 45X1a in FIG. 4E, and a convex portion corresponding to the domain 56aB is formed in the
また、その差分δpm2のその所定の目標値に対する増加分が、ある値を超えたときに、スクライブライン領域SL(マーク形成領域)のウエハマーク用の凹部45X1a内に、ポリマ層56aの自己組織化領域のうち少なくとも一部(ドメイン56aA)が除去された部分(ドメイン56aB)に基づいて形成されたマーク部が残存していると判定することが可能である。このようなマーク部が残存していると判定されたウエハマーク44Xは、計測対象から除外してもよい。
Further, when the increment of the difference δpm2 with respect to the predetermined target value exceeds a certain value, the self-organization of the
(a5)ウエハマーク44Xの像が形成されている領域内での撮像信号の最大値及び最小値、並びにその撮像信号のコントラスト(振幅/平均値)。
(a6)ウエハマーク44Xの複数のマーク単位の像内の撮像信号の最大値(矢印A1〜A4で示す位置の値)imax1等の平均値<imax>。
(a7)ウエハマーク44Xの複数のマーク単位の像内の撮像信号の最小値imin1等の平均値<imin>。
(A5) The maximum value and the minimum value of the imaging signal in the region where the image of the
(A6) An average value <imax> such as a maximum value (position values indicated by arrows A1 to A4) imax1 of an imaging signal in a plurality of mark unit images of the
(A7) An average value <imin> such as the minimum value imin1 of the imaging signal in the image of the plurality of mark units of the
(a8)その平均値<imax>と平均値<imin>との差分。
(a9)複数のマーク単位の像内の撮像信号の傾斜量(X方向の位置の変化に対する撮像信号の変化量)の最大値の平均値。
この値を求めるためには、図7(C)に示すように、撮像信号DSXの微分信号dDSX/dxを求め、各マーク単位(ラインパターン領域44Xa及びスペースパターン領域44Xb)の像に関して、その微分信号の正の値の最大値の絶対値SLL1、及び負の値の最大値の絶対値SLR1を求め、これらの内の大きい方の値(マーク単位内での最大値)の平均値を計算すればよい。
(A8) Difference between the average value <imax> and the average value <imin>.
(A9) An average value of the maximum values of the inclination amount of the imaging signal (the amount of change in the imaging signal with respect to the change in the position in the X direction) in the image of the plurality of mark units.
In order to obtain this value, as shown in FIG. 7C, the differential signal dDSX / dx of the imaging signal DSX is obtained, and the differential of the image of each mark unit (line pattern region 44Xa and space pattern region 44Xb) is obtained. The absolute value SLL1 of the maximum value of the positive value of the signal and the absolute value SLR1 of the maximum value of the negative value are obtained, and the average value of the larger one of these values (the maximum value in the mark unit) is calculated. That's fine.
(a10)複数のマーク単位の像内の撮像信号の傾斜量の最大値と最小値との差。
(a11)複数のマーク単位の像内の撮像信号の正の傾斜量の絶対値SLL1等と、負の傾斜量の絶対値SLR1等との差の平均値。
そして、その演算部では、計測された複数のウエハマークに関して求められた上記の(a1)〜(a11)の特徴量毎に、この特徴量と所定の目標値(例えばブロック共重合体を含むポリマを塗布しない状態で形成されたウエハマークに関して求められた特徴量の平均値)との差分を求め、これらの差分が特徴量毎に定められている基準値を超えた場合に、当該ウエハマークの検出信号を不良であると判定する。なお、それらの差分のうちのある割合(例えば50%以上の割合)の差分が対応する基準値を超えた場合に、当該ウエハマークの検出信号を不良であると判定してもよい。また、(a1)〜(a11)の特徴量のうち、少なくとも一部の特徴量を検出するだけでもよい。
(A10) A difference between the maximum value and the minimum value of the inclination amount of the imaging signal in the image of a plurality of mark units.
(A11) An average value of the difference between the absolute value SLL1 and the like of the positive inclination amount and the absolute value SLR1 and the like of the negative inclination amount of the imaging signal in the plurality of mark unit images.
Then, the calculation unit calculates the feature amount and a predetermined target value (for example, a polymer including a block copolymer) for each of the feature amounts (a1) to (a11) obtained with respect to the plurality of measured wafer marks. The average value of the feature values obtained for a wafer mark formed without coating is determined, and when these differences exceed a reference value defined for each feature value, It is determined that the detection signal is defective. Note that when a difference of a certain ratio (for example, a ratio of 50% or more) of the differences exceeds a corresponding reference value, the detection signal of the wafer mark may be determined to be defective. In addition, it is only necessary to detect at least some of the feature amounts of (a1) to (a11).
次のステップ128において、その演算部は、検出信号が良好であると判定されたウエハマークの個数が所定数(ここでは必要なアライメント精度が得られる個数)以上であるかどうかを判定する。そして、検出信号が良好であると判定されたウエハマークの個数が所定数より少ない場合には、ステップ132に移行して、例えばウエハアライメント系ALSの検出光の波長、偏光状態、及び結像光学系の開口数等の検出条件を変更して、ステップ124に戻り、アライメントショットのウエハマークの検出以降の動作を繰り返す。なお、検出条件の変更の代わりに、又は検出条件の変更とともに、アライメントショット(計測するウエハマークの位置)を変更してもよい。
In the
また、ステップ128で、検出信号が良好であると判定されたウエハマークの個数が所定数以上である場合には、ステップ130に移行して、検出信号が良好であると判定された複数のウエハマークのうちから、アライメントに使用するマークを選別し、選別されたマークに関して計測されている位置を用いて、例えばエンハンスト・グローバル・アライメント(EGA)方式でウエハWの各ショット領域の配列座標を求めて、ウエハWのアライメントを行う。
If the number of wafer marks determined to have a good detection signal in
その後、ウエハWの各ショット領域SAにレチクルR1のパターンの像を露光し(ステップ134)、次工程(ステップ136)でレジストの現像及びエッチング等のパターン形成を行うことで第2のデバイス層のパターンが形成される。さらに、第3のデバイス層を形成する場合には、別のレチクルR2が使用される。
このように本実施形態のパターン形成方法によれば、ブロック共重合体を含むポリマ層の指向性自己組織化を用いて、ウエハWの各ショット領域SAに液浸リソグラフィの解像限界よりも微細な構造を持つL&Sパターン40X,40Yを形成するとともに、スクライブライン領域SLには、ウエハアライメント系ALSで検出できる構造を持つウエハマーク44X等を形成できる。このため、次の工程でウエハWのアライメントを高精度に行うことができる。
Thereafter, an image of the pattern of the reticle R1 is exposed to each shot area SA of the wafer W (step 134), and pattern formation such as resist development and etching is performed in the next process (step 136), thereby forming the second device layer. A pattern is formed. Furthermore, when forming the third device layer, another reticle R2 is used.
As described above, according to the pattern forming method of the present embodiment, each shot area SA of the wafer W is finer than the resolution limit of the immersion lithography using the directional self-organization of the polymer layer including the block copolymer. In addition to forming the L &
上述のように、本実施形態のパターン形成システムによるマーク形成方法は、ウエハWのスクライブライン領域SL(マーク形成領域)及びショット領域SAにレチクルRのパターンの像を露光し、その像のうちのウエハマーク用のパターン45Xの像45XP(第1部分)に基づいて、スクライブライン領域SLに、ブロック共重合体を含むポリマ層に自己組織化領域が形成されない凹部45X1a(部分)を含むレジストマークRPX(第1マーク)を形成するステップ108と、を有する。さらに、そのマーク形成方法は、スクライブライン領域SL及びショット領域SAにそのブロック共重合体を含むポリマ層56,56aを塗布するステップ110と、その塗布されたポリマ層の少なくとも一部のポリマ層56に自己組織化領域を形成させるための処理を行うステップ112と、その形成される自己組織化領域の一部(親液性のドメイン56A)を選択的に除去するための処理を行うステップ114と、レジストマークRPXを用いてウエハWのスクライブライン領域SLにウエハマーク44X(第1の位置決め用のマーク)を形成するステップ116,118とを有する。
As described above, in the mark forming method using the pattern forming system according to the present embodiment, the image of the pattern of the reticle R is exposed to the scribe line area SL (mark forming area) and the shot area SA of the wafer W. Based on the image 45XP (first portion) of the
このマーク形成方法によれば、ブロック共重合体を含むポリマ層に自己組織化領域が形成されない部分を含むレジストマークRPXを用いて、ウエハWのスクライブライン領域SLにウエハマーク44Xを形成しているため、ブロック共重合体の自己組織化を用いて回路パターンを形成する際に、その回路パターンとともに検出可能なウエハマークを形成できる。
According to this mark forming method, the
また、本実施形態のマークの検出方法は、本実施形態のマーク形成方法によってウエハWのスクライブライン領域SLに形成された位置決め用のウエハマーク44Xの検出方法であって、ウエハマーク44Xの撮像信号(検出信号)を生成するステップ124と、その撮像信号に基づいて、そのスクライブライン領域SLにおいてポリマ層56aの自己組織化領域のうち少なくとも一部が除去された部分(ドメイン領域56aB)に基づいて形成されたマーク部の有無を判別するステップ126と、を含んでいる。このマーク検出方法によれば、ドメイン領域56aBに基づいて形成されたマーク部が残存しているマークを検出することが可能である。そして、その残存量が多い場合には、そのマークの検出結果をアライメントに使用しない等の対策を取ることで、ウエハWのアライメント精度を向上できる。
The mark detection method of the present embodiment is a detection method of a
なお、上記の実施形態においては以下のような変形が可能である。
上記の実施形態では、ウエハの各ショット領域に付設された領域に1つのウエハマークを形成していた。これに対して、図8(A)、(B)の変形例で示すように、各ショット領域に付設された領域に複数の互いに形状が異なるウエハマークを形成してもよい。
図8(A)はこの変形例のウエハW1のショット配列を示し、図8(B)は図8(A)のあるショット間のスクライブライン領域SLを含むB部の拡大図を示す。図8(A)において、ウエハW1の表面にはN個(Nは例えば数10〜100程度の整数)のショットSAn(n=1〜N)が設けられている。そして、ショット領域SAn間のスクライブライン領域SLに、上記の実施形態と同様のパターン形成方法を用いて、図8(B)に示すように、第1及び第2のウエハマークWM1及びWM2を形成する。なお、形成するウエハマークはWM1及びWM2の2種類に限られず、3種類あるいはそれ以上の種類のマークを形成してもよい。
In the above embodiment, the following modifications are possible.
In the above embodiment, one wafer mark is formed in the area attached to each shot area of the wafer. On the other hand, as shown in the modified examples of FIGS. 8A and 8B, a plurality of wafer marks having different shapes may be formed in the region attached to each shot region.
FIG. 8A shows a shot arrangement of the wafer W1 of this modified example, and FIG. 8B shows an enlarged view of a portion B including a scribe line region SL between certain shots in FIG. 8A. In FIG. 8A, N shots SAn (n = 1 to N) are provided on the surface of the wafer W1 (N is an integer of about several 10 to 100, for example). Then, as shown in FIG. 8B, first and second wafer marks WM1 and WM2 are formed in the scribe line area SL between the shot areas SAn by using the same pattern forming method as in the above embodiment. To do. Note that the wafer marks to be formed are not limited to the two types WM1 and WM2, and three or more types of marks may be formed.
第1のウエハマークWM1は、それぞれY方向に細長いラインパターン領域44XAa及びスペースパターン領域44XAbをX方向に周期pA1で配列したX軸のウエハマーク、及びそれぞれX方向に細長いラインパターン領域44YCa及びスペースパターン領域44YCbをY方向に同じ周期で配列したY軸の2箇所のウエハマークを含む。ラインパターン領域44XAa,44YCaの幅はほぼpA1/2である。また、第2のウエハマークWM2は、それぞれY方向に細長いラインパターン領域44XBa及びスペースパターン領域44XBbをX方向に周期pA1よりも小さい周期pB1で配列したX軸のウエハマーク、及びそれぞれX方向に細長いラインパターン領域44YDa及びスペースパターン領域44YDbをY方向に同じ周期で配列したY軸の2箇所のウエハマークを含む。ラインパターン領域44XBa,44YDaの幅はほぼpB1/2である。 The first wafer mark WM1 includes an X-axis wafer mark in which line pattern regions 44XAa and space pattern regions 44XAb elongated in the Y direction are arranged with a period pA1 in the X direction, and line pattern regions 44YCa and space patterns elongated in the X direction, respectively. The region 44YCb includes two wafer marks on the Y-axis in which the regions 44YCb are arranged in the Y direction at the same cycle. The width of the line pattern areas 44XAa and 44YCa is approximately pA1 / 2. The second wafer mark WM2 includes an X-axis wafer mark in which line pattern regions 44XBa and space pattern regions 44XBb elongated in the Y direction are arranged with a period pB1 smaller than the period pA1 in the X direction, and elongated in the X direction. It includes two Y-axis wafer marks in which the line pattern region 44YDa and the space pattern region 44YDb are arranged at the same cycle in the Y direction. The width of the line pattern regions 44XBa and 44YDa is approximately pB1 / 2.
また、ラインパターン領域44XAa,44YCaの幅(pA1/2)及びラインパターン領域44XBa,44YDaの幅(pB1/2)は、それぞれそれらの間にブロック共重合体を含むポリマ層に自己組織化領域が形成されない程度の幅であり、それらの幅は例えば1〜3μm程度である。
この変形例において、図8(B)の2つのウエハマークが形成された図8(A)のウエハW1のアライメントを行う場合には、例えば斜線を施したJ個(例えば20個程度)のショット領域SAをアライメントショットASj(j=1〜J)として選択し、露光装置100のウエハアライメント系ALSでアライメントショットASjに付設された2つのウエハマークWM1,WM2の位置を検出する。さらに、上記のステップ126と同様に、2つのウエハマークWM1,WM2の検出信号(例えば撮像信号)の良否を判定し、検出信号が良好であると判定されたウエハマークを用いてウエハW1のアライメントを行う。この検出方法によれば、仮に2つのウエハマークWM1,WM2のうちの一方に、ブロック共重合体を含むポリマ層に自己組織化領域が形成されたことによって形成された微細構造が残存していても、ウエハW1のアライメントを高精度に行うことができる。
In addition, the width (pA1 / 2) of the line pattern regions 44XAa and 44YCa and the width (pB1 / 2) of the line pattern regions 44XBa and 44YDa are such that the self-assembled region is formed in the polymer layer including the block copolymer therebetween. The width is not formed, and the width is, for example, about 1 to 3 μm.
In this modification, when performing alignment of the wafer W1 in FIG. 8A on which the two wafer marks in FIG. 8B are formed, for example, J shots (for example, about 20 shots) which are shaded. The area SA is selected as the alignment shot ASj (j = 1 to J), and the positions of the two wafer marks WM1 and WM2 attached to the alignment shot ASj are detected by the wafer alignment system ALS of the
なお、例えば2つのウエハマークWM1,WM2の検出信号がともに良好である場合には、例えば検出信号(撮像信号)の特徴量の基準値からの誤差の二乗和がより小さい方のマークを使用するようにしてもよい。
また、上記の実施形態では、デバイスパターンは、ラインパターンであるが、デバイス用パターンが、X方向及びY方向に周期的に配列された多数の微小なホール(ビア又はスルーホール)よりなるホールアレイを含む場合にも、上記の実施形態のパターン形成方法が適用できる。
For example, when the detection signals of the two wafer marks WM1 and WM2 are both good, for example, the mark having the smaller sum of squares of errors from the reference value of the feature amount of the detection signal (imaging signal) is used. You may do it.
In the above embodiment, the device pattern is a line pattern, but the device pattern is a hole array composed of a large number of minute holes (vias or through holes) periodically arranged in the X direction and the Y direction. The pattern forming method of the above-described embodiment can be applied even when including.
次に、上記の各実施形態のパターン形成方法を用いてSRAM等の半導体デバイス(電子デバイス)を製造する場合、半導体デバイスは、図9に示すように、半導体デバイスの機能・性能設計を行うステップ221、この設計ステップに基づいたマスク(レチクル)を製作するステップ222、半導体デバイス用の基板(又はウエハの基材)を製造するステップ223、基板処理ステップ224、デバイス組み立てステップ(ダイシング工程、ボンディング工程、パッケージ工程などの加工プロセスを含む)225、及び検査ステップ226等を経て製造される。また、その基板処理ステップ224は、上記の実施形態のパターン形成方法を含み、そのパターン形成方法は、露光装置でレチクルのパターンを基板に露光する工程、露光した基板を現像する工程、並びに現像した基板の加熱(キュア)及びエッチングを行う工程などを含んでいる。
Next, when a semiconductor device (electronic device) such as an SRAM is manufactured using the pattern forming method of each of the above-described embodiments, the semiconductor device performs a function / performance design of the semiconductor device as shown in FIG. 221; manufacturing a mask (reticle) based on this
言い換えると、このデバイス製造方法は、基板処理ステップ224を含み、この基板処理ステップ224は、上記の実施形態のパターン形成方法を用いて基板上にデバイス用パターン及びウエハマークを形成する工程を含んでいる。
このデバイスの製造方法によれば、露光装置の解像限界よりも微細な回路パターンを含む半導体デバイスを、露光装置を用いて高精度に製造できる。
In other words, the device manufacturing method includes a
According to this device manufacturing method, a semiconductor device including a circuit pattern finer than the resolution limit of the exposure apparatus can be manufactured with high accuracy using the exposure apparatus.
なお、上記の実施形態で製造対象のデバイスは、SRAM以外のDRAM、CPU、DSP等の任意の半導体デバイスが可能である。さらに、半導体デバイス以外の撮像素子、MEMS(Microelectromechanical Systems)等の電子デバイス(マイクロデバイス)を製造する際にも上記の実施形態のパターン形成方法が適用可能である。
また、上記の実施形態において、露光装置としては、液浸型でないドライ型の露光装置を使用してもよい。また、紫外光を露光光とする露光装置以外に、露光光として波長が数nm〜数10nm程度のEUV光(Extreme Ultraviolet Light)を用いるEUV露光装置、又は電子ビームを露光光とする電子ビーム露光装置等を用いてもよい。
The device to be manufactured in the above embodiment can be any semiconductor device such as DRAM, CPU, DSP other than SRAM. Furthermore, the pattern forming method of the above-described embodiment can also be applied when manufacturing an imaging device other than a semiconductor device, or an electronic device (microdevice) such as MEMS (Microelectromechanical Systems).
Further, in the above embodiment, as the exposure apparatus, a dry type exposure apparatus that is not an immersion type may be used. In addition to an exposure apparatus that uses ultraviolet light as exposure light, an EUV exposure apparatus that uses EUV light (Extreme Ultraviolet Light) having a wavelength of several nanometers to several tens of nanometers as exposure light, or an electron beam exposure that uses an electron beam as exposure light. An apparatus or the like may be used.
また、上記の実施形態では、ブロック共重合体として、(PS−b−PMMA)よりなるジブロック共重合体が使用されている。その他にブロック共重合体として使用可能なものとしては、例えば、ポリ(スチレン−b−ビニルピリジン)、ポリ(スチレン−b−ブタジエン)、ポリ(スチレン−b−イソプレン)、ポリ(スチレン−b−メチルメタクリレート)、ポリ(スチレン−b−アルケニル芳香族)、ポリ(イソプレン−b−エチレンオキシド)、ポリ(スチレン−b−(エチレン−プロピレン))、ポリ(エチレンオキシド−b−カプロラクトン)、ポリ(ブタジエン−b−エチレンオキシド)、ポリ(スチレン−b−t−ブチル(メタ)アクリレート)、ポリ(メチルメタクリレート−b−t−ブチルメタクリレート)、ポリ(エチレンオキシド−b−プロピレンオキシド)、ポリ(スチレン−b−テトラヒドロフラン)、ポリ(スチレン−b−イソプレン−b−エチレンオキシド)、ポリ(スチレン−b−ジメチルシロキサン)、若しくはポリ(メチルメタクリレート−b−ジメチルシロキサン)、又はこれらのブロック共重合体の少なくとも1つを含む組合せなどのジブロック又はトリブロックの共重合体等がある。さらに、ブロック共重合体として、ランダム共重合体も使用可能である。 Moreover, in said embodiment, the diblock copolymer which consists of (PS-b-PMMA) is used as a block copolymer. Other usable block copolymers include, for example, poly (styrene-b-vinylpyridine), poly (styrene-b-butadiene), poly (styrene-b-isoprene), poly (styrene-b- Methyl methacrylate), poly (styrene-b-alkenyl aromatic), poly (isoprene-b-ethylene oxide), poly (styrene-b- (ethylene-propylene)), poly (ethylene oxide-b-caprolactone), poly (butadiene- b-ethylene oxide), poly (styrene-bt-butyl (meth) acrylate), poly (methyl methacrylate-bt-butyl methacrylate), poly (ethylene oxide-b-propylene oxide), poly (styrene-b-tetrahydrofuran) ), Poly (styrene-b-isoprene) diblock or triblock co-polymers such as b-ethylene oxide), poly (styrene-b-dimethylsiloxane), or poly (methyl methacrylate-b-dimethylsiloxane), or combinations comprising at least one of these block copolymers. There are polymers and the like. Furthermore, a random copolymer can also be used as the block copolymer.
ブロック共重合体は、さらなる処理を行うことができる全体的な分子量及び多分散性を有することが望ましい。
また、ブロック共重合体を含むポリマ層の塗布は、このポリマ層を溶媒に溶かした液体を塗布した後で例えば溶媒を揮発させる溶媒キャスティング法で行うことも可能である。この場合に使用できる溶媒は、ブロック共重合体の成分、及び仮に使用する場合には種々の添加物の溶解度条件により変化する。これらの成分及び添加物に対する例示的なキャスティング溶媒には、プロピレングリコールモノメチルエーテルアセテート(PGMEA)、エトキシエチルプロピオナート、アニソール、乳酸エチル、2−ヘプタノン、シクロヘキサノン、酢酸アミル、γ−ブチロラクトン(GBL)、トルエンなどが含まれる。
Desirably, the block copolymer has an overall molecular weight and polydispersity that can be further processed.
The polymer layer containing the block copolymer can be applied by a solvent casting method in which, for example, a solvent is volatilized after applying a liquid obtained by dissolving the polymer layer in a solvent. The solvent that can be used in this case varies depending on the components of the block copolymer and, if used temporarily, the solubility conditions of various additives. Exemplary casting solvents for these components and additives include propylene glycol monomethyl ether acetate (PGMEA), ethoxyethyl propionate, anisole, ethyl lactate, 2-heptanone, cyclohexanone, amyl acetate, γ-butyrolactone (GBL) , Toluene and the like.
また、ブロック共重合体を含むポリマ層に添加可能な添加物は、付加的なポリマ(ホモポリマ、星型ポリマ及び共重合体、超分岐ポリマ、ブロック共重合体、グラフト共重合体、超分岐共重合体、ランダム共重合体、架橋ポリマ、並びに無機含有ポリマを含む)、小分子、ナノ粒子、金属化合物、無機含有分子、界面活性剤、光酸発生剤、熱酸発生剤、塩基消光剤、硬化剤、架橋剤、鎖延長剤、及び前述物の少なくとも1つを含む組合せからなる群から選択することができる。ここで、1つ又は複数の添加物は、ブロック共重合体と共に会合(associate)して、1つ又は複数の自己組織化ドメインの部分を形成する。 Additives that can be added to the polymer layer containing the block copolymer include additional polymers (homopolymers, star polymers and copolymers, hyperbranched polymers, block copolymers, graft copolymers, hyperbranched copolymers). Polymers, random copolymers, cross-linked polymers, and inorganic containing polymers), small molecules, nanoparticles, metal compounds, inorganic containing molecules, surfactants, photoacid generators, thermal acid generators, base quenchers, It can be selected from the group consisting of a curing agent, a crosslinking agent, a chain extender, and a combination comprising at least one of the foregoing. Here, the one or more additives associate with the block copolymer to form part of one or more self-assembling domains.
なお、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々の構成を取り得る。 In addition, this invention is not limited to the above-mentioned embodiment, A various structure can be taken in the range which does not deviate from the summary of this invention.
R,R1…レチクル、W…ウエハ(基板)、ALS…ウエハアライメント系、SL…スクライブライン領域、SA…ショット領域、RPX…レジストマーク、DL1…デバイス層、44X,44YA,44YB…ウエハマーク、44Xa,44YA…ラインパターン領域、44Xb,44Yb…スペースパターン領域、50…基材、52…ハードマスク層、54…レジスト層、54A…ガイドパターン、56…BCPを含むポリマ層、56A…親液性のドメイン、56B…撥液性のドメイン、100…露光装置 R, R1 ... reticle, W ... wafer (substrate), ALS ... wafer alignment system, SL ... scribe line area, SA ... shot area, RPX ... resist mark, DL1 ... device layer, 44X, 44YA, 44YB ... wafer mark, 44Xa 44YA ... line pattern region, 44Xb, 44Yb ... space pattern region, 50 ... base material, 52 ... hard mask layer, 54 ... resist layer, 54A ... guide pattern, 56 ... polymer layer containing BCP, 56A ... lyophilic Domain, 56B ... Liquid-repellent domain, 100 ... Exposure device
Claims (11)
前記マーク形成領域を含む領域に前記ブロック共重合体を含む前記ポリマ層を塗布することと、
塗布された前記ポリマ層の少なくとも一部に自己組織化領域を形成させるための処理を行うことと、
形成される前記自己組織化領域の一部を選択的に除去するための処理を行うことと、
前記第1マークを用いて前記基板の前記マーク形成領域に第1の位置決め用のマークを形成することと、
を含むマーク形成方法。 A mask image is exposed to a region including a mark formation region of the substrate, and a portion where a self-organized region is not formed in the polymer layer including the block copolymer is formed in the mark formation region based on the first portion of the mask image. Forming a first mark including:
Applying the polymer layer containing the block copolymer to a region including the mark forming region;
Performing a process for forming a self-assembled region in at least a portion of the applied polymer layer;
Performing a process for selectively removing a part of the self-organized region to be formed;
Forming a first positioning mark in the mark formation region of the substrate using the first mark;
A mark forming method including:
前記第1マークを用いて前記マーク形成領域に前記第1の位置決め用のマークを形成することと並行して、前記第2マークを用いて前記マーク形成領域に第2の位置決め用のマークを形成する請求項2〜4のいずれか一項に記載のマーク形成方法。 In parallel with the formation of the first mark in the mark formation region of the substrate, the mark formation region has a second portion different from the first portion of the mask image based on the first recess. Forming a second mark having a second recess having a wider width,
In parallel with forming the first positioning mark in the mark forming area using the first mark, the second positioning mark is formed in the mark forming area using the second mark. The mark formation method according to any one of claims 2 to 4.
前記基板の前記マーク形成領域に前記第1マークを形成することと並行して、前記マスク像の前記第1部分と異なる第3部分に基づいて、前記デバイスパターン形成領域に、前記ブロック共重合体を含む前記ポリマ層に自己組織化領域が形成される第1パターンを形成し、
前記第1マークを用いて前記基板の前記マーク形成領域に前記位置決め用のマークを形成することと並行して、一部が選択的に除去された前記自己組織化領域を用いて前記基板の前記デバイスパターン形成領域に第2パターンを形成する
請求項1〜5のいずれか一項に記載のマーク形成方法。 Exposing the mask image to a region including the mark forming region of the substrate includes exposing the mask image to a device pattern forming region adjacent to the mark forming region of the substrate;
In parallel with forming the first mark in the mark formation region of the substrate, the block copolymer is formed in the device pattern formation region based on a third portion different from the first portion of the mask image. Forming a first pattern in which a self-assembled region is formed in the polymer layer comprising:
In parallel with forming the positioning mark in the mark forming region of the substrate using the first mark, the self-organized region partially removed and using the self-organized region of the substrate. The mark formation method according to claim 1, wherein the second pattern is formed in the device pattern formation region.
前記第1マークは、前記ガイドパターンに対応するパターンを含まない請求項6又は7に記載のマーク形成方法。 The first pattern includes a plurality of convex line-shaped guide patterns periodically formed to form a self-organized region in the polymer layer,
The mark forming method according to claim 6, wherein the first mark does not include a pattern corresponding to the guide pattern.
前記位置決め用のマークの検出信号を生成することと、
前記検出信号に基づいて、前記マーク形成領域において前記ポリマ層の自己組織化領域のうち少なくとも一部が除去された部分に基づいて形成されたマーク部の有無を判別することと、
を含むマーク検出方法。 A method for detecting a positioning mark formed in a mark formation region of a substrate by the mark formation method according to claim 1,
Generating a detection signal for the positioning mark;
Based on the detection signal, determining the presence or absence of a mark portion formed based on a portion in which at least a part of the self-organized region of the polymer layer is removed in the mark forming region;
Mark detection method including
前記第1及び第2の位置決め用のマークの検出信号を生成することと、
前記検出信号に基づいて、前記第1及び第2の位置決め用のマークのうちで前記基板の位置決めのために使用するマークを選択することと、
を含むマーク検出方法。 A method of detecting the first and second positioning marks formed in the mark forming region of the substrate by the mark forming method according to claim 5,
Generating detection signals for the first and second positioning marks;
Selecting a mark to be used for positioning the substrate from the first and second positioning marks based on the detection signal;
Mark detection method including
前記位置合わせ用のマークを用いて位置合わせを行って、前記基板を露光することと、
前記露光された基板を処理することと、を含むデバイス製造方法。 Forming a mark for alignment between layers on a substrate using the mark forming method according to claim 1;
Aligning using the alignment mark, exposing the substrate;
Processing the exposed substrate. A device manufacturing method comprising:
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015004745A (en) * | 2013-06-19 | 2015-01-08 | 株式会社東芝 | Pattern forming method |
KR20160119941A (en) * | 2015-04-06 | 2016-10-17 | 에스케이하이닉스 주식회사 | Method of forming patterns |
KR20160119940A (en) * | 2015-04-06 | 2016-10-17 | 에스케이하이닉스 주식회사 | Method of forming different sized patterns |
KR20160126488A (en) * | 2015-04-23 | 2016-11-02 | 삼성전자주식회사 | Method of forming fine patterns |
JP2017055047A (en) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | Pattern forming method |
JP2017054921A (en) * | 2015-09-09 | 2017-03-16 | 株式会社東芝 | Pattern forming method |
JPWO2016068261A1 (en) * | 2014-10-31 | 2017-08-10 | 株式会社堀場エステック | Polymer material for self-assembly, self-assembled film, method for producing self-assembled film, and uneven pattern |
WO2018038071A1 (en) * | 2016-08-24 | 2018-03-01 | 株式会社ニコン | Measuring system, substrate processing system, and device manufacturing method |
CN113707540A (en) * | 2021-08-24 | 2021-11-26 | 武汉新芯集成电路制造有限公司 | Wafer alignment exposure method and semiconductor device |
CN113970877A (en) * | 2021-10-15 | 2022-01-25 | 西安微电子技术研究所 | Photoetching process method for wafer number-carving area |
-
2013
- 2013-03-27 JP JP2013067695A patent/JP2014192400A/en active Pending
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015004745A (en) * | 2013-06-19 | 2015-01-08 | 株式会社東芝 | Pattern forming method |
JPWO2016068261A1 (en) * | 2014-10-31 | 2017-08-10 | 株式会社堀場エステック | Polymer material for self-assembly, self-assembled film, method for producing self-assembled film, and uneven pattern |
KR102329895B1 (en) | 2015-04-06 | 2021-11-24 | 에스케이하이닉스 주식회사 | Method of forming patterns |
KR20160119941A (en) * | 2015-04-06 | 2016-10-17 | 에스케이하이닉스 주식회사 | Method of forming patterns |
KR20160119940A (en) * | 2015-04-06 | 2016-10-17 | 에스케이하이닉스 주식회사 | Method of forming different sized patterns |
KR102358710B1 (en) * | 2015-04-06 | 2022-02-08 | 에스케이하이닉스 주식회사 | Method of forming different sized patterns |
KR20160126488A (en) * | 2015-04-23 | 2016-11-02 | 삼성전자주식회사 | Method of forming fine patterns |
KR102350587B1 (en) * | 2015-04-23 | 2022-01-14 | 삼성전자 주식회사 | Method of forming fine patterns |
JP2017054921A (en) * | 2015-09-09 | 2017-03-16 | 株式会社東芝 | Pattern forming method |
US10409157B2 (en) | 2015-09-09 | 2019-09-10 | Toshiba Memory Corporation | Pattern forming method |
JP2017055047A (en) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | Pattern forming method |
JP2021121872A (en) * | 2016-08-24 | 2021-08-26 | 株式会社ニコン | Measurement system and substrate processing system, and device manufacturing method |
EP3506012A4 (en) * | 2016-08-24 | 2020-04-15 | Nikon Corporation | Measuring system, substrate processing system, and device manufacturing method |
JPWO2018038071A1 (en) * | 2016-08-24 | 2019-07-18 | 株式会社ニコン | Measurement system, substrate processing system, and device manufacturing method |
WO2018038071A1 (en) * | 2016-08-24 | 2018-03-01 | 株式会社ニコン | Measuring system, substrate processing system, and device manufacturing method |
US11274919B2 (en) | 2016-08-24 | 2022-03-15 | Nikon Corporation | Measurement system, substrate processing system, and device manufacturing method |
CN113707540A (en) * | 2021-08-24 | 2021-11-26 | 武汉新芯集成电路制造有限公司 | Wafer alignment exposure method and semiconductor device |
CN113707540B (en) * | 2021-08-24 | 2024-04-16 | 武汉新芯集成电路制造有限公司 | Wafer alignment exposure method and semiconductor device |
CN113970877A (en) * | 2021-10-15 | 2022-01-25 | 西安微电子技术研究所 | Photoetching process method for wafer number-carving area |
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