JP2014187377A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
この発明は半導体装置及びその製造方法に関し、特に、抵抗素子を有する半導体装置に適用して好適である。 The present invention relates to a semiconductor device and a manufacturing method thereof, and is particularly suitable for application to a semiconductor device having a resistance element.
半導体装置に用いられる抵抗素子は、半導体基板の表面に形成した拡散層を用いる拡散抵抗と、多結晶シリコン膜を用いたポリ抵抗に大別される。このうち、ポリ抵抗による抵抗素子は半導体基板上の素子分離膜上に形成されることが多い。 Resistive elements used in semiconductor devices are roughly classified into diffused resistors using a diffusion layer formed on the surface of a semiconductor substrate and polyresistors using a polycrystalline silicon film. Among these, a resistance element by polyresistor is often formed on an element isolation film on a semiconductor substrate.
図13は、ゲート層を用いて素子分離酸化膜上に抵抗素子を形成した例を示す模式図である。ここで、図13(a)は抵抗素子を形成した半導体装置の平面図を、図13(b)及び図13(c)は、図13(a)中の一点鎖線IV−IVに沿った断面を示す模式図である。 FIG. 13 is a schematic view showing an example in which a resistance element is formed on an element isolation oxide film using a gate layer. Here, FIG. 13A is a plan view of a semiconductor device in which a resistance element is formed, and FIGS. 13B and 13C are cross sections taken along the alternate long and short dash line IV-IV in FIG. It is a schematic diagram which shows.
微細化に伴い、近時においてはCMP(化学機械研磨)法を用いたシャロートレンチ(STI)法により素子分離を行うのが一般的である。図13に示す半導体装置においても、STI法により形成した素子分離酸化膜102によって半導体基板101の素子分離が成されている。STI法による素子分離酸化膜102の形成は、エッチングにより半導体基板101に溝を形成し、シリコン酸化膜等の絶縁膜を全面に堆積して溝を埋め込み、CMP法により溝以外の領域における半導体基板101上の余分な絶縁膜を研磨して除去することによって行われる。
With miniaturization, recently, element isolation is generally performed by a shallow trench (STI) method using a CMP (chemical mechanical polishing) method. Also in the semiconductor device shown in FIG. 13, element isolation of the
図13の半導体装置は、素子分離酸化膜102を形成した後、素子分離酸化膜102上に複数の抵抗素子104を形成したものである。各抵抗素子104は、その後の配線形成工程により、更に上層の配線層105とコンタクト層106を介して接続される。抵抗素子104のサイズは全長(L)=l00μm程度であり、半導体基板101上に多数の抵抗素子104を形成する必要があるため、広大な素子分離酸化膜102を形成して、その上に多数の抵抗素子104を一括して形成することが行われている。
In the semiconductor device of FIG. 13, a plurality of
このようにして形成される抵抗素子104の抵抗値は、パターン幅、素子の全長、厚さの他、膜の成長法、添加する不純物の濃度、厚さ方向のプロファイル、熱処理などの様々な要因で決定されるものである。
The resistance value of the
しかしながら、素子分離酸化膜102を広大な面積で形成すると、素子分離酸化膜102の周辺部から中央部に向かうにつれてCMP法による研磨量が増大するため、中央部において素子分離酸化膜102の厚さが薄くなってしまうという問題が発生する。これは、CMP法における平坦化技術において、いわゆるディッシングと呼ばれる現象に起因するものであり、この現象により素子分離酸化膜102の中央部には図13(c)に示すような凹みが形成されてしまう。
However, if the element
凹みが形成された素子分離酸化膜102上に抵抗素子104を形成すると、素子分離酸化膜102の中央部に形成された抵抗素子104と、周辺部に形成された抵抗素子104との間で形状上の相違が発生してしまう。
When the
形状上の相違としては、(1)凹みの生じている素子分離酸化膜102上に抵抗素子104の材料である多結晶シリコン膜を形成するため、中央部の膜厚が周辺部よりも厚く形成されるという膜厚の差、(2)抵抗素子104を形成する高さ位置が異なることによる抵抗素子104の幅の差、(3)抵抗素子の断面形状の差、などが挙げられる。このような形状上の相違は素子分離酸化膜102の幅が大きくなるほど増大してしまう。
The difference in shape is as follows: (1) Since a polycrystalline silicon film, which is a material of the
図14は、素子分離酸化膜102の幅に対する素子分離酸化膜102の中央部の高さ位置(H)の関係(実線)と、素子分離酸化膜102の幅に対する抵抗素子104の全長寸法のシフト量(Lsift)との関係(点線)を示す特性図である。図14に示すように、素子分離酸化膜102の幅の増加に伴って、素子分離酸化膜102の高さ位置は減少し、また、寸法のシフト量も増大する。素子分離酸化膜102の幅が100μmの場合には、抵抗素子104の全長寸法のシフト量は13%に達し、結果として抵抗値のシフト量も13%となってしまう。
FIG. 14 shows the relationship (solid line) of the height position (H) of the central portion of the element
このように、従来の方法では、素子分離酸化膜102上の抵抗素子104の形状を一定に保つことができないため、抵抗素子104の抵抗値に差が生じてアナログ回路のような要求精度の高い回路に適用することが困難となっていた。
Thus, in the conventional method, since the shape of the
この発明は上述のような問題を解決するために成されたもので、第1の目的は、素子分離酸化膜上に所望の形状の抵抗素子を形成して、抵抗値の精度を高めて信頼性を向上させた半導体装置を提供することにある。 The present invention has been made to solve the above-mentioned problems. The first object is to form a resistance element having a desired shape on the element isolation oxide film, thereby improving the accuracy of the resistance value and increasing the reliability. An object is to provide a semiconductor device with improved performance.
また、第2の目的は、抵抗素子が形成される領域の配置効率を向上させて、微細化に適した半導体装置を提供することにある。 A second object is to provide a semiconductor device suitable for miniaturization by improving the arrangement efficiency of a region where a resistance element is formed.
この発明の半導体装置は、半導体基板と、
前記半導体基板の主面に配置された活性領域と、
前記半導体基板の主面に配置された溝内に埋まった酸化膜からなる分離領域とを備え、
前記分離領域は、第1の分離領域と第2の分離領域を含み、これら第1の分離領域と第2の分離領域は、それぞれの分離領域の長手方向と垂直なそれぞれの分離領域の短手方向に、互いに平行に隣り合って配置されており、
前記活性領域は、前記第1と第2の分離領域の間に配置された第1の活性領域と、この第1の活性領域に対向し前記それぞれの分離領域の短手方向に沿って前記第1の分離領域を挟んで隣り合って配置された第2の活性領域と、前記第1の活性領域に対向し前記それぞれの分離領域の短手方向に沿って前記第2の分離領域を挟んで隣り合って配置された第3の活性領域を含み、
前記それぞれの分離領域に、前記それぞれの分離領域の長手方向に沿って一つずつ配置された抵抗素子を備え、
前記抵抗素子の下側の前記それぞれの分離領域が前記それぞれの活性領域によって所定幅に規定されていることを特徴とするものである。
なお、この発明を次のように表現することもできる。
この発明の半導体装置は、半導体基板と、前記半導体基板の主面に配置された活性領域と、前記活性領域内に配置された前記半導体基板の主面に配置された溝内に埋まった酸化膜からなる複数の分離領域と、それぞれの分離領域に、分離領域の長手方向に沿って一つずつ配置された抵抗素子と、を備え、
前記抵抗素子の下側の前記分離領域が前記活性領域によって所定幅に規定されており、
前記複数の分離領域は、その分離領域の長手方向と垂直なその分離領域の短手方向に、互いに平行に隣り合って配置された第1の分離領域と第2の分離領域を備え、
前記第1と第2の分離領域の間に配置された第1の活性領域と、第1の活性領域と分離領域の短手方向に沿って前記第1の分離領域を挟んで隣り合って配置された第2の活性領域と、
第1の活性領域と分離領域の短手方向に沿って前記第2の分離領域を挟んで隣り合って配置された第3の活性領域を備えることを特徴とするものである。
A semiconductor device of the present invention includes a semiconductor substrate,
An active region disposed on a main surface of the semiconductor substrate;
An isolation region made of an oxide film buried in a groove disposed on the main surface of the semiconductor substrate,
The separation region includes a first separation region and a second separation region, and the first separation region and the second separation region are short sides of the separation regions perpendicular to the longitudinal direction of the separation regions. Are placed next to each other in parallel,
The active region includes a first active region disposed between the first and second isolation regions, and the first active region facing the first active region along the short direction of the respective isolation regions. A second active region disposed adjacent to one another with one isolation region interposed therebetween, and the second isolation region sandwiching the second isolation region along the short direction of each of the isolation regions facing the first active region Including a third active region disposed adjacent to each other;
Each of the separation regions includes a resistance element disposed one by one along the longitudinal direction of the separation region,
Each of the isolation regions under the resistor element is defined to have a predetermined width by the respective active regions.
The present invention can also be expressed as follows.
The semiconductor device according to the present invention includes a semiconductor substrate, an active region disposed on the main surface of the semiconductor substrate, and an oxide film buried in a groove disposed on the main surface of the semiconductor substrate disposed in the active region. A plurality of separation regions, each of the separation regions, and one resistive element arranged along the longitudinal direction of the separation region,
The isolation region below the resistive element is defined to have a predetermined width by the active region;
The plurality of separation regions include a first separation region and a second separation region disposed adjacent to each other in parallel with each other in a short direction of the separation region perpendicular to the longitudinal direction of the separation region,
A first active region disposed between the first and second isolation regions, and disposed adjacent to each other across the first isolation region along a short direction of the first active region and the isolation region A second active region formed;
A third active region is provided, which is disposed adjacent to the first active region and the separation region along the short direction of the second separation region.
また、この発明の半導体装置は、前記半導体装置において、前記抵抗素子は、一定の長さと幅と膜厚で均等に配置されていることを特徴とするものである。 The semiconductor device according to the present invention is characterized in that, in the semiconductor device, the resistance elements are evenly arranged with a certain length, width and film thickness.
また、この発明の半導体装置は、前記半導体装置において、前記抵抗素子は前記それぞれの分離領域の内側に形成されていることを特徴とするものである。 The semiconductor device according to the present invention is characterized in that, in the semiconductor device, the resistance element is formed inside each of the isolation regions.
また、この発明の半導体装置は、前記半導体装置において、前記抵抗素子の下側の前記それぞれの分離領域が前記活性領域によって20μm以下に規定されていることを特徴とするものである。 The semiconductor device according to the present invention is characterized in that, in the semiconductor device, each of the isolation regions below the resistance element is defined to be 20 μm or less by the active region.
また、この発明の半導体装置の製造方法は、半導体基板上の所定領域において、並べられた複数の矩形領域の内部をエッチングにより除去して溝の長手方向と垂直な溝の短手方向に、互いに平行に隣り合って配置された第1と第2の溝を配置する第1の工程と、
前記半導体基板上に絶縁膜を堆積して前記第1と第2の溝を埋め込む第2の工程と、
前記絶縁膜の表面を研磨して、前記溝以外の領域における前記絶縁膜を除去して前記第1と第2の溝上の前記絶縁膜の表面を平坦化し前記第1と第2の溝内に第1と第2の絶縁膜を形成し、前記第1と第2の絶縁膜の間に配置された第1の活性領域と、第1の活性領域と絶縁膜の短手方向に沿って前記第1の絶縁膜を挟んで隣り合って配置された第2の活性領域を配置し、第1の活性領域と絶縁膜の短手方向に沿って前記第2の絶縁膜を挟んで隣り合って配置された第3の活性領域を配置し、前記第1と第2の絶縁膜を所定幅に規定する第1〜第3の活性領域を配置する第3の工程と、
前記半導体基板上に所定の抵抗値を有する材料からなる導電膜を配置する第4の工程と、
前記導電膜を前記絶縁膜上でパターニングして抵抗素子を配置する第5の工程とからな
ることを特徴とするものである。
In addition, in the semiconductor device manufacturing method of the present invention, in a predetermined region on the semiconductor substrate, the insides of the plurality of rectangular regions arranged are removed by etching, and the grooves are perpendicular to the longitudinal direction of the grooves. A first step of disposing first and second grooves disposed adjacent to each other in parallel;
A second step of depositing an insulating film on the semiconductor substrate and embedding the first and second grooves;
The surface of the insulating film is polished, the insulating film in a region other than the groove is removed, and the surface of the insulating film on the first and second grooves is flattened to be in the first and second grooves. First and second insulating films are formed, a first active region disposed between the first and second insulating films, and the first active region and the insulating film along the short direction of the insulating film A second active region is disposed adjacent to the first insulating film, and is adjacent to the first active region along the short direction of the insulating film with the second insulating film interposed therebetween. A third step of disposing a third active region, and disposing first to third active regions defining the first and second insulating films to a predetermined width;
A fourth step of disposing a conductive film made of a material having a predetermined resistance value on the semiconductor substrate;
The method includes a fifth step of patterning the conductive film on the insulating film to dispose a resistance element.
また、この発明の半導体装置の製造方法は、前記第5の工程において、前記抵抗素子は、一定の長さと幅と膜厚で均等に配置されていることを特徴とするものである。 The semiconductor device manufacturing method according to the present invention is characterized in that, in the fifth step, the resistance elements are uniformly arranged with a certain length, width and film thickness.
また、この発明の半導体装置の製造方法は、前記第5の工程において、前記抵抗素子は前記絶縁膜の内側に形成されていることを特徴とするものである。 The semiconductor device manufacturing method of the present invention is characterized in that, in the fifth step, the resistance element is formed inside the insulating film.
また、この発明の半導体装置の製造方法は、前記第3の工程において、前記絶縁膜上の前記抵抗素子の下側の前記絶縁膜が前記活性領域によって20μm以下に規定されていることを特徴とするものである。 In the method of manufacturing a semiconductor device according to the present invention, in the third step, the insulating film below the resistance element on the insulating film is defined to be 20 μm or less by the active region. To do.
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。 Since the present invention is configured as described above, the following effects can be obtained.
抵抗素子と近接する位置に活性領域を設けたことにより、抵抗素子近傍の絶縁膜を必要な範囲に区切ることができ、CMP法による絶縁膜の研磨の際に絶縁膜の中央部に凹みが形成されてしまうことを抑止できるため、抵抗素子の形状の寸法精度を向上させて抵抗値の信頼性を高めることが可能となる。 By providing an active region at a position close to the resistive element, the insulating film in the vicinity of the resistive element can be divided into the required range, and a recess is formed in the central part of the insulating film when polishing the insulating film by the CMP method. Therefore, it is possible to improve the dimensional accuracy of the shape of the resistance element and increase the reliability of the resistance value.
絶縁膜をシャロートレンチ法により形成した素子分離膜とすることにより、CMP法による絶縁膜の研磨の平坦性を向上させることができる。 By using the element isolation film formed by the shallow trench method as the insulating film, the flatness of the polishing of the insulating film by the CMP method can be improved.
絶縁膜上に複数の抵抗素子を並べて配置し、各々の抵抗素子の下層の絶縁膜の幅を活性領域によって所定幅に規定することにより、それぞれの抵抗素子近傍の絶縁膜を必要な範囲に区切ることができる。 A plurality of resistive elements are arranged side by side on the insulating film, and the width of the insulating film below each resistive element is regulated to a predetermined width by the active region, thereby dividing the insulating film near each resistive element into a necessary range. be able to.
絶縁膜の幅に起因して変化する抵抗素子の抵抗値のシフト量に基づいて、絶縁膜の所定幅を規定することにより、抵抗値のシフト量を所望の値に設定することが可能となる。 By defining the predetermined width of the insulating film based on the shift amount of the resistance value of the resistance element that changes due to the width of the insulating film, the shift amount of the resistance value can be set to a desired value. .
活性領域上を含む領域にダミーゲート電極を設けたことにより、抵抗素子のパターンが孤立することを抑止することができ、抵抗素子の形状を高い精度で形成することが可能となる。 By providing the dummy gate electrode in the region including on the active region, it is possible to prevent the pattern of the resistive element from being isolated, and the shape of the resistive element can be formed with high accuracy.
ダミーゲート電極の面積を活性領域の面積よりも広く形成されており、活性領域をダミーゲート電極によって完全に覆うことにより、ダミーゲート電極の形状の安定化を達成することができ、これにより抵抗素子の形状を更に高精度に形成することができる。 The area of the dummy gate electrode is formed wider than the area of the active region, and by completely covering the active region with the dummy gate electrode, it is possible to achieve stabilization of the shape of the dummy gate electrode. Can be formed with higher accuracy.
1つの活性領域上に複数のダミーゲート電極を形成したことにより、活性領域の面積が比較的広い場合であっても、抵抗素子とダミーゲート電極を近接させることができる。また、活性領域上のダミーゲート電極間にゲート配線を通過させることが可能となる。 By forming a plurality of dummy gate electrodes on one active region, the resistance element and the dummy gate electrode can be brought close to each other even when the area of the active region is relatively large. In addition, it is possible to pass the gate wiring between the dummy gate electrodes on the active region.
抵抗素子とダミーゲート電極の間の距離を前記複数の抵抗素子において同一の値に設定することにより、プロセス条件を最適化させた状態で各抵抗素子の抵抗値を均一にすることができる。 By setting the distance between the resistance element and the dummy gate electrode to the same value in the plurality of resistance elements, the resistance value of each resistance element can be made uniform while the process conditions are optimized.
隣接する活性領域の間に複数の抵抗素子を形成したことにより、抵抗素子の配置効率を向上させることができる。 By forming a plurality of resistance elements between adjacent active regions, the arrangement efficiency of the resistance elements can be improved.
隣接する活性領域の間に形成した複数の抵抗素子間の距離を、半導体基板上に形成されたパターン相互の間隔の最小値に設定することにより、プロセス条件を最適化させた状態で抵抗素子のパターニングを行うことができる。 By setting the distance between the plurality of resistance elements formed between adjacent active regions to the minimum value of the distance between the patterns formed on the semiconductor substrate, the resistance conditions of the resistance elements are optimized. Patterning can be performed.
活性領域を抵抗素子の長手方向の端部近傍まで到達させ、抵抗素子の周囲を活性領域によって囲むことにより、抵抗素子が形成された絶縁膜を島状に独立したパターンとすることができ、CMP法による研磨の際の絶縁膜表面の平坦性を更に向上させることができる。 By causing the active region to reach the vicinity of the end in the longitudinal direction of the resistance element and surrounding the periphery of the resistance element with the active region, the insulating film on which the resistance element is formed can be formed into an island-like pattern. The flatness of the insulating film surface during polishing by the method can be further improved.
ダミーゲート電極を前記抵抗素子の長手方向の端部近傍まで到達させ、抵抗素子の周囲をダミーゲート電極によって囲むことにより、抵抗素子の形状を高い寸法精度で形成することが可能となる。 By causing the dummy gate electrode to reach the vicinity of the end in the longitudinal direction of the resistance element and surrounding the resistance element with the dummy gate electrode, the shape of the resistance element can be formed with high dimensional accuracy.
抵抗素子を多結晶シリコン膜及びシリサイド膜からなるポリサイド構造の積層膜から構成し、シリサイド膜を抵抗素子の上面で選択的に除去することにより、ゲート層としてポリサイド構造のゲート層を用いた場合であっても所望の抵抗値を有する抵抗素子を形成することができる。 The resistive element is composed of a polycide structure laminated film made of a polycrystalline silicon film and a silicide film, and the silicide film is selectively removed on the upper surface of the resistive element, thereby using a polycide structure gate layer as a gate layer. Even if it exists, the resistance element which has a desired resistance value can be formed.
ダミーゲート電極を多結晶シリコン膜及びシリサイド膜からなるポリサイド構造の積層膜から構成することにより、ポリサイド構造のゲート層を用いた場合であっても、抵抗素子の形状安定化を達成することができる。 By forming the dummy gate electrode from a polycide structure laminated film made of a polycrystalline silicon film and a silicide film, it is possible to achieve stabilization of the shape of the resistance element even when a polycide structure gate layer is used. .
活性領域に所定の不純物を導入するとともにコンタクト層を接続し、活性領域を拡散層抵抗素子として機能させることにより、素子分離膜上の抵抗素子の近傍に拡散層抵抗素子を配置することができ、抵抗素子の配置効率を高めることができる。 By introducing a predetermined impurity into the active region and connecting the contact layer, and functioning the active region as a diffusion layer resistance element, the diffusion layer resistance element can be disposed in the vicinity of the resistance element on the element isolation film, The arrangement efficiency of the resistance element can be increased.
活性領域を抵抗素子の長手方向の両端部近傍に配置し、抵抗素子が延在する方向と垂直方向に延在させたことにより、スペースを有効に活用して拡散層抵抗素子を配置することができる。 By arranging the active region in the vicinity of both ends in the longitudinal direction of the resistance element and extending in the direction perpendicular to the direction in which the resistance element extends, it is possible to arrange the diffusion layer resistance element by effectively utilizing the space. it can.
抵抗素子の上層に所定パターンの配線膜を形成し、抵抗素子の面積と、抵抗素子上で抵抗素子と配線膜がオーバーラップする領域の面積との比をそれぞれの抵抗素子においてほぼ一定としたことにより、配線層の影響により抵抗素子の抵抗値の均一性が損なわれることを抑止することができる。 A wiring film having a predetermined pattern is formed on the upper layer of the resistance element, and the ratio of the area of the resistance element to the area of the area where the resistance element and the wiring film overlap on the resistance element is made almost constant in each resistance element. Thus, it is possible to prevent the uniformity of the resistance value of the resistance element from being impaired due to the influence of the wiring layer.
抵抗素子をMOSトランジスタのゲート電極と同一層によって形成したことによりゲート形成と同時に抵抗素子を形成することができる。 Since the resistor element is formed of the same layer as the gate electrode of the MOS transistor, the resistor element can be formed simultaneously with the gate formation.
以下、本発明のいくつかの実施の形態を図面に基づいて説明する。
実施の形態1.
図1はこの発明の実施の形態1である半導体装置を示す模式図であって、図1(a)は実施の形態1の半導体装置の平面構成を示す平面図であり、図1(b)は図1(a)の一点鎖線I−Iに沿った断面を示す概略断面図である。
Hereinafter, several embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a schematic view showing a semiconductor device according to the first embodiment of the present invention. FIG. 1A is a plan view showing a planar configuration of the semiconductor device according to the first embodiment, and FIG. FIG. 2 is a schematic cross-sectional view showing a cross section taken along one-dot chain line II in FIG.
先ず、図1に基づいて実施の形態1の半導体装置の構成を説明する。図1に示す半導体装置は、半導体基板1の表面領域にSTI法によって素子分離酸化膜2を形成し、素子分離酸化膜2上にMOSトランジスタのゲート層を用いた幅Wの矩形状の抵抗素子4を形成したものである。抵抗素子4の材料としては例えばゲート層の材料である多結晶シリコン膜を用いることができる。そして、図1(a)に示すように、各抵抗素子4の幅方向の左右に隣接するように素子活性領域3を形成している。従って、素子分離酸化膜2は個々の抵抗素子4に対応して形成された素子活性領域3によって仕切られており、その幅が所定の値に規定されている。
First, the configuration of the semiconductor device according to the first embodiment will be described with reference to FIG. In the semiconductor device shown in FIG. 1, an element
抵抗素子4上は層間絶縁膜(不図示)で覆われており、図1(a)に示すように、層間絶縁膜上に形成された配線層5がコンタクト層6を介して抵抗素子4の両端に接続されている。なお、図1においては、抵抗素子4と配線層5を接続するコンタクト層6を簡易的に1つ示しているが、好適にはコンタクト抵抗が抵抗素子4の許容ばらつき以下となる個数のコンタクト層6を配置することが望ましい。すなわち、コンタクト層6の数が下式を満たすことが望ましい。
(コンタクト層6の1個の抵抗値)/(コンタクト層6の数)≦許容率×(抵抗素子4の抵抗値)
The resistance element 4 is covered with an interlayer insulating film (not shown), and the
(One resistance value of contact layer 6) / (number of contact layers 6) ≦ allowability × (resistance value of resistance element 4)
このように、抵抗素子4に対応させて素子活性領域3を形成し、素子分離酸化膜2の幅(Wsti)を必要最小限の幅に設定することにより、素子分離酸化膜2を形成する際のCMP研磨によって、素子分離酸化膜2の中央部における膜厚が薄くなって凹みが形成されてしまうことを抑止することができる。
Thus, the
素子活性領域3は素子分離酸化膜2の幅を規定して、素子分離酸化膜2を短冊状に区切る役割を果たすため、素子活性領域3の幅(Wa)には特に制約がない。素子活性領域3の幅が小さい程、同一範囲でより多くの抵抗素子4を配置することができ、抵抗素子4を配置する効率が向上するため、素子活性領域3の幅は作成できる最小幅まで狭めておくことが望ましい。
Since the element
また、素子分離酸化膜2の幅(Wsti)は、抵抗素子4の機能から許容される寸法シフト量以下に規定しておくことが望ましく、この幅は例えば図14に示した測定結果に基づいて決定することができる。これにより、抵抗素子4の抵抗値のシフト量を所望の値以下に抑えることができ、抵抗素子4の抵抗値を設計の許容範囲内に設定することができる。
In addition, the width (W sti ) of the element
次に、実施の形態1の半導体装置の製造方法を説明する。先ず、半導体基板1にSTI法により素子分離酸化膜2を形成する。具体的には、エッチングにより半導体基板1上の所定の領域に溝を形成し、シリコン酸化膜等の絶縁膜を全面に堆積して溝を埋め込み、CMP法により溝以外の領域における半導体基板1上の余分な絶縁膜を研磨して除去することにより、半導体基板1の所定の領域を埋め込む素子分離酸化膜2を形成する。この際、抵抗素子4が形成される領域においては、素子分離酸化膜2の幅がWsti以下となるように素子活性領域3を配置して素子分離酸化膜2を形成する。
Next, a method for manufacturing the semiconductor device of the first embodiment will be described. First, the element
次に、半導体基板1上を覆うように多結晶シリコン膜を形成する。多結晶シリコン膜には所定の導電性を確保するため不純物を添加する。その後、フォトリソグラフィー及びこれに続くドライエッチングにより多結晶シリコン膜をパターニングして、この多結晶シリコン膜からなる抵抗素子4を素子分離酸化膜2上に形成する。また、抵抗素子4のパターニングと同時にMOSトランジスタの形成領域において、多結晶シリコン膜からなるゲート電極をパターニングする。
Next, a polycrystalline silicon film is formed so as to cover the
その後、抵抗素子4を覆う層間絶縁膜を形成し、抵抗素子4の両端に到達するコンタクトホールを開口し、コンタクトホールを充填するコンタクト層6を形成し、更に、コンタクト層6と接続される配線層5を層間絶縁膜上に形成してこれをパターニングすることにより図1に示す半導体装置を完成させる。
Thereafter, an interlayer insulating film covering the resistance element 4 is formed, contact holes reaching both ends of the resistance element 4 are opened, a
以上説明したように、実施の形態1では素子分離酸化膜2上に抵抗素子4を形成し、抵抗素子4の幅方向の左右に隣接するようにして素子活性領域3を形成するようにしたため、抵抗素子4が形成される領域の素子分離酸化膜2を抵抗素子4に合わせて短冊状に区切ることができる。これにより、素子分離酸化膜2の幅を必要最小限の幅に規定することができ、CMP法による研磨の際、素子分離酸化膜2表面の平坦性を大幅に向上させることができる。従って、素子分離酸化膜2に安定した形状の所望の抵抗値を有する抵抗素子4を形成することが可能となり、各抵抗素子4の抵抗値を均一に設定することができる。
As described above, in the first embodiment, the resistance element 4 is formed on the element
また、素子分離酸化膜2の幅(Wsti)を、抵抗素子4の機能から許容される寸法シフト量以下に設定することにより、抵抗素子4の抵抗値を設計値内に納めることができ、アナログ回路などの抵抗値の要求精度の厳しい半導体装置の信頼性を向上させることが可能となる。
Further, by setting the width (W sti ) of the element
実施の形態2.
図2はこの発明の実施の形態2である半導体装置を示す模式図であって、図2(a)は実施の形態2の半導体装置の平面構成を示す平面図であり、図2(b)は図2(a)の一点鎖線II−IIに沿った断面を示す概略断面図である。
FIG. 2 is a schematic diagram showing a semiconductor device according to the second embodiment of the present invention. FIG. 2A is a plan view showing a planar configuration of the semiconductor device according to the second embodiment, and FIG. These are schematic sectional drawings which show the cross section along the dashed-dotted line II-II of Fig.2 (a).
実施の形態2の半導体装置においては、各抵抗素子4の幅方向の左右に設けられた素子活性領域3が素子分離酸化膜2の幅を規定している点は実施の形態1の半導体装置と同様である。実施の形態2の半導体装置においては、図2(a)に示すように、抵抗素子4の両側の素子活性領域3上にダミーゲート電極7を設けている点で実施の形態1の半導体装置と相違する。以下の各実施の形態の説明においては、図1に示した実施の形態1の半導体装置と同一の構成要素については各図に同一の符合を記して説明を一部省略する。
In the semiconductor device of the second embodiment, the element
図2に示すように、素子活性領域3上に形成したダミーゲート電極7の形状、大きさは抵抗素子4とほぼ同一であり、図2(a)に示すように、ダミーゲート電極7は素子活性領域3の幅よりも狭い幅で、素子活性領域3上から素子分離酸化膜2上を跨ぐように抵抗素子4とほぼ平行に配置されている。
As shown in FIG. 2, the shape and size of the
ダミーゲート電極7は、抵抗素子4と同様にMOSトランジスタ形成領域におけるMOSトランジスタのゲート層と同一層を用いて形成されている。従って、ダミーゲート電極7は素子活性領域3上にゲート酸化膜を介して形成されている。
The
そして、図2(a)に示すように、複数の抵抗素子4におけるダミーゲート電極7と抵抗素子4との間を同一のゲート間隔Sだけ離間させている。そして、同じ抵抗値を有する複数の抵抗素子4におけるゲート間隔Sを同じ値に揃えることによって、それぞれの抵抗素子4の抵抗値を同一値に揃えることが可能となる。より好ましくは、ゲート間隔Sは、半導体基板1上に形成されたパターンの間隔の最小値に近い値に設定しておく。
As shown in FIG. 2A, the
通常の半導体装置製造プロセスにおいては、最小値のパターン間隔を基準としてプロセス条件の最適化が行われるため、ゲート間隔Sが大きくなるほどプロセス条件に適合しなくなり抵抗素子4のパターンの寸法精度が悪くなる。実施の形態2では、ゲート間隔Sを最小値に近い値に設定しているため、抵抗素子4及びダミーゲート電極7の形状の寸法精度を高い精度で保つことができる。
In a normal semiconductor device manufacturing process, process conditions are optimized based on the minimum pattern interval. Therefore, as the gate interval S increases, the process conditions are not met and the dimensional accuracy of the pattern of the resistive element 4 deteriorates. . In the second embodiment, since the gate interval S is set to a value close to the minimum value, the dimensional accuracy of the shape of the resistance element 4 and the
ダミーゲート電極7は抵抗素子として使用せず、専ら抵抗素子4の形状の精度を高めるためのものであるため、ノイズ成分を低減させるためにダミーゲート電極7の電位は接地電位に固定しておく。また、ダミーゲート電極7の下層の素子活性領域3の電位は、ウェルと同電位に設定しておくことが望ましく、コンタクトを接続してウェルと同電位にするか、ウェルと同タイプの導電型として形成しておく。
Since the
次に、図3の平面図に基づいて実施の形態2の半導体装置の別の例について説明する。図3の半導体装置は、各抵抗素子4の間に形成した素子活性領域3の幅が比較的大きい場合に、素子活性領域3上のダミーゲート電極7を素子分離酸化膜2上の抵抗素子4に近接するように設けた例を示している。
Next, another example of the semiconductor device of the second embodiment will be described based on the plan view of FIG. In the semiconductor device shown in FIG. 3, when the width of the element
このように、素子活性領域3の幅、大きさに制約を受けることなく、ダミーゲート電極7を抵抗素子4と近接させることにより抵抗素子4の形状劣化を抑えることができ、更に、複数の抵抗素子4におけるダミーゲート電極7と抵抗素子4の間隔を同一のゲート間隔Sに設定することにより、プロセス条件に適合させて各抵抗素子4の寸法精度を向上させることが可能となる。より好ましくは、同一の抵抗値を有する複数の抵抗素子4におけるダミーゲート電極7と抵抗素子4の間隔を同一のゲート間隔Sに設定することにより各抵抗素子4の抵抗値を同一値に設定することができる。また、素子活性領域3上のダミーゲート電極7間にゲート配線を通過させることが可能となる。
In this way, the shape degradation of the resistance element 4 can be suppressed by bringing the
次に、図4の平面図に基づいて実施の形態2の半導体装置の更に別の例について説明する。図4の半導体装置は、素子活性領域3上にダミーゲート電極7を設けるとともに、素子分離酸化膜2上に複数の抵抗素子4を配置した例を示している。この場合においても、複数の抵抗素子4における抵抗素子4とダミーゲート電極7との間隔を同一のゲート間隔Sに設定するとともに、素子分離酸化膜2上のそれぞれの抵抗素子4同士の間隔も同一のゲート間隔Sに設定しておくことが望ましい。より好適には、同一の抵抗値を有する複数の抵抗素子4における、抵抗素子4とダミーゲート電極7若しくは抵抗素子4との間隔を同一のゲート間隔Sに設定することにより各抵抗素子4の抵抗値を同一値に設定することができる。
Next, still another example of the semiconductor device of the second embodiment will be described based on the plan view of FIG. The semiconductor device of FIG. 4 shows an example in which a
このように、抵抗素子4と近接して素子分離酸化膜2上に抵抗素子4を形成するとともに、抵抗素子4とダミーゲート電極7を近接させることにより、抵抗素子4近傍の配線構造を一様とすることができ、精度向上に適した配置を行うことができる。好適には、抵抗素子4と隣接する抵抗素子4又はダミーゲート電極7との間隔をそれぞれの抵抗素子4において同一のゲート間隔Sに設定して、抵抗素子4の左右(上下)を対称に配置することによりマッチング精度を向上させることができ、各抵抗素子4の形状を高精度に保って抵抗値を同一値に設定できる。また、図4の例では、素子分離酸化膜2上に複数の抵抗素子4を形成した場合であっても、各抵抗素子4の寸法精度を高精度に保つことが可能となる。また、素子分離酸化膜2上に複数の抵抗素子4を配置することにより、抵抗素子4の配置効率を高めることができる。
In this way, the resistance element 4 is formed on the element
次に、図5に基づいて実施の形態2の半導体装置の更に別の例について説明する。図5の半導体装置は、素子活性領域3上に素子活性領域3の幅よりも広い幅のダミーゲート電極7を設け、ダミーゲート電極7で素子活性領域3を完全に覆った例を示している。ここで、図5(a)は半導体装置の平面構成を示す平面図であり、図5(b)は、図5(a)中の一点鎖線III−IIIに沿った断面を示す概略断面図である。
Next, still another example of the semiconductor device of the second embodiment will be described with reference to FIG. The semiconductor device of FIG. 5 shows an example in which a
素子活性領域3とダミーゲート電極7の重ね合わせにおいて、素子活性領域3が露出したり露出しなかったりするとダミーゲート電極7の形状の安定性が得られず、このため、抵抗素子4の形状を保って安定的に供給することができなくなってしまう。図5に示すように、抵抗素子4の左右にダミーゲート電極7の幅よりも細い幅の素子活性領域3を形成し、素子活性領域3を完全に覆うようにダミーゲート電極7を形成することにより、ダミーゲート電極7の形状の安定性を得ることができる。そして、形状の安定化がなされたダミーゲート電極7と抵抗素子4とを近接させることにより、高い寸法精度の抵抗素子4を安定的に形成することが可能となる。
In the overlap of the element
また、前述したように、素子活性領域3は素子分離酸化膜2を短冊状に区切る役割を果たすため、素子活性領域3の幅自体には特に制約がない。従って、素子活性領域3の幅を小さくすることにより素子分離酸化膜2の幅を拡大して抵抗素子4の配置効率を高めることができる。
As described above, since the element
次に、図6に基づいて実施の形態2の半導体装置の更に別の例について説明する。図6の半導体装置は、抵抗素子4が形成された素子分離酸化膜2を囲むように素子活性領域3を形成したものである。このように、抵抗素子4の周囲を素子活性領域3で囲むことにより、抵抗素子4の幅方向のみならず長手方向についても素子活性領域3によって素子分離酸化膜2の寸法を規定することができる。
Next, still another example of the semiconductor device of the second embodiment will be described with reference to FIG. In the semiconductor device of FIG. 6, the element
これにより、抵抗素子4が形成される素子分離酸化膜2が島状の独立したパターンとなり、CMP法による研磨の際に確実に平坦化を行うことができ、中央部に凹みが形成されてしまうことを抑止することができる。
As a result, the element
次に、図7に基づいて実施の形態2の半導体装置の更に別の例について説明する。この例では、素子活性領域3の配置は図2で説明したものと同様であるが、ダミーゲート電極7を各抵抗素子4の周囲を囲むようにして形成した点で相違する。
Next, still another example of the semiconductor device of the second embodiment will be described based on FIG. In this example, the arrangement of the element
このように、抵抗素子4の周囲をダミーゲート電極7で囲むことにより、抵抗素子4の形状を高精度に形成することができる。特に、抵抗素子4の長手方向の末端部における形状を精度良く形成することが可能となる。また、上述したように、抵抗素子4とダミーゲート電極7の間隔を最小値のゲート間隔Sで規定することにより、抵抗素子4の形状を非常に高い精度で形成することが可能となる。
Thus, by surrounding the periphery of the resistance element 4 with the
図8は、抵抗素子4を囲むように素子活性領域3を形成し、素子活性領域3上にやはり抵抗素子4を囲むようにダミーゲート電極7を形成した例を示している。この例では、素子分離酸化膜2を島状にすることでCMP法による研磨の際の素子分離酸化膜2の平坦性を向上させることができ、抵抗素子4の周囲を囲むようにダミーゲート電極7を形成することにより、抵抗素子4のパターニングの際の形状安定性を確保することが可能となる。
FIG. 8 shows an example in which the element
次に、図9に基づいて実施の形態2の半導体装置の更に別の例について説明する。図9の半導体装置は、多結晶シリコン膜とシリサイド膜の積層構造(ポリサイドゲート構造)を用いて抵抗素子8及びダミーゲート電極9を形成した例を示している。これは、MOSトランジスタ形成領域におけるゲート電極をポリサイドゲート構造で形成した場合に特に好適である。抵抗素子8は所定の抵抗値を確保する必要があるため、端部以外においてはシリサイド層が除去されており、この領域においては下層の多結晶シリコン膜8aが抵抗素子8の上面となる。一方、ダミーゲート電極9については、特に抵抗値を考慮する必要がないため、全面にシリサイド層が形成されている。
Next, still another example of the semiconductor device of the second embodiment will be described with reference to FIG. The semiconductor device of FIG. 9 shows an example in which the resistance element 8 and the
このように、例えばMOSトランジスタ形成領域でゲート電極がポリサイド構造によって形成されている場合には、ポリサイド構造の抵抗素子8及びダミーゲート電極9を形成することができる。抵抗素子8のシリサイド層を選択的に除去しておくことにより、抵抗素子8の抵抗値を所望の値に設定することができる。
Thus, for example, when the gate electrode is formed with a polycide structure in the MOS transistor formation region, the polycide structure resistance element 8 and the
上述したような実施の形態2の各半導体装置の製造方法は、実施の形態1の半導体装置の製造方法にダミーゲート電極7の形成工程を加えたものである。すなわち、抵抗素子4のパターニングと同時に、素子活性領域3上を含む領域に図2〜5、図7〜9に示したような所定形状のダミーゲート電極7をパターニングすることによって、実施の形態2の半導体装置を製造することができる。また、図6に示すように、素子分離酸化膜2の周囲を素子活性領域3で囲むためには、実施の形態1で説明したSTI法による溝形成の際に、素子分離酸化膜2の形成領域に相当する矩形状の溝を形成してシリコン酸化膜等の絶縁膜を埋め込むようにする。
The method for manufacturing each semiconductor device according to the second embodiment as described above is obtained by adding the step of forming the
以上説明したように、実施の形態2では、素子活性領域3上に抵抗素子4とほぼ平行に並べられたダミーゲート電極7を設け、ダミーゲート電極7と抵抗素子4との間隔を近接させることにより、抵抗素子4の形状安定化を達成することができる。特に、ダミーゲート電極7と抵抗素子4の間隔をパターン間隔の最小値に設定することにより、抵抗素子4とダミーゲート電極7の形成を最適なプロセス条件で行うことができる。これにより、抵抗素子4の形状をより高い寸法精度で形成することが可能となり、抵抗素子4の抵抗値を所望の値に設定することが可能となる。
As described above, in the second embodiment, the
実施の形態3.
図10はこの発明の実施の形態3である半導体装置を示す模式図であって、半導体装置の平面構成を示す平面図である。この半導体装置は、図1の半導体装置の素子活性領域3に不純物を導入して、抵抗素子として機能する拡散層10を形成したものである。各拡散層10の両端はコンタクト層12を介して上層の配線層11と接続されている。
FIG. 10 is a schematic view showing a semiconductor device according to the third embodiment of the present invention, and is a plan view showing a planar configuration of the semiconductor device. In this semiconductor device, an impurity is introduced into the element
実施の形態3の半導体装置では、実施の形態1と同様に各抵抗素子4が形成された素子分離酸化膜2を素子活性領域3で分断することによって、CMP法による研磨の際に素子分離酸化膜2の表面の平坦性を向上させることが可能となるとともに、素子活性領域3に拡散層10を形成することにより、拡散層10による抵抗素子(拡散層抵抗素子)を抵抗素子4と同一領域に隣接して形成することができる。
In the semiconductor device of the third embodiment, as in the first embodiment, the element
従って、実施の形態3によれば、抵抗素子4の寸法精度を高めるとともに、各抵抗素子4間に形成した素子活性領域3を利用して拡散層抵抗素子を形成することができ、限られたスペース内で効率良く抵抗素子を形成することが可能となる。
Therefore, according to the third embodiment, the dimensional accuracy of the resistance element 4 can be improved, and the diffusion layer resistance element can be formed using the element
実施の形態3の各半導体装置の製造方法は、実施の形態1の半導体装置の素子活性領域3に不純物導入工程を加えたものである。すなわち、素子活性領域3を形成した後、イオン注入により素子活性領域3に所定の不純物を導入することにより、素子活性領域3を所望の抵抗値を有する拡散層10とすることができる。その後、層間絶縁膜の形成、拡散層10に接続されるコンタクト層12の形成、配線層11の形成工程を経て実施の形態3の半導体装置を完成させる。
In the method of manufacturing each semiconductor device according to the third embodiment, an impurity introduction step is added to the element
図11は、実施の形態3の半導体装置の別の例を示す平面図である。図11の半導体装置は、抵抗素子4の幅方向の左右に素子活性領域3を設けるとともに、各抵抗素子4の長手方向の端部と近接するように延在する素子活性領域3を設け、これらの素子活性領域3に所定の不純物を導入することにより抵抗素子として機能する拡散層10を形成したものである。各拡散層10の両端はコンタクト層12を介して上層の配線層11と接続されている。
FIG. 11 is a plan view showing another example of the semiconductor device of the third embodiment. The semiconductor device of FIG. 11 is provided with element
このように、抵抗素子4の周囲4方向を拡散層10(素子活性領域3)で囲むことにより、素子分離酸化膜2の広がりを制限することができ、CMP法により素子分離酸化膜2を研磨した際の平坦性を向上させることが可能となる。また、素子分離酸化膜2を抵抗素子として機能する拡散層10とすることにより、抵抗素子4と拡散層10によって抵抗素子を構成することが可能となり、同一範囲での抵抗素子の配置効率を大幅に高めることができる。
Thus, by enclosing the four directions around the resistance element 4 with the diffusion layer 10 (element active region 3), the spread of the element
実施の形態4
図12はこの発明の実施の形態4である半導体装置を示す平面図である。図12の半導体装置は、図2の半導体装置と同様に抵抗素子4の両側に隣接する素子活性領域3にダミーゲート電極7を形成したものであり、抵抗素子4の更に上層に層間絶縁膜を介して配線層13が形成したものである。
Embodiment 4
12 is a plan view showing a semiconductor device according to the fourth embodiment of the present invention. In the semiconductor device of FIG. 12,
一般に、抵抗素子の直上を通過する配線層が存在する場合、配線層の影響により多結晶シリコン膜の活性化率が変化する。このため、直上に配線層が存在する抵抗素子と直上に配線層が存在しない抵抗素子とでは抵抗値に差が生じてしまう。 In general, when there is a wiring layer passing directly above the resistance element, the activation rate of the polycrystalline silicon film changes due to the influence of the wiring layer. For this reason, there is a difference in resistance value between a resistance element having a wiring layer immediately above and a resistance element having no wiring layer directly above.
実施の形態4では、各抵抗素子4の直上を均一な割合で配線層13が覆うようにしている。具体的には、抵抗素子4の面積と、抵抗素子4の面積と重複する配線層13の面積との比率を各抵抗素子4において同一の割合に設定している。これにより、配線層13の影響によって多結晶シリコン膜の活性化率が変化した場合であっても、各抵抗素子4に生じる抵抗差をほぼ同一とすることができ、各抵抗素子4の抵抗値を均一化することができる。なお、抵抗素子4の抵抗値を均一化するためには、上述のように抵抗素子4に対する配線層13の配置を同一条件とすることが望ましいが、抵抗素子4上に配線層13を全く形成しないことにより抵抗値の均一化を達成することもできる。
In the fourth embodiment, the
以上説明したように実施の形態4では、抵抗素子4の面積と抵抗素子4上に形成された配線層13と抵抗素子4とが重複(オーバーラップ)する範囲の面積との割合を各抵抗素子4について一定とすることにより、配線13に起因する抵抗値の差を同一とすることができ、ほぼ同一の抵抗値を有する抵抗素子4を形成することができる。
As described above, in the fourth embodiment, the ratio of the area of the resistive element 4 and the area of the area where the
1 半導体基板、 2 素子分離酸化膜、 3 素子活性領域、 4,8 抵抗素子、 5,11 配線層、 6,12 コンタクト層、 7,9 ダミーゲート電極、 10 拡散層。
DESCRIPTION OF
Claims (8)
前記半導体基板の主面に配置された活性領域と、
前記半導体基板の主面に配置された溝内に埋まった酸化膜からなる分離領域とを備え、
前記分離領域は、第1の分離領域と第2の分離領域を含み、これら第1の分離領域と第2の分離領域は、それぞれの分離領域の長手方向と垂直なそれぞれの分離領域の短手方向に、互いに平行に隣り合って配置されており、
前記活性領域は、前記第1と第2の分離領域の間に配置された第1の活性領域と、この第1の活性領域に対向し前記それぞれの分離領域の短手方向に沿って前記第1の分離領域を挟んで隣り合って配置された第2の活性領域と、前記第1の活性領域に対向し前記それぞれの分離領域の短手方向に沿って前記第2の分離領域を挟んで隣り合って配置された第3の活性領域を含み、
前記それぞれの分離領域に、前記それぞれの分離領域の長手方向に沿って一つずつ配置された抵抗素子を備え、
前記抵抗素子の下側の前記それぞれの分離領域が前記それぞれの活性領域によって所定幅に規定されていることを特徴とする半導体装置。 A semiconductor substrate;
An active region disposed on a main surface of the semiconductor substrate;
An isolation region made of an oxide film buried in a groove disposed on the main surface of the semiconductor substrate,
The separation region includes a first separation region and a second separation region, and the first separation region and the second separation region are short sides of the separation regions perpendicular to the longitudinal direction of the separation regions. Are placed next to each other in parallel,
The active region includes a first active region disposed between the first and second isolation regions, and the first active region facing the first active region along the short direction of the respective isolation regions. A second active region disposed adjacent to one another with one isolation region interposed therebetween, and the second isolation region sandwiching the second isolation region along the short direction of each of the isolation regions facing the first active region Including a third active region disposed adjacent to each other;
Each of the separation regions includes a resistance element disposed one by one along the longitudinal direction of the separation region,
2. The semiconductor device according to claim 1, wherein each of the isolation regions below the resistance element is defined to have a predetermined width by the respective active regions.
前記半導体基板上に絶縁膜を堆積して前記第1と第2の溝を埋め込む第2の工程と、
前記絶縁膜の表面を研磨して、前記溝以外の領域における前記絶縁膜を除去して前記第1と第2の溝上の前記絶縁膜の表面を平坦化し前記第1と第2の溝内に第1と第2の絶縁膜を形成し、前記第1と第2の絶縁膜の間に配置された第1の活性領域と、第1の活性領域と絶縁膜の短手方向に沿って前記第1の絶縁膜を挟んで隣り合って配置された第2の活性領域を配置し、第1の活性領域と絶縁膜の短手方向に沿って前記第2の絶縁膜を挟んで隣り合って配置された第3の活性領域を配置し、前記第1と第2の絶縁膜を所定幅に規定する第1〜第3の活性領域を配置する第3の工程と、
前記半導体基板上に所定の抵抗値を有する材料からなる導電膜を配置する第4の工程と、
前記導電膜を前記絶縁膜上でパターニングして抵抗素子を配置する第5の工程とからな
る半導体装置の製造方法。 In a predetermined region on the semiconductor substrate, the insides of the plurality of rectangular regions arranged are removed by etching, and the first and first adjacently arranged in parallel to each other in the lateral direction of the groove perpendicular to the longitudinal direction of the groove A first step of arranging two grooves;
A second step of depositing an insulating film on the semiconductor substrate and embedding the first and second grooves;
The surface of the insulating film is polished, the insulating film in a region other than the groove is removed, and the surface of the insulating film on the first and second grooves is flattened to be in the first and second grooves. First and second insulating films are formed, a first active region disposed between the first and second insulating films, and the first active region and the insulating film along the short direction of the insulating film A second active region is disposed adjacent to the first insulating film, and is adjacent to the first active region along the short direction of the insulating film with the second insulating film interposed therebetween. A third step of disposing a third active region, and disposing first to third active regions defining the first and second insulating films to a predetermined width;
A fourth step of disposing a conductive film made of a material having a predetermined resistance value on the semiconductor substrate;
A method of manufacturing a semiconductor device, comprising: a fifth step of patterning the conductive film on the insulating film to dispose a resistance element.
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