JP2014187304A - Method of manufacturing multilayer ceramic electronic component - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a multilayer ceramic electronic component including a plurality of external electrodes formed on one surface of a ceramic element having an internal electrode, which allows for compaction and high capacity while enhancing productivity.SOLUTION: A laminate chip 50 in which a plurality of ceramic green sheets having an internal electrode pattern formed thereon are laminated, a plurality of lead-out electrode patterns for leading out the internal electrode pattern to different positions on one surface are formed, and the end of the internal electrode pattern is exposed on the surface other than the surface where the lead-out electrode pattern is led out, is prepared. The surface of the laminate chip 50, where the lead-out electrode pattern is led out, is sucked by a suction plate 52, and the laminate chip 50 is immersed in a ceramic paste tank 54, thus covering the exposed portion of the internal electrode pattern with ceramic paste.

Description

この発明は、積層セラミック電子部品の製造方法に関し、特にたとえば、内部電極を有するセラミック素体の1つの面に複数の外部電極が形成された積層セラミック電子部品の製造方法に関する。   The present invention relates to a method for manufacturing a multilayer ceramic electronic component, and more particularly to a method for manufacturing a multilayer ceramic electronic component in which a plurality of external electrodes are formed on one surface of a ceramic body having internal electrodes.

近年、モバイル電子機器の小型化が進んでいる。モバイル電子機器には、多数の積層セラミック電子部品が搭載されているが、モバイル電子機器の小型化に伴って、積層セラミック電子部品についても小型化が要求されている。さらに、内部電極を有するセラミック素体の両端面に外部電極を形成した積層セラミック電子部品では、回路基板の配線パターンに実装するために、外部電極と配線パターンとの間に山の裾野のように広がる半田フィレットを形成することが必要となる。そのため、積層セラミック電子部品の端面から半田フィレットの分だけ回路基板の配線パターンを大きく形成する必要があり、積層セラミック電子部品の実装スペースが大きくなる。ところが、モバイル電子機器の小型化に伴って、積層セラミック電子部品の小型化に加えて、回路基板に実装される部品同士の実装間隔を小さくして、その実装スペースを小さくすることも要求されている。   In recent years, mobile electronic devices have been miniaturized. A large number of monolithic ceramic electronic components are mounted on mobile electronic devices, but with the miniaturization of mobile electronic devices, miniaturization of monolithic ceramic electronic components is also required. Furthermore, in a multilayer ceramic electronic component in which external electrodes are formed on both end faces of a ceramic body having internal electrodes, it is like a mountain skirt between the external electrodes and the wiring pattern to be mounted on the wiring pattern of the circuit board. It is necessary to form a spreading solder fillet. Therefore, it is necessary to form a wiring pattern on the circuit board larger from the end face of the multilayer ceramic electronic component by the solder fillet, and the mounting space for the multilayer ceramic electronic component is increased. However, along with the miniaturization of mobile electronic devices, in addition to the miniaturization of multilayer ceramic electronic components, it is also required to reduce the mounting space by reducing the mounting interval between components mounted on a circuit board. Yes.

そこで、図10に示すように、回路基板への実装面に垂直になるように内部電極2が形成され、実装面に形成された外部電極3に内部電極2が引き出された積層セラミック電子部品1がある。このような積層セラミック電子部品1では、1つの実装面に形成された外部電極3によって回路基板の配線パターンに実装することができるため、積層セラミック電子部品の端部から外側に広がる半田フィレットが不要であり、積層セラミック電子部品1の実装スペースを小さくすることができる(特許文献1参照)。   Therefore, as shown in FIG. 10, a multilayer ceramic electronic component 1 in which the internal electrode 2 is formed so as to be perpendicular to the mounting surface on the circuit board, and the internal electrode 2 is drawn out to the external electrode 3 formed on the mounting surface. There is. In such a multilayer ceramic electronic component 1, since it can be mounted on the wiring pattern of the circuit board by the external electrode 3 formed on one mounting surface, a solder fillet extending outward from the end of the multilayer ceramic electronic component is unnecessary. Therefore, the mounting space of the multilayer ceramic electronic component 1 can be reduced (see Patent Document 1).

しかしながら、積層セラミックコンデンサなどにおいては、部品の小型化や実装スペースの低減だけでなく、大容量化も要求されており、規格の寸法を変えることなく容量を大きくすることが求められている。そこで、図11に示すように、積層されたセラミックグリーンシート4の幅方向Wの寸法と内部電極パターン5の幅方向Wの寸法を同じにして、側面に内部電極パターン5の端部が露出したセラミック積層体6を用いて積層セラミックコンデンサを形成する方法がある。この方法においては、図12に示すように、セラミック積層体6がホルダー7で保持されて、セラミック積層体6の幅方向Wの両側における内部電極パターン5の露出面にセラミックグリーンシート8を貼り付け、これを焼成することによりセラミック素体が形成される。得られたセラミック素体では、貼り付けられたセラミックグリーンシート8が焼成されたサイドマージン領域によって内部電極の端部の外側が覆われ、セラミック素体の幅方向の端部における絶縁性が確保される。ここで、サイドマージン領域の厚みを薄くすることにより、規格の寸法を有するセラミック素体であっても、内部電極を大きくすることができ、大容量の積層セラミックコンデンサを得ることができる(特許文献2参照)。   However, in multilayer ceramic capacitors and the like, not only miniaturization of parts and reduction of mounting space are required, but also increase in capacity is required, and it is required to increase the capacity without changing standard dimensions. Therefore, as shown in FIG. 11, the dimension of the laminated ceramic green sheet 4 in the width direction W and the dimension of the internal electrode pattern 5 in the width direction W are the same, and the end portion of the internal electrode pattern 5 is exposed on the side surface. There is a method of forming a multilayer ceramic capacitor using the ceramic multilayer body 6. In this method, as shown in FIG. 12, the ceramic laminate 6 is held by the holder 7, and the ceramic green sheet 8 is attached to the exposed surface of the internal electrode pattern 5 on both sides in the width direction W of the ceramic laminate 6. The ceramic body is formed by firing this. In the obtained ceramic body, the outside of the end portion of the internal electrode is covered by the side margin region where the adhered ceramic green sheet 8 is fired, and insulation at the end portion in the width direction of the ceramic body is ensured. The Here, by reducing the thickness of the side margin region, the internal electrode can be enlarged even with a ceramic body having standard dimensions, and a large-capacity multilayer ceramic capacitor can be obtained (Patent Document) 2).

特開平10−289837号公報Japanese Patent Laid-Open No. 10-289837 特開平6−349669号公報JP-A-6-349669

しかしながら、内部電極パターンの端部が露出した面にセラミックグリーンシートを貼り付ける方法では、外部電極が形成される面以外の内部電極パターンが露出した全ての面にセラミックグリーンシートを貼り付ける必用がある。たとえば、特許文献2のように、セラミック積層体の対向する両端面に外部電極が形成される場合、内部電極パターンの端部が露出するセラミック積層体の2つの対向側面にセラミックグリーンシートを貼り付ける必用があり、生産性が低下するという問題がある。   However, in the method of attaching the ceramic green sheet to the surface where the end portion of the internal electrode pattern is exposed, it is necessary to apply the ceramic green sheet to all the surfaces where the internal electrode pattern is exposed other than the surface on which the external electrode is formed. . For example, when external electrodes are formed on opposite end faces of a ceramic laminate as in Patent Document 2, ceramic green sheets are attached to two opposing side surfaces of the ceramic laminate where the ends of the internal electrode pattern are exposed. There is a problem that it is necessary and productivity decreases.

また、図10に示すように、セラミック素体の1つの面に2つの外部電極を形成するために、セラミック積層体の1つの面に内部電極を引き出した積層セラミック電子部品において、3つの面に内部電極の端部が露出している場合、セラミック積層体の3つの面にセラミックグリーンシートを貼り付ける必要があり、さらに生産性が低下する。   In addition, as shown in FIG. 10, in a multilayer ceramic electronic component in which internal electrodes are drawn on one surface of a ceramic laminate in order to form two external electrodes on one surface of the ceramic body, three surfaces are provided. When the end portion of the internal electrode is exposed, it is necessary to affix ceramic green sheets on the three surfaces of the ceramic laminate, which further reduces productivity.

それゆえに、この発明の主たる目的は、内部電極を有するセラミック素体の1つの面に複数の外部電極が形成された積層セラミック電子部品の製造方法であって、生産性を向上させながら、小型・大容量化を図ることができる積層セラミック電子部品の製造方法を提供することである。   Therefore, a main object of the present invention is a method for manufacturing a multilayer ceramic electronic component in which a plurality of external electrodes are formed on one surface of a ceramic body having internal electrodes. It is an object of the present invention to provide a method for manufacturing a multilayer ceramic electronic component capable of increasing the capacity.

この発明は、内部において積層された複数の内部電極を有するセラミック素体と、セラミック素体の1つの面の異なる位置に内部電極を引き出すための複数の引出し電極と、セラミック素体の1つの面において引出し電極に接続される複数の外部電極とを含む積層セラミック電子部品の製造方法であって、内部電極パターンが形成された複数のセラミックグリーンシートが積層され、内部電極パターンを1つの面の異なる位置に引き出すための複数の引出し電極パターンが形成されるとともに、引出し電極パターンが引き出された面以外の面において内部電極パターンの端部が露出した積層体チップを準備する工程と、積層体チップの引出し電極パターンが引き出された面を吸着板で吸着する工程と、吸着板で吸着された積層体チップをセラミックペースト槽に浸漬することにより内部電極パターンの露出部分をセラミックペーストで覆う工程とを含む、積層セラミック電子部品の製造方法である。
積層体チップの引出し電極パターンが引き出された面を吸着板で吸着し、吸着板で吸着された積層体チップをセラミックペースト槽に浸漬することにより、引出し電極パターンが引き出された面以外の内部電極パターンの露出面をセラミックペーストで覆うことができる。ここで、同じ寸法の積層体チップであっても、内部電極パターンの露出面を覆うセラミックペーストの層を薄くすることにより、内部電極パターンを大きくすることができる。したがって、この積層セラミック電子部品の製造方法を採用することにより、所定の寸法の積層セラミック電子部品であっても、大容量のものを得ることができる。
The present invention relates to a ceramic body having a plurality of internal electrodes stacked inside, a plurality of extraction electrodes for drawing internal electrodes to different positions on one surface of the ceramic body, and a surface of the ceramic body. A method of manufacturing a multilayer ceramic electronic component including a plurality of external electrodes connected to a lead electrode in which a plurality of ceramic green sheets on which internal electrode patterns are formed are stacked, and the internal electrode patterns are different on one surface A step of preparing a multilayer chip in which a plurality of extraction electrode patterns to be drawn out to the position are formed and an end of the internal electrode pattern is exposed on a surface other than the surface from which the extraction electrode pattern is extracted; The process of adsorbing the surface from which the extraction electrode pattern is extracted with an adsorption plate and the laminated chip adsorbed by the adsorption plate By immersion in Kkupesuto bath and a step of covering the exposed portions of the internal electrode pattern of a ceramic paste, a method of manufacturing a multilayer ceramic electronic part.
Internal electrode other than the surface from which the extraction electrode pattern is extracted by adsorbing the surface from which the extraction electrode pattern of the multilayer chip is extracted with an adsorption plate and immersing the multilayer chip adsorbed by the adsorption plate in a ceramic paste tank The exposed surface of the pattern can be covered with a ceramic paste. Here, even in a multilayer chip of the same size, the internal electrode pattern can be enlarged by thinning the ceramic paste layer covering the exposed surface of the internal electrode pattern. Therefore, by adopting this method for manufacturing a multilayer ceramic electronic component, a large-capacity multilayer electronic component having a predetermined size can be obtained.

このような積層セラミック電子部品の製造方法において、さらに、内部電極パターンの露出部分をセラミックペーストで覆った積層体チップを焼成して内部電極と引出し電極とを有するセラミック素体を形成する工程と、セラミック素体の1つの面に引き出された引出し電極に接続される外部電極を形成する工程とを含む。
上述のような方法で作製された積層体チップを焼成することにより内部電極と引出し電極とを有するセラミック素体が形成され、引出し電極に接続される外部電極を形成することにより、積層セラミック電子部品を得ることができる。
In such a method of manufacturing a multilayer ceramic electronic component, further, a step of firing a multilayer chip in which an exposed portion of the internal electrode pattern is covered with a ceramic paste to form a ceramic body having an internal electrode and a lead electrode; Forming an external electrode connected to an extraction electrode drawn on one surface of the ceramic body.
A ceramic body having an internal electrode and an extraction electrode is formed by firing the multilayer chip manufactured by the method as described above, and an external electrode connected to the extraction electrode is formed, thereby forming a multilayer ceramic electronic component Can be obtained.

セラミック素体の引出し電極が引き出された部分に電極ペーストを塗布・乾燥し焼き付けることにより、または、めっき法、スパッタ法により、外部電極を形成することができる。
外部電極の形成方法としては、電極ペーストの焼き付け、めっき法、スパッタ法などの方法を採用することができる。
The external electrode can be formed by applying, drying and baking an electrode paste on the portion of the ceramic body from which the extraction electrode has been extracted, or by plating or sputtering.
As a method for forming the external electrode, a method such as electrode paste baking, plating, or sputtering can be employed.

また、積層体チップを準備する工程は、所定の形状の導電性ペースト層を形成した複数のセラミックグリーンシートを積層することによりマザー積層体を形成する工程と、導電性ペースト層がない部分と導電性ペースト層が連続した部分とが交互に切断されるようにマザー積層体を切断することにより引出し電極パターンが露出した面が形成されるとともに、導電性ペースト層の連続した部分でマザー積層体を切断することにより内部電極パターンの端部が露出した面が形成された積層体チップを得る工程とを含むことができる。
所定の形状の導電性ペースト層を形成した複数のセラミックグリーンシートを積層することにより、マザー積層体を得ることができる。マザー積層体を切断することにより、内部電極パターンと引出し電極パターンとを有する積層体チップを得ることができる。このとき、導電性ペースト層のない部分を切断した面には導電性ペースト層の端部が露出せず、導電性ペースト層が連続した部分を切断した面には導電性ペースト層の端部が露出する。したがって、導電性ペースト層が連続した部分でマザー積層体を切断することにより、内部電極パターンの露出面および引出し電極パターンの露出面を形成することができる。
The step of preparing the laminate chip includes a step of forming a mother laminate by laminating a plurality of ceramic green sheets on which a conductive paste layer having a predetermined shape is formed, a portion having no conductive paste layer, and a conductive layer. By cutting the mother laminate so that the continuous portion of the conductive paste layer is alternately cut, a surface with the exposed electrode pattern exposed is formed, and the mother laminate is formed by the continuous portion of the conductive paste layer. And a step of obtaining a laminated chip on which a surface where the end portion of the internal electrode pattern is exposed is formed by cutting.
A mother laminate can be obtained by laminating a plurality of ceramic green sheets on which a conductive paste layer having a predetermined shape is formed. By cutting the mother laminate, a laminate chip having an internal electrode pattern and a lead electrode pattern can be obtained. At this time, the end of the conductive paste layer is not exposed on the surface where the portion without the conductive paste layer is cut, and the end of the conductive paste layer is on the surface where the portion where the conductive paste layer is continuous is exposed. Exposed. Therefore, the exposed surface of the internal electrode pattern and the exposed surface of the extraction electrode pattern can be formed by cutting the mother laminate at a portion where the conductive paste layer is continuous.

さらに、積層体チップを準備する工程において、隣接する内部電極パターンが引出し電極によって異なる2つの位置に引き出された積層体チップを準備することができる。
このような積層体チップを用いることにより、2つの外部電極間に静電容量が形成された積層セラミックコンデンサを得ることができる。
Furthermore, in the step of preparing the multilayer chip, it is possible to prepare a multilayer chip in which adjacent internal electrode patterns are drawn to two different positions by the extraction electrode.
By using such a multilayer chip, a multilayer ceramic capacitor in which a capacitance is formed between two external electrodes can be obtained.

この発明によれば、吸着板で吸着した積層体チップをセラミックペースト槽に浸漬するだけで、内部電極パターンが露出した全ての面をセラミックペーストで覆うことができ、積層セラミック電子部品の製造を容易に行うことができる。また、内部電極パターンの露出面を覆うセラミックペーストの層を薄くすることにより、内部電極パターンの大きい積層体チップとすることができ、大容量の積層セラミック電子部品を得ることができる。   According to the present invention, it is possible to cover all surfaces exposed with the internal electrode pattern with the ceramic paste simply by immersing the multilayer chip adsorbed by the suction plate in the ceramic paste tank, and it is easy to manufacture the multilayer ceramic electronic component. Can be done. Further, by thinning the ceramic paste layer covering the exposed surface of the internal electrode pattern, a multilayer chip having a large internal electrode pattern can be obtained, and a large-capacity multilayer ceramic electronic component can be obtained.

この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。   The above-described object, other objects, features, and advantages of the present invention will become more apparent from the following description of embodiments for carrying out the invention with reference to the drawings.

図1は、この発明の方法で製造される積層セラミック電子部品の一例としての積層セラミックコンデンサを示す斜視図である。FIG. 1 is a perspective view showing a multilayer ceramic capacitor as an example of the multilayer ceramic electronic component manufactured by the method of the present invention. 図2は、図1に示す積層セラミックコンデンサの正面図である。FIG. 2 is a front view of the multilayer ceramic capacitor shown in FIG. 図3は、図1および図2に示す積層セラミックコンデンサの分解斜視図である。FIG. 3 is an exploded perspective view of the multilayer ceramic capacitor shown in FIGS. 1 and 2. 図4は、図1ないし図3に示す積層セラミックコンデンサを製造するための導電性ペースト層が形成されたセラミックグリーンシートを示す平面図である。FIG. 4 is a plan view showing a ceramic green sheet on which a conductive paste layer for manufacturing the multilayer ceramic capacitor shown in FIGS. 1 to 3 is formed. 図5(a)(b)は、図4に示すセラミックグリーンシートを用いて作製される積層体チップを示す斜視図である。5 (a) and 5 (b) are perspective views showing a laminated chip manufactured using the ceramic green sheet shown in FIG. 図6は、図5に示す積層体チップの内部電極パターン露出面にセラミックペーストを塗布する工程を示す図解図である。FIG. 6 is an illustrative view showing a step of applying a ceramic paste to the exposed surface of the internal electrode pattern of the multilayer chip shown in FIG. 図7は、この発明の方法で製造される他の積層セラミックコンデンサの分解斜視図である。FIG. 7 is an exploded perspective view of another multilayer ceramic capacitor manufactured by the method of the present invention. 図8は、図7に示す他の積層セラミックコンデンサを製造するための導電性ペースト層が形成されたセラミックグリーンシートを示す平面図である。FIG. 8 is a plan view showing a ceramic green sheet on which a conductive paste layer for producing another multilayer ceramic capacitor shown in FIG. 7 is formed. 図9(a)(b)は、図8に示すセラミックグリーンシートを用いて作製される積層体チップを示す斜視図である。FIGS. 9A and 9B are perspective views showing a laminated chip manufactured using the ceramic green sheet shown in FIG. 図10は、従来の積層セラミックコンデンサの一例を示す分解斜視図である。FIG. 10 is an exploded perspective view showing an example of a conventional multilayer ceramic capacitor. 図11は、従来の他の積層セラミックコンデンサを得るために用いられるセラミック積層体を示す斜視図である。FIG. 11 is a perspective view showing a ceramic laminate used to obtain another conventional multilayer ceramic capacitor. 図12は、図11に示すセラミック積層体の内部電極パターン露出部にセラミックグリーンシートを貼り付ける工程を示す図解図である。FIG. 12 is an illustrative view showing a step of attaching a ceramic green sheet to the internal electrode pattern exposed portion of the ceramic laminate shown in FIG.

図1はこの発明の方法で製造される積層セラミック電子部品の一例としての積層セラミックコンデンサを示す斜視図であり、図2はその正面図である。積層セラミックコンデンサ10は、直方体状のセラミック素体12を含む。セラミック素体12は、長手方向に沿って、互いに対向する第1の主面12aと第2の主面12b、および互いに対向する第1の側面12cと第2の側面12dが形成され、長手方向の両端に、互いに対向する第1の端面12eと第2の端面12fが形成されている。セラミック素体12のコーナー部および稜線部には、丸みが形成されていることが好ましい。   FIG. 1 is a perspective view showing a multilayer ceramic capacitor as an example of a multilayer ceramic electronic component manufactured by the method of the present invention, and FIG. 2 is a front view thereof. The multilayer ceramic capacitor 10 includes a rectangular parallelepiped ceramic body 12. The ceramic body 12 is formed with a first main surface 12a and a second main surface 12b facing each other along a longitudinal direction, and a first side surface 12c and a second side surface 12d facing each other. A first end surface 12e and a second end surface 12f that are opposed to each other are formed at both ends. The corners and ridges of the ceramic body 12 are preferably rounded.

セラミック素体12を構成するセラミック材料としては、たとえば、BaTiO3、CaTiO3、SrTiO3、CaZrO3などを主成分とする誘電体セラミック材料を用いることができる。また、これらの主成分に、Mn化合物、Mg化合物、Si化合物、Co化合物、Ni化合物、希土類化合物などの副成分を添加したものを用いてもよい。 As a ceramic material constituting the ceramic body 12, for example, a dielectric ceramic material mainly composed of BaTiO 3 , CaTiO 3 , SrTiO 3 , CaZrO 3 or the like can be used. Moreover, you may use what added subcomponents, such as a Mn compound, Mg compound, Si compound, Co compound, Ni compound, rare earth compound, to these main components.

なお、ここでは、積層セラミックコンデンサについて説明しているが、圧電体セラミックを用いた場合には積層セラミック電子部品は圧電部品として機能し、半導体セラミックを用いた場合には積層セラミック電子部品はサーミスタとして機能し、磁性体セラミックを用いた場合には積層セラミック電子部品はインダクタとして機能する。なお、積層セラミックコンデンサの場合、セラミックの代わりに、絶縁性樹脂その他の絶縁材料を用いた素体とすることができる。   Here, a multilayer ceramic capacitor is described. However, when a piezoelectric ceramic is used, the multilayer ceramic electronic component functions as a piezoelectric component, and when a semiconductor ceramic is used, the multilayer ceramic electronic component is a thermistor. When the magnetic ceramic is used, the multilayer ceramic electronic component functions as an inductor. In the case of a multilayer ceramic capacitor, an element body using an insulating resin or other insulating material can be used instead of ceramic.

セラミック素体12の内部には、図3に示すように、第1の内部電極14aおよび第2の内部電極14bが形成される。第1の内部電極14aおよび第2の内部電極14bは、セラミック素体12の第1の側面12cおよび第2の側面12dに対向する主面を有し、第1の側面12cと第2の側面12dとを結ぶ方向に積層されている。したがって、第1の内部電極14aおよび第2の内部電極14bは、セラミック素体12の第1の主面12aおよび第2の主面12bに垂直に配置される。第1の内部電極14aおよび第2の内部電極14bは、セラミック素体12内において交互に積層され、第1の内部電極14aの主面と第2の内部電極14bの主面とが互いに対向するように配置される。   As shown in FIG. 3, a first internal electrode 14a and a second internal electrode 14b are formed inside the ceramic body 12. The first internal electrode 14a and the second internal electrode 14b each have a main surface that faces the first side surface 12c and the second side surface 12d of the ceramic body 12, and the first side surface 12c and the second side surface. They are stacked in the direction connecting 12d. Therefore, the first internal electrode 14a and the second internal electrode 14b are arranged perpendicular to the first main surface 12a and the second main surface 12b of the ceramic body 12. The first internal electrode 14a and the second internal electrode 14b are alternately stacked in the ceramic body 12, and the main surface of the first internal electrode 14a and the main surface of the second internal electrode 14b are opposed to each other. Are arranged as follows.

第1の内部電極14aおよび第2の内部電極14bは、それぞれ第1の引出し電極16aおよび第2の引出し電極16bによってセラミック素体12の第2の主面12bに引き出される。第1の引出し電極16aは、セラミック素体12の第1の端面12e側に引き出される。なお、第1の引出し電極16aは、第1の端面12e側に近い位置に引き出されていることが好ましい。また、第2の引出し電極16bは、第1の引出し電極16aと間隔を隔てて、セラミック素体12の第2の端面12f側に引き出される。なお、第2の引出し電極16bは、第2の端面12f側に近い位置に引き出されていることが好ましい。第1の内部電極14aおよび第2の内部電極14bは、セラミック素体12の第1の主面12a、両側面12c、12dおよび両端面12e、12fには露出していない。   The first internal electrode 14a and the second internal electrode 14b are drawn to the second main surface 12b of the ceramic body 12 by the first lead electrode 16a and the second lead electrode 16b, respectively. The first extraction electrode 16 a is extracted to the first end face 12 e side of the ceramic body 12. Note that the first extraction electrode 16a is preferably extracted at a position close to the first end face 12e side. Further, the second extraction electrode 16b is extracted to the second end face 12f side of the ceramic body 12 with a space from the first extraction electrode 16a. The second extraction electrode 16b is preferably extracted at a position close to the second end face 12f side. The first internal electrode 14a and the second internal electrode 14b are not exposed on the first main surface 12a, both side surfaces 12c, 12d, and both end surfaces 12e, 12f of the ceramic body 12.

内部電極14a、14bの材料としては、たとえば、Ni、Cu、Ag、Pd、Ag−Pd合金、Auなどを用いることができる。内部電極14a、14bの厚みは、0.3μm〜2.0μmであることが好ましい。また、隣接する内部電極14a、14b間の間隔は、0.5μm〜10μmであることが好ましい。   As a material of the internal electrodes 14a and 14b, for example, Ni, Cu, Ag, Pd, an Ag—Pd alloy, Au, or the like can be used. The thickness of the internal electrodes 14a, 14b is preferably 0.3 μm to 2.0 μm. Moreover, it is preferable that the space | interval between adjacent internal electrode 14a, 14b is 0.5 micrometer-10 micrometers.

セラミック素体12の第2の主面12bには、第1の引出し電極16aおよび第2の引出し電極16bに接続されるようにして、第1の外部電極18aおよび第2の引出し電極18bが形成される。第1の外部電極18aは、セラミック素体12の第2の主面12bにおいて、第1の端面12eに沿って形成される。また、第2の外部電極18bは、セラミック素体12の第2の主面12bにおいて、第1の外部電極18aと間隔を隔てて、第2の端面12fに沿って形成される。   A first external electrode 18a and a second extraction electrode 18b are formed on the second main surface 12b of the ceramic body 12 so as to be connected to the first extraction electrode 16a and the second extraction electrode 16b. Is done. The first external electrode 18 a is formed along the first end surface 12 e on the second main surface 12 b of the ceramic body 12. The second external electrode 18b is formed along the second end surface 12f on the second main surface 12b of the ceramic body 12 at a distance from the first external electrode 18a.

第1の外部電極18aおよび第2の外部電極18bは、たとえば、下地層とめっき層とで構成される。下地層は、セラミック素体12の第2の主面12bにおいて、第1の引出し電極16aおよび第2の引出し電極16bの露出部を覆うように形成される。下地層は、引出し電極16a、16bの露出部と電気的接合をとり、かつ、水分に対してシールする役割を果たす。下地層は、たとえば、電極ペースト膜の焼き付けによって形成することができるが、めっき法、スパッタ法などによって形成されてもよい。   The first external electrode 18a and the second external electrode 18b are composed of, for example, a base layer and a plating layer. The underlayer is formed on the second main surface 12b of the ceramic body 12 so as to cover the exposed portions of the first extraction electrode 16a and the second extraction electrode 16b. The underlayer plays a role of making electrical connection with the exposed portions of the extraction electrodes 16a and 16b and sealing against moisture. The underlayer can be formed, for example, by baking an electrode paste film, but may be formed by a plating method, a sputtering method, or the like.

電極ペースト膜の焼き付けにより下地層を形成する場合、導電性金属とガラスを含む電極ペーストを用いることが好ましい。下地層がガラスを含む電極ペーストを用いて形成される場合、下地層に含まれるガラス成分がセラミックの粒界に侵入して、セラミック素体12と外部電極18a、18bとの接合強度を高めるため、外部電極18a、18bの固着力の向上、水分侵入の防止に寄与する。   When the base layer is formed by baking the electrode paste film, it is preferable to use an electrode paste containing a conductive metal and glass. When the underlayer is formed using an electrode paste containing glass, the glass component contained in the underlayer penetrates into the ceramic grain boundaries to increase the bonding strength between the ceramic body 12 and the external electrodes 18a and 18b. This contributes to improvement of the fixing force of the external electrodes 18a and 18b and prevention of moisture intrusion.

下地層を形成するための電極ペーストに用いられる導電性金属としては、例えば、Cu、Ni、Ag、Pd、Ag−Pd合金、Auなどを用いることができる。また、この電極ペーストに用いられるガラス成分としては、例えば、B、Si、Ba、Mg、Al、Li、Znなどを含むガラスを用いることができる。下地層は、焼成前のセラミック素体12の端面に電極ペーストを塗布して焼成することにより、内部電極14a、14bを有するセラミック素体12の形成と同時に外部電極18a、18bの下地層を形成するコファイアにより形成することができる。また、焼成後のセラミック素体12の端面に電極ペーストを塗布して焼き付けるポストファイアによっても外部電極18a、18bの下地層を形成することができる。電極ペーストの焼き付けによって形成される下地層の厚みとしては、最も厚い部分で、10μm〜50μmであることが好ましい。   For example, Cu, Ni, Ag, Pd, an Ag—Pd alloy, Au, or the like can be used as the conductive metal used in the electrode paste for forming the underlayer. Moreover, as a glass component used for this electrode paste, the glass containing B, Si, Ba, Mg, Al, Li, Zn etc. can be used, for example. The base layer is formed by applying an electrode paste to the end face of the ceramic body 12 before firing and firing, thereby forming the base layers of the external electrodes 18a and 18b simultaneously with the formation of the ceramic body 12 having the internal electrodes 14a and 14b. Can be formed by a cofire. The underlayer of the external electrodes 18a and 18b can also be formed by a postfire that applies and pastes an electrode paste on the end face of the ceramic body 12 after firing. The thickness of the base layer formed by baking the electrode paste is preferably 10 μm to 50 μm at the thickest portion.

めっき法によって下地層を形成する場合、例えば、Cu、Ni、Sn、Pb、Au、Ag、Pd、BiおよびZnからなる群から選ばれる1種の金属または当該金属を含む合金を用いることができる。下地層をめっき法により形成する場合には、下地層にガラス成分を含まないことが好ましく、めっき膜の金属割合は99体積%以上であることが好ましい。たとえば、引出し電極16a、16bとしてNiを用いた場合、下地層としては、Niと接合性の良好なCuを用いることが好ましい。めっき法によって形成される下地層の厚みは、1〜15μmであることが好ましい。   When the underlayer is formed by a plating method, for example, one kind of metal selected from the group consisting of Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, and Zn or an alloy containing the metal can be used. . When the underlayer is formed by a plating method, it is preferable that the underlayer does not contain a glass component, and the metal ratio of the plating film is preferably 99% by volume or more. For example, when Ni is used as the extraction electrodes 16a and 16b, it is preferable to use Cu having good bonding properties with Ni as the underlayer. The thickness of the underlayer formed by the plating method is preferably 1 to 15 μm.

スパッタ法によって下地層を形成する場合、例えば、Cu、Ni、Sn、Pb、Au、Ag、Pd、BiおよびZnからなる群から選ばれる1種の金属または当該金属を含む合金を用いることができる。スパッタ法によって形成される下地層の厚みは、0.01〜1.0μmであることが好ましい。   When the underlayer is formed by sputtering, for example, one kind of metal selected from the group consisting of Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, and Zn or an alloy containing the metal can be used. . The thickness of the base layer formed by sputtering is preferably 0.01 to 1.0 μm.

下地層の上には、めっき層が形成される。めっき層の材料としては、たとえば、Cu、Ni、Sn、Pb、Au、Ag、Pd、BiおよびZnからなる群から選ばれる1種の金属または当該金属を含む合金を用いることができる。また、めっき層は複数の層で形成されてもよく、好ましくは、Niめっき層とSnめっき層の2層構造である。Niめっき層は半田バリア性能を有し、Snめっき層は半田濡れ性を向上させる。めっき膜1層当たりの厚みは、1〜10μmであることが好ましい。さらに、下地層とめっき層と間に、応力緩和用の導電性樹脂層が形成されてもよい。このように、第1の引出し電極16aおよび第2の引出し電極16bを介して交互に積層された第1の内部電極14aおよび第2の内部電極14bのそれぞれに第1の外部電極18aおよび第2の外部電極18bが接続されることにより、これらの外部電極18a、18b間に静電容量が形成される。   A plating layer is formed on the base layer. As a material of the plating layer, for example, one kind of metal selected from the group consisting of Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, and Zn or an alloy containing the metal can be used. The plating layer may be formed of a plurality of layers, and preferably has a two-layer structure of a Ni plating layer and a Sn plating layer. The Ni plating layer has a solder barrier performance, and the Sn plating layer improves solder wettability. The thickness per plating film is preferably 1 to 10 μm. Furthermore, a conductive resin layer for stress relaxation may be formed between the base layer and the plating layer. As described above, the first external electrode 18a and the second internal electrode 14b are alternately stacked on the first internal electrode 14a and the second internal electrode 14b, which are alternately stacked via the first extraction electrode 16a and the second extraction electrode 16b. When the external electrodes 18b are connected, a capacitance is formed between the external electrodes 18a and 18b.

このような積層セラミックコンデンサ10を製造するために、セラミックグリーンシート、内部電極用導電性ペースト、外部電極用導電性ペーストが準備される。セラミックグリーンシートや各種導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。   In order to manufacture such a multilayer ceramic capacitor 10, a ceramic green sheet, a conductive paste for internal electrodes, and a conductive paste for external electrodes are prepared. The ceramic green sheet and various conductive pastes include a binder and a solvent, and a known organic binder or organic solvent can be used.

まず、主成分であるBaTiO3、CaTiO3、SrTiO3またはCaZrO3と、副成分であるMn化合物、Fe化合物、Cr化合物、Co化合物またはNi化合物とを所定の比率で秤量してボールミルに投入し、湿式調合が行なわれる。得られた混合物を乾燥してから粉砕し、得られた粉末が仮焼される。得られた仮焼粉末をボールミルで湿式粉砕した後、乾燥してから解砕して、誘電体セラミック粉末が得られる。この誘電体セラミック粉末に対して有機バインダおよび有機溶剤を加えて、ボールミルによる混合が行われる。このようにして得られたセラミックスラリーをドクターブレード法によってキャリアシート上にシート状に形成し、乾燥させることにより、セラミックグリーンシートが得られる。このセラミックグリーンシートの厚さは、0.1〜10μmであることが好ましい。 First, BaTiO 3 , CaTiO 3 , SrTiO 3 or CaZrO 3 as main components and Mn compound, Fe compound, Cr compound, Co compound or Ni compound as accessory components are weighed at a predetermined ratio and put into a ball mill. Wet preparation is performed. The obtained mixture is dried and pulverized, and the obtained powder is calcined. The obtained calcined powder is wet pulverized by a ball mill, dried and then crushed to obtain a dielectric ceramic powder. An organic binder and an organic solvent are added to the dielectric ceramic powder and mixed by a ball mill. The ceramic slurry thus obtained is formed into a sheet shape on a carrier sheet by the doctor blade method and dried to obtain a ceramic green sheet. The ceramic green sheet preferably has a thickness of 0.1 to 10 μm.

セラミックグリーンシート上に、例えば、スクリーン印刷などによって、所定のパターンで導電性ペーストを印刷し、導電性ペースト層が形成される。具体的には、セラミックグリーンシート上に、導電性材料からなるペーストをスクリーン印刷法やフォトリソグラフィ法などの方法で塗布することにより、導電性ペースト層が形成される。導電性材料からなるペーストは、例えば、金属粉末に有機バインダおよび有機溶剤が加えられたものである。   A conductive paste layer is formed on the ceramic green sheet by printing the conductive paste in a predetermined pattern by, for example, screen printing. Specifically, a conductive paste layer is formed on a ceramic green sheet by applying a paste made of a conductive material by a method such as a screen printing method or a photolithography method. The paste made of a conductive material is, for example, obtained by adding an organic binder and an organic solvent to metal powder.

導電性ペースト層としては、例えば図4に示すように、セラミックグリーンシート30上に、所定の間隔で形成される長方形状の空白部32を残して、導電性ペースト層34が形成される。図4では、セラミックグリーンシートを積層した後の切断部が点線で示されている。セラミックグリーンシート30の切断部は、空白部32の中央部で交差するようにして、空白部32および導電性ペースト層34の連続した部分を交互に通過するように縦横に設定される。さらに、別の切断部が、複数の空白部32の間における導電性ペースト層34の連続した部分を通過するように縦横に設定される。   As the conductive paste layer, for example, as shown in FIG. 4, the conductive paste layer 34 is formed on the ceramic green sheet 30 while leaving the rectangular blank portions 32 formed at predetermined intervals. In FIG. 4, the cut part after laminating | stacking a ceramic green sheet is shown with the dotted line. The cut portions of the ceramic green sheet 30 are set to be vertically and horizontally so as to cross the continuous portions of the blank portions 32 and the conductive paste layer 34 so as to intersect at the center of the blank portion 32. Further, another cut portion is set vertically and horizontally so as to pass through a continuous portion of the conductive paste layer 34 between the plurality of blank portions 32.

図4に示すような切断部でセラミックグリーンシート30が切断されることにより、第1の内部電極14aとなる第1の内部電極パターン36aおよび第1の引出し電極16aとなる第1の引出し電極パターン38aが形成される第1領域40aと、第2の内部電極14bとなる第2の内部電極パターン36bおよび第2の引出し電極16bとなる第2の引出し電極パターン38bが形成される第2領域40bとが形成される。第1領域40aにおいては、セラミックグリーンシート30の切断部の1つの辺の一端側に第1の引出し電極パターン38aが引き出され、切断部の他の3つの辺にはその端部まで第1の内部電極パターン36aが形成されている。また、第2領域40bにおいては、セラミックグリーンシート30の切断部の1つの辺の他端側に第2の引出し電極パターン38bが引き出され、切断部の他の3つの辺にはその端部まで第2の内部電極パターン36bが形成されている。   When the ceramic green sheet 30 is cut at the cutting portion as shown in FIG. 4, the first internal electrode pattern 36a to be the first internal electrode 14a and the first lead electrode pattern to be the first lead electrode 16a The first region 40a in which 38a is formed, the second internal electrode pattern 36b to be the second internal electrode 14b, and the second region 40b in which the second lead electrode pattern 38b to be the second lead electrode 16b is formed And are formed. In the first region 40a, the first extraction electrode pattern 38a is drawn out to one end side of one side of the cut portion of the ceramic green sheet 30, and the first three sides of the cut portion are extended to the end portion thereof. An internal electrode pattern 36a is formed. Further, in the second region 40b, the second extraction electrode pattern 38b is drawn out to the other end side of one side of the cut portion of the ceramic green sheet 30, and the other three sides of the cut portion are extended to the end portion thereof. A second internal electrode pattern 36b is formed.

これらの導電性ペースト層34が形成されたセラミックグリーンシート30を用いて、マザー積層体が形成される。マザー積層体は、導電性ペースト層が形成されていないセラミックグリーンシート30を積層し、その上に導電性ペースト層34が形成されたセラミックグリーンシート30を積層し、さらに導電性ペースト層が形成されていないセラミッククグリーンシート30を積層することによって形成される。このとき、導電性ペースト層34の第1領域40aと第2領域40bとが隣接して交互に重なるように、セラミックグリーンシート30が積層される。この積層体を静水圧プレスなどの方法で積層方向にプレスすることにより、マザー積層体を得ることができる。   A mother laminated body is formed using the ceramic green sheet 30 on which the conductive paste layer 34 is formed. In the mother laminate, the ceramic green sheets 30 on which the conductive paste layer is not formed are stacked, the ceramic green sheets 30 on which the conductive paste layer 34 is formed are stacked thereon, and the conductive paste layer is further formed. It is formed by laminating ceramic green sheets 30 that are not. At this time, the ceramic green sheets 30 are laminated so that the first regions 40a and the second regions 40b of the conductive paste layer 34 are adjacent and alternately overlap each other. A mother laminate can be obtained by pressing this laminate in the lamination direction by a method such as isostatic pressing.

図4に示す切断部で積層されたセラミックグリーンシート30が切断されるようにマザー積層体をカットすることにより、積層体チップ50が形成される。ここで、導電性ペースト層34の第1領域40aと第2領域40bとが交互に積層されているため、図4に示す導電性ペースト層34が形成されたセラミックグリーンシート30を用いた場合、第1の内部電極パターン36aと第2の内部電極パターン36bとが互いに対向し、第1の引出し電極パターン38aと第2の引出し電極パターン38bとが1つの切断面の両端側に引き出された積層体チップ50が得られる。この積層体チップ50では、図5(a)(b)に示すように、1つの切断面において、第1の引出し電極パターン38aと第2の引出し電極パターン38bとが、積層方向において交互に引き出された構成となる。つまり、積層体チップ50の1つの切断面の一端側において1層おきに第1の引出し電極パターン38aが引き出され、積層体チップ50の1つの切断面の他端側において1層おきに第2の引出し電極パターン38bが引き出された構成となる。積層体チップ50の他の3つの切断面には、積層方向において第1の内部電極パターン36aおよび第2の内部電極パターン36bが交互に露出している。   By cutting the mother laminated body so that the ceramic green sheets 30 laminated at the cutting portion shown in FIG. 4 are cut, the laminated body chip 50 is formed. Here, since the first regions 40a and the second regions 40b of the conductive paste layer 34 are alternately stacked, when the ceramic green sheet 30 having the conductive paste layer 34 shown in FIG. 4 is used, A laminate in which the first internal electrode pattern 36a and the second internal electrode pattern 36b face each other, and the first extraction electrode pattern 38a and the second extraction electrode pattern 38b are extracted to both ends of one cut surface. The body chip 50 is obtained. In this multilayer chip 50, as shown in FIGS. 5A and 5B, the first extraction electrode pattern 38a and the second extraction electrode pattern 38b are alternately extracted in the stacking direction on one cut surface. It becomes the composition. That is, the first extraction electrode pattern 38a is drawn every other layer on one end side of one cut surface of the multilayer chip 50, and the second is extracted every other layer on the other end side of one cut surface of the multilayer chip 50. The lead electrode pattern 38b is drawn out. On the other three cut surfaces of the multilayer chip 50, the first internal electrode patterns 36a and the second internal electrode patterns 36b are alternately exposed in the stacking direction.

このようにして得られた積層体チップ50の引出し電極パターン38a,38bが引き出された面は、図6に示すように、吸着板52に吸着される。吸着板52としては、例えば、粘着板やエアーによる吸引板などを用いることができる。吸着板52に吸着された積層体チップ50は、図6に示すように、セラミックペースト槽54中のセラミックペーストに浸漬される。そののち、積層体チップ50を引き上げることにより、吸着板52によって吸着されている面以外の面にセラミックペーストが塗布される。それにより、積層体チップ50の内部電極パターン36a、36bが露出している面がセラミックペーストで被覆される。ここで用いられるセラミックペーストとしては、セラミックグリーンシート30を形成するために用いられたものと同じものを使用しても良いし、別に準備したセラミックペーストを使用しても良い。   The surface from which the extraction electrode patterns 38a and 38b of the multilayer chip 50 thus obtained are extracted is adsorbed to the adsorption plate 52 as shown in FIG. As the suction plate 52, for example, an adhesive plate or a suction plate using air can be used. As shown in FIG. 6, the laminate chip 50 adsorbed on the adsorption plate 52 is immersed in the ceramic paste in the ceramic paste tank 54. Thereafter, the ceramic chip is applied to a surface other than the surface adsorbed by the adsorption plate 52 by pulling up the multilayer chip 50. Thereby, the surface where the internal electrode patterns 36a and 36b of the multilayer chip 50 are exposed is covered with the ceramic paste. As the ceramic paste used here, the same one used for forming the ceramic green sheet 30 may be used, or a separately prepared ceramic paste may be used.

セラミックペーストで被覆された積層体チップ50から吸着板52を取り外して焼成することにより、第1および第2の内部電極14a、14bと第1および第2の引出し電極16a、16bとを有するセラミック素体12が形成される。セラミック素体12の第2の主面12bには、第1および第2の引出し電極16a、16bを覆うようにして、第1および第2の外部電極18a、18bのための下地層が形成される。   The ceramic element having the first and second internal electrodes 14a, 14b and the first and second lead electrodes 16a, 16b is obtained by removing the suction plate 52 from the laminated chip 50 coated with the ceramic paste and firing it. A body 12 is formed. A base layer for the first and second external electrodes 18a and 18b is formed on the second main surface 12b of the ceramic body 12 so as to cover the first and second lead electrodes 16a and 16b. The

下地層を形成するために、例えば、第1および第2の引出し電極16a、16bの露出部に電極ペーストが塗布されて焼き付けられる。このとき、焼き付け温度は、700〜900℃であることが好ましい。なお、必用に応じて、下地層上に1層以上のめっき膜を形成して、第1および第2の外部電極18a、18bが形成される。   In order to form the base layer, for example, an electrode paste is applied to the exposed portions of the first and second extraction electrodes 16a and 16b and baked. At this time, the baking temperature is preferably 700 to 900 ° C. If necessary, one or more plating films are formed on the base layer to form the first and second external electrodes 18a, 18b.

また、下地層を形成するために、第1および第2の引出し電極16a、16bの露出部にめっき処理を施してもよい。めっき処理を行うにあたって、電解めっきおよび無電解めっきのどちらを採用してもよいが、無電解めっきは、めっき析出速度を向上させるために触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっき法を用いることが好ましい。なお、必用に応じて、下地層上に1層以上のめっき膜を形成して、第1および第2の外部電極18a、18bが形成される。   Further, in order to form the underlayer, the exposed portions of the first and second extraction electrodes 16a and 16b may be plated. Either electroplating or electroless plating can be used for the plating process, but electroless plating requires pretreatment with a catalyst to improve the plating deposition rate, and the process is complicated. There are disadvantages. Therefore, it is usually preferable to employ electrolytic plating. As the plating method, barrel plating is preferably used. If necessary, one or more plating films are formed on the base layer to form the first and second external electrodes 18a, 18b.

さらに、下地層を形成するために、スパッタ法を採用してもよい。この場合、形成する下地層の形状に孔を形成したマスクを準備し、孔に引出し電極16a、16bの露出面を合わせて積層体チップ50が配置され、それが真空チャンバ内に設置される。そして、真空チャンバ内が真空にされ、その後真空チャンバ内にアルゴンガスが注入されて、高電界をかけてターゲットの金属が積層体チップ50に付着させられる。ここで、時間などのスパッタ条件を調整することにより、下地層の厚みが調整される。なお、必用に応じて、下地層上に1層以上のめっき膜を形成して、第1および第2の外部電極18a、18bが形成される。   Further, a sputtering method may be employed to form the underlayer. In this case, a mask in which a hole is formed in the shape of the underlying layer to be formed is prepared, and the laminated chip 50 is disposed in the hole so that the exposed surfaces of the extraction electrodes 16a and 16b are aligned, and this is installed in a vacuum chamber. Then, the vacuum chamber is evacuated, and then argon gas is injected into the vacuum chamber, and a high electric field is applied to attach the target metal to the multilayer chip 50. Here, the thickness of the underlayer is adjusted by adjusting sputtering conditions such as time. If necessary, one or more plating films are formed on the base layer to form the first and second external electrodes 18a, 18b.

このようにして積層セラミックコンデンサ10が得られるが、セラミック素体12を得るために、積層体チップ50の第1および第2の引出し電極パターン38a、38bの露出面を吸着板52で吸着し、積層体チップ50をセラミックペースト槽54に浸漬させることにより、一度に第1および第2の内部電極パターン36a、36bの露出面をセラミックペーストで覆うことができる。したがって、第1および第2の内部電極パターン36a、36bの複数の露出面にセラミックグリーンシートを貼着する場合のように手間がかからず、積層セラミックコンデンサ10の生産性を向上させることができる。   In this way, the multilayer ceramic capacitor 10 is obtained. In order to obtain the ceramic body 12, the exposed surfaces of the first and second lead electrode patterns 38a, 38b of the multilayer chip 50 are sucked by the suction plate 52, By immersing the multilayer chip 50 in the ceramic paste tank 54, the exposed surfaces of the first and second internal electrode patterns 36a and 36b can be covered with the ceramic paste at a time. Therefore, it is not time-consuming as in the case where ceramic green sheets are adhered to the plurality of exposed surfaces of the first and second internal electrode patterns 36a and 36b, and the productivity of the multilayer ceramic capacitor 10 can be improved. .

さらに、第1および第2の内部電極パターン36a、36bを覆うセラミックペーストの厚みを薄くすることにより、所定の大きさの積層セラミックコンデンサ10を得る場合に、積層体チップ50を大きくすることができる。それにより、第1および第2の内部電極パターン36a、36bを大きくして対向面積を大きくすることができ、所定の大きさであっても、大容量の積層セラミックコンデンサ10を得ることができる。   Further, by reducing the thickness of the ceramic paste covering the first and second internal electrode patterns 36a and 36b, the multilayer chip 50 can be enlarged when obtaining the multilayer ceramic capacitor 10 of a predetermined size. . As a result, the first and second internal electrode patterns 36a and 36b can be enlarged to increase the facing area, and a large-capacity multilayer ceramic capacitor 10 can be obtained even if it has a predetermined size.

もちろん、この積層セラミックコンデンサ10では、セラミック素体12の1つの面に第1の外部電極18aおよび第2の外部電極18bが形成されているため、回路基板への実装時に、セラミック素体12の端部に半田フィレットを形成する必要がない。そのため、隣接する素子との間隔を小さくすることができ、素子の実装面積を小さくすることができる。   Of course, in this multilayer ceramic capacitor 10, since the first external electrode 18 a and the second external electrode 18 b are formed on one surface of the ceramic body 12, the ceramic body 12 is mounted when mounted on the circuit board. There is no need to form solder fillets at the ends. Therefore, the interval between adjacent elements can be reduced, and the mounting area of the elements can be reduced.

なお、図7に示すように、第1の内部電極14aおよび第1の引出し電極16aと同じ層に第1のダミー電極20aが形成され、第2の内部電極14bおよび第2の引出し電極16bと同じ層に第2のダミー電極20bが形成されてもよい。第1のダミー電極20aは隣接して積層される第2の引出し電極16bに対応する位置に形成され、第2のダミー電極20bは隣接して積層される第1の引出し電極16aに対応する位置に形成される。ここで、第1のダミー電極20aおよび第2のダミー電極20bは、第1の内部電極14aおよび第2の内部電極14bには接続されておらず、静電容量の形成には寄与しないものである。   As shown in FIG. 7, the first dummy electrode 20a is formed in the same layer as the first internal electrode 14a and the first extraction electrode 16a, and the second internal electrode 14b and the second extraction electrode 16b The second dummy electrode 20b may be formed on the same layer. The first dummy electrode 20a is formed at a position corresponding to the second lead electrode 16b laminated adjacently, and the second dummy electrode 20b is a position corresponding to the first lead electrode 16a laminated adjacently. Formed. Here, the first dummy electrode 20a and the second dummy electrode 20b are not connected to the first internal electrode 14a and the second internal electrode 14b, and do not contribute to the formation of capacitance. is there.

このような積層セラミックコンデンサ10では、第1の引出し電極16aおよび第2のダミー電極20bに接続されるように、第1の外部電極18aが形成される。また、第2の引出し電極16bおよび第1のダミー電極20aに接続されるように、第2の外部電極18bが形成される。   In such a multilayer ceramic capacitor 10, the first external electrode 18a is formed so as to be connected to the first extraction electrode 16a and the second dummy electrode 20b. The second external electrode 18b is formed so as to be connected to the second extraction electrode 16b and the first dummy electrode 20a.

このような積層セラミックコンデンサ10を得るために、マザー積層体50を形成する際に、図8に示すように、セラミックグリーンシート30上に、矩形波状の空白部32を残して、導電性ペースト層34が形成される。このような導電性ペースト層34が形成されている場合、矩形波状の空白部32の山の中央部を結ぶ切断部および谷の中央部を結ぶ切断部が設定され、ここでは、導電性ペースト層のない部分と導電性ペースト層34が連続する部分とが交互に切断される。また、矩形波状の空白部32の立上がり部および立下り部の中央部を結ぶ切断部が設定され、ここでは、導電性ペースト層のない部分と導電性ペースト層34が連続した部分とが交互に切断される。さらに、別の切断部が、矩形波状の空白部32の間の導電性ペースト層34が連続した部分を通過するように設定される。   In order to obtain such a multilayer ceramic capacitor 10, when forming the mother multilayer body 50, as shown in FIG. 8, the conductive paste layer is left on the ceramic green sheet 30, leaving a rectangular wave-shaped blank portion 32. 34 is formed. When such a conductive paste layer 34 is formed, a cut portion connecting the central portion of the peak of the rectangular wave-shaped blank portion 32 and a cut portion connecting the central portion of the valley are set. Here, the conductive paste layer The portions where no conductive paste exists and the portions where the conductive paste layer 34 continues are cut alternately. In addition, a cutting portion connecting the rising portion and the central portion of the falling portion of the rectangular wave-shaped blank portion 32 is set, and here, the portion without the conductive paste layer and the portion where the conductive paste layer 34 is continuous are alternately arranged. Disconnected. Further, another cut portion is set so that the conductive paste layer 34 between the rectangular wave-shaped blank portions 32 passes through a continuous portion.

このようなパターンの導電性ペースト層34が形成されている場合、第1領域40aにおいては、セラミックグリーンシート30の切断部の1つの辺の一端側に第1の引出し電極パターン38aが引き出され、他端側に第1の引き出し電極パターン38aと同様の形状の第1のダミー電極パターン42aが引き出される。さらに、切断部の他の3つの辺にはその端部まで第1の内部電極パターン36aが形成されている。また、第2領域40bにおいては、セラミックグリーンシート30の切断部の1つの辺の一端側に第2の引出し電極パターン38bが引き出され、他端側に第2の引き出し電極パターン38bと同様の形状の第2のダミー電極パターン42bが引き出される。さらに、切断部の他の3つの辺にはその端部まで導電性ペースト層34の第2の内部電極パターン36bが形成されている。   When the conductive paste layer 34 having such a pattern is formed, in the first region 40a, the first lead electrode pattern 38a is drawn to one end side of one side of the cut portion of the ceramic green sheet 30, A first dummy electrode pattern 42a having the same shape as the first lead electrode pattern 38a is drawn to the other end side. Furthermore, first internal electrode patterns 36a are formed on the other three sides of the cut portion up to the end portions. In the second region 40b, the second lead electrode pattern 38b is drawn to one end side of one side of the cut portion of the ceramic green sheet 30, and the same shape as the second lead electrode pattern 38b is drawn to the other end side. The second dummy electrode pattern 42b is drawn out. Further, second internal electrode patterns 36b of the conductive paste layer 34 are formed on the other three sides of the cut portion up to the end portions.

このような導電性ペースト層34が形成されたセラミックグリーンシート30を用いた場合、第1の内部電極パターン36aと第2の内部電極パターン36bとが互いに対向し、第1の引出し電極パターン38a、第2の引出し電極パターン38b、第1のダミー電極パターン42aおよび第2のダミー電極パターン42bが1つの切断面の両端側に引き出された積層体チップ50が得られる。この積層体チップ50では、図9(a)(b)に示すように、1つの切断面の一端側において、第1の引出し電極パターン38aと第2のダミー電極パターン42bとが交互に引き出され、同じ切断面の他端側において、第2の引出し電極パターン38bと第1のダミー電極パターン42aとが交互に引き出された構成となる。したがって、図5に示す積層体チップ50に比べて、図9に示す積層体チップ50では、1つの切断面の両端側において、引き出された電極パターンの密度が2倍になっている。積層体チップ50の他の3つの切断面には、積層方向において第1の内部電極パターン36aおよび第2の内部電極パターン36bが交互に露出している。   When the ceramic green sheet 30 having such a conductive paste layer 34 is used, the first internal electrode pattern 36a and the second internal electrode pattern 36b face each other, and the first lead electrode pattern 38a, The multilayer chip 50 in which the second lead electrode pattern 38b, the first dummy electrode pattern 42a, and the second dummy electrode pattern 42b are drawn to both ends of one cut surface is obtained. In this multilayer chip 50, as shown in FIGS. 9A and 9B, the first extraction electrode pattern 38a and the second dummy electrode pattern 42b are alternately extracted on one end side of one cut surface. The second lead electrode pattern 38b and the first dummy electrode pattern 42a are alternately drawn on the other end side of the same cut surface. Therefore, compared with the multilayer chip 50 shown in FIG. 5, in the multilayer chip 50 shown in FIG. 9, the density of the drawn electrode pattern is doubled at both ends of one cut surface. On the other three cut surfaces of the multilayer chip 50, the first internal electrode patterns 36a and the second internal electrode patterns 36b are alternately exposed in the stacking direction.

この積層体チップ50も、第1および第2の引出し電極パターン38a、38bおよび第1および第2のダミー電極パターン42a、42bが引き出された面が吸着板52で吸着され、セラミックペースト槽54に浸漬される。それにより、第1の内部電極パターン36aおよび第2の内部電極パターン36bの全ての露出面に一度にセラミックペーストを塗布することができる。   Also in this multilayer chip 50, the surface from which the first and second extraction electrode patterns 38a and 38b and the first and second dummy electrode patterns 42a and 42b are extracted is adsorbed by the adsorption plate 52 and is adsorbed to the ceramic paste tank 54. Soaked. Thereby, the ceramic paste can be applied to all exposed surfaces of the first internal electrode pattern 36a and the second internal electrode pattern 36b at a time.

このようにしてセラミックペーストが塗布された積層体チップ50を焼成することにより、第1および第2の内部電極14a、14b、第1および第2の引出し電極16a、16b、第1および第2のダミー電極20a、20bを有するセラミック素体12を得ることができる。そして、第1の引出し電極16aおよび第2のダミー電極20bに接続されるように第1の外部電極18aを形成し、第2の引出し電極16bおよび第1のダミー電極20aに接続されるように第2の外部電極18bを形成することにより、積層セラミックコンデンサ10が得られる。   By firing the multilayer chip 50 coated with the ceramic paste in this way, the first and second internal electrodes 14a, 14b, the first and second extraction electrodes 16a, 16b, the first and second The ceramic body 12 having the dummy electrodes 20a and 20b can be obtained. Then, the first external electrode 18a is formed so as to be connected to the first extraction electrode 16a and the second dummy electrode 20b, and is connected to the second extraction electrode 16b and the first dummy electrode 20a. The multilayer ceramic capacitor 10 is obtained by forming the second external electrode 18b.

このように、第1および第2のダミー電極20a、20bを形成したセラミック素体12を用いた場合においても、生産性が良好で、大容量の積層セラミックコンデンサ10を得ることができる。このようなセラミック素体12を用いれば、第1の引出し電極16aと第2のダミー電極20bの間隔が小さく、第2の引出し電極16bと第1のダミー電極20aの間隔が小さい。そのため、特に、めっき法によって外部電極18a、18bの下地層を形成するときに、めっき析出しやすくなり、外部電極18a、18bの形成に有利である。   As described above, even when the ceramic element body 12 on which the first and second dummy electrodes 20a and 20b are formed is used, it is possible to obtain a large-capacity multilayer ceramic capacitor 10 with good productivity. When such a ceramic body 12 is used, the distance between the first extraction electrode 16a and the second dummy electrode 20b is small, and the distance between the second extraction electrode 16b and the first dummy electrode 20a is small. Therefore, in particular, when the base layer of the external electrodes 18a and 18b is formed by a plating method, it is easy to deposit by plating, which is advantageous for forming the external electrodes 18a and 18b.

10 積層セラミックコンデンサ
12 セラミック素体
14a 第1の内部電極
14b 第2の内部電極
16a 第1の引出し電極
16b 第2の引出し電極
18a 第1の外部電極
18b 第2の外部電極
20a 第1のダミー電極
20b 第2のダミー電極
30 セラミックグリーンシート
34 導電性ペースト層
36a 第1の内部電極パターン
36b 第2の内部電極パターン
38a 第1の引出し電極パターン
38b 第2の引出し電極パターン
40a 第1の領域
40b 第2の領域
42a 第1のダミー電極パターン
42b 第2のダミー電極パターン
50 積層体チップ
52 吸着板
54 セラミックペースト槽
DESCRIPTION OF SYMBOLS 10 Multilayer ceramic capacitor 12 Ceramic body 14a 1st internal electrode 14b 2nd internal electrode 16a 1st extraction electrode 16b 2nd extraction electrode 18a 1st external electrode 18b 2nd external electrode 20a 1st dummy electrode 20b 2nd dummy electrode 30 Ceramic green sheet 34 Conductive paste layer 36a 1st internal electrode pattern 36b 2nd internal electrode pattern 38a 1st extraction electrode pattern 38b 2nd extraction electrode pattern 40a 1st area | region 40b 2nd 2 region 42a First dummy electrode pattern 42b Second dummy electrode pattern 50 Laminate chip 52 Adsorption plate 54 Ceramic paste tank

Claims (3)

内部において積層された複数の内部電極を有するセラミック素体と、前記セラミック素体の1つの面の異なる位置に前記内部電極を引き出すための複数の引出し電極と、前記セラミック素体の1つの面において前記引出し電極に接続される複数の外部電極とを含む積層セラミック電子部品の製造方法であって、
内部電極パターンが形成された複数のセラミックグリーンシートが積層され、前記内部電極パターンを1つの面の異なる位置に引き出すための複数の引出し電極パターンが形成されるとともに、前記引出し電極パターンが引き出された面以外の面において前記内部電極パターンの端部が露出した積層体チップを準備する工程、
前記積層体チップの前記引出し電極パターンが引き出された面を吸着板で吸着する工程、および
前記吸着板で吸着された前記積層体チップをセラミックペースト槽に浸漬することにより前記内部電極パターンの露出部分をセラミックペーストで覆う工程を含む、積層セラミック電子部品の製造方法。
In a ceramic body having a plurality of internal electrodes stacked inside, a plurality of extraction electrodes for pulling out the internal electrodes to different positions on one surface of the ceramic body, and a surface of the ceramic body A method for producing a multilayer ceramic electronic component comprising a plurality of external electrodes connected to the extraction electrode,
A plurality of ceramic green sheets each having an internal electrode pattern formed thereon are laminated to form a plurality of extraction electrode patterns for extracting the internal electrode pattern to different positions on one surface, and the extraction electrode pattern is extracted. Preparing a laminate chip in which an end of the internal electrode pattern is exposed on a surface other than the surface;
A step of adsorbing the surface of the multilayer chip from which the extraction electrode pattern is extracted with an adsorption plate; and an exposed portion of the internal electrode pattern by immersing the multilayer chip adsorbed by the adsorption plate in a ceramic paste tank A method for producing a multilayer ceramic electronic component, comprising a step of covering the substrate with a ceramic paste.
前記内部電極パターンの露出部分をセラミックペーストで覆った前記積層体チップを焼成して前記内部電極と前記引出し電極とを有する前記セラミック素体を形成する工程、および
前記セラミック素体の1つの面に引き出された前記引出し電極に接続される前記外部電極を形成する工程を含む、請求項1に記載の積層セラミック電子部品の製造方法。
Firing the multilayer chip with the exposed portion of the internal electrode pattern covered with a ceramic paste to form the ceramic body having the internal electrode and the extraction electrode; and on one surface of the ceramic body The manufacturing method of the multilayer ceramic electronic component of Claim 1 including the process of forming the said external electrode connected to the said extraction electrode pulled out.
前記セラミック素体の前記引出し電極が引き出された部分に電極ペーストを塗布・乾燥し焼き付けることにより、または、めっき法、スパッタ法により、前記外部電極が形成される、請求項2に記載の積層セラミック電子部品の製造方法。   3. The multilayer ceramic according to claim 2, wherein the external electrode is formed by applying, drying and baking an electrode paste on a portion of the ceramic body from which the extraction electrode is extracted, or by plating or sputtering. Manufacturing method of electronic components.
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