JP2014179409A

JP2014179409A - Printed wiring board

Info

Publication number: JP2014179409A
Application number: JP2013051495A
Authority: JP
Inventors: Hisashi Kato; 久始加藤
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2013-03-14
Filing date: 2013-03-14
Publication date: 2014-09-25

Abstract

PROBLEM TO BE SOLVED: To provide a printed wiring board having few warp.SOLUTION: The printed wiring board includes: a plurality of C4 pads 76P for mounting an IC chip disposed in congestion inside a substantially rectangular C4 area; a wiring 58FP extending from the C4 pad 76P formed on an outer peripheral part of the C4 area; and a conductor 59 formed on a corner of the C4 area. The C4 area is obtained by projecting the IC chip vertically to the printed wiring board with parallel lines.

Description

本発明は、ＩＣチップを実装するためのプリント配線板に関する。 The present invention relates to a printed wiring board for mounting an IC chip.

下記の特許文献１は、ランドを有する多層回路基板を開示していて、特許文献１の１つの目的は、配線層の積層数を少なくすることである。そのため、特許文献１は、ランドからの配線の引き出し方を検討している。 The following Patent Document 1 discloses a multilayer circuit board having lands, and one object of Patent Document 1 is to reduce the number of wiring layers stacked. For this reason, Japanese Patent Application Laid-Open No. 2004-228667 discusses how to draw wiring from the land.

特開平１１−１８６３３２号公報JP 11-186332 A

特許文献１のランドはＣ４パッドとも称される。そして、特許文献１の図１２に示されているように、Ｃ４パッドは密集して配置されている。Ｃ４パッドが配置されている領域はＣ４エリアと称される。Ｃ４パッドに繋がっている配線でＣ４エリアからプリント配線板の外周に信号などが伝達される。
ＩＣチップの高機能化に伴い、近年、上述のＣ４エリアが大きくなっている。そのため、プリント配線板の反りにより、Ｃ４エリアの中心のＣ４パッドまたは外周のＣ４パッドとＩＣチップの電極が接続しない問題やＩＣチップとプリント配線板間の接続信頼性が低下する問題が発生している。 The land of Patent Document 1 is also referred to as a C4 pad. And as FIG. 12 of patent document 1 shows, C4 pad is arrange | positioned densely. An area where the C4 pad is arranged is referred to as a C4 area. A signal or the like is transmitted from the C4 area to the outer periphery of the printed wiring board by wiring connected to the C4 pad.
In recent years, the above-mentioned C4 area has become larger with the higher functionality of IC chips. As a result, warpage of the printed wiring board causes a problem that the C4 pad at the center of the C4 area or the outer periphery of the C4 pad does not connect to the electrode of the IC chip, and the connection reliability between the IC chip and the printed wiring board decreases. Yes.

本発明の目的は、反りの小さいプリント配線板を提供することである。別の目的は、ＩＣチップとプリント配線板間の接続信頼性を高くすることである。別の目的は、ＩＣチップを実装しやすいプリント配線板を提供することである。 The objective of this invention is providing the printed wiring board with small curvature. Another object is to increase the connection reliability between the IC chip and the printed wiring board. Another object is to provide a printed wiring board on which an IC chip can be easily mounted.

本発明に係わるプリント配線板は、略矩形のＣ４エリア内に密集して配置されているＩＣチップを搭載するための複数のＣ４パッドと、前記Ｃ４エリアの外周部分に形成されているＣ４パッドから前記Ｃ４エリアの外側へ延びている配線と、前記Ｃ４エリアのコーナーに形成されている導体部と、を有する。そして、前記Ｃ４エリアは前記ＩＣチップを平行線で前記プリント配線板に垂直に投影することで得られるエリアである。 The printed wiring board according to the present invention includes a plurality of C4 pads for mounting IC chips densely arranged in a substantially rectangular C4 area, and a C4 pad formed on an outer peripheral portion of the C4 area. Wiring extending to the outside of the C4 area, and a conductor portion formed at a corner of the C4 area. The C4 area is an area obtained by projecting the IC chip vertically onto the printed wiring board with parallel lines.

本発明の実施形態に係るプリント配線板の平面図。The top view of the printed wiring board which concerns on embodiment of this invention. 第１実施形態のプリント配線板の側面図。The side view of the printed wiring board of 1st Embodiment. 図１の一部を拡大して示す平面図。The top view which expands and shows a part of FIG. 図３に示されるＸ１−Ｘ２間のプリント配線板の断面図。Sectional drawing of the printed wiring board between X1-X2 shown by FIG. ＩＣＰＫＧの断面図。Sectional drawing of ICPKG. 導体部の例を示す図。The figure which shows the example of a conductor part. 従来技術のＣ４パッドとＣ４パッドから延びている配線を示す図。The figure which shows the wiring extended from C4 pad and C4 pad of a prior art.

[第１実施形態]
特許文献１の特開Ｈ１１−１８６３３２号公報の図１２と同様な図が従来技術として図７に示されている。図７中に示されている円形の導体１００はランドであり、ランドを含む領域はランドエリア１００Ａであって、ランドエリアは実線１００Ｌで囲まれている領域である。ランドからランドエリアの外に延びている線は配線２００である。図７によれば、配線はランドから上下や左右に延びている。そのため、図７内に示されている領域３００に配線が存在していない。領域３００は点線３００Ｌ内の領域である。領域３００はランドエリアの４隅の近くに位置している。図７に示されているように、ランドエリアの外側で配線の密度が異なっている。そのため、ランドエリア内のプリント配線板の反りが大きくなると考えられる。
ランドエリアとＣ４エリアは、ほぼ同様な領域である。
図１は、第１実施形態のプリント配線板の平面図を示し、図２（Ａ）は該プリント配線板の側面図を示す。
図１（Ａ）に示されているように、プリント配線板１０の略中央部に、Ｃ４エリアＡＣ４が位置している。Ｃ４エリア内にＩＣチップを搭載するための複数のＣ４パッド７６Ｐが形成されている。Ｃ４エリアはＣ４パッドを介してプリント配線板に搭載されるＩＣチップの投影領域である。Ｃ４エリアはＩＣチップを平行線でプリント配線板に垂直に投影することで得られるエリアである。図１では、Ｃ４エリアは鎖線ＡＣＬで囲まれているエリアである。Ｃ４エリアの形状は略矩形である。Ｃ４エリアの境界は最外周のＣ４パッドより外側に位置している（図１（Ｂ））。
図２（Ａ）に示されているように、Ｃ４パッド上にＣ４バンプ７６Ｆが形成されている。一方、プリント配線板の下面にマザーボードへ接続するためのＢＧＡバンプ７６Ｓが形成されている。 [First embodiment]
A view similar to FIG. 12 of Japanese Patent Laid-Open No. H11-186332 of Patent Document 1 is shown in FIG. A circular conductor 100 shown in FIG. 7 is a land, a region including the land is a land area 100A, and the land area is a region surrounded by a solid line 100L. A line extending from the land to the outside of the land area is a wiring 200. According to FIG. 7, the wiring extends vertically and horizontally from the land. Therefore, no wiring exists in the region 300 shown in FIG. The region 300 is a region within the dotted line 300L. Region 300 is located near the four corners of the land area. As shown in FIG. 7, the density of the wiring is different outside the land area. Therefore, it is considered that the warpage of the printed wiring board in the land area increases.
The land area and the C4 area are substantially similar areas.
FIG. 1 is a plan view of the printed wiring board according to the first embodiment, and FIG. 2A is a side view of the printed wiring board.
As shown in FIG. 1A, the C4 area AC4 is located at the approximate center of the printed wiring board 10. A plurality of C4 pads 76P for mounting an IC chip are formed in the C4 area. The C4 area is a projection area of the IC chip mounted on the printed wiring board via the C4 pad. The C4 area is an area obtained by projecting an IC chip vertically on a printed wiring board with parallel lines. In FIG. 1, the C4 area is an area surrounded by a chain line ACL. The shape of the C4 area is substantially rectangular. The boundary of the C4 area is located outside the outermost C4 pad (FIG. 1B).
As shown in FIG. 2A, C4 bumps 76F are formed on the C4 pads. On the other hand, BGA bumps 76S for connecting to the mother board are formed on the lower surface of the printed wiring board.

図３は、図１に示される矩形Ｑ内のプリント配線板を示す平面図である。図４は、図３に示されているＸ１とＸ２との間のプリント配線板の断面図である。
図４に示されるように、プリント配線板１０は中央にコア基板３０を有する。コア基板３０は第１面Ｆとその第１面と反対側の第２面Ｓとを有する絶縁基板２０ｚと絶縁基板の第１面Ｆ上に形成されている第１導体層３４Ｆと、絶縁基板の第２面上に形成されている第２導体層３４Ｓを有する。コア基板はさらに第１導体層３４Ｆと第２導体層３４Ｓとを接続しているスルーホール導体３６を有する。スルーホール導体３６は絶縁基板を貫通している貫通孔３６ａに形成されている。貫通孔３６ａの形状やスルーホール導体の形状は砂時計型形状である。コア基板の第１面と絶縁基板の第１面は同じ面であり、コア基板の第２面と絶縁基板の第２面は同じ面である。第１実施形態では、第１面上にＩＣチップが搭載される。 FIG. 3 is a plan view showing a printed wiring board in the rectangle Q shown in FIG. FIG. 4 is a cross-sectional view of the printed wiring board between X1 and X2 shown in FIG.
As shown in FIG. 4, the printed wiring board 10 has a core substrate 30 in the center. The core substrate 30 includes an insulating substrate 20z having a first surface F and a second surface S opposite to the first surface, a first conductor layer 34F formed on the first surface F of the insulating substrate, and an insulating substrate. The second conductor layer 34 </ b> S is formed on the second surface. The core substrate further includes a through-hole conductor 36 that connects the first conductor layer 34F and the second conductor layer 34S. The through-hole conductor 36 is formed in a through hole 36a penetrating the insulating substrate. The shape of the through hole 36a and the shape of the through hole conductor are hourglass shapes. The first surface of the core substrate and the first surface of the insulating substrate are the same surface, and the second surface of the core substrate and the second surface of the insulating substrate are the same surface. In the first embodiment, an IC chip is mounted on the first surface.

コア基板３０の第１面Ｆと第１導体層３４Ｆ上に層間樹脂絶縁層（最上の層間樹脂絶縁層）５０Ｆが形成されている。この層間樹脂絶縁層５０Ｆ上に導体層（最上の導体層）５８Ｆが形成されている。導体層５８Ｆと第１導体層３４Ｆやスルーホール導体３６は、層間樹脂絶縁層５０Ｆを貫通するビア導体（最上のビア導体）６０Ｆで接続されている。層間樹脂絶縁層５０Ｆと導体層５８Ｆとビア導体６０Ｆで上側のビルドアップ層５５Ｆが形成されている。第１実施形態では、上側のビルドアップ層は１層である。Ｃ４パッドは最上の導体層に含まれる。ビア導体は層間樹脂絶縁層に形成されているビア導体用の開口に形成されている。ビア導体のランドは、ビア導体に直接繋がっていて、ビア導体用の開口から出ている導体回路である。Ｃ４エリア内のビア導体のランドもＣ４パッドとして機能する。 An interlayer resin insulation layer (uppermost interlayer resin insulation layer) 50F is formed on the first surface F of the core substrate 30 and the first conductor layer 34F. A conductor layer (uppermost conductor layer) 58F is formed on this interlayer resin insulation layer 50F. The conductor layer 58F is connected to the first conductor layer 34F and the through-hole conductor 36 by a via conductor (uppermost via conductor) 60F that penetrates the interlayer resin insulation layer 50F. The upper buildup layer 55F is formed by the interlayer resin insulation layer 50F, the conductor layer 58F, and the via conductor 60F. In the first embodiment, the upper buildup layer is one layer. The C4 pad is included in the uppermost conductor layer. The via conductor is formed in an opening for the via conductor formed in the interlayer resin insulating layer. The via conductor land is a conductor circuit that is directly connected to the via conductor and protrudes from the via conductor opening. Via conductor lands in the C4 area also function as C4 pads.

コア基板３０の第２面Ｓと第２導体層３４Ｓ上に層間樹脂絶縁層（最下の層間樹脂絶縁層）５０Ｓが形成されている。この層間樹脂絶縁層５０Ｓ上に導体層（最下の導体層）５８Ｓが形成されている。導体層５８Ｓと第２導体層３４Ｓやスルーホール導体３６は、層間樹脂絶縁層５０Ｓを貫通するビア導体（最下のビア導体）６０Ｓで接続されている。層間樹脂絶縁層５０Ｓと導体層５８Ｓとビア導体６０Ｓで下側のビルドアップ層５５Ｓが形成されている。第１実施形態では、下側のビルドアップ層は１層である。 An interlayer resin insulation layer (lowermost interlayer resin insulation layer) 50S is formed on the second surface S of the core substrate 30 and the second conductor layer 34S. A conductor layer (lowermost conductor layer) 58S is formed on the interlayer resin insulation layer 50S. The conductor layer 58S, the second conductor layer 34S, and the through-hole conductor 36 are connected by a via conductor (lowermost via conductor) 60S that penetrates the interlayer resin insulating layer 50S. A lower buildup layer 55S is formed by the interlayer resin insulation layer 50S, the conductor layer 58S, and the via conductor 60S. In the first embodiment, the lower buildup layer is one layer.

上側のビルドアップ層上に上側のソルダーレジスト層７０Ｆが形成され、下側のビルドアップ層上に下側のソルダーレジスト層７０Ｓが形成されている。ソルダーレジスト層７０Ｆは、導体層やビア導体の上面を露出する開口７１Ｆを有する。ソルダーレジスト層７０Ｓは、導体層やビア導体の上面を露出する開口７１Ｓを有する。 An upper solder resist layer 70F is formed on the upper buildup layer, and a lower solder resist layer 70S is formed on the lower buildup layer. The solder resist layer 70F has an opening 71F that exposes the upper surface of the conductor layer or the via conductor. The solder resist layer 70S has an opening 71S that exposes the upper surface of the conductor layer or the via conductor.

上側のソルダーレジスト層７０Ｆの開口７１Ｆから露出している最上の導体層はＣ４パッド７６Ｐとして機能する。パッド７６ＰにＣ４バンプ７６Ｆが形成されている。下側のビルドアップ層のソルダーレジスト層７０Ｓの開口７１Ｓから露出している最下の導体層はＢＧＡパッド７６ＳＰとして機能する。ＢＧＡパッド７６ＳＰにＢＧＡバンプ７６Ｓが形成されている。 The uppermost conductor layer exposed from the opening 71F of the upper solder resist layer 70F functions as a C4 pad 76P. C4 bumps 76F are formed on the pads 76P. The lowermost conductor layer exposed from the opening 71S of the solder resist layer 70S of the lower buildup layer functions as the BGA pad 76SP. BGA bumps 76S are formed on the BGA pads 76SP.

図２（Ｂ）は、ＩＣチップが実装されている第１実施形態のプリント配線板の側面図を示している。ＩＣチップの形状は略矩形である。従って、Ｃ４エリアも略矩形である。ＩＣチップは、Ｃ４バンプ７６Ｆを介してプリント配線板に実装される。図４に示されているプリント配線板１０にＩＣチップ９０が実装される。その構造の断面が図５に示されている。 FIG. 2B shows a side view of the printed wiring board of the first embodiment on which an IC chip is mounted. The shape of the IC chip is substantially rectangular. Therefore, the C4 area is also substantially rectangular. The IC chip is mounted on the printed wiring board via the C4 bump 76F. An IC chip 90 is mounted on the printed wiring board 10 shown in FIG. A cross section of the structure is shown in FIG.

図２（Ｃ）は、マザーボードに実装されている第１実施形態のプリント配線板の側面図である。図２（Ｃ）では、第１実施形態のプリント配線板にＩＣチップが実装されている。
プリント配線板は、ＢＧＡバンプ７６Ｓを介して、マザーボード９４に搭載される。 FIG. 2C is a side view of the printed wiring board according to the first embodiment mounted on a motherboard. In FIG. 2C, an IC chip is mounted on the printed wiring board of the first embodiment.
The printed wiring board is mounted on the mother board 94 via the BGA bumps 76S.

図３は、上側のビルドアップ層の平面図であり、最上の導体層と最上の層間樹脂絶縁層が示されている。
最上の導体層５８Ｆは、Ｃ４エリアのコーナーに形成されている導体部５９を有している。導体部５９はＩＣチップのコーナーの直下に形成される。
ＩＣチップが最上の層間樹脂絶縁層上に平行線で垂直に投影されるとき、ＩＣチップの外周は図１に示されている鎖線ＡＣＬと一致する。鎖線ＡＣＬ内の領域がＣ４エリアである。
図３に示されているように、外周のＣ４パッド７６ＰＯに配線５８ＦＰが繋がっている。配線５８ＦＰはＣ４エリアからＣ４エリアの外に延びている。また、配線５８ＦＰはＣ４エリアの境界と略垂直に交差している。図１や図３では、Ｃ４エリアの境界は鎖線ＡＣＬで示されている。従って、Ｃ４エリアのコーナー部分に配線５８ＦＰを形成することが難しい。実施形態のプリント配線板では、Ｃ４エリアのコーナー部分に導体部（導体回路）５９が形成されている。実施形態では、図７に示されている領域３００に相当する部分に導体回路５９が形成されている。そのため、Ｃ４エリア内の導体回路の分布がほぼ均一になる。Ｃ４エリア内の上側のソルダーレジスト層の厚みが均一になる。Ｃ４エリア内のプリント配線板の反りが小さくなる。 FIG. 3 is a plan view of the upper buildup layer, showing the uppermost conductor layer and the uppermost interlayer resin insulation layer.
The uppermost conductor layer 58F has a conductor portion 59 formed at a corner of the C4 area. The conductor portion 59 is formed immediately below the corner of the IC chip.
When the IC chip is projected vertically on the uppermost interlayer resin insulation layer with parallel lines, the outer periphery of the IC chip coincides with the chain line ACL shown in FIG. The area within the chain line ACL is the C4 area.
As shown in FIG. 3, the wiring 58FP is connected to the outer peripheral C4 pad 76PO. The wiring 58FP extends from the C4 area to the outside of the C4 area. Further, the wiring 58FP intersects the boundary of the C4 area substantially perpendicularly. In FIG. 1 and FIG. 3, the boundary of the C4 area is indicated by a chain line ACL. Therefore, it is difficult to form the wiring 58FP at the corner portion of the C4 area. In the printed wiring board of the embodiment, a conductor portion (conductor circuit) 59 is formed at a corner portion of the C4 area. In the embodiment, the conductor circuit 59 is formed in a portion corresponding to the region 300 shown in FIG. Therefore, the distribution of the conductor circuit in the C4 area becomes almost uniform. The thickness of the upper solder resist layer in the C4 area becomes uniform. The warp of the printed wiring board in the C4 area is reduced.

また、実施形態のプリント配線板にＩＣチップ９０が実装され、ＩＣチップ付きプリント配線板がヒートサイクルを受けると、Ｃ４エリアのコーナー部分に応力が集中しやすい。導体部（導体回路）５９により、最上の層間樹脂絶縁層にクラックが発生しがたくなる。導体部の面積は９００μｍ^２から９０、０００μｍ^２である。配線５８ＦＰの幅が細くなっても、配線のクラックが防止される。クラックを防止するため、導体部５９の最少の幅は配線５８ＦＰより太く３５μｍ以上であることが好ましい。
導体部５９は最上の層間樹脂絶縁層上で独立している。Ｃ４パッドと導体部は最上の導体層で繋がっていない。導体部５９とＣ４パッドとの間に最上の導体層は存在しない。導体部とＣ４パッドの間の領域はスペースである。導体部はＣ４パッドから延びている配線５８ＦＰで概ね囲まれている。 Further, when the IC chip 90 is mounted on the printed wiring board of the embodiment and the printed wiring board with the IC chip is subjected to a heat cycle, stress tends to concentrate on the corner portion of the C4 area. The conductor portion (conductor circuit) 59 makes it difficult for cracks to occur in the uppermost interlayer resin insulation layer. Area of the conductor portion is 90,000 ² from 900 .mu.m ^2. Even if the width of the wiring 58FP is narrowed, cracking of the wiring is prevented. In order to prevent cracks, the minimum width of the conductor portion 59 is preferably larger than the wiring 58FP and not less than 35 μm.
The conductor part 59 is independent on the uppermost interlayer resin insulation layer. The C4 pad and the conductor are not connected by the uppermost conductor layer. There is no uppermost conductor layer between the conductor portion 59 and the C4 pad. A region between the conductor portion and the C4 pad is a space. The conductor portion is generally surrounded by wiring 58FP extending from the C4 pad.

導体部５９と導体部に最も近いＣ４パッドとの間の間隔は１０μｍから５０μｍである。間隔がこの範囲であると、Ｃ４パッドと導体部間の絶縁信頼性が高くなる。Ｃ４エリアの反りが小さくなる。導体部５９はＣ４エリアの４つのコーナー部分に形成されていることが好ましい。 The distance between the conductor portion 59 and the C4 pad closest to the conductor portion is 10 μm to 50 μm. When the distance is within this range, the insulation reliability between the C4 pad and the conductor portion is increased. The warpage of the C4 area is reduced. The conductor part 59 is preferably formed at four corners of the C4 area.

図１及び図３に示されるように、導体部５９の形状は多角形であっても良い。この場合、各角を面取りすることができる。 As shown in FIGS. 1 and 3, the shape of the conductor portion 59 may be a polygon. In this case, each corner can be chamfered.

導体部５９は電源やグランドであることが好ましい。この場合、導体部は、配線５８ＦＰでなく、最上のビア導体を介して電源やグランドとして機能するＣ４パッドに接続される。 The conductor portion 59 is preferably a power source or a ground. In this case, the conductor portion is connected not to the wiring 58FP but to the C4 pad that functions as a power source or a ground via the uppermost via conductor.

導体部５９とＣ４パッドとの間に配線５８ＦＰが存在する場合、７．５μｍから１２．５μｍの幅の配線が存在しないことが好ましい。応力により配線が断線しやすい。 When the wiring 58FP exists between the conductor portion 59 and the C4 pad, it is preferable that no wiring with a width of 7.5 μm to 12.5 μm exists. Wiring easily breaks due to stress.

導体部５９はダミーの導体回路であってもよい。 The conductor part 59 may be a dummy conductor circuit.

図６（Ａ）、（Ｂ）、（Ｃ）は導体部の形状の例を示している。
図６（Ａ）では、導体部は、略四角形のプレーン層５９であって、電源層として用いられている。四角形の各角部５９Ｃは面取りされている。 6A, 6B, and 6C show examples of the shape of the conductor portion.
In FIG. 6A, the conductor portion is a substantially rectangular plane layer 59, which is used as a power supply layer. Each corner 59C of the quadrangle is chamfered.

図６（Ｂ）では、導体部は、三角形のプレーン層５９であって、グランドとして用いられている。 In FIG. 6B, the conductor portion is a triangular plane layer 59 and is used as a ground.

図６（Ｃ）では、導体部は、円形のプレーン層５９であって、ダミー導体層として用いられている。 In FIG. 6C, the conductor portion is a circular plane layer 59, which is used as a dummy conductor layer.

図３に示されているプリント配線板では、ビルドアップ層が１層の層間樹脂絶縁層や１層の導体層で形成されている。しかしながら、層間樹脂絶縁層や導体層の層数は複数でもよい。 In the printed wiring board shown in FIG. 3, the build-up layer is formed of one interlayer resin insulating layer or one conductor layer. However, the number of interlayer resin insulation layers and conductor layers may be plural.

３０コア基板
３６スルーホール導体
５０Ｆ、５０Ｓ層間樹脂絶縁層
５８Ｆ最上の導体層
５８ＦＰ配線パターン
５９導体部
６０Ｆビア導体
７０Ｆ、７０Ｓソルダーレジスト層
７１Ｆ、７１Ｓ開口
７６ＰＣ４パッド
７６ＦＣ４半田バンプ 30 Core substrate 36 Through-hole conductor 50F, 50S Interlayer resin insulation layer 58F Top conductor layer 58FP Wiring pattern 59 Conductor 60F Via conductor 70F, 70S Solder resist layer 71F, 71S Opening 76P C4 pad 76F C4 Solder bump

Claims

A plurality of C4 pads for mounting IC chips arranged densely in a substantially rectangular C4 area;
Wiring extending from the C4 pad formed on the outer peripheral portion of the C4 area to the outside of the C4 area;
A printed wiring board having a conductor portion formed at a corner of the C4 area,
The C4 area is an area obtained by projecting the IC chip vertically onto the printed wiring board with parallel lines.

2. The printed wiring board according to claim 1, wherein the conductor portion is formed at four corners of the C4 area.

The printed wiring board according to claim 1 or 2,
The conductor is an earth layer or a power supply layer.

The printed wiring board according to claim 1 or 2,
The conductor portion is a dummy conductor layer.

The printed wiring board according to claim 1 or 2,
The shape of the conductor portion is a polygon, and the corner portion of the conductor portion is chamfered.

It is a printed wiring board of Claim 1, Comprising: The said conductor part is enclosed by the said wiring.