JP2014154844A

JP2014154844A - Semiconductor device

Info

Publication number: JP2014154844A
Application number: JP2013025892A
Authority: JP
Inventors: Masateru Sakai; 雅輝坂井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-02-13
Filing date: 2013-02-13
Publication date: 2014-08-25

Abstract

PROBLEM TO BE SOLVED: To provide a high-quality semiconductor device by preventing cracks occurring in a plating film.SOLUTION: A semiconductor device includes a semiconductor substrate, a metal electrode formed on the semiconductor substrate, and a plating film formed on the metal electrode. The plating film is dispersedly disposed on the metal electrode and has an arc-shaped or elliptical arc-shaped outer peripheral shape in at least a part of the film.

Description

本発明の実施の形態は、半導体装置に関する。 Embodiments described herein relate generally to a semiconductor device.

半導体装置においては、半導体基板上に形成されたトランジスタ等の半導体素子の各端子に接続するための金属電極を、半導体基板上に有している。このような金属電極と外部の配線とを接続するため、金属電極の表面にはメッキ層が形成されることがある。
このような半導体装置において、組立工程中に行う加熱処理の際にメッキ層と下地の金属電極との間に応力が発生することがある。その際、メッキ層と金属電極との間で熱膨張率が異なるため、メッキ層のコーナー部に応力が集中し、メッキ層にクラックが発生することがあり得る。 In a semiconductor device, a metal electrode for connecting to each terminal of a semiconductor element such as a transistor formed on a semiconductor substrate is provided on the semiconductor substrate. In order to connect such a metal electrode and external wiring, a plating layer may be formed on the surface of the metal electrode.
In such a semiconductor device, stress may be generated between the plating layer and the underlying metal electrode during the heat treatment performed during the assembly process. At that time, since the thermal expansion coefficient differs between the plating layer and the metal electrode, stress may concentrate on the corner portion of the plating layer, and cracks may occur in the plating layer.

特開２００２−３６８１７５号公報JP 2002-368175 A

本発明が解決しようとする課題は、メッキ膜に生ずるクラックを抑制し、高品質な半導体装置を提供することである。 The problem to be solved by the present invention is to provide a high-quality semiconductor device by suppressing cracks generated in the plating film.

以下に説明する実施の形態の形態に係る半導体装置は、半導体基板と、半導体基板上に形成される金属電極と、前記金属電極上に形成されるメッキ膜とを備える。そして、このメッキ膜は、前記金属電極上に分散して配置され、且つ少なくとも一部において円弧又は楕円弧状の外周形状を有する。 A semiconductor device according to an embodiment described below includes a semiconductor substrate, a metal electrode formed on the semiconductor substrate, and a plating film formed on the metal electrode. The plating film is disposed in a distributed manner on the metal electrode, and at least part of the plating film has a circular or elliptical arc shape.

第１の実施の形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment. 図１のＩ−Ｉ’断面図である。It is I-I 'sectional drawing of FIG. 第１の実施の形態の変形例を示す。The modification of 1st Embodiment is shown. 第１の実施の形態の変形例を示す。The modification of 1st Embodiment is shown. 第１の実施の形態の変形例を示す。The modification of 1st Embodiment is shown. 第２の実施の形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 2nd embodiment.

以下、図面を参照して、本発明の実施の形態に係る半導体装置について説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。半導体としては、シリコン（Ｓｉ）を一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＧａＮ）などの化合物半導体にも適用可能である。酸化膜、絶縁膜としては、酸化シリコン、窒化シリコンを一例に説明するが、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。 Hereinafter, semiconductor devices according to embodiments of the present invention will be described with reference to the drawings. The drawings used in the description in the embodiments are schematic for ease of description, and the shape, size, magnitude relationship, etc. of each element in the drawings are not necessarily shown in the drawings in actual implementation. The present invention is not limited to the above, and can be appropriately changed within a range where the effects of the present invention can be obtained. As a semiconductor, silicon (Si) will be described as an example, but it can also be applied to a compound semiconductor such as silicon carbide (SiC) or nitride semiconductor (GaN). As the oxide film and the insulating film, silicon oxide and silicon nitride will be described as an example, but other insulators such as silicon oxynitride and alumina may be used.

［第１の実施の形態］
図１は、第１の実施の形態に係る半導体装置の平面図であり、図２は、図１のＩ−Ｉ’断面図である。この半導体装置は、メッキ膜１、パシベーション膜２、パッド３、金属電極５、層間絶縁膜６、酸化膜７、及び半導体基板８を備える。 [First Embodiment]
FIG. 1 is a plan view of the semiconductor device according to the first embodiment, and FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. The semiconductor device includes a plating film 1, a passivation film 2, a pad 3, a metal electrode 5, an interlayer insulating film 6, an oxide film 7, and a semiconductor substrate 8.

半導体基板８上には、例えば酸化シリコンからなる酸化膜７、層間絶縁膜６が堆積され、この酸化膜７及び層間絶縁膜６を貫通して形成された開口部に、金属電極５が形成されている。金属電極５は、半導体基板８上に形成された半導体素子（ダイオード等。図示せず）の各端子に接続される。この金属電極５上には、窒化シリコン等からなるパシベーション膜２が形成され、このパシベーション膜２には金属電極５に達する開口部Ｐが形成されている。そして、この開口部Ｐにおいて露出した金属電極５の表面に埋め込まれるようにメッキ膜１が形成されている。 An oxide film 7 made of, for example, silicon oxide and an interlayer insulating film 6 are deposited on the semiconductor substrate 8, and a metal electrode 5 is formed in an opening formed through the oxide film 7 and the interlayer insulating film 6. ing. The metal electrode 5 is connected to each terminal of a semiconductor element (diode or the like, not shown) formed on the semiconductor substrate 8. A passivation film 2 made of silicon nitride or the like is formed on the metal electrode 5, and an opening P reaching the metal electrode 5 is formed in the passivation film 2. The plating film 1 is formed so as to be embedded in the surface of the metal electrode 5 exposed in the opening P.

この開口部Ｐは、図１に示すように、パシベーション膜２の表面に、例えばマトリクス状に多数形成されている。そして、このマトリクス状に並んだ円形の開口部Ｐにおいて露出した金属電極５の表面に、メッキ膜１が形成されている。すなわち、メッキ膜１は、金属電極５の表面に分散して配置され、且つ各開口部Ｐにおいて略円形の形状に形成されている。なお、図１において、半導体基板８の端部において形成されている開口部Ｐに形成されるメッキ膜１は、小信号パッド３を構成し、その他のメッキ膜１は、例えばダイオードのエミッタパッドを構成する。なお、ここでいう「略円形」とは、縦横比が１に限定されるという意味ではなく、クラックの発生が十分に抑制することができる範囲において、縦横比は１よりも大きくても良い。例えば、図３に示すように、開口部Ｐ及びそこに埋め込まれるメッキ膜１の形状を、楕円形とすることも可能である。このような楕円形状でも、クラックの発生を十分に抑制することができる。 As shown in FIG. 1, a large number of openings P are formed on the surface of the passivation film 2 in a matrix, for example. A plating film 1 is formed on the surface of the metal electrode 5 exposed in the circular openings P arranged in a matrix. That is, the plating film 1 is arranged in a distributed manner on the surface of the metal electrode 5 and is formed in a substantially circular shape in each opening P. In FIG. 1, the plating film 1 formed in the opening P formed at the end of the semiconductor substrate 8 constitutes a small signal pad 3, and the other plating film 1 is, for example, an emitter pad of a diode. Configure. Here, “substantially circular” does not mean that the aspect ratio is limited to 1, and the aspect ratio may be larger than 1 in a range in which generation of cracks can be sufficiently suppressed. For example, as shown in FIG. 3, the shape of the opening P and the plating film 1 embedded therein may be an ellipse. Even with such an elliptical shape, the occurrence of cracks can be sufficiently suppressed.

また、開口部Ｐ及びメッキ膜１の形状は、円形、楕円形以外にも、その少なくとも一部に円弧又は楕円弧が含まれる形状であればよい。例えば、図４に示すように、円形の一部が直線状に切り取られた形状を有していても良い。また、図５に示すように、楕円形の一部が直線状に切り取られた形状を有していてもよい。更に、異なる形状のメッキ膜１を１つの半導体基板上に混合的に形成することも可能である。 Moreover, the shape of the opening part P and the plating film 1 should just be a shape in which the circular arc or elliptical arc is contained in at least one part other than circular and elliptical. For example, as shown in FIG. 4, you may have the shape where a part of circle was cut off linearly. Moreover, as shown in FIG. 5, you may have the shape where a part of ellipse was cut off linearly. Furthermore, the plating films 1 having different shapes can be mixedly formed on one semiconductor substrate.

図１に戻って説明を続ける。本実施の形態では、上記のようにパシベーション膜２において複数の略円形の開口部Ｐが形成され、その略円形の開口部Ｐに埋め込まれるようにメッキ膜１が形成されている。図１では、複数の開口部Ｐがマトリクス状に配置されているが、これに限定されるものではなく、複数の開口部Ｐが半導体基板８及び金属電極５上に分散して配置されていればよい。例えば、千鳥格子状に開口部Ｐを配置することも可能である。 Returning to FIG. 1, the description will be continued. In the present embodiment, a plurality of substantially circular openings P are formed in the passivation film 2 as described above, and the plating film 1 is formed so as to be embedded in the substantially circular openings P. In FIG. 1, the plurality of openings P are arranged in a matrix, but the present invention is not limited to this, and the plurality of openings P may be arranged dispersedly on the semiconductor substrate 8 and the metal electrode 5. That's fine. For example, the openings P can be arranged in a staggered pattern.

金属電極５の上に大面積に亘りメッキ膜を形成した場合、メッキ膜１と金属電極５との間で熱膨張率が異なることにより、メッキ膜１の端部において応力が集中し、クラックが発生することがある。しかし、本実施の形態では、メッキ膜１はパシベーション膜１において少なくとも一部において円弧又は楕円弧状の外周形状を有する複数の開口部Ｐ、例えば複数の略円形の開口部Ｐが形成され、その略円形の開口部Ｐに埋め込まれるようにメッキ膜１が形成されているので、応力は分散される。従って、メッキ膜１にクラックが発生することを抑制することができる。 When a plating film is formed over a large area on the metal electrode 5, the thermal expansion coefficient differs between the plating film 1 and the metal electrode 5, so that stress concentrates at the end of the plating film 1 and cracks are generated. May occur. However, in the present embodiment, the plating film 1 is formed with a plurality of openings P having a circular or elliptical outer peripheral shape, for example, a plurality of substantially circular openings P, at least partially in the passivation film 1. Since the plating film 1 is formed so as to be embedded in the circular opening P, the stress is dispersed. Accordingly, the occurrence of cracks in the plating film 1 can be suppressed.

［第２の実施の形態］
次に、第２の実施の形態に係る半導体装置を、図６を参照して説明する。図１、図２と同一の構成要素については、図１と同一の符号を付しているので、重複する説明は省略する。図６は、第２の実施の形態に係る半導体装置の平面図である。図６のＩ−Ｉ´断面図の形状は、図２と略同一であるので、省略する。 [Second Embodiment]
Next, a semiconductor device according to a second embodiment will be described with reference to FIG. The same components as those in FIGS. 1 and 2 are denoted by the same reference numerals as those in FIG. FIG. 6 is a plan view of the semiconductor device according to the second embodiment. The shape of the II ′ cross-sectional view of FIG. 6 is substantially the same as FIG.

この第２の実施の形態の半導体装置は、略円形の開口部Ｐが多数形成されている点では第１の実施の形態の半導体装置と同一であるが、半導体基板８の中央付近に、開口部Ｐよりも大きい矩形の開口部Ｐ’が形成され、この開口部Ｐ’に矩形状のメッキ膜１Ｌが形成されている点で、第１の実施の形態と異なっている。この開口部Ｐ’の面積は、開口部Ｐの面積よりも大きい。このような大型の開口部Ｐ’、及びそこに埋め込まれる矩形状のメッキ膜１Ｌが存在しても、その大きさが適当であれば、上述のクラックの発生等の問題は生じない。また、分散的に配置された略円形形状の複数のメッキ膜１においては、第１の実施の形態と同様に応力が分散される。さらに、この実施の形態の開口部Ｐ’は、半導体基板８の中央付近にあるため、熱膨張率の差による影響は限定的である。したがって、この実施の形態によっても、第１の実施の形態と同様の効果を期待することができる。 The semiconductor device according to the second embodiment is the same as the semiconductor device according to the first embodiment in that a large number of substantially circular openings P are formed, but an opening is formed near the center of the semiconductor substrate 8. A rectangular opening P ′ larger than the portion P is formed, and a rectangular plating film 1L is formed in the opening P ′, which is different from the first embodiment. The area of the opening P ′ is larger than the area of the opening P. Even if such a large opening P ′ and the rectangular plating film 1L embedded therein are present, problems such as the occurrence of cracks described above do not occur if the size is appropriate. Further, in the plurality of substantially circular plating films 1 arranged in a distributed manner, the stress is dispersed as in the first embodiment. Furthermore, since the opening P ′ in this embodiment is near the center of the semiconductor substrate 8, the influence due to the difference in thermal expansion coefficient is limited. Therefore, according to this embodiment, the same effect as that of the first embodiment can be expected.

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 As mentioned above, although several embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１・・・・・・パシベーション膜、３・・・パッド、５・・・金属電極、６・・・層間絶縁膜、７・・・酸化膜、８・・・半導体基板。
DESCRIPTION OF SYMBOLS 1 .... Passivation film, 3 ... Pad, 5 ... Metal electrode, 6 ... Interlayer insulation film, 7 ... Oxide film, 8 ... Semiconductor substrate.

Claims

A semiconductor substrate;
A metal electrode formed on a semiconductor substrate;
A plating film formed on the metal electrode;
With
2. The semiconductor device according to claim 1, wherein the plating film is distributed on the metal electrode and has at least a part of an outer circumference of an arc or an elliptic arc.

Further comprising a passivation film formed on the metal electrode,
The passivation film includes a plurality of openings having an outer peripheral shape of an arc or an elliptical arc shape at least partially reaching the surface of the metal electrode,
The semiconductor device according to claim 1, wherein the plating film is formed to be embedded in the plurality of openings.

The semiconductor device according to claim 1, wherein the plating film has a substantially circular outer peripheral shape.

The semiconductor device according to claim 1, wherein the plating film has a substantially elliptical outer peripheral shape.