JP2014153177A - Inspection device and inspection method - Google Patents
Inspection device and inspection method Download PDFInfo
- Publication number
- JP2014153177A JP2014153177A JP2013022798A JP2013022798A JP2014153177A JP 2014153177 A JP2014153177 A JP 2014153177A JP 2013022798 A JP2013022798 A JP 2013022798A JP 2013022798 A JP2013022798 A JP 2013022798A JP 2014153177 A JP2014153177 A JP 2014153177A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- inspection
- pixel
- pixel region
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007689 inspection Methods 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 230000007547 defect Effects 0.000 claims abstract description 19
- 239000011159 matrix material Substances 0.000 claims description 13
- 238000005070 sampling Methods 0.000 claims description 10
- 230000010363 phase shift Effects 0.000 claims description 9
- 238000003384 imaging method Methods 0.000 claims description 3
- 239000011295 pitch Substances 0.000 description 17
- 239000004973 liquid crystal related substance Substances 0.000 description 14
- 239000011521 glass Substances 0.000 description 11
- 239000000523 sample Substances 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 6
- 230000002950 deficient Effects 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000020169 heat generation Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 206010037660 Pyrexia Diseases 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Electroluminescent Light Sources (AREA)
- Studio Devices (AREA)
- Length Measuring Devices By Optical Means (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
Abstract
Description
本発明は、検査装置および検査方法に関し、特にデータ線や、アドレス線等の平行配線を有するプリント基板や半導体基板、トランジスタアクティブマトリックス等のガラス基板を検査する検査装置および検査方法に関する。 The present invention relates to an inspection apparatus and an inspection method, and more particularly to an inspection apparatus and an inspection method for inspecting a printed circuit board, a semiconductor substrate, and a glass substrate such as a transistor active matrix having parallel wiring such as data lines and address lines.
プリント基板、半導体基板は、工程が進むほど製造コストが増えてゆくため、次工程に進む前に検査し、不良箇所を含む基板を排除し又は修正して歩留まりを向上させている。これは、ＴＦＴ方式の液晶または有機ＥＬパネル等のようなトランジスタアクティブマトリックスにおいても同様である。トランジスタアクティブマトリックスは、ガラス製の基板上に多数のデータ線と、多数のゲート線とが格子状に配置され、プリント基板、半導体基板と同様に高度に平行配線が多用されている。データ線とゲート線の交点には、画素を制御する薄膜トランジスタが配置されており、これを画素領域としてその上に液晶を封入し或いは有機ＥＬ塗布を行う。トランジスタアクティブマトリックスにおいても工程が進むにつれて製造コストが増えてゆくため、トランジスタアクティブマトリックスを基板に形成した工程段階で検査を行って不良箇所を含む基板を排除し又は修正して、液晶を封入し或いは有機ＥＬ塗布前の早い段階で歩留まりを向上させることが行われる。 Since the manufacturing cost of the printed circuit board and the semiconductor substrate increases as the process proceeds, inspection is performed before proceeding to the next process, and the substrate including the defective portion is excluded or corrected to improve the yield. The same applies to a transistor active matrix such as a TFT liquid crystal or an organic EL panel. In the transistor active matrix, a large number of data lines and a large number of gate lines are arranged in a lattice pattern on a glass substrate, and parallel wiring is used frequently as in a printed circuit board and a semiconductor substrate. A thin film transistor for controlling a pixel is disposed at the intersection of the data line and the gate line, and this is used as a pixel region to enclose liquid crystal or apply organic EL. Since the manufacturing cost of the transistor active matrix also increases as the process proceeds, inspection is performed at the process stage in which the transistor active matrix is formed on the substrate, and the substrate including the defective portion is excluded or corrected, and the liquid crystal is sealed. The yield is improved at an early stage before the organic EL coating.
プリント基板、半導体基板やトランジスタアクティブマトリックスが形成されたガラス基板の検査においては、基板上に現れるパターンにボイドが無いかを外観から検査する方法に加えて、電気信号を与えて検査する方法もある。例えば、トランジスタアクティブマトリックスは、トランジスタアクティブマトリックスによる画素領域は、ゲート線、データ線等がガラス基板上に縦横に整列し、その交点位置に駆動用のトランジスタとインジウム錫酸化物を用いた透明電極が形成されている。図８Ａ、図８Ｂに液晶パネルと有機ＥＬパネルの１画素分のＴＦＴ駆動回路を示す。図８Ａは液晶パネルの１画素分のＴＦＴ駆動回路であり、駆動用のトランジスタ４はゲートをゲート線２に、ソースとドレインをデータ線３と透明電極５に接続されている。この透明電極５を露出した状態で、液晶パネルの場合は、ゲート線２、データ線３に電位を与えて、正常な電位が透明電極５の表面に発生しているかどうかを計測して判断することにより電気的に検査する。 In the inspection of a printed circuit board, a semiconductor substrate, or a glass substrate on which a transistor active matrix is formed, in addition to a method of inspecting whether a pattern appearing on the substrate is free from voids, there is a method of inspecting by giving an electric signal. . For example, in the transistor active matrix, the pixel area of the transistor active matrix has a gate line, a data line, etc. aligned vertically and horizontally on a glass substrate, and a driving transistor and a transparent electrode using indium tin oxide are at the intersection. Is formed. 8A and 8B show a TFT drive circuit for one pixel of a liquid crystal panel and an organic EL panel. FIG. 8A shows a TFT driving circuit for one pixel of the liquid crystal panel. The driving transistor 4 has a gate connected to the gate line 2 and a source and drain connected to the data line 3 and the transparent electrode 5. In the case of a liquid crystal panel with the transparent electrode 5 exposed, a potential is applied to the gate line 2 and the data line 3 to determine whether or not a normal potential is generated on the surface of the transparent electrode 5. Inspect electrically.
図８Ｂは有機ＥＬパネルの１画素分のＴＦＴ駆動回路６であり、有機ＥＬパネルにおいては、液晶パネルと異なり有機ＥＬ自体が自己発光するための駆動電流が必要となる。このため、液晶用のＴＦＴ駆動回路６に比べ、駆動用のトランジスタ７と駆動電流を供給するドライブ線８が付加されている点が異なる。 FIG. 8B shows a TFT drive circuit 6 for one pixel of the organic EL panel. In the organic EL panel, unlike the liquid crystal panel, a drive current is required for the organic EL itself to emit light. This is different from the liquid crystal TFT drive circuit 6 in that a drive transistor 7 and a drive line 8 for supplying a drive current are added.
いずれのパネルに対しても、露出した透明電極に対して間隔を開けて対向する電極を配置し、交流電流を印加した基板にプローブを近接させ、プローブに誘起される電圧を測定する。この検査では、基板の表面上で観察できない欠陥を検出できる。このような従来例として、例えば、特許文献１および２に示すような非接触型の検査装置が提案されている。 In any panel, electrodes facing each other with an interval from the exposed transparent electrode are arranged, the probe is brought close to the substrate to which an alternating current is applied, and the voltage induced in the probe is measured. This inspection can detect defects that cannot be observed on the surface of the substrate. As such a conventional example, for example, non-contact type inspection apparatuses as shown in Patent Documents 1 and 2 have been proposed.
欠陥が表面上に現れていないと、外観検査により発見することは難しい。また、電気的に欠陥を検査する上記した従来技術は、露出した透明電極に対してギャップをおいて検査をするものであり、透明電極により誘起される電圧を測定するために検査のスループットが低い。検査時に基板とプローブ間に誘電性流体が充填することにより大きなキャパシタンスが得られるが、透明電極が誘電性流体により汚染防止の処理が必要とされる。 If defects are not visible on the surface, it is difficult to find by visual inspection. In addition, the above-described conventional technique for inspecting an electrical defect inspects an exposed transparent electrode with a gap, and the inspection throughput is low because the voltage induced by the transparent electrode is measured. . A large capacitance can be obtained by filling the dielectric fluid between the substrate and the probe at the time of inspection, but the transparent electrode needs to be treated to prevent contamination with the dielectric fluid.
本発明は上記の問題点を解決し、表面上観察出来ない欠陥に対しても、非接触に配線の欠陥を検出することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems and to detect a wiring defect in a non-contact manner even for a defect that cannot be observed on the surface.
本発明の検査装置によれば、等間隔で配置された多数の平行配線と、当該平行配線に同時に電流を流すことが可能なコンタクトパッドとを有する基板の検査装置において、前記コンタクトパッドに対向して配置された検査ピンと、前記平行配線が配置された領域を撮像する受光素子と、前記撮像素子を移動させて前記領域を走査するアクチュエータ機構と、前記検査ピンを介して前記平行配線に電流を流した状態で、前記受光素子の走査画像を入力し、前記画素領域の格子のピッチを１／４ずつずらした４つのモアレ縞画像を取得し、当該モアレ縞画像から前記領域内の位相のずれを計算する計算機とを有し、前記計算機は、位相のずれに基づいて欠陥を検出することを特徴とする。 According to the inspection apparatus of the present invention, in a substrate inspection apparatus having a large number of parallel wirings arranged at equal intervals and a contact pad capable of simultaneously passing a current through the parallel wirings, the inspection device faces the contact pads. An inspection pin arranged in a row, a light receiving element that images an area in which the parallel wiring is arranged, an actuator mechanism that moves the imaging element to scan the area, and a current to the parallel wiring through the inspection pin. In this state, the scanning image of the light receiving element is input, and four moire fringe images obtained by shifting the grid pitch of the pixel region by ¼ are obtained, and the phase shift in the region from the moire fringe image is acquired. And calculating a defect based on a phase shift.
また、本発明の検査方法によれば、多数のゲート線と多数のデータ線が格子状に配置されたトランジスタアクティブマトリクスによる画素領域が基板上に形成された段階で当該基板の検査を行う検査方法であって、前記全ゲート線或いは全データ線に電流を流すコンタクトパッドとが設けられており、前記コンタクトパッドに検査ピンを接触させて前記全ゲート線或いは全データ線に電流を流し、前記画素領域を撮像して、前記画素領域の格子のピッチを１／４ずつずらした４つのモアレ縞画像を取得し、当該モアレ縞画像から前記画素領域内の位相を計算し、標準とする画素領域が形成された基板を用いて検出された位相と、検査対象とする画素領域が形成された基板を用いて検出された位相を比較して、相違を検出することを特徴とする。 Further, according to the inspection method of the present invention, an inspection method for inspecting a substrate at a stage where a pixel region by a transistor active matrix in which a large number of gate lines and a large number of data lines are arranged in a lattice shape is formed on the substrate. A contact pad for passing a current to all the gate lines or all the data lines, and an inspection pin is brought into contact with the contact pad to cause a current to flow to all the gate lines or all the data lines. The area is imaged, and four moire fringe images obtained by shifting the grid pitch of the pixel area by ¼ are obtained, the phase in the pixel area is calculated from the moire fringe image, and a standard pixel area is obtained. The phase detected using the formed substrate is compared with the phase detected using the substrate on which the pixel region to be inspected is formed, and a difference is detected.
これら本発明によれば、平行配置された配線に対して受光素子による光学的な検査を行うので当該検査範囲に対しては非接触に欠陥を検出できる。また、モアレ縞を用いて熱による形状変化を検査するものであるため、外観上検出が出来ない欠陥であっても、検査も行うことができる。 According to the present invention, since the optical inspection by the light receiving element is performed on the wiring arranged in parallel, the defect can be detected in a non-contact manner in the inspection range. Moreover, since the shape change due to heat is inspected using moire fringes, even a defect that cannot be detected in appearance can be inspected.
まず、検査の原理について説明する。
プリント基板、半導体基板、ガラス基板上のデータ線、アドレス線等の配線パターンは上層に皮膜された状態でも平行模様として観察できる。この配線パターンに電流を流した状態にすると、配線パターンが保有する電気抵抗により発熱する。配線パターンが細いと抵抗が大きいため、発熱量が他の配線パターンと比べて大きくなったり、或いは断線していると発熱が起こらない。この結果、配線パターンの不良の具合が、基板上に発熱量の変化として現れる。そして、発熱の相違により、各箇所における基板の膨張が変化する。
First, the principle of inspection will be described.
Wiring patterns such as data lines and address lines on a printed circuit board, semiconductor substrate, and glass substrate can be observed as parallel patterns even when they are coated on an upper layer. When a current is passed through the wiring pattern, heat is generated by the electrical resistance of the wiring pattern. Since the resistance is large when the wiring pattern is thin, heat generation does not occur when the amount of heat generation is larger than that of other wiring patterns or when the wiring pattern is disconnected. As a result, the defect state of the wiring pattern appears as a change in the amount of heat generation on the substrate. And the expansion | swelling of the board | substrate in each location changes with the difference in heat_generation | fever.
また、液晶パネルや有機ＥＬＤの画素領域においては、さらに、ゲート線を全選択状態にし、全データ線を接地電位にする。この状態下で、あるゲート線あるデータ線とが交差する位置において短絡している欠陥があると、このゲート線とデータ線には電流が流れる。この結果、電流によりこのゲート線とデータ線及び短絡箇所において発熱し、その箇所だけ熱による膨張が発生する。 Further, in the pixel region of the liquid crystal panel or the organic ELD, the gate lines are all selected and all the data lines are set to the ground potential. Under this state, if there is a defect that is short-circuited at a position where a certain gate line intersects with a certain data line, a current flows through the gate line and the data line. As a result, heat is generated in the gate line, the data line, and the short-circuited portion by the current, and expansion due to heat occurs only in that portion.
一方、物体の変位や応力測定に対して、モアレ縞を用いた測定法が知られている。これは、表面に濃淡の格子縞が所定ピッチで形成されたガラス板（メインスケール）を通し、さらにメインスケールと同じピッチで且つ位相が１／４ピッチずつ異なる４つの格子縞が形成されたインデックススケールを通して、受光素子で電気信号を発生させる。ここにおいて、例えばメインスケールが移動すれば、４つの格子縞が形成されたインデックススケールを通した電気信号に強度変化が生じて位相変化を検出できる。 On the other hand, a measurement method using moire fringes is known for measuring displacement and stress of an object. This is done through a glass plate (main scale) in which light and dark lattice fringes are formed at a predetermined pitch on the surface, and further through an index scale in which four lattice fringes having the same pitch as the main scale and differing by 1/4 pitch are formed. Then, an electric signal is generated by the light receiving element. Here, for example, if the main scale moves, a change in intensity occurs in the electrical signal that has passed through the index scale in which four lattice fringes are formed, and a phase change can be detected.
この技術を利用して、画素領域の格子模様を上記メインスケールとして、インデックススケールを通して受講素子にその反射光を撮像させる。上記した液晶パネルや有機ＥＬＤの画素領域における配線短絡による膨張は極めて微小であるが、他の格子模様の繰返し位相に対して、熱膨張した箇所においてのみに位相の変化を生じさせており、この位相を受光素子により電気信号として捕らえることができる。 Using this technique, the lattice pattern of the pixel region is used as the main scale, and the reflected light is imaged by the student through the index scale. The expansion due to the wiring short-circuit in the pixel area of the above-described liquid crystal panel or organic ELD is extremely small. However, the phase change occurs only in the thermally expanded portion with respect to the repetitive phase of other lattice patterns. The phase can be captured as an electrical signal by the light receiving element.
位相θは、１／４ピッチずつ異なる４個の格子縞を通して検出されたモアレ縞画像（Ｉ０（ｘ、ｙ）、Ｉ１（ｘ、ｙ）、Ｉ２（ｘ、ｙ）、Ｉ３（ｘ、ｙ））としたとき、数１により求めることができる。（ｘ、ｙ）は、受光素子で画素領域を撮像した時の画素の位置である。 The phase θ is the moire fringe images (I 0 (x, y), I 1 (x, y), I 2 (x, y), I 3 (x , Y)), it can be obtained by Equation 1. (X, y) is the position of the pixel when the pixel region is imaged by the light receiving element.
図１はモアレ縞による位相検出の実験データを示している。図１Ａは基板に表れた格子模様を示している。実験では、加熱された基板が冷却してゆく過程で、センサでガラス基板を撮像した。温度分布が場所により相違が生じる。受光素子でガラス基板を撮像し、各座標（ｘ、ｙ）の輝度から、位相を計算し、位相の分布を位相がずれるにつれ明度が暗くなるように濃淡で表して表示する。図１Ｂは初期の位相分布であり、全体が加熱されたことにより膨張し、全体的に明度が統一されたグレーの状態である。図１Ｃは５分後、図１Ｄは１１分経過後の位相分布である。時間が経過するにつれて、図中左側が右側に比べて明るくなってきている。これは、左側に行くほど縮んで、元の格子の間隔に近づいていることを示している。このように、熱膨張／熱収縮により格子の間隔が変化したことをモアレ縞により検出することができる。 FIG. 1 shows experimental data for phase detection using moire fringes. FIG. 1A shows a lattice pattern appearing on the substrate. In the experiment, the glass substrate was imaged by the sensor while the heated substrate cooled down. The temperature distribution varies depending on the location. The glass substrate is imaged by the light receiving element, the phase is calculated from the luminance of each coordinate (x, y), and the phase distribution is displayed in light and shade so that the brightness becomes darker as the phase shifts. FIG. 1B shows an initial phase distribution, which is a gray state in which the whole is expanded by being heated and the brightness is unified as a whole. FIG. 1C shows the phase distribution after 5 minutes, and FIG. 1D shows the phase distribution after 11 minutes. As time passes, the left side of the figure is brighter than the right side. This shows that it shrinks as it goes to the left, and approaches the original lattice spacing. Thus, it can be detected by the moire fringes that the lattice spacing has changed due to thermal expansion / contraction.
図２は、フレキシブルプリント基板上の１ｍｍの等間隔に配置された平行配線について検査した様子を示している。図２Ａにおいて、「欠陥」と表示されている箇所の配線太さが他の配線と比べて細くなっている。この平行配線に対して電流を流すと、「欠陥」を有している配線が他の配線と比べて発熱量が大きくなり、フレキシブルプリント基板に形状的な変化を与える。図２Ａの横矢印は図２Ｂの横軸に対応し、縦軸は無負荷時の位相のずれ量を示している。各平行配線に電流を３３ｍＡ流した状態では、欠陥箇所において２０μｍのずれを検出した。また、１５０ｍＡを流した状態では、２００μｍのずれを検出した。いずれも、欠陥の無い配線の位置よりも大きな位相のずれが検出できた。尚、モアレ縞を用いた検出手法であるので、平行配線の両端にある配線に欠陥がある場合には検出が出来ない。また、撮像するカメラの画素数は、格子模様或いは配線間隔で割り切れる画素数である必要があり、カメラ位置の接写・拡大で合わせておく。 FIG. 2 shows a state in which parallel wirings arranged at equal intervals of 1 mm on the flexible printed circuit board are inspected. In FIG. 2A, the wiring thickness of the portion displayed as “defect” is thinner than the other wirings. When a current is applied to the parallel wiring, the wiring having the “defect” generates a larger amount of heat than the other wiring, and changes the shape of the flexible printed board. The horizontal arrow in FIG. 2A corresponds to the horizontal axis in FIG. 2B, and the vertical axis indicates the amount of phase shift when there is no load. In a state where a current of 33 mA was passed through each parallel wiring, a deviation of 20 μm was detected at the defective portion. Further, in a state where 150 mA was passed, a deviation of 200 μm was detected. In both cases, a phase shift larger than the position of the wiring having no defect was detected. Since the detection method uses moire fringes, detection is not possible if the wirings at both ends of the parallel wiring are defective. Further, the number of pixels of the camera to be imaged needs to be the number of pixels divisible by the lattice pattern or the wiring interval, and is adjusted by close-up / enlargement of the camera position.
半導体基板やトランジスタアクティブマトリックスが形成されたガラス基板においても等間隔に配置された平行配線が局所的に加熱される場合は、加熱を受けた場所だけが膨張／収縮するため、当該部分に等間隔配線のピッチに微小な変化が生じるのであり、これを位相のずれとして検出することができる。
以下、トランジスタアクティブマトリックスが形成されたガラス基板を検査対象とした例を示して、本実施例の検査装置を説明する。
Even in a glass substrate on which a semiconductor substrate or a transistor active matrix is formed, when parallel wirings arranged at equal intervals are locally heated, only the place where the heat is applied expands / contracts. A minute change occurs in the pitch of the wiring, and this can be detected as a phase shift.
Hereinafter, an inspection apparatus according to the present embodiment will be described with reference to an example in which a glass substrate on which a transistor active matrix is formed is an inspection target.
液晶パネルや有機ＥＬＤには、画素領域の周囲に検査信号を入力するコンタクトパッドが多数個設けられている。図３は、ＴＦＴ液晶パネルの基板１０を示している。この基板１０には、１枚のガラス板の上に多数の画素領域１が薄膜技術により設けられており、この後液晶の封入や切断が行われて夫々が１つの製品になる。画素領域１１の左側には、画素領域１１に検査信号を与えるためのコンタクトパッド１２が設けられる。コンタクトパッド１２から、データ線全線、ドライブ線全線或いはゲート線全線に夫々に対して電流を流すことができる。また、コンタクトパッド１２を用いてゲート線を全選択した状態でデータ線のコモン電圧設定が可能とする回路が基板１０内に作られている。
図３においては、作図の都合上３つ程度示されているが、図は一例であり、この数、配置に限られるものではない。
Liquid crystal panels and organic ELDs are provided with a large number of contact pads for inputting inspection signals around the pixel area. FIG. 3 shows the substrate 10 of the TFT liquid crystal panel. The substrate 10 is provided with a large number of pixel regions 1 on a single glass plate by a thin film technology, and thereafter, liquid crystal is sealed and cut into one product. On the left side of the pixel region 11, a contact pad 12 for supplying an inspection signal to the pixel region 11 is provided. A current can be passed from the contact pad 12 to all data lines, all drive lines, or all gate lines. In addition, a circuit is formed in the substrate 10 that allows the common voltage setting of the data lines in a state where all the gate lines are selected using the contact pads 12.
In FIG. 3, about three are shown for convenience of drawing, but the figure is an example, and the number and arrangement are not limited.
図４は、本実施例の検査装置１３である。検査装置１３は、検査対象である基板１０が搭載されるステージ１４と、ステージ１４の上でリフトピン１５により上下するプローブ基板１６を有している。プローブ基板１６には、画素領域１１に対応して開口１７が設けられており、コンタクトパッド１２に接触して検査信号を与える検査ピン１８が各開口１７に対して設けられている。検査ピン１８は、プローブ基板１６の左端の箇所にある接続栓１９に繋がれており、ステージ１４の主電源入力ピン２０に接続する。 FIG. 4 shows the inspection apparatus 13 of the present embodiment. The inspection apparatus 13 includes a stage 14 on which a substrate 10 to be inspected is mounted, and a probe substrate 16 that moves up and down by lift pins 15 on the stage 14. The probe substrate 16 is provided with openings 17 corresponding to the pixel regions 11, and inspection pins 18 that contact the contact pads 12 and provide inspection signals are provided for the openings 17. The inspection pin 18 is connected to a connection plug 19 at the left end of the probe board 16 and is connected to the main power input pin 20 of the stage 14.
基板１０がステージ１４上に配置されると、リフトピン１５によりプローブ基板１６が下降し、検査ピン１８がコンタクトパッド１２に接触する。そして、接続栓１９が主電源入力ピン２０に接触することにより、検査信号がコンタクトパッド１２に与えられる。 When the substrate 10 is placed on the stage 14, the probe substrate 16 is lowered by the lift pins 15, and the inspection pins 18 come into contact with the contact pads 12. Then, when the connection plug 19 contacts the main power input pin 20, an inspection signal is given to the contact pad 12.
一方、センサ２１はプローブ基板１６の開口１７の上から画素領域１１を撮像する。Ｘ方向電動アクチュエータ２２及びＹ方向電動アクチュエータ２３からなるアクチュエータ機構にセンサ２１は搭載されており、ｘｙ面内を移動することにより画素領域１１を走査する。 On the other hand, the sensor 21 images the pixel region 11 from above the opening 17 of the probe substrate 16. A sensor 21 is mounted on an actuator mechanism including an X-direction electric actuator 22 and a Y-direction electric actuator 23, and scans the pixel region 11 by moving in the xy plane.
計算機２４は、リフトピン１５の昇降制御、ｘ方向電動アクチュエータ２２及びｙ方向電動アクチュエータ２３の位置制御、主電源入力ピン２０への電源制御、及びセンサ２１からの電気信号から位相を求めて、基板１０の欠陥の有無を判断する。 The computer 24 calculates the phase from the lift control of the lift pin 15, the position control of the x-direction electric actuator 22 and the y-direction electric actuator 23, the power control to the main power input pin 20, and the electrical signal from the sensor 21, and the board 10. Determine the presence or absence of defects.
図５は、センサ２１の動作の一例である。センサ２１内には、インデックススケール２５とＣＣＤイメージセンサ等の２次元画像を取得する受光素子２６が配置されている。インデックススケール２５は、図示しない機構で図中２７の矢印で示すように１／４ピッチずつ移動させることができ、各ピッチで撮像することにより４つのモアレ縞画像（Ｉ０（ｘ、ｙ）、Ｉ１（ｘ、ｙ）、Ｉ２（ｘ、ｙ）、Ｉ３（ｘ、ｙ））を輝度信号として検出する。
インデックススケール２５として、特開２００３−１０６８６９号のように、１／４ピッチずつピッチのずれた格子が予め４つ形成されているものを用いても良い。
FIG. 5 is an example of the operation of the sensor 21. In the sensor 21, a light receiving element 26 for obtaining a two-dimensional image such as an index scale 25 and a CCD image sensor is disposed. The index scale 25 can be moved by a quarter pitch as shown by an arrow 27 in the drawing by a mechanism (not shown), and four moire fringe images (I 0 (x, y), I 1 (x, y), I 2 (x, y), and I 3 (x, y)) are detected as luminance signals.
As the index scale 25, there may be used one in which four lattices whose pitches are shifted by ¼ pitch are formed in advance as disclosed in JP-A-2003-106869.
図６を用いて、検査方法を説明する。尚、ステップＳ１については、他の実施例において説明する。検査装置１３に対して標準となる基板１０を設定する。まずコンタクトパッド１２に対して検査ピン１８を接触させる（Ｓ２）。そして、位相測定サブルーチン（図６Ｂ）を呼び出し、全ゲート線に電流を流してゲート線の検査を行い、ついで全データ線、全ドライブ線に電流を流してデータ線の検査を行う（Ｓ１０）。全ゲート線２、全データ線３或いは全ドライブ線８の配線の両端には図８Ｃに示すドライバが設けられており、夫々の入力Ｐ、Ｑに相補的な信号を与えることにより、全ゲート線２に同時に、全データ線３に同時に或いは全ドライブ線８に同時に電流を流すことができる。また、全ゲート線２の両端に図８Ｃに示すドライバが設けられている場合、入力Ｐ、Ｑに同一電位を与えれば、全ゲート線に対して両端から電荷を注入して選択状態にすることができる。 The inspection method will be described with reference to FIG. Step S1 will be described in another embodiment. A standard substrate 10 is set for the inspection apparatus 13. First, the inspection pin 18 is brought into contact with the contact pad 12 (S2). Then, a phase measurement subroutine (FIG. 6B) is called, and currents are passed through all gate lines to inspect the gate lines, and then currents are passed through all data lines and all drive lines to inspect data lines (S10). A driver shown in FIG. 8C is provided at both ends of the wiring of all the gate lines 2, all the data lines 3 or all the drive lines 8, and all the gate lines are provided by supplying complementary signals to the respective inputs P and Q. 2, currents can be supplied to all data lines 3 simultaneously or to all drive lines 8 simultaneously. Further, when the drivers shown in FIG. 8C are provided at both ends of all the gate lines 2, if the same potential is applied to the inputs P and Q, the charges are injected from both ends into the selected state. Can do.
次に、ゲート線と、データ線或いはドライブ線との短絡検査を行う。液晶パネルの場合、ゲート線と、全データ線をコモン電圧に設定する（Ｓ１１）。有機ＥＬパネルの場合は、ゲート線、データ線のほかにドライブ線があるので、ゲート線を全選択状態にしておいて、全データ線をコモン電圧にしたり、或いは、全データ線をコモン電圧にする代わりに全ドライブ線をコモン電圧とする。 Next, a short circuit inspection is performed between the gate line and the data line or the drive line. In the case of a liquid crystal panel, the gate line and all data lines are set to a common voltage (S11). In the case of an organic EL panel, there are drive lines in addition to the gate lines and data lines, so that all the data lines are set to a common voltage with all the gate lines selected, or all the data lines are set to a common voltage. Instead, use a common voltage for all drive lines.
各検査においては、ゲート線２、データ線３、ドライブ線８に所定の条件を設定して所定時間後、センサ２１はＸＹ平面を走査して、各画素領域１１の各位置について、基板の全画素領域の位相変化を測定する。ここにおいて、インデックススケール２５（図５）のピッチは、標準基板の画素領域の表面に現れた格子模様のピッチに対応するものである。 In each inspection, a predetermined condition is set for the gate line 2, the data line 3, and the drive line 8, and after a predetermined time, the sensor 21 scans the XY plane, and for each position of each pixel region 11, The phase change of the pixel area is measured. Here, the pitch of the index scale 25 (FIG. 5) corresponds to the pitch of the lattice pattern that appears on the surface of the pixel region of the standard substrate.
数１に基づき計算機２４により位相を計算し、画素領域１１における位相の分布を求める。このようにして求めた位相の分布を標準パターンとして、計算機２４に記憶する（Ｓ４）。 The phase is calculated by the computer 24 based on Equation 1, and the phase distribution in the pixel region 11 is obtained. The phase distribution thus obtained is stored in the computer 24 as a standard pattern (S4).
インデックススケール２５の格子の方向を９０度変更して、同様に標準パターンを取得して計算機２４に設定する。これにより、縦横の標準パターンを取得する。 The direction of the grid of the index scale 25 is changed by 90 degrees, and the standard pattern is acquired and set in the computer 24 in the same manner. Thereby, vertical and horizontal standard patterns are acquired.
次に検査対象の基板１０を検査装置１３に設定する。そして、コンタクトパッド１２に対して検査ピン１８を接触させる（Ｓ５）。そして、位相測定サブルーチン（図６Ｂ）を呼び出し、標準となる基板と同様に、ゲート線、データ線、ドライブ線を制御して、各画素領域に対して所定時間後に位相測定をする（Ｓ１０〜Ｓ１１）。 Next, the inspection target substrate 10 is set in the inspection apparatus 13. Then, the inspection pin 18 is brought into contact with the contact pad 12 (S5). Then, the phase measurement subroutine (FIG. 6B) is called to control the gate lines, data lines, and drive lines in the same manner as the standard substrate, and perform phase measurement for each pixel area after a predetermined time (S10 to S11). ).
標準の基板で求めた位相の標準パターンと、検査対象の基板で求めた位相のパターンとを比較し、誤差と看做される予め決められた閾値以上の相違がある箇所が存在する場合、異常として判断し、異常を検出した座標を計算機２４の表示画面を利用して示す。インデックススケール２５の格子の方向を９０度変更して、同様に検査を行う。このように、位相が変化している箇所が、熱による膨張を起こし、格子の間隔が変化している箇所として検出することができる。 Comparing the phase standard pattern obtained on the standard substrate with the phase pattern obtained on the substrate to be inspected, if there is a part where there is a difference greater than a predetermined threshold that is regarded as an error, abnormal The coordinates where the abnormality is detected are shown using the display screen of the computer 24. The inspection is similarly performed by changing the direction of the lattice of the index scale 25 by 90 degrees. Thus, the location where the phase is changed can be detected as the location where the expansion due to heat occurs and the interval of the lattice is changed.
尚、標準の基板で求めた位相の標準パターンを用いたのは、検査対象の基板の構造により、たとえ欠陥の無い基板であっても、ゲート線、データ線、ドライブ線を制御した際の位相のずれの発生の仕方が異なるからである。
図２の例で示したように、欠陥箇所のみに位相のずれが生じる構造の基板であれば、標準の基板を用いて標準パターンとの比較をするまでもない。
Note that the standard pattern of the phase obtained with the standard substrate was used because the phase when controlling the gate lines, data lines, and drive lines, even if there are no defects, due to the structure of the substrate to be inspected. This is because the method of occurrence of deviation is different.
As shown in the example of FIG. 2, if the substrate has a structure in which a phase shift occurs only at the defective portion, it is needless to compare with a standard pattern using a standard substrate.
図７は、特開２００９-２６４８５２号公報に開示されているサンプリングモアレ法を用いた変位測定方法を利用したセンサ２１である。
このセンサ２１は、図４の例と同様にＣＣＤイメージセンサ等の２次元画像を取得する受光素子２８で構成されておりインデックススケールを有していない。１／４ピッチずれたモアレ縞画像を受光装置２８からの映像から計算で求めるのである。この計算は計算機２４により行う。
FIG. 7 shows a sensor 21 using a displacement measuring method using a sampling moire method disclosed in Japanese Patent Application Laid-Open No. 2009-264852.
Similar to the example of FIG. 4, the sensor 21 includes a light receiving element 28 that acquires a two-dimensional image, such as a CCD image sensor, and does not have an index scale. The moiré fringe image shifted by 1/4 pitch is obtained from the image from the light receiving device 28 by calculation. This calculation is performed by the computer 24.
まず、図６の手順において、標準となる基板１０を検査装置に設定して、画素領域１１の格子模様を受光素子２８で撮像し、格子のピッチを計算機２４に設定する（Ｓ１）。その後の処理は、先の実施例と同じであるが、位相測定サブルーチン（図６Ｂ）において、位相測定を行うステップＳ１２の処理において、計算機２４に次の処理が追加される。 First, in the procedure of FIG. 6, the standard substrate 10 is set in the inspection apparatus, the grid pattern of the pixel region 11 is imaged by the light receiving element 28, and the pitch of the grid is set in the computer 24 (S1). The subsequent processing is the same as in the previous embodiment, but the following processing is added to the computer 24 in the processing of step S12 for performing phase measurement in the phase measurement subroutine (FIG. 6B).
図７Ｂにおいて、２９は検査対象の基板１０の画素領域１１に現れる格子のピッチを示している。これを受光素子２８で撮像すると、３０に示される輝度値が得られる。これを等間隔の画素ごとのサンプリングを１回行い（図７Ｂの３１）、さらに起点の画素を変えながら３回実行する（同図３２〜３４）。サンプリングの周期は、標準となる基板において取得した格子のピッチである。また、起点の画素を４回ずらすと、もとの周期に戻るようにする。このようにしてサンプリングされた結果が、３１〜３４に示されるサンプリング画像である。そして、各サンプリング画像３１〜３４に対して補間処理を行い、モアレ縞画像（Ｉ０（ｘ、ｙ）、Ｉ１（ｘ、ｙ）、Ｉ２（ｘ、ｙ）、Ｉ３（ｘ、ｙ））３５〜３８を生成する。そして、数１により位相を求めるのである。 In FIG. 7B, 29 indicates the pitch of the lattice appearing in the pixel region 11 of the substrate 10 to be inspected. When this is imaged by the light receiving element 28, a luminance value indicated by 30 is obtained. This is performed once for each equally spaced pixel (31 in FIG. 7B), and further executed three times while changing the starting pixel (FIGS. 32-34). The sampling period is the pitch of the grating acquired on the standard substrate. Further, when the starting pixel is shifted four times, the original period is restored. The results sampled in this way are the sampling images shown in 31-34. Then, interpolation processing is performed on each of the sampling images 31 to 34, and moire fringe images (I 0 (x, y), I 1 (x, y), I 2 (x, y), I 3 (x, y)). )) 35-38 are generated. Then, the phase is obtained by Equation 1.
図５の実施例においては、検査対象の基板１０の格子ピッチが変更された場合、センサ２１のインデックススケール２７をそれに合わせたものに変更しなくてはならない。一方、サンプリングモアレ法によれば、標準となる基板を用いて受光素子２８に写った状態で、格子模様のピッチを取得すれば良い。 In the embodiment of FIG. 5, when the lattice pitch of the substrate 10 to be inspected is changed, the index scale 27 of the sensor 21 must be changed to match that. On the other hand, according to the sampling moire method, the pitch of the lattice pattern may be acquired in a state where it is reflected on the light receiving element 28 using a standard substrate.
また、サンプリングモアレ法によれば、受光素子２８により得られた画素に対して、サンプルする方向を縦横で変更することにより、縦横両方の位相測定ができるため、計算機内での処理で対応が可能である。 In addition, according to the sampling moire method, the pixels obtained by the light receiving element 28 can be measured in both vertical and horizontal directions by changing the sampling direction vertically and horizontally, and can be handled by processing in a computer. It is.
また、サンプリングモアレ法によれば、センサ２１と基板１０との間に光学系を配置し、光学的に拡大した上で受光素子２８により撮像することにより、細かい格子に対して容易に対応できるようになる。 In addition, according to the sampling moire method, an optical system is arranged between the sensor 21 and the substrate 10 and optically enlarged and then imaged by the light receiving element 28, so that it is possible to easily cope with a fine grating. become.
１０ 基板
１１ 画素領域
１２ コンタクトパッド
１３ 検査装置
１４ ステージ
１５ リフトピン
１６ プローブ基板
１７ 開口
１８ 検査ピン
１９ 接続栓
２０ 主電源入力ピン
２１ センサ
２２ Ｘ方向電動アクチュエータ
２３ Ｙ方向電動アクチュエータ
２４ 計算機
２５ インデックススケール
２６、２８ 受光素子
DESCRIPTION OF SYMBOLS 10 Substrate 11 Pixel area 12 Contact pad 13 Inspection device 14 Stage 15 Lift pin 16 Probe substrate 17 Opening 18 Inspection pin 19 Main plug 20 Main power input pin 21 Sensor 22 X direction electric actuator 23 Y direction electric actuator 24 Computer 25 Index scale 26 28 Light receiving element
Claims (8)
前記コンタクトパッドに対向して配置された検査ピンと、
前記平行配線が配置された領域を撮像する受光素子と、
前記撮像素子を移動させて前記領域を走査するアクチュエータ機構と、
前記検査ピンを介して前記平行配線に電流を流した状態で、前記受光素子の走査画像を入力し、前記画素領域の格子のピッチを１／４ずつずらした４つのモアレ縞画像を取得し、当該モアレ縞画像から前記領域内の位相のずれを計算する計算機とを有し、
前記計算機は、位相のずれに基づいて欠陥を検出することを特徴とする検査装置。 In an inspection apparatus for a substrate having a large number of parallel wirings arranged at equal intervals and a contact pad capable of simultaneously passing a current through the parallel wirings,
An inspection pin disposed opposite the contact pad;
A light receiving element that images the region where the parallel wiring is disposed;
An actuator mechanism for moving the image sensor and scanning the region;
In a state where current is passed through the parallel wiring through the inspection pin, a scanning image of the light receiving element is input, and four moire fringe images obtained by shifting the grid pitch of the pixel region by ¼ are obtained. A calculator for calculating a phase shift in the region from the moire fringe image,
The said computer detects a defect based on the shift | offset | difference of a phase, The inspection apparatus characterized by the above-mentioned.
前記コンタクトパッドに対向して配置された検査ピンと、
前記画素領域を撮像する受光素子と、
前記撮像素子を移動させて前記画素領域を走査するアクチュエータ機構と、
前記検査ピンを介して前記ゲート線を全選択状態にし、かつ前記全データ線をコモン電圧に設定した状態で、前記受光素子の走査画像を入力し、前記画素領域の格子のピッチを１／４ずつずらした４つのモアレ縞画像を取得し、当該モアレ縞画像から前記画素領域内の位相を計算する計算機とを有し、
前記計算機は、さらに標準とする画素領域が形成された基板を用いて検出された位相と、検査対象とする画素領域が形成された基板を用いて検出された位相を比較して、相違を検出することを特徴とする検査装置。 An inspection apparatus for inspecting a substrate at a stage where a pixel region by a transistor active matrix in which a large number of gate lines and a large number of data lines are arranged in a lattice shape is formed on the substrate. Contact pads for bringing all of the gate lines into a fully selected state, and contact pads for applying a common voltage to all the multiple data lines are provided,
An inspection pin disposed opposite the contact pad;
A light receiving element that images the pixel region;
An actuator mechanism for moving the image sensor and scanning the pixel region;
A scanning image of the light receiving element is input in a state where the gate lines are all selected via the inspection pins and all the data lines are set to a common voltage, and the pitch of the lattice of the pixel region is set to 1/4. A computer that obtains four moire fringe images that are shifted one by one and calculates the phase in the pixel region from the moire fringe image;
The computer further detects the difference by comparing the phase detected using the substrate on which the standard pixel region is formed with the phase detected using the substrate on which the pixel region to be inspected is formed. An inspection apparatus characterized by:
前記インデックススケールを通して前記受光素子で撮像することにより、格子のピッチを１／４ずつずらした４つのモアレ縞画像を取得することを特徴とする請求項１記載又は３記載の検査装置。 An index scale having a grid pitch corresponding to the grid pitch of the pixel region;
4. The inspection apparatus according to claim 1, wherein four moire fringe images having a lattice pitch shifted by ¼ are acquired by imaging with the light receiving element through the index scale. 5.
前記コンタクトパッドに検査ピンを接触させて前記全ゲート線或いは全データ線に電流を流し、
前記画素領域を撮像して、前記画素領域の格子のピッチを１／４ずつずらした４つのモアレ縞画像を取得し、
当該モアレ縞画像から前記画素領域内の位相を計算し、
標準とする画素領域が形成された基板を用いて検出された位相と、検査対象とする画素領域が形成された基板を用いて検出された位相を比較して、相違を検出することを特徴とする検査方法。 An inspection method for inspecting a substrate at a stage where a pixel region by a transistor active matrix in which a large number of gate lines and a large number of data lines are arranged in a grid pattern is formed on the substrate. A contact pad for passing current through the wire,
An inspection pin is brought into contact with the contact pad to pass a current through all the gate lines or all data lines,
The pixel area is imaged, and four moire fringe images obtained by shifting the grid pitch of the pixel area by ¼ are obtained.
Calculate the phase in the pixel area from the moire fringe image,
Comparing the phase detected using the substrate on which the standard pixel region is formed with the phase detected using the substrate on which the pixel region to be inspected is formed, and detecting a difference Inspection method to do.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013022798A JP2014153177A (en) | 2013-02-08 | 2013-02-08 | Inspection device and inspection method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013022798A JP2014153177A (en) | 2013-02-08 | 2013-02-08 | Inspection device and inspection method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014153177A true JP2014153177A (en) | 2014-08-25 |
Family
ID=51575183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013022798A Pending JP2014153177A (en) | 2013-02-08 | 2013-02-08 | Inspection device and inspection method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2014153177A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10585185B2 (en) | 2017-02-03 | 2020-03-10 | Rohde & Schwarz Gmbh & Co. Kg | Security scanning system with walk-through-gate |
| US10692206B2 (en) | 2017-06-28 | 2020-06-23 | Kabushiki Kaisha Toshiba | Crystal analysis apparatus and crystal analysis method |
| CN113554960A (en) * | 2020-04-23 | 2021-10-26 | 兴城科技股份有限公司 | Glass substrate detection method |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0651011A (en) * | 1991-07-30 | 1994-02-25 | Hitachi Ltd | Method and device for inspecting liquid crystal substrate of thin film transistor type |
| JPH08233559A (en) * | 1995-02-27 | 1996-09-13 | Sharp Corp | Inspecting apparatus for wiring board |
| JP2002350360A (en) * | 2000-11-06 | 2002-12-04 | Toshiba Corp | Detector, detection processor and inspection device of projecting and recessed pattern, and inspection device |
| US6545500B1 (en) * | 1999-12-08 | 2003-04-08 | John E. Field | Use of localized temperature change in determining the location and character of defects in flat-panel displays |
| JP2009264852A (en) * | 2008-04-23 | 2009-11-12 | Wakayama Univ | Phase analysis method of grid image and displacement measurement method of object using the same, and shape measurement method of object |
| JP2011174874A (en) * | 2010-02-25 | 2011-09-08 | Wakayama Univ | Device, method, and program for measuring displacement |
-
2013
- 2013-02-08 JP JP2013022798A patent/JP2014153177A/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0651011A (en) * | 1991-07-30 | 1994-02-25 | Hitachi Ltd | Method and device for inspecting liquid crystal substrate of thin film transistor type |
| JPH08233559A (en) * | 1995-02-27 | 1996-09-13 | Sharp Corp | Inspecting apparatus for wiring board |
| US6545500B1 (en) * | 1999-12-08 | 2003-04-08 | John E. Field | Use of localized temperature change in determining the location and character of defects in flat-panel displays |
| JP2002350360A (en) * | 2000-11-06 | 2002-12-04 | Toshiba Corp | Detector, detection processor and inspection device of projecting and recessed pattern, and inspection device |
| JP2009264852A (en) * | 2008-04-23 | 2009-11-12 | Wakayama Univ | Phase analysis method of grid image and displacement measurement method of object using the same, and shape measurement method of object |
| JP2011174874A (en) * | 2010-02-25 | 2011-09-08 | Wakayama Univ | Device, method, and program for measuring displacement |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10585185B2 (en) | 2017-02-03 | 2020-03-10 | Rohde & Schwarz Gmbh & Co. Kg | Security scanning system with walk-through-gate |
| US10692206B2 (en) | 2017-06-28 | 2020-06-23 | Kabushiki Kaisha Toshiba | Crystal analysis apparatus and crystal analysis method |
| CN113554960A (en) * | 2020-04-23 | 2021-10-26 | 兴城科技股份有限公司 | Glass substrate detection method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5705976B2 (en) | Wiring defect inspection method, wiring defect inspection apparatus, and semiconductor substrate manufacturing method | |
| JP5628410B2 (en) | Defect inspection method, defect inspection apparatus, and substrate manufacturing method | |
| US9934741B1 (en) | Active device array substrate and method for inspecting the same | |
| US7545162B2 (en) | Method and apparatus for inspecting and repairing liquid crystal display device | |
| WO2013145839A1 (en) | Defect detection apparatus | |
| JP5744212B2 (en) | Wiring defect detection method, wiring defect detection apparatus, and semiconductor substrate manufacturing method | |
| CN107680523B (en) | Method for detecting cross line defect of array substrate | |
| JP6522344B2 (en) | Height detection device, coating device and height detection method | |
| TW201732272A (en) | Method for detecting defects of thin-film transistor panel and device thereof | |
| JP2007334262A (en) | Method for detecting defect of tft array substrate, and defect detector of tft array substrate | |
| TWI499788B (en) | Method of inspection for pixel array substrate and inspection apparatus for pixel array substrate | |
| JP2014153177A (en) | Inspection device and inspection method | |
| KR20180015024A (en) | Apparatus and method for testing of touch electrode of on-cell touch organic light-emitting display panel | |
| WO2011070663A1 (en) | Tft substrate inspection apparatus and tft substrate inspection method | |
| JP2013178176A (en) | Defect detection method, defect detection device, and method of manufacturing semiconductor substrate | |
| KR101226197B1 (en) | Method for inspecting a strip conductor structure | |
| CN104795339B (en) | The detection means and detection method of thin-film transistor array base-plate | |
| JP2013250098A (en) | Method and apparatus for detecting wiring defect, and method for manufacturing wiring board | |
| WO2012169423A1 (en) | Pattern inspection device and pattern inspection method | |
| JP3479171B2 (en) | LCD drive board inspection method | |
| WO2013035430A1 (en) | Defect inspection device and method for tft substrate | |
| TWI741721B (en) | Conductivity test structure, thin film transistor substrate and display panel | |
| JP5893436B2 (en) | Tip position specifying method and tip position specifying device for specifying the tip position of a line area displayed as an image, and position specifying method and position specifying device for specifying the position of a short-circuit defect | |
| KR20040024250A (en) | Electric field testing device for flat panel display and method for the same | |
| KR20080041472A (en) | Method of substrate inspection |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161012 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161018 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170411 |