JP2014150426A

JP2014150426A - Optical transceiver

Info

Publication number: JP2014150426A
Application number: JP2013018439A
Authority: JP
Inventors: Hiromi Tanaka; 弘巳田中
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2013-02-01
Filing date: 2013-02-01
Publication date: 2014-08-21

Abstract

PROBLEM TO BE SOLVED: To provide an optical transceiver which can update a program without instantaneously interrupting an optical transmission/reception signal.SOLUTION: A bank 5A stores an application program D3A being currently used. Bank switch data D2 indicates which bank between the bank 5A and a bank 5B to be used by a controller 2. The controller 2 uses the bank indicated by the bank switch data D2 between the bank 5A and the bank 5B. When the bank switch data D2 indicates the bank 5A and if the controller 2 receives the application program D3B for update from an external apparatus, the controller 2 stores the application program D3B in the bank 5B, and after updating the bank switch data D2 to indicate the bank 5B, resets software of the controller 2.

Description

本発明は、光トランシーバに関する。 The present invention relates to an optical transceiver.

特許文献１は、光トランシーバの動的なアップデートの方法を、開示している。特許文献１は、具体的には、内蔵するコントローラのファームウェア(マイクロコード)を、外部機器からの指示に応じて、光トランシーバが更新する手順を、開示している。特許文献１には、更に、ファームウェアの更新後にコントローラがリブートする場合としない場合とがある旨、記載されている。 Patent Document 1 discloses a method for dynamically updating an optical transceiver. Specifically, Patent Document 1 discloses a procedure in which an optical transceiver updates firmware (microcode) of a built-in controller in accordance with an instruction from an external device. Patent Document 1 further describes that the controller may or may not reboot after the firmware update.

米国特許第７８７３２８１号明細書US Pat. No. 7,873,281

ファームウェアは、例えば、光トランシーバの機能の追加・変更と、ＭＳＡ(Multi Source Agreement：業界標準規格)仕様の改訂・バグ修正とによって、製品出荷後も更新の機会がある。しかしながら、特許文献１には、ファームウェアの更新時における光送受信に対する対応についての開示が無い。従って、特許文献１の技術では、ファームウェアの更新時に、光送受信信号が瞬断されることが懸念される。そこで、本発明の目的は、上記の事項を鑑みてなされたものであり、光送受信信号を瞬断せずにプログラムの更新が可能な光トランシーバを提供することである。 The firmware has an opportunity to be updated after product shipment, for example, by adding / changing the function of the optical transceiver and by revising and bug correcting the MSA (Multi Source Agreement) specification. However, Patent Document 1 does not disclose the correspondence to optical transmission / reception when updating firmware. Therefore, in the technique of Patent Document 1, there is a concern that the optical transmission / reception signal is momentarily interrupted when the firmware is updated. In view of the above, an object of the present invention is to provide an optical transceiver capable of updating a program without instantaneously interrupting an optical transmission / reception signal.

本発明に係る光トランシーバは、光トランシーバは、ＩＣ装置と、コントローラと、を備え、前記ＩＣ装置は、光信号の送受信に用いられ、前記コントローラは、書き換え可能な不揮発性のメモリを備え、前記メモリは、第１のバンクと、第２のバンクと、第３のバンクと、を備え、前記第１のバンクは、バンク切り替えデータと、ブートプログラムと、を格納し、前記第２のバンクは、第１のアプリケーションプログラムを格納し、前記バンク切り替えデータは、前記第２のバンク及び前記第３のバンクの何れのバンクを前記コントローラが利用するかを示すデータであり、前記コントローラは、前記第２のバンク及び前記第３のバンクの中から前記バンク切り替えデータに示されるバンクを利用し、前記コントローラは、前記第２のバンクが前記バンク切り替えデータに示されている場合に更新用の第２のアプリケーションプログラムを外部機器から受信すると、前記第２のアプリケーションプログラムを前記第３のバンクに格納し、前記バンク切り替えデータを前記第３のバンクに更新した後に、当該コントローラをソフトウェアリセットし、前記第１のアプリケーションプログラムと前記第２のアプリケーションプログラムとは、前記コントローラのファームウェアの一部として用いられる、ことを特徴とする。アプリケーションプログラムの更新時、更新用のアプリケーションプログラムが第３のバンクに格納され、バンク切り替えデータが第３のバンクに更新された後に、ソフトウェアリセットが行われる。このように、バンク切り替えデータを更新すれば、更新後の第２のアプリケーションブログラムが利用可能となる。従って、アプリケーションプログラムの更新時には、光送信信号の瞬断等を伴う光トランシーバ全体の初期化は不要となる。 An optical transceiver according to the present invention includes an IC device and a controller. The IC device is used for transmission and reception of an optical signal. The controller includes a rewritable nonvolatile memory. The memory includes a first bank, a second bank, and a third bank, the first bank stores bank switching data and a boot program, and the second bank The first application program is stored, and the bank switching data is data indicating which of the second bank and the third bank is used by the controller. Using the bank indicated by the bank switching data from among the two banks and the third bank, the controller When the second application program for update is received from the external device when the bank switching data is indicated in the bank switching data, the second application program is stored in the third bank, and the bank switching data is stored in the third bank. After updating to the third bank, the controller is reset by software, and the first application program and the second application program are used as part of the firmware of the controller. When updating the application program, the application program for update is stored in the third bank, and after the bank switching data is updated to the third bank, software reset is performed. Thus, if the bank switching data is updated, the updated second application program can be used. Therefore, when the application program is updated, it is not necessary to initialize the entire optical transceiver with an instantaneous interruption of the optical transmission signal.

本発明に係る光トランシーバにおいて、前記メモリにおける前記第２のバンクの番地の範囲と、前記メモリにおける前記第３のバンクの番地の範囲とは、同一である、ことを特徴とする。第２のバンクの番地の範囲と、第３のバンクの番地の範囲とが同一の場合、アプリケーションプログラムのバンクを第２のバンクから第３のバンクに切り替えた後であっても、アプリケーションプログラムに対する指示を、切り替え前の番地を用いて引き続き行うことができる。 In the optical transceiver according to the present invention, the range of the address of the second bank in the memory and the range of the address of the third bank in the memory are the same. If the address range of the second bank and the address range of the third bank are the same, even after the application program bank is switched from the second bank to the third bank, The instruction can be continued using the address before switching.

本発明によれば、光送受信信号を瞬断せずにプログラムの更新が可能な光トランシーバを提供できる。 According to the present invention, it is possible to provide an optical transceiver capable of updating a program without instantaneously interrupting an optical transmission / reception signal.

実施形態に係る光トランシーバの構成を説明するための図である。It is a figure for demonstrating the structure of the optical transceiver which concerns on embodiment. 実施形態に係るコントローラの構成を説明するための図である。It is a figure for demonstrating the structure of the controller which concerns on embodiment. 実施形態に係るＲＯＭのメモリマップの一例を説明するための図である。It is a figure for demonstrating an example of the memory map of ROM which concerns on embodiment. 実施形態に係る光トランシーバの動作を説明するためのフローチャートである。It is a flowchart for demonstrating operation | movement of the optical transceiver which concerns on embodiment. 実施形態に係るタイマ割り込み処理を説明するためのフローチャートである。It is a flowchart for demonstrating the timer interruption process which concerns on embodiment. 実施形態に係るＩ^２Ｃ割り込み処理を説明するためのフローチャートである。It is a flowchart illustrating the I ^{2 C} interrupt processing according to the embodiment. 実施形態に係るＴｘＤＩＳＡＢＬＥ割り込み処理を説明するためのフローチャートである。It is a flowchart for demonstrating the TxDISABLE interruption process which concerns on embodiment. 実施形態に係る初期処理を説明するためのフローチャートである。It is a flowchart for demonstrating the initial process which concerns on embodiment. 実施形態に係るアプリケーションプログラムの更新処理を説明するためのフローチャートである。It is a flowchart for demonstrating the update process of the application program which concerns on embodiment.

以下、図面を参照して、本発明に係る好適な実施形態について詳細に説明する。なお、図面の説明において、可能な場合には、同一要素には同一符号を付し、重複する説明を省略する。図１〜図３を参照して、光トランシーバ１の構成を説明する。光トランシーバ１は、４０Ｇｂｐｓ／１００Ｇｂｐｓ光トランシーバのフォームファクターであるＣＦＰ（C Form-Factor Pluggable）やＱＳＦＰ＋（Quad Small Form-factor Pluggable Plus）等である。光トランシーバ１は、コントローラ２、ＣＤＲ３ａ（ＣＤＲ：Clock and Data Recovery）、ＬＤＤ３ｂ（ＬＤＤ：Laser Diode Driver）、ＴＯＳＡ３ｃ（ＴＯＳＡ：Transmitter Optical SubAssembly）、ＣＤＲ４ａ、ＬＩＡ４ｂ（ＬＩＡ：Limiting Amplifier）、ＲＯＳＡ４ｃ（ＲＯＳＡ：Receiver Optical SubAssembly）を備える。ＣＤＲ３ａ、ＬＤＤ３ｂ、ＴＯＳＡ３ｃ、ＣＤＲ４ａ、ＬＩＡ４ｂ、ＲＯＳＡ４ｃは、それぞれ、光信号の送受信に用いられるＩＣ装置の具体例である。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. In the description of the drawings, if possible, the same elements are denoted by the same reference numerals, and redundant description is omitted. The configuration of the optical transceiver 1 will be described with reference to FIGS. The optical transceiver 1 is a CFP (C Form-Factor Pluggable) or QSFP + (Quad Small Form-factor Pluggable Plus), which is a form factor of a 40 Gbps / 100 Gbps optical transceiver. The optical transceiver 1 includes a controller 2, CDR 3a (CDR: Clock and Data Recovery), LDD 3b (LDD: Laser Diode Driver), TOSA 3c (TOSA: Transmitter Optical SubAssembly), CDR 4a, LIA 4b (LIA: Limiting Amplifier), and ROSA 4c (ROSA: Receiver Optical SubAssembly). CDR3a, LDD3b, TOSA3c, CDR4a, LIA4b, and ROSA4c are specific examples of IC devices used for transmission / reception of optical signals.

ＣＤＲ３ａ、ＬＤＤ３ｂ、ＴＯＳＡ３ｃは、４チャンネルを備える機器である。ＣＤＲ３ａ、ＬＤＤ３ｂ、ＴＯＳＡ３ｃのそれぞれは、例えば、４チャンネルを備える一台の機器であることができる。ＣＤＲ３ａ、ＬＤＤ３ｂ、ＴＯＳＡ３ｃのそれぞれは、例えば、１チャンネルを備える機器を四台備える構成であることができる。ＣＤＲ４ａ、ＬＩＡ４ｂ、ＲＯＳＡ４ｃは、４チャンネルを備える機器である。ＣＤＲ４ａ、ＬＩＡ４ｂ、ＲＯＳＡ４ｃは、例えば、４チャンネルを備える一台の機器であることができる。ＣＤＲ４ａ、ＬＩＡ４ｂ、ＲＯＳＡ４ｃは、例えば、１チャンネルを備える機器を四台備える構成であることができる。ＣＤＲ３ａとＣＤＲ４ａとは、それぞれ、例えば、別体であることができる。ＣＤＲ３ａとＣＤＲ４ａとは、例えば、一体であることができる。 CDR3a, LDD3b, and TOSA3c are devices having four channels. Each of the CDR 3a, the LDD 3b, and the TOSA 3c can be, for example, one device having four channels. Each of the CDR 3a, the LDD 3b, and the TOSA 3c can be configured to include, for example, four devices including one channel. CDR4a, LIA4b, and ROSA4c are devices having four channels. The CDR 4a, LIA 4b, and ROSA 4c can be, for example, a single device having four channels. The CDR 4a, the LIA 4b, and the ROSA 4c can be configured to include four devices including one channel, for example. CDR3a and CDR4a can be, for example, separate bodies. The CDR 3a and the CDR 4a can be integrated, for example.

ＣＤＲ３ａは、４チャンネル分のＴＸ＋／−送信信号Ａ１を受けると、４チャンネル分のＴＸ＋／−送信信号Ａ１に対応する４チャンネル分の信号Ａ１ａをＬＤＤ３ｂに出力する。ＬＤＤ３ｂは、ＣＤＲ３ａから４チャンネル分の信号Ａ１ａを受けると、４チャンネル分の信号Ａ１ａに対応する４チャンネル分の駆動信号Ａ１ｂをＴＯＳＡ３ｃに出力する。ＴＯＳＡ３ｃは、ＬＤＤ３ｂから４チャンネル分の駆動信号Ａ１ｂを受けると、４チャンネル分の駆動信号Ａ１ｂに応じて、光送信信号Ａ２を外部機器に送信する。ＲＯＳＡ４ｃは、外部機器から光受信信号Ａ３を受信すると、光受信信号Ａ３に基づいて４チャンネル分の信号Ａ３ａをＬＩＡ４ｂに出力する。ＬＩＡ４ｂは、ＲＯＳＡ４ｃから４チャンネル分の信号Ａ３ａを受けると、４チャンネル分の信号Ａ３ａに対応する４チャンネル分の信号Ａ３ｂをＣＤＲ４ａに出力する。ＣＤＲ４ａは、ＬＩＡ４ｂから４チャンネル分の信号Ａ３ｂを受けると、４チャンネル分の信号Ａ３ｂに対応する４チャンネル分のＲＸ＋／−受信信号Ａ４を外部機器に出力する。 Upon receiving the TX +/− transmission signal A1 for four channels, the CDR 3a outputs a signal A1a for four channels corresponding to the TX +/− transmission signal A1 for four channels to the LDD 3b. When the LDD 3b receives the signal A1a for four channels from the CDR 3a, the LDD 3b outputs a drive signal A1b for four channels corresponding to the signal A1a for four channels to the TOSA 3c. When the TOSA 3c receives the drive signal A1b for four channels from the LDD 3b, the TOSA 3c transmits the optical transmission signal A2 to the external device in accordance with the drive signal A1b for four channels. When receiving the optical reception signal A3 from the external device, the ROSA 4c outputs a signal A3a for four channels to the LIA 4b based on the optical reception signal A3. When the LIA 4b receives the signal A3a for four channels from the ROSA 4c, the LIA 4b outputs a signal A3b for four channels corresponding to the signal A3a for four channels to the CDR 4a. When the CDR 4a receives the signal A3b for four channels from the LIA 4b, the CDR 4a outputs an RX +/− received signal A4 for four channels corresponding to the signal A3b for four channels to an external device.

ＣＤＲ３ａとＣＤＲ４ａとは、それぞれ、例えば、四本の１０Ｇｂｐｓ信号を一本の４０Ｇｂｐｓ信号に合成・分離するＳｅｒＤｅｓＩＣであることができる。ＣＤＲ３ａとＣＤＲ４ａとは、それぞれ、例えば、十本の１０Ｇｂｐｓ信号を四本の２５Ｇｂｐｓ信号に合成・分離するＧｅａｒＢｏｘＩＣであることができる。 Each of the CDR 3a and the CDR 4a may be, for example, a SerDes IC that combines and separates four 10 Gbps signals into one 40 Gbps signal. Each of the CDR 3a and the CDR 4a can be, for example, a GearBox IC that combines and separates ten 10 Gbps signals into four 25 Gbps signals.

コントローラ２は、ＣＰＵ２１とメモリ２２とを備える。コントローラ２は、例えば、ワンチップマイコンであることができる。コントローラ２は、例えば、複数のＣＰＵ、ＦＰＧＡ、ＣＰＬＤ等を備える構成であることができ、この場合、ＣＰＵ２１は、複数のＣＰＵを備える。メモリ２２は、書き換え可能な不揮発性のメモリである。メモリ２２は、例えば、ＦｌａｓｈＲＯＭであることができる。メモリ２２は、コントローラ２のファームウェアを格納する。ＣＰＵ２１は、メモリ２２に格納されているファームウェアと、他のコンピュータプログラムとを実行することによって、ＣＤＲ３ａ、ＬＤＤ３ｂ、ＴＯＳＡ３ｃ、ＣＤＲ４ａ、ＬＩＡ４ｂ、ＲＯＳＡ４ｃを統括的に制御する。 The controller 2 includes a CPU 21 and a memory 22. The controller 2 can be, for example, a one-chip microcomputer. The controller 2 can be configured to include, for example, a plurality of CPUs, FPGAs, CPLDs, etc. In this case, the CPU 21 includes a plurality of CPUs. The memory 22 is a rewritable nonvolatile memory. The memory 22 can be, for example, a Flash ROM. The memory 22 stores the firmware of the controller 2. The CPU 21 comprehensively controls the CDR 3a, LDD 3b, TOSA 3c, CDR 4a, LIA 4b, and ROSA 4c by executing firmware stored in the memory 22 and other computer programs.

コントローラ２は、外部機器との間で、シリアル通信信号Ａ５、制御信号Ａ６、リセット信号Ａ７、アラーム信号Ａ８の入出力を行う。シリアル通信信号Ａ５は、例えば、Ｉ^２Ｃ及びＭＤＩＯに適合した信号である。シリアル通信信号Ａ５は、コントローラ２の各種のアラーム信号の詳細データ、光トランシーバに係る各種のＩＤデータ、コントローラ２に対する各種の制御データ、等を含む。制御信号Ａ６は、光トランシーバ１を制御するための制御データ（例えば、光送信信号Ａ２のオン・オフをコントローラ２に指示する制御データ、光トランシーバ１をローパワーモードとする制御データ等）を含む。リセット信号Ａ７は、光トランシーバ１のリセット（初期処理）を指示するデータを含む。リセット信号Ａ７による光トランシーバ１の初期処理を、以下においては、ハードウェアリセットという。ハードウェアリセットとは、外部からのリセット信号により、電源ＯＮ時と同様に、起動動作から再実行するリセットを意味する。アラーム信号Ａ８は、コントローラ２の各種のアラーム信号を含む。 The controller 2 inputs and outputs a serial communication signal A5, a control signal A6, a reset signal A7, and an alarm signal A8 with an external device. The serial communication signal A5 is a signal conforming to, for example, I ² C and MDIO. The serial communication signal A5 includes detailed data of various alarm signals of the controller 2, various ID data related to the optical transceiver, various control data for the controller 2, and the like. The control signal A6 includes control data for controlling the optical transceiver 1 (for example, control data for instructing the controller 2 to turn on / off the optical transmission signal A2, control data for setting the optical transceiver 1 in the low power mode, etc.). . The reset signal A7 includes data instructing reset (initial processing) of the optical transceiver 1. The initial processing of the optical transceiver 1 by the reset signal A7 is hereinafter referred to as hardware reset. A hardware reset means a reset that is re-executed from a start-up operation in the same manner as when the power is turned on by an external reset signal. The alarm signal A8 includes various alarm signals of the controller 2.

コントローラ２は、ＣＤＲ３ａ、ＬＤＤ３ｂ、ＣＤＲ４ａ、ＬＩＡ４ｂとの間において、Ｉ^２Ｃ信号Ａ９を送受信する。コントローラ２は、制御信号Ａ６の入力に応じて、ＬＤＤ３ｂに対し、ＴｘＤＩＳＡＢＬＥ信号Ａ１０を出力する。ＴｘＤＩＳＡＢＬＥ信号Ａ１０は、光送信信号Ａ２のオン・オフの切り替えをＬＤＤ３ｂに指示する制御データである。コントローラ２は、リセット信号Ａ７の入力に応じて、ＣＤＲ３ａが備えるリセット端子３ａ１と、ＣＤＲ４ａが備えるリセット端子４ａ１とに対し、リセット信号Ａ１１を出力する。コントローラ２は、リセット信号Ａ７の入力に応じて、ＬＤＤ３ｂが備えるリセット端子３ｂ１に対し、リセット信号Ａ１２を出力する。コントローラ２は、リセット信号Ａ７の入力に応じて、ＬＩＡ４ｂが備えるリセット端子４ｂ１に対し、リセット信号Ａ１３を出力する。 The controller 2 transmits / receives an I ² C signal A9 to / from the CDR 3a, the LDD 3b, the CDR 4a, and the LIA 4b. The controller 2 outputs a TxDISABLE signal A10 to the LDD 3b in response to the input of the control signal A6. The TxDISABLE signal A10 is control data that instructs the LDD 3b to switch the optical transmission signal A2 on and off. In response to the input of the reset signal A7, the controller 2 outputs a reset signal A11 to the reset terminal 3a1 provided in the CDR 3a and the reset terminal 4a1 provided in the CDR 4a. In response to the input of the reset signal A7, the controller 2 outputs the reset signal A12 to the reset terminal 3b1 provided in the LDD 3b. In response to the input of the reset signal A7, the controller 2 outputs the reset signal A13 to the reset terminal 4b1 included in the LIA 4b.

図２は、コントローラ２のハードウェアの構成を示す。コントローラ２は、ＣＰＵ２１、メモリ２２、温度センサ２３、通信Ｉ／Ｆ２４、通信Ｉ／Ｆ２５、内部出力ピン２６、外部入力ピン２７、外部出力ピン２８、バス２９を備える。ＣＰＵ２１、メモリ２２、温度センサ２３、通信Ｉ／Ｆ２４、通信Ｉ／Ｆ２５、内部出力ピン２６、外部入力ピン２７、外部出力ピン２８は、バス２９に接続されている。メモリ２２は、ＲＯＭ２２ａ、ＲＡＭ２２ｂを備える。ＣＰＵ２１は、ＲＯＭ２２ａに格納されるファームウェア等のコンピュータプログラムを実行することによって、光トランシーバ１の複数のＩＣ装置（ＣＤＲ３ａ、ＬＤＤ３ｂ、ＴＯＳＡ３ｃ、ＣＤＲ４ａ、ＬＩＡ４ｂ、ＲＯＳＡ４ｃ）を統括的に制御する。ＣＰＵ２１は、ＲＯＭ２２ａに格納されるファームウェア等のコンピュータプログラムを実行することによって、特に、図４〜図９のそれぞれのフローチャートを実行する。温度センサ２３は、コントローラ２の内部の温度を示す信号をＣＰＵ２１に出力する。通信Ｉ／Ｆ２４は、シリアル通信信号Ａ５に接続されている。通信Ｉ／Ｆ２５は、Ｉ^２Ｃ信号Ａ９に接続されている。内部出力ピン２６は、ＴｘＤＩＳＡＢＬＥ信号Ａ１０、リセット信号Ａ１１、リセット信号Ａ１２、リセット信号Ａ１３に接続されている。外部入力ピン２７は、制御信号Ａ６に接続されている。外部出力ピン２８は、アラーム信号Ａ８に接続されている。 FIG. 2 shows a hardware configuration of the controller 2. The controller 2 includes a CPU 21, a memory 22, a temperature sensor 23, a communication I / F 24, a communication I / F 25, an internal output pin 26, an external input pin 27, an external output pin 28, and a bus 29. CPU 21, memory 22, temperature sensor 23, communication I / F 24, communication I / F 25, internal output pin 26, external input pin 27, and external output pin 28 are connected to bus 29. The memory 22 includes a ROM 22a and a RAM 22b. The CPU 21 centrally controls a plurality of IC devices (CDR3a, LDD3b, TOSA3c, CDR4a, LIA4b, ROSA4c) of the optical transceiver 1 by executing a computer program such as firmware stored in the ROM 22a. In particular, the CPU 21 executes the flowcharts of FIGS. 4 to 9 by executing a computer program such as firmware stored in the ROM 22a. The temperature sensor 23 outputs a signal indicating the temperature inside the controller 2 to the CPU 21. The communication I / F 24 is connected to the serial communication signal A5. The communication I / F 25 is connected to the I ² C signal A9. The internal output pin 26 is connected to the TxDISABLE signal A10, the reset signal A11, the reset signal A12, and the reset signal A13. The external input pin 27 is connected to the control signal A6. The external output pin 28 is connected to the alarm signal A8.

ＣＰＵ２１は、シリアル通信信号Ａ５を介して、ファームウェアの更新（例えば、図３に示すアプリケーションプログラムＤ３Ａ等の更新）が外部機器から指示されると、更新用のアプリケーションプログラムをＲＯＭ２２ａに格納した後に、ＣＰＵ２１が実行するコンピュータプログラムを、再起動する。ＣＰＵ２１によるこのようなコンピュータプログラムの再起動を、ソフトウェアリセットという。ソフトウェアリセットは、外部機器からのリセット指示によるハードウェアリセットとは異なる。ソフトウェアリセットとは、外部のリセット信号によらず、ソフトウェア（ファームウェア）で電源ＯＮ時と同じアドレスから起動し直すリセットを意味する。ハードウェアリセット（初期処理）の場合、光トランシーバ１の複数のＩＣ装置（ＣＤＲ３ａ、ＬＤＤ３ｂ、ＣＤＲ４ａ、ＬＩＡ４ｂ等）に対しリセットとデータ設定とが行われ、ＲＡＭ２２ｂのデータを消去し、ＬＤＤ３ｂに対するＤｉｓａｂｌｅ側への切り替えが行われる。ソフトウェアリセットの場合、ハードウェアリセットは行われないので、光トランシーバ１の複数のＩＣ装置に対しリセットとデータ設定とは行われず、ＲＡＭ２２ｂのデータは消去されず、ＬＤＤ３ｂに対するＤｉｓａｂｌｅ側への切り替えは行われない。従って、ソフトウェアリセットの場合、光送信信号Ａ２及び光受信信号Ａ３の瞬断は、生じない。 When the CPU 21 is instructed by an external device to update the firmware (for example, update the application program D3A shown in FIG. 3) via the serial communication signal A5, the CPU 21 stores the update application program in the ROM 22a, and then the CPU 21 Restart the computer program that runs. Such restart of the computer program by the CPU 21 is called software reset. Software reset is different from hardware reset by a reset instruction from an external device. The software reset means a reset that restarts from the same address as when the power is turned on by software (firmware) regardless of an external reset signal. In the case of hardware reset (initial processing), reset and data setting are performed for a plurality of IC devices (CDR3a, LDD3b, CDR4a, LIA4b, etc.) of the optical transceiver 1, the data in the RAM 22b is erased, and the Disable side for the LDD3b Switching to is performed. In the case of software reset, since hardware reset is not performed, reset and data setting are not performed for a plurality of IC devices of the optical transceiver 1, data in the RAM 22b is not erased, and switching to the Disable side for the LDD 3b is not performed. I will not. Therefore, in the case of software reset, no instantaneous interruption of the optical transmission signal A2 and the optical reception signal A3 occurs.

図３は、ＲＯＭ２２ａのメモリマップの一例を示す。ＲＯＭ２２ａは、バンク５０（第１のバンク）、バンク５Ａ（第２のバンク）、バンク５Ｂ（第３のバンク）を備える。バンク５０は、ブートプログラム領域５０１と、データ領域５０２とを備える。バンク５０は、ブートプログラムＤ１と、バンク切り替えデータＤ２と、を格納する。ブートプログラム領域５０１は、ブートプログラムＤ１を格納する。データ領域５０２は、バンク切り替えデータＤ２を格納する。 FIG. 3 shows an example of the memory map of the ROM 22a. The ROM 22a includes a bank 50 (first bank), a bank 5A (second bank), and a bank 5B (third bank). The bank 50 includes a boot program area 501 and a data area 502. The bank 50 stores a boot program D1 and bank switching data D2. The boot program area 501 stores a boot program D1. The data area 502 stores bank switching data D2.

ブートプログラム領域５０１に格納されるブートプログラムＤ１は、光トランシーバ１のファームウェアの一部として機能する。ＣＰＵ２１は、ブートプログラムＤ１を実行することによって、コントローラ２を起動する。データ領域５０２に格納されるバンク切り替えデータＤ２は、バンク５Ａ及びバンク５Ｂの何れのバンクをコントローラ２が利用するかを示すデータである。より具体的には、データ領域５０２に格納されるバンク切り替えデータＤ２は、バンク５Ａ及びバンク５Ｂの何れのバンクに格納されているアプリケーションプログラムがＣＰＵ２１によって実行されるか、を示すデータである。ＣＰＵ２１は、データ領域５０２に格納されるバンク切り替えデータＤ２を参照し、バンク５Ａ及びバンク５Ｂの何れのバンクに格納されているアプリケーションプログラムを実行するか、を判断する。データ領域５０２には、バンク切り替えデータＤ２の他に、各種モニタ値のキャリブレーションを示すデータと、工場製造時に光トランシーバ毎に設定されたデータ（例えば、シリアル番号等のＩＤデータ、アラーム判定用の閾値データ等）と、が格納される。 The boot program D1 stored in the boot program area 501 functions as part of the firmware of the optical transceiver 1. The CPU 21 starts the controller 2 by executing the boot program D1. The bank switching data D2 stored in the data area 502 is data indicating which bank 5A or bank 5B is used by the controller 2. More specifically, the bank switching data D2 stored in the data area 502 is data indicating which of the banks 5A and 5B the application program stored in the bank 5A is executed by the CPU 21. The CPU 21 refers to the bank switching data D2 stored in the data area 502, and determines whether to execute the application program stored in the bank 5A or the bank 5B. In the data area 502, in addition to the bank switching data D2, data indicating calibration of various monitor values, data set for each optical transceiver at the time of factory manufacture (for example, ID data such as a serial number, alarm determination) Threshold data).

バンク５Ａ、バンク５Ｂは、何れも、アプリケーションプログラムを、格納できる。バンク５Ａは、アプリケーション領域５Ａ１を備える。バンク５Ｂは、アプリケーション領域５Ｂ１を備える。バンク５Ａは、アプリケーションプログラムＤ３Ａ（第１のアプリケーションプログラム）を格納する。バンク５Ｂは、アプリケーションプログラムＤ３Ｂ（第２のアプリケーションプログラム）を格納する。アプリケーションプログラムＤ３Ａは、バンク５Ａにおいて、アプリケーション領域５Ａ１に格納される。アプリケーションプログラムＤ３Ｂは、バンク５Ｂにおいて、アプリケーション領域５Ｂ１に格納される。アプリケーション領域５Ａ１に格納されるアプリケーションプログラムＤ３Ａと、アプリケーション領域５Ｂ１に格納されるアプリケーションプログラムＤ３Ｂとは、光トランシーバ１のファームウェアの一部として機能する。アプリケーションプログラムＤ３Ａ及びアプリケーションプログラムＤ３Ｂ等のアプリケーションプログラムは、初期処理（図４のステップＳ４ａ及びステップＳ４ｂ、図８のステップＳ１１〜ステップＳ１４）、受信電文解析処理（図４のステップＳ５ａ１及びステップＳ５ｂ１）、周期処理（図４のステップＳ５ａ２及びステップＳ５ｂ２）、各種の割り込み処理（図４のステップＳ５ａ及びステップＳ５ｂと図５のステップＳ６とによるタイマ割り込み処理、図６のＩ^２Ｃ割り込み処理、図７のＴｘＤＩＳＡＢＬＥ割り込み処理）、を実行する。 Both the bank 5A and the bank 5B can store application programs. The bank 5A includes an application area 5A1. The bank 5B includes an application area 5B1. The bank 5A stores an application program D3A (first application program). The bank 5B stores an application program D3B (second application program). Application program D3A is stored in application area 5A1 in bank 5A. Application program D3B is stored in application area 5B1 in bank 5B. The application program D3A stored in the application area 5A1 and the application program D3B stored in the application area 5B1 function as part of the firmware of the optical transceiver 1. Application programs such as the application program D3A and the application program D3B include initial processing (steps S4a and S4b in FIG. 4, steps S11 to S14 in FIG. 8), received message analysis processing (steps S5a1 and S5b1 in FIG. 4), Periodic processing (step S5a2 and step S5b2 in FIG. 4), various interrupt processing (timer interrupt processing by step S5a and step S5b in FIG. 4 and step S6 in FIG. 5, I ² C interrupt processing in FIG. 6, TxDISABLE interrupt processing) is executed.

アプリケーションプログラムは、バンク５Ａ及びバンク５Ｂの何れかに格納されていればよい。バンク５Ａ及びバンク５Ｂの何れのバンクに格納されているアプリケーションをＣＰＵ２１が用いるかを示すデータは、ＣＰＵ２１によってバンク切り替えデータＤ２に記録されている。ブートプログラムＤ１、バンク切り替えデータＤ２、アプリケーションプログラムＤ３Ａ、アプリケーションプログラムＤ３Ｂは、書き換え可能である。図３に示すＲＯＭ２２ａの場合、バンク５Ａの番地の範囲とバンク５Ｂの番地の範囲とは同一である。バンク５Ａの番地の範囲とバンク５Ｂの番地の範囲とが同一ではない、という構成であることができる。 The application program only needs to be stored in either bank 5A or bank 5B. Data indicating whether the CPU 21 uses the application stored in the bank 5A or the bank 5B is recorded in the bank switching data D2 by the CPU 21. The boot program D1, the bank switching data D2, the application program D3A, and the application program D3B can be rewritten. In the case of the ROM 22a shown in FIG. 3, the address range of the bank 5A and the address range of the bank 5B are the same. It can be configured that the address range of the bank 5A and the address range of the bank 5B are not the same.

図４〜図９を参照して、光トランシーバ１の動作（特にコントローラ２の動作）を説明する。まず、図４のフローチャートを説明する。ＣＰＵ２１は、ソフトウェアリセット及びハードウェアリセットを行う場合、まず、バンク切り替えデータＤ２を参照し、現在使用中のバンクがバンク５Ａ及びバンク５Ｂの何れかであるか、を判定する（ステップＳ１）。ステップＳ１において、ＣＰＵ２１は、現在使用中のバンクがバンク５Ａであると判定した場合、ステップＳ２ａに移行し、現在使用中のバンクがバンク５Ｂであると判定した場合、ステップＳ２ｂに移行する。 The operation of the optical transceiver 1 (particularly the operation of the controller 2) will be described with reference to FIGS. First, the flowchart of FIG. 4 will be described. When performing a software reset and a hardware reset, the CPU 21 first refers to the bank switching data D2 to determine whether the bank currently in use is the bank 5A or the bank 5B (step S1). In step S1, the CPU 21 proceeds to step S2a when determining that the currently used bank is the bank 5A, and proceeds to step S2b when determining that the currently used bank is the bank 5B.

ステップＳ２ａにおいて、ＣＰＵ２１は、ソフトウェアリセットを行うのか、ハードウェアリセットを行うのか、を、ＣＰＵ２１の内蔵レジスタのフラグを参照することによって、判定する（ステップＳ２ａ）。ＣＰＵ２１は、ステップＳ２ａにおいてソフトウェアリセットと判定した場合、ステップＳ３ａに移行し、バンク５Ａに格納されているアプリケーションプログラムＤ３Ａを実行することによって、コントローラ２の入出力ポートを設定する（ステップＳ３ａ）。ＣＰＵ２１は、ステップＳ２ａにおいてハードウェアリセットと判定した場合、ステップＳ４ａに移行し、バンク５Ａに格納されているアプリケーションプログラムＤ３Ａを実行することによって、アプリケーションプログラムＤ３Ａの初期処理（光トランシーバ１に対する初期処理であり、図８のフローチャートに示す）を行う（ステップＳ４ａ）。ステップＳ４ａにおいて、ＣＰＵ２１は、バンク５Ａに格納されているアプリケーションプログラムＤ３Ａを実行することによって、光トランシーバ１の初期処理（図８のフローチャート）を行う。ステップＳ３ａの後、及び、ステップＳ４ａの後、ＣＰＵ２１は、バンク５Ａに格納されているアプリケーションプログラムＤ３Ａを実行することによって、図５に示すタイマ割り込み処理とステップＳ５ａとを行う。アプリケーションプログラムＤ３Ａによって制御される割り込み処理は、図５に示すタイマ割り込み処理の他に、図６に示すＩ^２Ｃ割り込み処理と、図７に示すＴｘＤＩＳＡＢＬＥ割り込み処理とを備える。ステップＳ５ａは、ステップＳ５ａ１とステップＳ５ａ２とを備える。ＣＰＵ２１は、ステップＳ５ａ１において、バンク５Ａに格納されているアプリケーションプログラムＤ３Ａを実行することによって、アプリケーションプログラムＤ３Ａの受信電文解析処理を行う（ステップＳ５ａ１）。ＣＰＵ２１は、ステップＳ５ａ２において、バンク５Ａに格納されているアプリケーションプログラムＤ３Ａを実行することによって、アプリケーションプログラムＤ３Ａの周期処理を行う（ステップＳ５ａ２）。 In step S2a, the CPU 21 determines whether to perform a software reset or a hardware reset by referring to the flag of the built-in register of the CPU 21 (step S2a). If the CPU 21 determines in step S2a that the software has been reset, the CPU 21 proceeds to step S3a and sets the input / output port of the controller 2 by executing the application program D3A stored in the bank 5A (step S3a). If the CPU 21 determines in step S2a that the hardware has been reset, the process proceeds to step S4a and executes the application program D3A stored in the bank 5A, thereby initializing the application program D3A (in the initial processing for the optical transceiver 1). Yes, as shown in the flowchart of FIG. In step S4a, the CPU 21 performs an initial process (the flowchart in FIG. 8) of the optical transceiver 1 by executing the application program D3A stored in the bank 5A. After step S3a and after step S4a, the CPU 21 executes the timer interrupt process shown in FIG. 5 and step S5a by executing the application program D3A stored in the bank 5A. Interrupt processing controlled by the application program D3A includes I ² C interrupt processing shown in FIG. 6 and TxDISABLE interrupt processing shown in FIG. 7 in addition to the timer interrupt processing shown in FIG. Step S5a includes step S5a1 and step S5a2. In step S5a1, the CPU 21 performs the received message analysis process of the application program D3A by executing the application program D3A stored in the bank 5A (step S5a1). In step S5a2, the CPU 21 executes the application program D3A stored in the bank 5A to perform periodic processing of the application program D3A (step S5a2).

ステップＳ２ｂにおいて、ＣＰＵ２１は、ソフトウェアリセットを行うのか、ハードウェアリセットを行うのか、を、ＣＰＵ２１の内蔵レジスタのフラグを参照することによって、判定する（ステップＳ２ｂ）。ＣＰＵ２１は、ステップＳ２ｂにおいてソフトウェアリセットと判定した場合、ステップＳ３ｂに移行し、バンク５Ｂに格納されているアプリケーションプログラムＤ３Ｂを実行することによって、コントローラ２の入出力ポートを設定する（ステップＳ３ｂ）。ＣＰＵ２１は、ステップＳ２ｂにおいてハードウェアリセットと判定した場合、ステップＳ４ｂに移行し、バンク５Ｂに格納されているアプリケーションプログラムＤ３Ｂを実行することによって、アプリケーションプログラムＤ３Ｂの初期処理（光トランシーバ１に対する初期処理であり、図８のフローチャートに示す）を行う（ステップＳ４ｂ）。ステップＳ４ｂにおいて、ＣＰＵ２１は、バンク５Ｂに格納されているアプリケーションプログラムＤ３Ｂを実行することによって、光トランシーバ１の初期処理（図８のフローチャート）を行う。ステップＳ３ｂの後、及び、ステップＳ４ｂの後、ＣＰＵ２１は、バンク５Ｂに格納されているアプリケーションプログラムＤ３Ｂを実行することによって、図５に示すタイマ割り込み処理とステップＳ５ｂとを行う。アプリケーションプログラムＤ３Ｂによって制御される割り込み処理は、図５に示すタイマ割り込み処理の他に、図６に示すＩ^２Ｃ割り込み処理と、図７に示すＴｘＤＩＳＡＢＬＥ割り込み処理とを備える。ステップＳ５ｂは、ステップＳ５ｂ１とステップＳ５ｂ２とを備える。ＣＰＵ２１は、ステップＳ５ｂ１において、バンク５Ｂに格納されているアプリケーションプログラムＤ３Ｂを実行することによって、アプリケーションプログラムＤ３Ｂの受信電文解析処理を行う（ステップＳ５ｂ１）。ＣＰＵ２１は、ステップＳ５ｂ２において、バンク５Ｂに格納されているアプリケーションプログラムＤ３Ｂを実行することによって、アプリケーションプログラムＤ３Ｂの周期処理を行う（ステップＳ５ｂ２）。 In step S2b, the CPU 21 determines whether to perform software reset or hardware reset by referring to the flag of the built-in register of the CPU 21 (step S2b). If the CPU 21 determines in step S2b that the software is reset, the CPU 21 proceeds to step S3b and sets the input / output port of the controller 2 by executing the application program D3B stored in the bank 5B (step S3b). If the CPU 21 determines in step S2b that the hardware is reset, the CPU 21 proceeds to step S4b and executes the application program D3B stored in the bank 5B, thereby initializing the application program D3B (in the initial processing for the optical transceiver 1). Yes, as shown in the flowchart of FIG. In step S4b, the CPU 21 performs an initial process (the flowchart in FIG. 8) of the optical transceiver 1 by executing the application program D3B stored in the bank 5B. After step S3b and after step S4b, the CPU 21 executes the timer interrupt process shown in FIG. 5 and step S5b by executing the application program D3B stored in the bank 5B. Interrupt processing controlled by the application program D3B includes I ² C interrupt processing shown in FIG. 6 and TxDISABLE interrupt processing shown in FIG. 7 in addition to the timer interrupt processing shown in FIG. Step S5b includes step S5b1 and step S5b2. In step S5b1, the CPU 21 executes the application program D3B stored in the bank 5B, thereby performing received message analysis processing of the application program D3B (step S5b1). In step S5b2, the CPU 21 executes the application program D3B stored in the bank 5B to perform periodic processing of the application program D3B (step S5b2).

図５に示すタイマ割り込み処理は、ステップＳ６を備える。ＣＰＵ２１は、予め設定された周期（例えば、１０ｍｓｅｃ周期）によって、図５に示すタイマ割り込み処理を行う。ステップＳ６において、ＣＰＵ２１は、現在使用中のバンクがバンク５Ａであると判定した場合、ステップＳ５ａに移行し、現在使用中のバンクがバンク５Ｂであると判定した場合、ステップＳ５ｂに移行する。 The timer interrupt process shown in FIG. 5 includes step S6. The CPU 21 performs timer interrupt processing shown in FIG. 5 at a preset period (for example, 10 msec period). In step S6, if the CPU 21 determines that the currently used bank is the bank 5A, the process proceeds to step S5a. If it is determined that the currently used bank is the bank 5B, the process proceeds to step S5b.

タイマ割り込み処理によって行われる受信電文解析処理は、例えば、図６のＩ^２Ｃ割り込み処理によって外部から受信された書き込み電文の解析処理（例えば、ＴｘＤＩＳＡＢＬＥの状態（光送信信号Ａ２のオン・オフ）をソフトウェア的に切り替える処理、ＣＤＲ３ａ及びＬＤＤ３ｂのレジスタ設定を変更する処理、等）と、ＭＳＡで規定された各種の制御処理（例えば、ループバックの切り替え、伝送速度の変更、エラーカウントの収集、等）とを、備える。 The received message analysis process performed by the timer interrupt process includes, for example, an analysis process of a write message received from the outside by the I ² C interrupt process of FIG. 6 (for example, a TxDISABLE state (ON / OFF of the optical transmission signal A2)). Software switching processing, processing to change CDR3a and LDD3b register settings, etc.) and various control processes defined by MSA (eg, switching loopback, changing transmission speed, collecting error count, etc.) Are provided.

タイマ割り込み処理によって行われる周期処理は、各種のモニタ値（例えば、ＡＤＣ値（ＡＤＣ：Analog to Digital Converter））の収集、各種のモニタ値の換算、アラーム判定、ＣＤＲ３ａ及びＣＤＲ４ａからのＬＯＳ／ＬＯＬデータの収集（ＬＯＳ：Loss of Signal、ＬＯＬ：Loss of Lock）、ＡＰＣ処理（Automatic Power Control）、等を備える。 Periodic processing performed by timer interrupt processing includes collection of various monitor values (for example, ADC values (ADC: Analog to Digital Converter)), conversion of various monitor values, alarm determination, and LOS / LOL data from CDR3a and CDR4a. Collection (LOS: Loss of Signal, LOL: Loss of Lock), APC processing (Automatic Power Control), and the like.

図６に示すＩ^２Ｃ割り込み処理は、ステップＳ７、ステップＳ８ａ、ステップＳ８ｂを備える。ＣＰＵ２１は、シリアル通信信号Ａ５のＩ^２Ｃ信号によって割り込みを受けると、ステップＳ７を行う。ＣＰＵ２１は、ステップＳ７において、現在使用中のバンクがバンク５Ａであると判定した場合、ステップＳ８ａに移行し、現在使用中のバンクがバンク５Ｂであると判定した場合、ステップＳ８ｂに移行する。ＣＰＵ２１は、ステップＳ８ａにおいて、バンク５Ａに格納されているアプリケーションプログラムＤ３Ａを実行することによって、Ｉ^２Ｃ割り込み処理を行う（ステップＳ８ａ）。ＣＰＵ２１は、ステップＳ８ｂにおいて、バンク５Ｂに格納されているアプリケーションプログラムＤ３Ｂを実行することによって、Ｉ^２Ｃ割り込み処理を行う（ステップＳ８ｂ）。 The I ² C interrupt process shown in FIG. 6 includes step S7, step S8a, and step S8b. When the CPU 21 receives an interrupt by the I ² C signal of the serial communication signal A5, the CPU 21 performs step S7. If the CPU 21 determines in step S7 that the bank currently in use is the bank 5A, the process proceeds to step S8a. If the CPU 21 determines that the bank currently in use is the bank 5B, the process proceeds to step S8b. In step S8a, the CPU 21 executes the I ² C interrupt process by executing the application program D3A stored in the bank 5A (step S8a). In step S8b, the CPU 21 performs an I ² C interrupt process by executing the application program D3B stored in the bank 5B (step S8b).

図７に示すＴｘＤＩＳＡＢＬＥ割り込み処理は、ステップＳ９、ステップＳ１０ａ、ステップＳ１０ｂを備える。図７に示すＴｘＤＩＳＡＢＬＥ割り込み処理は、ＴｘＤＩＳＡＢＬＥの状態を指定する（光送信信号Ａ２のオン・オフの切り替えを指示する）データに応じて、ＴｘＤＩＳＡＢＬＥ信号Ａ１０をＬＤＤ３ｂに出力する処理である。ＣＰＵ２１は、ＴｘＤＩＳＡＢＬＥの状態を指定する（光送信信号Ａ２のオン・オフの切り替えを指示する）データを外部機器から制御信号Ａ６を介して受けると、ステップＳ９を行う。ＣＰＵ２１は、ステップＳ９において、現在使用中のバンクがバンク５Ａであると判定した場合、ステップＳ１０ａに移行し、現在使用中のバンクがバンク５Ｂであると判定した場合、ステップＳ１０ｂに移行する。ＣＰＵ２１は、ステップＳ１０ａにおいて、バンク５Ａに格納されているアプリケーションプログラムＤ３Ａを実行することによって、ＴｘＤＩＳＡＢＬＥ割り込み処理を行う（ステップＳ１０ａ）。ＣＰＵ２１は、ステップＳ１０ｂにおいて、バンク５Ｂに格納されているアプリケーションプログラムＤ３Ｂを実行することによって、ＴｘＤＩＳＡＢＬＥ割り込み処理を行う（ステップＳ１０ｂ）。 The TxDISABLE interrupt process shown in FIG. 7 includes step S9, step S10a, and step S10b. The TxDISABLE interrupt process shown in FIG. 7 is a process of outputting the TxDISABLE signal A10 to the LDD 3b in accordance with data designating the state of the TxDISABLE (instructing on / off switching of the optical transmission signal A2). When the CPU 21 receives data for designating the state of TxDISABLE (instructing on / off switching of the optical transmission signal A2) from the external device via the control signal A6, the CPU 21 performs Step S9. If the CPU 21 determines in step S9 that the bank currently in use is the bank 5A, the process proceeds to step S10a. If the CPU 21 determines that the bank currently in use is the bank 5B, the process proceeds to step S10b. In step S10a, the CPU 21 executes the TxDISABLE interrupt process by executing the application program D3A stored in the bank 5A (step S10a). In step S10b, the CPU 21 executes the TxDISABLE interrupt process by executing the application program D3B stored in the bank 5B (step S10b).

図８に示す初期処理（図４のステップＳ４ａ及びステップＳ４ｂ）は、外部機器からのリセット信号Ａ７に応じて、光トランシーバ１を初期化（ハードウェアリセット）する処理である。図８に示す初期処理は、ステップＳ１１〜ステップＳ１４を備える。ステップＳ１１において、ＣＰＵ２１は、リセット側に切り替えることを指示するリセット信号Ａ１１をＣＤＲ３ａのリセット端子３ａ１とＣＤＲ４ａのリセット端子４ａ１とに送信し、リセット側に切り替えることを指示するリセット信号Ａ１２をＬＤＤ３ｂのリセット端子３ｂ１に送信し、リセット側に切り替えることを指示するリセット信号Ａ１３をＬＩＡ４ｂのリセット端子４ｂ１に送信する（ステップＳ１１）。この後、ＣＰＵ２１は、コントローラ２の入出力ポートを設定する。 The initial processing shown in FIG. 8 (steps S4a and S4b in FIG. 4) is processing for initializing the optical transceiver 1 (hardware reset) in response to the reset signal A7 from the external device. The initial process shown in FIG. 8 includes steps S11 to S14. In step S11, the CPU 21 transmits a reset signal A11 instructing switching to the reset side to the reset terminal 3a1 of the CDR 3a and the reset terminal 4a1 of CDR 4a, and resets the reset signal A12 instructing to switch to the reset side to the LDD 3b. A reset signal A13 is transmitted to the terminal 3b1, and an instruction to switch to the reset side is transmitted to the reset terminal 4b1 of the LIA 4b (step S11). Thereafter, the CPU 21 sets an input / output port of the controller 2.

コントローラ２の入出力ポートの設定の後、ステップＳ１２において、ＣＰＵ２１は、ＲＡＭ２２ｂをチェックし、ＲＡＭ２２ｂのデータを消去する（ステップＳ１２）。ステップＳ１２の後、ステップＳ１３において、ＣＰＵ２１は、ＲＯＭ２２ａのデータ領域５０２に格納されているデータを、ＲＡＭ２２ｂにコピーする（ステップＳ１３）。ステップＳ１３の後、ステップＳ１４において、ＣＰＵ２１は、各ＩＣ装置（ＣＤＲ３ａ、ＬＤＤ３ｂ、ＣＤＲ４ａ、ＬＩＡ４ｂ等）の起動シーケンスに従って、各ＩＣ装置のリセット端子（ＣＤＲ３ａのリセット端子３ａ１、ＬＤＤ３ｂのリセット端子３ｂ１、ＣＤＲ４ａのリセット端子４ａ１、ＬＩＡ４ｂのリセット端子４ｂ１）を解除し、各ＩＣ装置のレジスタに、Ｉ^２Ｃ信号Ａ９を介して、各ＩＣ装置それぞれの設定データを、送信する（ステップＳ１４）。なお、ＣＰＵ自身の起動時の出力ポート論理側と、各ＩＣのリセット解除側論理やＴｘＤＩＳＡＢＬＥ出力信号のＥｎａｂｌｅ側論理を合わせておくものとする。ＣＰＵがリセットしても、各ＩＣリセットされず、ＴｘＤＩＳＡＢＬＥによる光信号がオフされないようにする。 After setting the input / output port of the controller 2, in step S12, the CPU 21 checks the RAM 22b and erases the data in the RAM 22b (step S12). After step S12, in step S13, the CPU 21 copies the data stored in the data area 502 of the ROM 22a to the RAM 22b (step S13). After step S13, in step S14, the CPU 21 follows the activation sequence of each IC device (CDR3a, LDD3b, CDR4a, LIA4b, etc.) to reset terminals of each IC device (reset terminals 3a1 of CDR3a, reset terminals 3b1, CDR4a of LDD3b). The reset terminal 4a1 and the reset terminal 4b1) of the LIA 4b are released, and the setting data of each IC device is transmitted to the register of each IC device via the I ² C signal A9 (step S14). It is assumed that the output port logic side at the start of the CPU itself is combined with the reset release side logic of each IC and the Enable side logic of the TxDISABLE output signal. Even if the CPU is reset, each IC is not reset and the optical signal by TxDISABLE is not turned off.

図９に示すアプリケーションプログラムの更新処理は、受信電文解析処理（ステップＳ５ａ及びステップＳｂ）において、行われる。図９に示すアプリケーションプログラムの更新処理は、ステップＳ１５〜ステップＳ１８を備える。まず、ＣＰＵ２１は、バンク５Ａのアプリケーション領域５Ａ１に格納されているアプリケーションプログラムＤ３Ａを使用中であるとする。図３に示すアプリケーションプログラムＤ３Ｂは、未だ、バンク５Ｂのアプリケーション領域５Ｂ１には、格納されていないものとする。 The update process of the application program shown in FIG. 9 is performed in the received message analysis process (steps S5a and Sb). The application program update process shown in FIG. 9 includes steps S15 to S18. First, it is assumed that the CPU 21 is using the application program D3A stored in the application area 5A1 of the bank 5A. It is assumed that the application program D3B shown in FIG. 3 is not yet stored in the application area 5B1 of the bank 5B.

ＣＰＵ２１は、受信電文解析処理中に、シリアル通信信号Ａ５のＩ^２Ｃ通信を介して、更新用のアプリケーションプログラムＤ３Ｂを外部機器から受信すると（ステップＳ１５）、現在使用中のアプリケーションプログラムＤ３Ａが格納されているバンク５Ａとは別のバンク５Ｂに、この更新用のアプリケーションプログラムＤ３Ｂを格納する（ステップＳ１６）。ステップＳ１６の後、ステップＳ１７において、ＣＰＵ２１は、シリアル通信信号Ａ５を介して外部機器からバンクの切り替え指示（アプリケーションプログラムの切り替え指示）を受けると、バンク切り替えデータＤ２の内容を更新する。具体的には、ＣＰＵ２１は、バンク切り替え指示を受けると、バンク切り替えデータＤ２の内容を、現在使用中のアプリケーションプログラムＤ３Ａが格納されているバンク５Ａから、更新用のアプリケーションプログラムＤ３Ｂが格納されたバンク５Ｂに、更新する（ステップＳ１７）。 When the CPU 21 receives the update application program D3B from the external device via the I ² C communication of the serial communication signal A5 during the received message analysis process (step S15), the application program D3A currently in use is stored. The application program D3B for update is stored in a bank 5B different from the bank 5A (Step S16). After step S16, in step S17, upon receiving a bank switching instruction (application program switching instruction) from an external device via the serial communication signal A5, the CPU 21 updates the contents of the bank switching data D2. Specifically, when receiving the bank switching instruction, the CPU 21 changes the contents of the bank switching data D2 from the bank 5A in which the currently used application program D3A is stored to the bank in which the application program D3B for update is stored. Update to 5B (step S17).

ステップＳ１７の後、ステップＳ１８において、ＣＰＵ２１は、ソフトウェアリセットする（ステップＳ１８）。ソフトウェアリセットは、ＣＰＵ２１が実行するコンピュータプログラムの再起動なので、図８に示す初期処理において行われる処理（光トランシーバ１の複数のＩＣ装置（ＣＤＲ３ａ、ＬＤＤ３ｂ、ＣＤＲ４ａ、ＬＩＡ４ｂ等）に対するリセット及びデータ設定、ＲＡＭ２２ｂのデータの消去、ＬＤＤ３ｂに対するＤｉｓａｂｌｅ側への切り替え）は行われない。従って、ステップＳ１８において行われるソフトウェアリセットの場合、光送信信号Ａ２及び光受信信号Ａ３の瞬断は、生じない。 After step S17, in step S18, the CPU 21 resets the software (step S18). Since the software reset is a restart of the computer program executed by the CPU 21, a process performed in the initial process shown in FIG. 8 (reset and data setting for a plurality of IC devices (CDR3a, LDD3b, CDR4a, LIA4b, etc.) of the optical transceiver 1; The data in the RAM 22b is not erased and the LDD 3b is switched to the Disable side). Therefore, in the case of software reset performed in step S18, the instantaneous interruption of the optical transmission signal A2 and the optical reception signal A3 does not occur.

以上説明した光トランシーバ１によれば、アプリケーションプログラムをアプリケーションプログラムＤ３ＡからアプリケーションプログラムＤ３Ｂに更新する時、更新用のアプリケーションプログラムＤ３Ｂがバンク５Ｂに格納され、バンク切り替えデータＤ２がバンク５Ａからバンク５Ｂに更新された後に、ＣＰＵ２１によってソフトウェアリセットが行われる。このように、バンク切り替えデータＤ２をバンク５Ａからバンク５Ｂに更新すれば、更新後のアプリケーションプログラムＤ３Ｂが利用可能となる。従って、アプリケーションプログラムの更新時には、光送信信号Ａ２の瞬断等を伴う光トランシーバ１全体の初期化は不要となる。また、図３に示すように、バンク５Ａの番地の範囲と、バンク５Ｂの番地の範囲とが同一の場合、アプリケーションプログラムのバンクをバンク５Ａからバンク５Ｂに切り替えた後であっても、アプリケーションプログラムに対する指示を、切り替え前の番地を用いて引き続き行うことができる。 According to the optical transceiver 1 described above, when the application program is updated from the application program D3A to the application program D3B, the update application program D3B is stored in the bank 5B, and the bank switching data D2 is updated from the bank 5A to the bank 5B. After that, the CPU 21 performs a software reset. Thus, if the bank switching data D2 is updated from the bank 5A to the bank 5B, the updated application program D3B can be used. Therefore, when the application program is updated, it is not necessary to initialize the entire optical transceiver 1 that involves instantaneous interruption of the optical transmission signal A2. Further, as shown in FIG. 3, when the address range of the bank 5A and the address range of the bank 5B are the same, the application program even after the bank of the application program is switched from the bank 5A to the bank 5B. Can be continuously performed using the address before switching.

以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。 While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. The present invention is not limited to the specific configuration disclosed in the present embodiment. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.

１…光トランシーバ、２…コントローラ、２１…ＣＰＵ、２２…メモリ、２２ａ…ＲＯＭ、２２ｂ…ＲＡＭ、２３…温度センサ、２４，２５…通信Ｉ／Ｆ、２６…内部出力ピン、２７…外部入力ピン、２８…外部出力ピン、９…バス２、３ａ…ＣＤＲ、３ａ１，３ｂ１，４ａ１，４ｂ１…リセット端子、３ｂ…ＬＤＤ、３ｃ…ＴＯＳＡ、４ａ…ＣＤＲ、４ｂ…ＬＩＡ、４ｃ…ＲＯＳＡ、５０，５Ａ，５Ｂ…バンク、５０１…ブートプログラム領域、５０２…データ領域、５Ａ１，５Ｂ１…アプリケーション領域、Ａ１…ＴＸ＋／−送信信号、Ａ１０…ＴｘＤＩＳＡＢＬＥ信号、Ａ１１，Ａ１２，Ａ１３，Ａ７…リセット信号、Ａ１ａ，Ａ３ａ，Ａ３ｂ…信号、Ａ１ｂ…駆動信号、Ａ２…光送信信号、Ａ３…光受信信号、Ａ４…ＲＸ＋／−受信信号、Ａ５…シリアル通信信号、Ａ６…制御信号、Ａ８…アラーム信号、Ａ９…Ｉ^２Ｃ信号、Ｄ１…ブートプログラム、Ｄ２…バンク切り替えデータ、Ｄ３Ａ，Ｄ３Ｂ…アプリケーションプログラム。 DESCRIPTION OF SYMBOLS 1 ... Optical transceiver, 2 ... Controller, 21 ... CPU, 22 ... Memory, 22a ... ROM, 22b ... RAM, 23 ... Temperature sensor, 24, 25 ... Communication I / F, 26 ... Internal output pin, 27 ... External input pin 28 ... External output pins, 9 ... Bus 2, 3a ... CDR, 3a1, 3b1, 4a1, 4b1 ... Reset terminal, 3b ... LDD, 3c ... TOSA, 4a ... CDR, 4b ... LIA, 4c ... ROSA, 50, 5A , 5B ... bank, 501 ... boot program area, 502 ... data area, 5A1, 5B1 ... application area, A1 ... TX +/- transmission signal, A10 ... TxDISABLE signal, A11, A12, A13, A7 ... reset signal, A1a, A3a , A3b ... signal, A1b ... drive signal, A2 ... optical transmission signal, A3 ... optical reception signal, A4 ... RX +/- reception No., A5 ... serial communication signals, A6 ... control signal, A8 ... alarm signal, A9 ... ^{I 2} C signal, D1 ... boot program, D2 ... bank switching data, D3A, D3B ... application program.

Claims

The optical transceiver includes an IC device and a controller.
The IC device is used for transmission / reception of optical signals,
The controller includes a rewritable nonvolatile memory,
The memory includes a first bank, a second bank, and a third bank,
The first bank stores bank switching data and a boot program,
The second bank stores a first application program,
The bank switching data is data indicating which bank of the second bank and the third bank is used by the controller,
The controller uses a bank indicated in the bank switching data from the second bank and the third bank,
When the controller receives the second application program for updating from the external device when the second bank is indicated in the bank switching data, the controller stores the second application program in the third bank. Then, after updating the bank switching data to the third bank, the controller is reset by software,
The first application program and the second application program are used as part of the firmware of the controller.
An optical transceiver characterized by that.

2. The optical transceiver according to claim 1, wherein a range of addresses of the second bank in the memory and a range of addresses of the third bank in the memory are the same.