JP2014146406A - Semiconductor memory device - Google Patents
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Abstract
Description
本実施の形態は、半導体記憶装置に関する。 The present embodiment relates to a semiconductor memory device.
従来、電圧の印加により抵抗値が変化する可変抵抗素子を含むメモリセルが提案されている。このメモリセルは、ビット線とワード線の間に設けられる。選択ビット線及び選択ワード線に所定の電圧を印加することによって、可変抵抗素子に所定の電圧が印加される。 Conventionally, there has been proposed a memory cell including a variable resistance element whose resistance value is changed by application of a voltage. This memory cell is provided between the bit line and the word line. By applying a predetermined voltage to the selected bit line and the selected word line, a predetermined voltage is applied to the variable resistance element.
しかしながら、選択ビット線BLに接続される可変抵抗素子の状態(抵抗値)に応じて、選択ビット線BLの電圧は変化する。よって、所望とする電圧が選択ビット線BLに印加されず、可変抵抗素子の抵抗値が変化しないおそれがある。 However, the voltage of the selected bit line BL changes according to the state (resistance value) of the variable resistance element connected to the selected bit line BL. Therefore, a desired voltage is not applied to the selected bit line BL, and the resistance value of the variable resistance element may not change.
本実施の形態は、正確に可変抵抗素子の抵抗値を変化させることができる半導体記憶装置を提供する。 The present embodiment provides a semiconductor memory device capable of accurately changing the resistance value of a variable resistance element.
実施の形態に係る半導体記憶装置は、メモリセルアレイ及び制御回路を有する。メモリセルアレイは、複数の第1配線及び複数の第2配線の交差部に配置され、且つ可変抵抗素子を含む複数のメモリセルを有する。制御回路は、選択した第1配線に接続する複数の可変抵抗素子を選択した場合、選択した第1配線の電圧を検知する読出動作を実行する。制御回路は、読出動作にて検知した選択した第1配線の電圧に基づきリセット動作又はセット動作の際に選択した第1配線に印加する電圧を調整する。リセット動作は、可変抵抗素子の抵抗値を上げる動作である。セット動作は、可変抵抗素子の抵抗値を下げる動作である。 The semiconductor memory device according to the embodiment includes a memory cell array and a control circuit. The memory cell array has a plurality of memory cells arranged at intersections of the plurality of first wirings and the plurality of second wirings and including variable resistance elements. When a plurality of variable resistance elements connected to the selected first wiring are selected, the control circuit executes a read operation for detecting the voltage of the selected first wiring. The control circuit adjusts the voltage applied to the first wiring selected in the reset operation or the set operation based on the voltage of the selected first wiring detected in the reading operation. The reset operation is an operation for increasing the resistance value of the variable resistance element. The set operation is an operation for lowering the resistance value of the variable resistance element.
[第1の実施の形態]
図1は第1の実施の形態に係る半導体記憶装置のブロック図の一例である。第1の実施の形態に係る半導体記憶装置は、図1に示すように、メモリセルアレイ11、選択ワード線電圧供給回路12a、ロウデコーダ12b、選択ビット線電圧供給回路13a、及びカラムデコーダ13bを備える。
[First Embodiment]
FIG. 1 is an example of a block diagram of the semiconductor memory device according to the first embodiment. As shown in FIG. 1, the semiconductor memory device according to the first embodiment includes a
メモリセルアレイ11は、複数本のワード線WL、ワード線WLと交差する複数本のビット線BL、及びビット線BLとワード線WLの各交差部に配置されたメモリセルMCを有する。メモリセルMCは、直列接続されたダイオードDI、及び可変抵抗素子VRを有する。ダイオードDIの順方向は、ビット線BLからワード線WLに向かう方向とされる。ダイオードDIは、電気的にアクセスされた際の回り込み電流を防止することができる。
The
選択ワード線電圧供給回路12aは選択ワード線電圧VSWLをロウデコーダ12bに供給し、選択ビット線電圧供給回路13aは選択ビット線電圧VSBLをカラムデコーダ13bに供給する。ロウデコーダ12b及びカラムデコーダ13bは、それぞれアドレス信号Addが与えられる。また、ロウデコーダ12bは、アドレス信号Addに基づき選択ワード線電圧VSWLを選択ワード線WLに供給し、非選択ワード線電圧VNWLを非選択ワード線WLに供給する。カラムデコーダ13bは、アドレス信号Addに基づき選択ビット線電圧VSBLを選択ビット線BLに供給し、非選択ビット線電圧VNBLを非選択ビット線BLに供給する。これにより、選択ワード線WL及び選択ビット線BLは所定電圧を印加され、メモリセルMCに対してセット動作、又はリセット動作が実行される。セット動作は、メモリセルMC内の可変抵抗素子VRを高抵抗状態(リセット状態)から低抵抗状態(セット状態)に遷移させるための動作である。リセット動作は、可変抵抗素子VRを低抵抗状態(セット状態)から高抵抗状態(リセット状態)に遷移させるための動作である。
The selected word line
図2はメモリセルアレイ11の一部を示す斜視図の一例である。ワード線WLは、半導体基板Baの主平面と平行なX方向に所定ピッチをもって配置され、Y方向に延びる。ビット線BLは、ワード線WLと交差するように、Y方向に所定ピッチをもって配置され、X方向に延びる。メモリセルMCは、ワード線WLとビット線BLが交差する部分のワード線WLとビット線BLの間に接続される。基板Baと直交するZ方向に並ぶメモリセルMCは、その間のビット線BLを共有する。
FIG. 2 is an example of a perspective view showing a part of the
ビット線BL、ワード線WLは、熱に強く且つ抵抗率が低い材料が望ましく、例えば、タングステン(W)、チタン(Ti)、タンタル(Ta)、及びこれらの窒化物、もしくはこれらの積層物にて構成されている。例えば、ビット線BL、ワード線WLは、例えば、40nmのピッチをもって繰り返して配置される。すなわち、ビット線BL、ワード線WLは、20nmの幅を有し、20nmの間隔を持つ。 The bit line BL and the word line WL are preferably made of a material that is resistant to heat and has a low resistivity. For example, tungsten (W), titanium (Ti), tantalum (Ta), and nitrides thereof, or a laminate thereof are used. Configured. For example, the bit line BL and the word line WL are repeatedly arranged with a pitch of 40 nm, for example. That is, the bit line BL and the word line WL have a width of 20 nm and an interval of 20 nm.
可変抵抗素子VRとしては、以下に示す、PCRAM、CBRAM、及びReRAM等を用いることができる。PCRAMは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。CBRAMは、金属陽イオンを析出させて電極間に架橋(コンダクティングブリッジ)を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ReRAMは、電圧あるいは電流印加により抵抗値を変化させる。このReRAMは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。 As the variable resistance element VR, the following PCRAM, CBRAM, ReRAM, or the like can be used. PCRAM changes its resistance value by phase transition between a crystalline state and an amorphous state, such as chalcogenide. The CBRAM changes the resistance value by depositing metal cations to form a bridge (conducting bridge) between the electrodes, or ionizing the deposited metal to break the bridge. The ReRAM changes the resistance value by applying voltage or current. This ReRAM is broadly divided into those in which resistance changes due to the presence or absence of charges trapped in charge traps existing at the electrode interface, and those in which resistance changes due to the presence or absence of a conduction path due to oxygen deficiency or the like. Is done.
次に、図3A及び図3Bを参照して、リセット動作時に選択ビット線BLからワード線WLに流れる電流についての課題を説明する。ここで、図3A及び図3Bにおいて、白抜きで示されるダイオードDIに接続された可変抵抗素子VRは高抵抗状態(リセット状態)とする。一方、黒塗りで示されるダイオードDIに接続された可変抵抗素子VRは低抵抗状態(セット状態)とする。このとき、図3A及び図3Bにおいては、ビット線BL2上で低抵抗状態の可変抵抗素子VRの数が最も多く、ビット線BL3上で高抵抗状態の可変抵抗素子VRの数が最も多い。 Next, with reference to FIG. 3A and FIG. 3B, a problem regarding the current flowing from the selected bit line BL to the word line WL during the reset operation will be described. Here, in FIGS. 3A and 3B, the variable resistance element VR connected to the diode DI shown in white is in a high resistance state (reset state). On the other hand, the variable resistance element VR connected to the diode DI shown in black is in a low resistance state (set state). At this time, in FIGS. 3A and 3B, the number of variable resistance elements VR in the low resistance state is the largest on the bit line BL2, and the number of variable resistance elements VR in the high resistance state is the largest on the bit line BL3.
図3Aは、リセット動作時にビット線BL3及びワード線WL3を選択して、それらの間の選択メモリセルMC(3,3)に電圧を印加する例を示す。例えば、選択ビット線BL3の電圧は8Vに設定され、選択ワード線WL3の電圧は0Vに設定される。また、非選択ビット線BL1,BL2の電圧は2Vに設定され、非選択ワード線WL1,WL2,WL4,WL5の電圧は6Vに設定される。図3Aにおいては、選択ビット線BL3に接続された半選択メモリセルMC(1,3)、MC(2,3)、MC(4,3)、MC(5,3)内の可変抵抗素子VRは全て高抵抗状態にある。したがって、選択ビット線BL3から非選択ワード線WL1、WL2、WL4、WL5へのリーク電流はほとんど生じない。このため、選択メモリセルMC(3,3)の一端に印加される電圧は、選択ビット線BL3に転送される電圧と略同じである。 FIG. 3A shows an example in which the bit line BL3 and the word line WL3 are selected during a reset operation, and a voltage is applied to the selected memory cell MC (3, 3) between them. For example, the voltage of the selected bit line BL3 is set to 8V, and the voltage of the selected word line WL3 is set to 0V. The voltages of the unselected bit lines BL1 and BL2 are set to 2V, and the voltages of the unselected word lines WL1, WL2, WL4 and WL5 are set to 6V. In FIG. 3A, the variable resistance element VR in the half-selected memory cells MC (1,3), MC (2,3), MC (4,3), MC (5,3) connected to the selected bit line BL3. Are all in a high resistance state. Therefore, almost no leakage current from the selected bit line BL3 to the unselected word lines WL1, WL2, WL4, WL5 occurs. For this reason, the voltage applied to one end of the selected memory cell MC (3, 3) is substantially the same as the voltage transferred to the selected bit line BL3.
これに対して、図3Bは、リセット動作時にビット線BL2及びワード線WL3を選択して、それらの間の選択メモリセルMC(3,2)に電圧を印加する例を示す。図3Bにおいては、選択ビット線BL2に接続された半選択メモリセル(1,2)、MC(2,2)、MC(4,2)、MC(5,2)内の可変抵抗素子VRは全て低抵抗状態にある。したがって、選択ビット線BL2から非選択ワード線WL1、WL2、WL4、WL5へとリーク電流が流れる。このため、選択メモリセルMC(3,2)が接続される選択ビット線BLに印加される電圧は、選択ビット線BL2に転送される電圧よりも低くなってしまう。 On the other hand, FIG. 3B shows an example in which the bit line BL2 and the word line WL3 are selected during the reset operation and a voltage is applied to the selected memory cell MC (3, 2) between them. In FIG. 3B, the variable resistance elements VR in the half-selected memory cells (1, 2), MC (2, 2), MC (4, 2), MC (5, 2) connected to the selected bit line BL2 are All are in a low resistance state. Therefore, a leakage current flows from the selected bit line BL2 to the unselected word lines WL1, WL2, WL4, WL5. For this reason, the voltage applied to the selected bit line BL to which the selected memory cell MC (3, 2) is connected is lower than the voltage transferred to the selected bit line BL2.
以上、図3A及び図3Bに示すように、選択ビット線BL上の可変抵抗素子VRの抵抗状態に応じて、選択メモリセルMCが接続される選択ビット線BLに供給される電圧は変化する。したがって、可変抵抗素子VRの抵抗状態に関わらず選択ビット線BLに転送する電圧を一定とすれば、選択メモリセルMCに対してリセット動作を正確に実行できないおそれがある。また、セット動作においてもリセット動作と同様の問題が生じる。 As described above, as shown in FIGS. 3A and 3B, the voltage supplied to the selected bit line BL to which the selected memory cell MC is connected changes according to the resistance state of the variable resistance element VR on the selected bit line BL. Therefore, if the voltage transferred to the selected bit line BL is constant regardless of the resistance state of the variable resistance element VR, there is a possibility that the reset operation cannot be accurately performed on the selected memory cell MC. In the set operation, the same problem as in the reset operation occurs.
以上のような問題に対して、本実施の形態は、例えば、図4に示す動作を実行する。図4に示すように、本実施の形態においては、リセット動作の前に、選択ビット線BLから可変抵抗素子VRを介してワード線WLに流れる選択ビット線BLの電圧を検知する読出動作を実行する(S101)。この選択ビット線BLの電圧は、選択ビット線BLに接続される可変抵抗素子VRの抵抗状態により変化する。すなわち、選択ビット線BLの電圧はビット線BL毎に異なる場合がある。続いて、読出データはレジスタに保存される(S102)。次に、レジスタに保存されたデータに基づき選択ビット線BLの電圧を調整して(S103)、リセット動作が実行される(S104)。そして、メモリセルアレイ11内の全てのビット線BLに対してステップS101〜S104の処理が終了したか否かが判断される(S105)。全てのビット線BLに対してステップS101〜S104の処理が終了している場合(S105、Yes)、動作は終了する。一方、全てのビット線BLに対してステップS101〜S104の処理が終了していない場合(S105、No)、再びステップS101からの処理が実行される。 In the present embodiment, for example, the operation shown in FIG. As shown in FIG. 4, in the present embodiment, a read operation for detecting the voltage of the selected bit line BL flowing from the selected bit line BL to the word line WL via the variable resistance element VR is executed before the reset operation. (S101). The voltage of the selected bit line BL varies depending on the resistance state of the variable resistance element VR connected to the selected bit line BL. That is, the voltage of the selected bit line BL may be different for each bit line BL. Subsequently, the read data is stored in a register (S102). Next, the voltage of the selected bit line BL is adjusted based on the data stored in the register (S103), and the reset operation is executed (S104). Then, it is determined whether or not the processing of steps S101 to S104 has been completed for all the bit lines BL in the memory cell array 11 (S105). When the processing of steps S101 to S104 has been completed for all the bit lines BL (S105, Yes), the operation ends. On the other hand, if the processing of steps S101 to S104 has not been completed for all the bit lines BL (S105, No), the processing from step S101 is executed again.
上述した図4の制御を実行するため、選択ビット線電圧供給回路13aは図5に示す構成を有する。選択ビット線電圧供給回路13aは、図5に示すように、同時に選択するビット線の数だけ複数用意される。カラムデコーダ13bを介して各選択ビット線BLにそれぞれ接続された複数の選択ビット線電圧供給回路13aは、配線30に共通接続され、配線30から電圧を供給される。なお、配線30は、電源31に接続されている。
In order to execute the control of FIG. 4 described above, the selected bit line
選択ビット線電圧供給回路13aは、センスアンプ21、レジスタ22、調整回路23、電圧降下調整回路24、及びトランジスタ25〜28を有する。センスアンプ21の反転入力端子は、それぞれのビット線BLに接続される。レジスタ22は、センスアンプ21の出力データを格納する。調整回路23は、レジスタ22内のデータに応じて電圧降下調整回路24を制御する。
The selected bit line
電圧降下調整回路24は、配線30の電圧を降下させてトランジスタ26,28を介して選択ビット線BLに電圧を供給する。電圧降下調整回路24は、抵抗24a、及びスイッチ24bを有する。抵抗24aは配線30とノードN1の間に接続される。スイッチ24bは、抵抗24aと並列に接続される。
The voltage
PMOSトランジスタ25、26はカレントミラー接続されている。PMOSトランジスタ25,26のゲートは、PMOSトランジスタ25のドレインに接続されている。PMOSトランジスタ25、26のソースは、ノードN1に接続されている。NMOSトランジスタ27はPMOSトランジスタ25のドレインと接地端子との間に接続される。PMOSトランジスタ28は、PMOSトランジスタ26のドレインとセンスアンプ21の反転入力端子(ノードN2)との間に接続される。
The
次に、図6及び図7を参照して選択ビット線電圧供給回路13aの読出動作(図4のステップS101)を説明する。図6は、選択ビット線電圧供給回路13aの読出動作を示す概略図の一例である。図7は、選択ビット線電圧供給回路13aの読出動作を示すタイミングチャートの一例である。なお、図6は、カラムデコーダ13bを省略して、一つの選択ビット線電圧供給回路13aのみを例示している。
Next, the read operation (step S101 in FIG. 4) of the selected bit line
読出動作においては、図6に示すように、配線30には読出電圧Vreadが印加され、スイッチ24b、トランジスタ27及びトランジスタ28は導通状態とされる。また、センスアンプ21の非反転入力端子には、参照電圧(例えば、3V)が印加される。そして、図7の時刻t11に示すように、選択ビット線BL2を例えば約3Vまで充電する。なお、選択ビット線BL2の充電と共に、ワード線WL1〜WL5も例えば約3Vまで充電される(図示略)。
In the read operation, as shown in FIG. 6, the read voltage Vread is applied to the
次に、ワード線WL1〜WL5の電圧を3Vから接地電圧(0V)まで下げる。すなわち、選択ビット線BL2に接続される全ての可変抵抗素子VRが選択状態になると言える。なお、「選択ビット線BL2に接続される全ての可変抵抗素子VR」とは、物理的に選択ビット線BL2に接続される全ての可変抵抗素子VRを意味するものではない。セット動作・リセット動作時において、選択ビット線BL2に接続される可変抵抗素子VRのうち、可変抵抗素子VRの両端に電圧が印加されるものを意味する。更に、トランジスタ27のゲート電圧を調整して、トランジスタ27に電流Iloadを流す。この電流Iloadに伴い、トランジスタ26は電流I_loadと等しい電流I_chを流す。第1の実施の形態において、電流I_chは例えば約20μAに設定される。
Next, the voltage of the word lines WL1 to WL5 is lowered from 3V to the ground voltage (0V). That is, it can be said that all the variable resistance elements VR connected to the selected bit line BL2 are in a selected state. Note that “all variable resistance elements VR connected to the selected bit line BL2” does not mean all variable resistance elements VR physically connected to the selected bit line BL2. This means that among the variable resistance elements VR connected to the selected bit line BL2, a voltage is applied to both ends of the variable resistance element VR during the set operation and the reset operation. Further, the gate voltage of the
上記の制御に伴い、選択ビット線BL2からメモリセルMC(1,2)〜MC(5,2)を介してワード線WL1〜WL5に流れる電流(ダイオードDIの順方向電流)によって、ノードN2の電圧が決定する。このノードN2の電圧値はセンスアンプ21によって検知される。ここで、選択ビット線BL2上に高抵抗状態の可変抵抗素子VRが多い場合、電流I_BLは電流I_chよりも小さく、ノードN2の電圧は上昇する。一方、選択ビット線BL2上に低抵抗状態の可変抵抗素子VRが多い場合、電流I_BLは電流I_chよりも大きく、ノードN2の電圧は下降する。図7の時刻t12に示すように、センスアンプ21は、参照電圧(3V)よりも選択ビット線BL2の電圧が大きければ”0”データを出力し、参照電圧よりも選択ビット線BL2の電圧が小さければ”1”データを出力する。そして、レジスタ22は、センスアンプ21より出力された”0”又は”1”データを格納する。以上により読出動作は完了する。後述するようにレジスタ22のデータにより、リセット動作時における選択ビット線BLの電圧が調整される。
Along with the above control, the current (forward current of the diode DI) flowing from the selected bit line BL2 to the word lines WL1 to WL5 through the memory cells MC (1,2) to MC (5,2) The voltage is determined. The voltage value of the node N2 is detected by the
次に、図8A及び図8Bを参照して選択ビット線電圧供給回路13aのリセット動作(図4のステップS104)を説明する。図8A及び図8Bは選択ビット線電圧供給回路13aのリセット動作を示す概略図の一例である。なお、図8A及び図8Bにおいてカラムデコーダ13bは省略している。リセット動作時、調整回路23は、前述の読出動作によりレジスタ22に格納されたデータ(”0”又は”1”)を読み出し、このデータに応じてスイッチ24bの導通状態を調整する。また、リセット動作時、配線30にはリセット電圧Vreset(例えば8.5V)が印加され、トランジスタ28は導通状態とされる。図8Aに示すように”0”データが読み出された場合、調整回路23はスイッチ24bを非導通状態(OFF)とする。これにより、抵抗24aによって配線30のリセット電圧Vresetを降圧させた電圧(例えば8V)が、選択ビット線BL3に供給される。一方、図8Bに示すように、”1”データが読み出された場合、調整回路23はスイッチ24bを導通状態(ON)とする。これにより、電圧降下させることなく配線30のリセット電圧Vreset(例えば8.5V)が選択ビット線BL2に供給される。なお、トランジスタ26、28のチャネル部における電圧降下はビット線BLに対して非常に小さい。
Next, the reset operation of the selected bit line
以上、第1の実施の形態は、選択ビット線BLから可変抵抗素子VRを介してワード線WLに流れる電流に基づき変化する選択ビット線BLの電圧を検知する読出動作を実行する。ここで、メモリセルへのデータはランダムデータのため、選択ビット線に接続される可変抵抗素子VRが低抵抗状態のものが多い場合や高抵抗状態のものが多い場合がある。第1の実施の形態では、選択ビット線BLに接続される全ての可変抵抗素子VRにおいて、低抵抗状態のものが多いか、高抵抗状態のものが多いかを判断することができる。そして、第1の実施の形態は、リセット動作時、その検知した選択ビット線BLの電圧に基づき選択ビット線BLの電圧を調整する。これにより、第1の実施の形態は、正確にリセット動作を実行することができる。なお、第1の実施の形態は、図8Cのようにリセット動作だけではなくセット動作(S104)についても適用可能である。 As described above, in the first embodiment, the read operation for detecting the voltage of the selected bit line BL that changes based on the current flowing from the selected bit line BL to the word line WL via the variable resistance element VR is executed. Here, since the data to the memory cell is random data, the variable resistance element VR connected to the selected bit line is often in a low resistance state or in many high resistance states. In the first embodiment, it can be determined whether all of the variable resistance elements VR connected to the selected bit line BL have a low resistance state or a high resistance state. In the first embodiment, during the reset operation, the voltage of the selected bit line BL is adjusted based on the detected voltage of the selected bit line BL. Thereby, 1st Embodiment can perform reset operation correctly. The first embodiment is applicable not only to the reset operation as shown in FIG. 8C but also to the set operation (S104).
[第2の実施の形態]
次に、図9Aを参照して、第2の実施の形態に係る半導体記憶装置を説明する。上記第1の実施の形態における電圧降下調整回路24は、降下させる電圧値を調整して2種類の電圧をノードN2に供給する。これに対して、第2の実施の形態に係る電圧降下調整回路24は、電圧させる電圧値を調整して、3種類の電圧をノードN2(選択ビット線BL)に供給する。このため、図9Aに示すように、電圧降下調整回路24は、抵抗24a、24c、及びスイッチ24b、24dを有する。
[Second Embodiment]
Next, a semiconductor memory device according to the second embodiment will be described with reference to FIG. 9A. The voltage
抵抗24a、24cは配線30とノードN1との間において直列に接続されている。スイッチ24bは、抵抗24aと並列に接続され、抵抗24cと直列に接続されている。スイッチ24dは、抵抗24a、24cと並列に接続されている。スイッチ24b、24dの導通状態は、調整回路23により制御される。
The
次に、第2の実施の形態に係る選択ビット線電圧供給回路13aの読出動作を、図9Bを用いて説明する。第2の実施の形態は、図9Bに示すように、2回の読出し動作を行い、この点で1回の読み出しのみを実行する第1の実施の形態と異なる。1回目の読出し動作(S101−A)において、選択ビット線BL2に供給する電流I_chは例えば10μAに設定する。2回目の読出し動作(S101−B)において、電流I_chは1回目の読出し動作よりも大きい例えば30μAに設定する。1回目の読出動作(S101−A)により”0”データと判定されると(S101−A、if”0”)、2回目の読出動作(S101−B)を省略して、第1の実施の形態と同様のステップS102が実行される。一方、1回目の読出動作(S101−A)により”1”データと判定されると(S101−A、if”1”)、2回目の読出動作(S101−B)の後、ステップS102が実行される。
Next, the read operation of the selected bit line
次に、図10Aを参照して第2の実施の形態に係る選択ビット線電圧供給回路13aのリセット動作を説明する。図10Aの”case1”に示すように、1回目の読出動作(S101−A)により”0”データと判定されると(S101−A、if”0”)、2回目の読出動作(S101−B)による判定に関わらず、電流I_BLは10μA未満と考えられる。この場合、スイッチ24b、24dは非導通状態(OFF)とされる。これにより、電圧降下調整回路24は、抵抗24a、24cにより配線30の電圧を降下させて、ノードN2に供給する。
Next, the reset operation of the selected bit line
図10Aの”case2”に示すように、1回目の読出動作(S101−A)により”1”データと判定され(S101−A、if”1”)、2回目の読出動作(S101−B)により”0”データと判定されると、電流I_BLは10〜30μAと考えられる。この場合、スイッチ24bのみが導通状態(ON)とされる。これにより、電圧降下調整回路24は、抵抗24cにより配線30の電圧を降下させて、ノードN2に供給する。図10Aの”case3”に示すように、1回目の読出動作(S101−A)により”1”データと判定され(S101−A、if”1”)、2回目の読出動作(S101−B)により”1”データと判定されると、電流I_BLは30μAより大きいと考えられる。この場合、スイッチ24dのみが導通状態(ON)とされる。これにより、電圧降下調整回路24は、電圧降下をさせることなく配線30の電圧をノードN2に供給する。
As shown in “
以上、第2の実施の形態は、第1の実施の形態と同様の効果を奏する、また、第2の実施の形態は、リセット動作時に第1の実施の形態よりも選択ビット線BL2に供給する電圧を細かく調整できる。また、第2の実施の形態は、1回目の読出動作(S101−A)において、電流I_BLが小さいと判断された場合、2回目の読出動作(S101−B)を行わないことにより読み出し動作を高速に行うことができる。なお、第2の実施の形態は、図10Bのようにリセット動作だけではなくセット動作(S104)についても適用可能である。 As described above, the second embodiment has the same effects as those of the first embodiment, and the second embodiment supplies the selected bit line BL2 more than the first embodiment during the reset operation. Can be finely adjusted. In the second embodiment, when it is determined that the current I_BL is small in the first read operation (S101-A), the second read operation (S101-B) is not performed. It can be done at high speed. Note that the second embodiment is applicable not only to the reset operation as shown in FIG. 10B but also to the set operation (S104).
[第3の実施の形態]
次に、図11を参照して、第3の実施の形態に係る半導体記憶装置を説明する。第3の実施の形態に係る選択ビット線電圧供給回路13aは、図11に示すようにメモリ22aを有し、この点で第1の実施の形態と異なる。メモリ22aは、センスアンプ21から出力されたデータを、レジスタ22を介して保存する。なお、このメモリ22aは揮発性であっても良いし、不揮発性であっても良い。
[Third Embodiment]
Next, a semiconductor memory device according to the third embodiment will be described with reference to FIG. The selected bit line
次に、図12Aを参照して、第3の実施の形態に係る読出動作及びリセット動作を含む一連の動作を説明する。先ず、読出動作により選択ビット線BLの電圧を検知する(S201)。続いて、読出データはレジスタ22を介してメモリ22aに保存される(S202)。次に、メモリセルアレイ11内の全てのビット線BLに対してステップS201及びS202の処理が終了したか否かが判断される(S203)。全てのビット線BLに対してステップS201及びS202の処理が終了していない場合(S203、No)、再びステップS201の処理が実行される。一方、全てのビット線BLに対してステップS201及びS202の処理が終了している場合(S203、Yes)、ステップS204の処理が実行される。 Next, a series of operations including a read operation and a reset operation according to the third embodiment will be described with reference to FIG. 12A. First, the voltage of the selected bit line BL is detected by a read operation (S201). Subsequently, the read data is stored in the memory 22a via the register 22 (S202). Next, it is determined whether or not the processing of steps S201 and S202 has been completed for all the bit lines BL in the memory cell array 11 (S203). If the processes of steps S201 and S202 have not been completed for all the bit lines BL (S203, No), the process of step S201 is executed again. On the other hand, when the processes of steps S201 and S202 have been completed for all the bit lines BL (S203, Yes), the process of step S204 is executed.
ステップS204において、メモリ22aに保存されたデータに基づき選択ビット線BLの電圧が調整される。次に、メモリ22aに保存されたデータに基づきリセット動作が実行される(S205)。続いて、メモリセルアレイ11内の全てのビット線BLに対してステップS204及びS205の処理が終了したか否かが判断される(S206)。全てのビット線BLに対してステップS204及びS205の処理が終了している場合(S206、Yes)、動作は終了する。一方、全てのビット線BLに対してステップS204及びS205の処理が終了していない場合(S206、No)、再びステップS204の処理が実行される。以上、第3の実施の形態は、第1の実施の形態と同様の効果を奏する。また、第3の実施の形態は、メモリ22aにより、読出動作を複数回実行した後にリセット動作を実行できる。第1の実施の形態および第2の実施の形態では、ビット線BL1本ずつ読出動作とリセット動作を交互に行うため、電源31の電圧設定やミラー回路を流れる電流設定を、都度、読出動作用とリセット動作用に切り替える必要があり、動作時間が長くなる。一方、第3の実施の形態では、予め全ビット線BLに対して読出動作を行い、その結果はメモリ22aに保存されているため、読出動作とリセット動作間の設定切り替え時間を短縮できるという効果がある。なお、第3の実施の形態は、図12Bのようにリセット動作だけではなくセット動作(S205)についても適用可能である。
In step S204, the voltage of the selected bit line BL is adjusted based on the data stored in the memory 22a. Next, a reset operation is executed based on the data stored in the memory 22a (S205). Subsequently, it is determined whether or not the processing of steps S204 and S205 has been completed for all the bit lines BL in the memory cell array 11 (S206). If the processing of steps S204 and S205 has been completed for all the bit lines BL (S206, Yes), the operation is terminated. On the other hand, when the processes of steps S204 and S205 have not been completed for all the bit lines BL (No in S206), the process of step S204 is executed again. As described above, the third embodiment has the same effects as those of the first embodiment. In the third embodiment, the memory 22a can perform the reset operation after performing the read operation a plurality of times. In the first and second embodiments, since the read operation and the reset operation are alternately performed for each bit line BL, the voltage setting of the
[第4の実施の形態]
次に、図13〜図15を参照して、第4の実施の形態に係る半導体記憶装置を説明する。第4の実施の形態に係る半導体記憶装置は、図13〜図15に示すように、第1の実施の形態と異なるメモリセルアレイ11を有する。なお、第4の実施の形態のその他の構成は、第1の実施の形態と同様であるため、それらの説明は省略する。
[Fourth Embodiment]
Next, a semiconductor memory device according to the fourth embodiment will be described with reference to FIGS. As shown in FIGS. 13 to 15, the semiconductor memory device according to the fourth embodiment includes a
先ず、図13を参照して、第4の実施の形態に係るメモリセルアレイ11の回路構成を説明する。図13は、メモリセルアレイ11の回路図の一例である。なお、図13において、X方向、Y方向及びZ方向は互いに直交し、X方向は紙面垂直方向である。また、図13に示す構造は、X方向に繰り返し設けられている。
First, the circuit configuration of the
第4の実施の形態に係るメモリセルアレイ11は、図13に示すように、上述したワード線WL、ビット線BL、及びメモリセルMC以外に、選択トランジスタSTr、グローバルビット線GBL、及び選択ゲート線SGを有する。
As shown in FIG. 13, the
ワード線WL1〜WL4は、図13に示すように、Z方向に配列され、X方向に延びる。ビット線BLは、X方向及びY方向にマトリクス状に配列され、Z方向に延びる。メモリセルMCは、これらワード線WLとビット線BLが交差する箇所に配置される。したがって、メモリセルMCは、X、Y、Z方向に3次元マトリクス状に配列される。 As shown in FIG. 13, the word lines WL1 to WL4 are arranged in the Z direction and extend in the X direction. The bit lines BL are arranged in a matrix in the X direction and the Y direction, and extend in the Z direction. The memory cell MC is disposed at a location where the word line WL and the bit line BL intersect. Therefore, the memory cells MC are arranged in a three-dimensional matrix in the X, Y, and Z directions.
本実施の形態に係るメモリセルアレイ11においては、第1の実施の形態と比較して回り込み電流は少ない。よって、第4の実施の形態に係るメモリセルMCは、図13に示すように、可変抵抗素子VRのみからなり、ダイオードを有していない。
In the
選択トランジスタSTrは、図13に示すように、ビット線BLの一端とグローバルビット線GBLとの間に設けられる。グローバルビット線GBLは、X方向に並び、Y方向に延びる。1本のグローバルビット線GBLは、Y方向に一列に配列された複数の選択トランジスタSTrの一端に共通接続されている。選択ゲート線SGは、Y方向に並び、X方向に延びる。1本の選択ゲート線SGは、X方向に一列に配列された複数の選択トランジスタSTrのゲートに共通接続されている。 As shown in FIG. 13, the selection transistor STr is provided between one end of the bit line BL and the global bit line GBL. The global bit lines GBL are arranged in the X direction and extend in the Y direction. One global bit line GBL is commonly connected to one ends of a plurality of select transistors STr arranged in a line in the Y direction. The selection gate lines SG are arranged in the Y direction and extend in the X direction. One selection gate line SG is commonly connected to the gates of a plurality of selection transistors STr arranged in a line in the X direction.
次に、図14、図15を参照して、第4実施の形態に係るメモリセルアレイ11の積層構造について説明する。図14は、メモリセルアレイ11の積層構造を示す斜視図の一例である。図15は図14の断面図の一例である。なお、図14において、層間絶縁層は省略している。
Next, a stacked structure of the
メモリセルアレイ11は、図14及び図15に示すように、基板50上に積層された選択トランジスタ層60及びメモリ層70を有する。選択トランジスタ層60には複数の選択トランジスタSTrが配置され、メモリ層70には複数のメモリセルMCが配置されている。
As shown in FIGS. 14 and 15, the
選択トランジスタ層60は、図14及び図15に示すように、基板50の主平面に対して垂直なZ方向に積層された導電層61、層間絶縁層62、導電層63、層間絶縁層64を有する。導電層61はグローバルビット線GBLとして機能し、導電層63は選択ゲート線SG及び選択トランジスタSTrのゲートとして機能する。
As shown in FIGS. 14 and 15, the
導電層61は、基板50の主平面に対して平行なX方向に所定ピッチをもって並び、Y方向に延びる。層間絶縁層62は、導電層61の上面を覆う。導電層63は、Y方向に所定ピッチをもって並び、X方向に延びる。層間絶縁層64は、導電層63の側面及び上面を覆う。例えば、導電層61、63はポリシリコンにより構成される。層間絶縁層62、64は、例えば、酸化シリコン(SiO2)により構成される。
The
また、選択トランジスタ層60は、図14及び図15に示すように、柱状半導体層65、及びゲート絶縁層66を有する。柱状半導体層65は選択トランジスタSTrのボディ(チャネル)として機能し、ゲート絶縁層66は選択トランジスタSTrのゲート絶縁膜として機能する。
Further, the
柱状半導体層65は、X及びY方向にマトリクス状に配置され、Z方向に柱状に延びる。また、柱状半導体層65は、導電層61の上面に接し、ゲート絶縁層66を介して導電層63のY方向端部の側面に接する。そして、柱状半導体層65は、例えば、積層されたN+型半導体層65a、P+型半導体層65b、及びN+型半導体層65cを有する。
The columnar semiconductor layers 65 are arranged in a matrix in the X and Y directions and extend in a column shape in the Z direction. The
N+型半導体層65aは、図14及び図15に示すように、そのY方向端部の側面にて層間絶縁層62に接する。P+型半導体層65bは、そのY方向端部の側面にて導電層63の側面に接する。N+型半導体層65cは、そのY方向端部の側面にて層間絶縁層64に接する。N+型半導体層65a、65cはN+型の不純物を注入されたポリシリコンにより構成され、P+型半導体層65bはP+型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層66は、例えば、酸化シリコン(SiO2)により構成される。
As shown in FIGS. 14 and 15, the N +
メモリ層70は、図14及び図15に示すように、Z方向に交互に積層された層間絶縁層71a〜71d、及び導電層72a〜72dを有する。導電層72a〜72dは、ワード線WL1〜WL4として機能する。
As shown in FIGS. 14 and 15, the
導電層72a〜72dは、それぞれX方向に対向する一対の櫛歯形状を有する。層間絶縁層71a〜71dは例えば酸化シリコン(SiO2)にて構成され、導電層72a〜72dは例えばポリシリコンにて構成される。
The
また、メモリ層70は、図14及び図15に示すように、柱状導電層73、及び側壁層74を有する。柱状導電層73は、X及びY方向にマトリクス状に配置され、柱状半導体層65の上面に接すると共にZ方向に柱状に延びる。柱状導電層73はビット線BLとして機能する。
Further, as shown in FIGS. 14 and 15, the
側壁層74は、柱状導電層73のY方向端部の側面に設けられる。側壁層74は、図14及び図15に示すように、可変抵抗層75、及び酸化層76を有する。可変抵抗層75は可変抵抗素子VRとして機能する。酸化層76は可変抵抗層75よりも低い導電率を有する。
The
可変抵抗層75は、柱状導電層73と導電層72a〜72dのY方向端部の側面との間に設けられる。酸化層76は、柱状導電層73と層間絶縁層71a〜71dのY方向端部の側面との間に設けられる。
The
柱状導電層73は例えばポリシリコンにより構成され、側壁層74(可変抵抗層75及び酸化層76)は例えば金属酸化物により構成される。より具体的に、可変抵抗層75は、ストイキオメトリな状態よりも酸素が欠乏した状態にあるHfOX、Al2OX、TiOX、NiOX、WOX、Ta2OX等により構成される。酸化層76は、ストイキオメトリな状態にあるHfO2、Al2O3、TiO2、NiO、WO3、Ta2O5等により構成される。
The columnar
[その他]
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
[Others]
Although several embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
例えば、上記実施の形態においては、一回の読出動作にて、選択ビット線BLから可変抵抗素子VRを介して全てのワード線WLに流れる電流によって変化する選択ビット線BLの電圧が検知される。しかしながら、一回の読出動作において、選択ビット線BLから可変抵抗素子VRを介して1本の選択ワード線WLに流れる電流によって変化する選択ビット線BLの電圧が検知されてもよい。この場合、選択ワード線WLを切り替えて、複数回に亘って選択ビット線BLの電圧を検知すればよい。 For example, in the above-described embodiment, the voltage of the selected bit line BL that is changed by the current flowing from the selected bit line BL to all the word lines WL via the variable resistance element VR is detected in one read operation. . However, in one read operation, the voltage of the selected bit line BL that changes depending on the current flowing from the selected bit line BL to one selected word line WL via the variable resistance element VR may be detected. In this case, the selected word line WL may be switched to detect the voltage of the selected bit line BL a plurality of times.
また、図16A及び図16Bに示すように、読出動作及びリセット動作を実行しても良い。まず、第1読出動作前の可変抵抗素子VRの抵抗状態は図16Aの”a”のようになっている。この状態で、リセット動作の実行前にビット線BLの電圧を読み出す(第1読出動作:図16BのS201−A)。次に、第3の実施の形態のS202〜S205と略同様の処理を用いて半数のメモリセル(1、1)〜MC((n/2),n)に対してリセット動作を実行する(図16BのS202−A〜S206A)。ここで、リセット動作時に第1読出動作のデータに基づき選択ビット線BLの電圧を制御する(S204−A)。また、可変抵抗素子VRを低抵抗状態から高抵抗状態に変化させる動作(リセット動作)を同時に行う(S205−A)。すなわち、メモリセルMC(1、1)やメモリセルMC(1、2)のように可変抵抗素子VRの抵抗状態を変化させる時に、選択ビット線BLに電圧を印加する。このとき、調整回路23は選択ビット線BLの電圧を調整する(S204−A)。一方、メモリセルMC(1、3)やメモリセルMC(1、n)のように可変抵抗素子VRの抵抗状態を変化させない場合は、ビット線BLを非選択にする。
Further, as shown in FIGS. 16A and 16B, a read operation and a reset operation may be executed. First, the resistance state of the variable resistance element VR before the first read operation is as shown by “a” in FIG. 16A. In this state, the voltage of the bit line BL is read before executing the reset operation (first read operation: S201-A in FIG. 16B). Next, a reset operation is performed on half of the memory cells (1, 1) to MC ((n / 2), n) using a process substantially similar to S202 to S205 of the third embodiment ( S202-A to S206A in FIG. 16B). Here, during the reset operation, the voltage of the selected bit line BL is controlled based on the data of the first read operation (S204-A). Further, the operation (reset operation) for changing the variable resistance element VR from the low resistance state to the high resistance state is simultaneously performed (S205-A). That is, a voltage is applied to the selected bit line BL when the resistance state of the variable resistance element VR is changed as in the memory cell MC (1, 1) or the memory cell MC (1, 2). At this time, the
その結果、半数のメモリセル(1、1)〜MC((n/2),n)に対してリセット動作した後の可変抵抗素子VRの抵抗状態は図16Aの”b”に示すようになる。ここで、図16Aの”a”と図16Aの”b”ではそれぞれのビット線BLに接続される可変抵抗素子VRの抵抗状態が変化している場合が多い。そこで、メモリブロックMB内の半数のメモリセルMC(1、n)〜MC(n/2,n)までリセット動作を実行した後にビット線BLの電圧を読み出す(第2読出動作:図16BのS201−B)。すなわち、メモリブロックMB内のメモリセルMCの抵抗状態が図16Aの”a”から変化した後、再度、選択ビット線BLに接続される全ての可変抵抗素子VRにおいて、低抵抗状態のものが多いか、高抵抗状態のものが多いかを判断している。次に、第3の実施の形態のS202〜S205と略同様の処理を用いて残り半数のメモリセル((n/2)+1、n)〜MC(n,n)に対してリセット動作を実行する(図16BのS202B〜S206−B)。ここで、調整回路23は第2読出動作のデータに基づき選択ビット線BLの電圧を制御する(S204−B)。
As a result, the resistance state of the variable resistance element VR after resetting the half of the memory cells (1, 1) to MC ((n / 2), n) is as shown in “b” in FIG. 16A. . Here, in many cases, the resistance state of the variable resistance element VR connected to each bit line BL is changed between “a” in FIG. 16A and “b” in FIG. 16A. Therefore, after the reset operation is executed for half of the memory cells MC (1, n) to MC (n / 2, n) in the memory block MB, the voltage of the bit line BL is read (second read operation: S201 in FIG. 16B). -B). That is, after the resistance state of the memory cell MC in the memory block MB has changed from “a” in FIG. 16A, all of the variable resistance elements VR connected to the selected bit line BL again have a low resistance state. Or whether there are many high resistance states. Next, a reset operation is executed for the remaining half of the memory cells ((n / 2) +1, n) to MC (n, n) using processing substantially similar to S202 to S205 of the third embodiment. (S202B to S206-B in FIG. 16B). Here, the
よって、リセット動作を行うことにより、メモリブロックMB内の可変抵抗素子VRの抵抗状態が変化しても、メモリブロックMBのメモリセルMCを区切って読出動作を行うことにより正確に可変抵抗素子の抵抗値を変化させることができる。なお、図16A及び図16Bで示した実施の形態は、リセット動作だけではなく図16Cに示すようにセット動作(S205A,S205B)についても適用可能である。 Therefore, even if the resistance state of the variable resistance element VR in the memory block MB changes by performing the reset operation, the resistance of the variable resistance element can be accurately determined by performing the read operation by dividing the memory cell MC of the memory block MB. The value can be changed. Note that the embodiment shown in FIGS. 16A and 16B can be applied not only to the reset operation but also to the set operation (S205A, S205B) as shown in FIG. 16C.
例えば、図17に示すように、電圧降下調整回路24は、NMOSトランジスタ24eにより構成されてもよい。NMOSトランジスタ24eは、配線30とノードN1との間に接続される。NMOSトランジスタ24eのゲートは、調整回路23に接続される。また、図18に示すように、センスアンプ21の反転入力端子(ノードN2)とビット線BLとの間にクランプ用トランジスタ29を接続しても良い。
For example, as shown in FIG. 17, the voltage
[付記]
(1)前記制御回路は、前記電圧降下調整回路と前記選択した第1配線との間に設けられたカレントミラー回路を更に備えることを特徴とする請求項4記載の半導体記憶装置。
(2)前記電圧降下調整回路は、抵抗と、前記抵抗と並列に接続されたスイッチとを備え、前記スイッチの導通状態は、前記センスアンプから出力されるデータに基づき制御されることを特徴とする請求項4記載の半導体記憶装置。
(3)前記制御回路は、前記選択した第1配線に対して複数回に亘って前記読出動作を実行し、前記カレントミラー回路は、前記読出動作毎に異なる電流を流すことを特徴とする付記(1)記載の半導体記憶装置。
(4)前記電圧降下調整回路は、トランジスタを備え、前記トランジスタのゲート電圧は、前記センスアンプから出力されるデータに基づき制御されることを特徴とする付記(1)記載の半導体記憶装置。
(5)前記電圧降下調整回路は、前記センスアンプから出力されるデータを記憶するレジスタを更に備えることを特徴とする付記(1)記載の半導体記憶装置。
(6)前記電圧降下調整回路は、前記センスアンプから出力されるデータを記憶するメモリを更に備えることを特徴とする付記(1)記載の半導体記憶装置。
(7)前記複数の第1配線及び前記複数の第2配線は、基板の主平面と平行な方向に延び、前記基板と直交する方向に並ぶメモリセルは、前記第1配線を共有することを特徴とする請求項1記載の半導体記憶装置。
(8)前記複数の第1配線は基板の主平面と垂直な方向に延び、前記複数の第2配線は前記基板の主平面と平行な方向に延び、かつ、前記基板の主平面と垂直な方向に配置されていることを特徴とする請求項1記載の半導体記憶装置。
[Appendix]
(1) The semiconductor memory device according to claim 4, wherein the control circuit further includes a current mirror circuit provided between the voltage drop adjustment circuit and the selected first wiring.
(2) The voltage drop adjustment circuit includes a resistor and a switch connected in parallel with the resistor, and the conduction state of the switch is controlled based on data output from the sense amplifier. The semiconductor memory device according to claim 4.
(3) The control circuit executes the read operation for the selected first wiring a plurality of times, and the current mirror circuit passes a different current for each read operation. (1) The semiconductor memory device according to the description.
(4) The semiconductor memory device according to appendix (1), wherein the voltage drop adjustment circuit includes a transistor, and the gate voltage of the transistor is controlled based on data output from the sense amplifier.
(5) The semiconductor memory device according to appendix (1), wherein the voltage drop adjustment circuit further includes a register for storing data output from the sense amplifier.
(6) The semiconductor memory device according to (1), wherein the voltage drop adjustment circuit further includes a memory for storing data output from the sense amplifier.
(7) The plurality of first wirings and the plurality of second wirings extend in a direction parallel to a main plane of the substrate, and memory cells arranged in a direction orthogonal to the substrate share the first wiring. The semiconductor memory device according to
(8) The plurality of first wirings extend in a direction perpendicular to the main plane of the substrate, the plurality of second wirings extend in a direction parallel to the main plane of the substrate, and are perpendicular to the main plane of the substrate. 2. The semiconductor memory device according to
11…メモリセルアレイ、 12a…選択ワード線電圧供給回路、 12b…ロウデコーダ、 13a…選択ビット線電圧供給回路、 13b…カラムデコーダ、 21…センスアンプ、 22…レジスタ、 23…調整回路、 24…電圧降下調整回路、 25〜28…トランジスタ、 30…配線、 50…基板、 60…選択トランジスタ層、 70…メモリ層、 WL…ワード線、 BL…ビット線、 MC…メモリセル、 DI…ダイオード、 VR…可変抵抗素子。
DESCRIPTION OF
Claims (8)
選択した第1配線に接続する複数の可変抵抗素子を選択した場合、前記選択した第1配線の電圧を検知する読出動作を実行し、前記読出動作にて検知した前記選択した第1配線の電圧に基づきリセット動作又はセット動作の際に前記選択した第1配線に印加する電圧を調整する制御回路とを備え、
前記リセット動作は、前記可変抵抗素子の抵抗値を上げる動作であり、
前記セット動作は、前記可変抵抗素子の抵抗値を下げる動作である
ことを特徴とする半導体記憶装置。 A memory cell array having a plurality of memory cells disposed at intersections of the plurality of first wirings and the plurality of second wirings and including a variable resistance element;
When a plurality of variable resistance elements connected to the selected first wiring are selected, a read operation for detecting the voltage of the selected first wiring is executed, and the voltage of the selected first wiring detected in the read operation A control circuit for adjusting a voltage applied to the selected first wiring in the reset operation or the set operation based on
The reset operation is an operation of increasing the resistance value of the variable resistance element,
The semiconductor memory device, wherein the set operation is an operation of reducing a resistance value of the variable resistance element.
ことを特徴とする請求項1記載の半導体記憶装置。 2. The semiconductor memory device according to claim 1, wherein the control circuit simultaneously causes a current to flow from the selected first wiring to a plurality of second wirings via a plurality of variable resistance elements during the read operation.
ことを特徴とする請求項1記載の半導体記憶装置。 2. The semiconductor memory according to claim 1, wherein the control circuit applies a potential difference between the selected first wiring and the second wiring connected to the plurality of variable resistance elements during the read operation. apparatus.
前記選択した第1配線の電圧と参照電圧とを比較するセンスアンプと、
前記リセット動作又は前記セット動作の際に、前記センスアンプから出力されるデータに基づいて、前記選択した第1配線に供給する電圧を降下させる電圧降下調整回路とを備える
ことを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。 The control circuit includes:
A sense amplifier that compares a voltage of the selected first wiring with a reference voltage;
A voltage drop adjustment circuit that drops a voltage to be supplied to the selected first wiring based on data output from the sense amplifier during the reset operation or the set operation. 4. The semiconductor memory device according to any one of 1 to 3.
直列に接続された第1の抵抗及び第2の抵抗と、
前記第1の抵抗と並列に接続され且つ前記第2の抵抗と直列に接続された第1のスイッチと、
前記第1の抵抗及び前記第2の抵抗と並列に接続された第2のスイッチとを備え、
前記第1スイッチの導通状態及び前記第2のスイッチの導通状態は、前記比較器から出力されるデータに基づき制御される
ことを特徴とする請求項4記載の半導体記憶装置。 The voltage drop adjustment circuit includes:
A first resistor and a second resistor connected in series;
A first switch connected in parallel with the first resistor and connected in series with the second resistor;
A second switch connected in parallel with the first resistor and the second resistor;
The semiconductor memory device according to claim 4, wherein the conduction state of the first switch and the conduction state of the second switch are controlled based on data output from the comparator.
ことを特徴とする請求項1乃至5のいずれかに記載の半導体記憶装置。 The semiconductor memory according to claim 1, wherein the control circuit executes the read operation every time the reset operation or the set operation is performed on a predetermined number of memory cells. apparatus.
ことを特徴とする請求項1乃至5のいずれかに記載の半導体記憶装置。 The semiconductor memory device according to claim 1, wherein the control circuit executes the reset operation or the set operation after performing the read operation a plurality of times.
前記制御回路は、前記読出動作の際、前記ダイオードの順方向に電流を流すように選択した第1配線及び複数の第2配線に電圧を印加する
ことを特徴とする請求項1乃至7のいずれかに記載の半導体記憶装置。 The memory cell includes a diode connected in series to the variable resistance element,
8. The control circuit according to claim 1, wherein the control circuit applies a voltage to the first wiring and the plurality of second wirings selected to flow a current in a forward direction of the diode during the reading operation. A semiconductor memory device according to claim 1.
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