JP2014099644A - Manufacturing method and manufacturing device for stacked semiconductor element - Google Patents
Manufacturing method and manufacturing device for stacked semiconductor element Download PDFInfo
- Publication number
- JP2014099644A JP2014099644A JP2014010459A JP2014010459A JP2014099644A JP 2014099644 A JP2014099644 A JP 2014099644A JP 2014010459 A JP2014010459 A JP 2014010459A JP 2014010459 A JP2014010459 A JP 2014010459A JP 2014099644 A JP2014099644 A JP 2014099644A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor elements
- wafer
- semiconductor
- semiconductor element
- positions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 393
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 51
- 238000002360 preparation method Methods 0.000 claims abstract description 34
- 235000012431 wafers Nutrition 0.000 claims description 214
- 238000000034 method Methods 0.000 claims description 48
- 230000002950 deficient Effects 0.000 abstract description 33
- 239000000758 substrate Substances 0.000 description 19
- 238000012545 processing Methods 0.000 description 13
- 239000000853 adhesive Substances 0.000 description 10
- 230000001070 adhesive effect Effects 0.000 description 10
- 238000003475 lamination Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 5
- 238000010030 laminating Methods 0.000 description 5
- 238000001179 sorption measurement Methods 0.000 description 5
- 239000000725 suspension Substances 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000005304 joining Methods 0.000 description 2
- 238000012806 monitoring device Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Images
Landscapes
- Wire Bonding (AREA)
Abstract
Description
本発明は、積層半導体素子製造方法および積層半導体素子製造装置に関する。より詳細には、重ねて貼り合わされた半導体素子により形成された積層半導体素子を製造する積層半導体素子製造方法と、当該方法を実行する場合に用いる積層半導体素子製造装置に関する。 The present invention relates to a laminated semiconductor element manufacturing method and a laminated semiconductor element manufacturing apparatus. More specifically, the present invention relates to a stacked semiconductor element manufacturing method for manufacturing a stacked semiconductor element formed of stacked semiconductor elements and a stacked semiconductor element manufacturing apparatus used when executing the method.
半導体装置の実効的な実装密度を向上させる技術のひとつとして、複数のチップを積層させた構造がある。パッケージング前のチップを積層した構造を有する積層チップ半導体モジュールは、実装密度向上が向上されると共に、チップ相互の配線が短縮されるので、処理速度も向上される。また、製造プロセスの異なるチップを積層することにより、単種のチップでは形成できない機能をもたせることもできる。 One technique for improving the effective mounting density of semiconductor devices is a structure in which a plurality of chips are stacked. In the laminated chip semiconductor module having a structure in which chips before packaging are laminated, the mounting density is improved and the wiring between the chips is shortened, so that the processing speed is also improved. In addition, by stacking chips having different manufacturing processes, a function that cannot be formed by a single type of chip can be provided.
積層チップ半導体モジュールの製造工程においては、接合過程における接着材の硬化に時間がかかる。このため、チップ単位で積層して接合するよりも、ウエハ単位で接合した後にチップを切り分ける手順の方が生産性は高い。下記の特許文献1は、複数の半導体素子が形成されたウエハとインターポーザを貼り合わせた後に半導体素子を切り離す半導体素子の製造方法が記載されている。
しかしながら、材料および製造工程のバラツキ等により、1枚のウエハに形成された複数の半導体素子の全てが所期の機能あるいは性能を有するとは限らない。このため、複数の半導体素子を含むウエハどうしを貼り合わせた場合に、いずれか一方のウエハの半導体素子が不良である場合には、それに貼り合わされた他方のウエハにおける半導体素子が良品であっても、積層チップとしては所期の仕様を満たすことができない。このため、良品のチップの一部が無駄になり、全体的な歩留りが低下する場合があった。 However, not all of the plurality of semiconductor elements formed on one wafer have the intended function or performance due to variations in materials and manufacturing processes. For this reason, when wafers including a plurality of semiconductor elements are bonded to each other, if any of the semiconductor elements on one of the wafers is defective, even if the semiconductor element on the other wafer bonded to the wafer is non-defective As a laminated chip, the desired specifications cannot be satisfied. For this reason, some non-defective chips are wasted, and the overall yield may be reduced.
そこで、上記課題を解決すべく、本発明の第1の形態として、半導体素子を検査して良否を判断する良否判断段階と、個別に切り離されており、良と判断された複数の半導体素子を準備する素子準備段階と、複数の半導体素子を一のウエハ上に並べる素子配置段階と、複数の半導体素子を有する他のウエハを準備するウエハ準備段階と、一のウエハに保持された複数の半導体素子のそれぞれの位置を、他のウエハが有する複数の半導体素子のそれぞれの位置に対向させて、一のウエハと他のウエハとを互いに近接させることにより、半導体素子を積層する積層段階とを含む積層半導体素子製造方法が提供される。これにより、良と判断された半導体素子を確実に使用でき、積層半導体素子の歩留りを向上させることができる。また、貼り合わせはウエハ単位で実行されるので生産性も高い。 Therefore, in order to solve the above-mentioned problem, as a first embodiment of the present invention, a pass / fail judgment stage for inspecting a semiconductor element to judge pass / fail, and a plurality of semiconductor elements that are individually separated and judged to be good An element preparation stage to prepare, an element arrangement stage to arrange a plurality of semiconductor elements on one wafer, a wafer preparation stage to prepare another wafer having a plurality of semiconductor elements, and a plurality of semiconductors held on one wafer A stacking step of stacking the semiconductor elements by causing each of the elements to face each position of a plurality of semiconductor elements included in another wafer and bringing one wafer and the other wafer close to each other. A method for manufacturing a laminated semiconductor device is provided. Thereby, the semiconductor element judged to be good can be used reliably, and the yield of the laminated semiconductor element can be improved. Further, since the bonding is performed on a wafer basis, the productivity is high.
上記積層半導体素子製造方法において、良否判断段階は、他のウエハの複数の半導体素子を検査して、他のウエハの半導体素子の良否を判断し、素子配置段階は、他のウエハにおいて良と判断された半導体素子に積層される、一のウエハ上の位置に、半導体素子を配してもよい。 In the stacked semiconductor device manufacturing method, the pass / fail judgment stage inspects a plurality of semiconductor elements on another wafer to judge pass / fail of the semiconductor elements on the other wafer, and the element placement stage judges pass / fail on the other wafer. A semiconductor element may be arranged at a position on one wafer to be stacked on the formed semiconductor element.
また、上記積層半導体素子製造方法において、素子準備段階は、個別に切り離されており、救済回路を有する半導体素子を準備し、良否判断段階は、不良の半導体素子の欠陥が救済回路で救済できるか否かをさらに判断し、素子配置段階は、他のウエハにおいて救済できると判断された半導体素子に積層される、一のウエハ上の位置に、救済回路を有する半導体素子を配してもよい。 Further, in the above-described stacked semiconductor element manufacturing method, the element preparation stage is individually separated, and a semiconductor element having a relief circuit is prepared. In the pass / fail judgment stage, whether the defect of the defective semiconductor element can be relieved by the relief circuit. In the element placement step, a semiconductor element having a relief circuit may be arranged at a position on one wafer, which is stacked on a semiconductor element that is judged to be able to be relieved in another wafer.
更に、上記積層半導体素子製造方法において、素子準備段階は、さらに、個別に切り離されており、救済回路を有しない半導体素子を準備し、素子配置段階は、他のウエハにおいて良と判断された半導体素子に積層される、一のウエハ上の位置に、救済回路を有しない半導体素子を配してもよい。 Further, in the above-described method for manufacturing a stacked semiconductor device, the device preparation stage is further separated individually, a semiconductor device having no relief circuit is prepared, and the device placement step is a semiconductor that is determined to be good on another wafer. A semiconductor element which does not have a relief circuit may be arranged at a position on one wafer, which is stacked on the element.
また更に、上記積層半導体素子製造方法において、素子配置段階は、他のウエハにおいて不良と判断された半導体素子に積層される、一のウエハ上の位置に、半導体素子と同じ外形を有するスペーサ素子を配してもよい。 Still further, in the above-described method for manufacturing a laminated semiconductor element, in the element arranging step, a spacer element having the same outer shape as the semiconductor element is laminated at a position on one wafer, which is laminated on the semiconductor element determined to be defective in another wafer. It may be arranged.
また更に、上記積層半導体素子製造方法において、ウエハ準備段階は、複数の半導体素子が直接、形成された他のウエハを準備し、積層段階の後に、半導体素子から一のウエハを剥離する段階をさらに備えてもよい。 Still further, in the above-described method for manufacturing a laminated semiconductor device, the wafer preparation step further includes a step of preparing another wafer in which a plurality of semiconductor elements are directly formed, and peeling the one wafer from the semiconductor device after the lamination step. You may prepare.
また更に、上記積層半導体素子製造方法において、積層段階の前に、個別に切り離されており、良と判断された複数の半導体素子をそれぞれ他のウエハの複数の半導体素子に積層する段階をさらに備えてもよい。 Furthermore, the method for manufacturing a laminated semiconductor device further includes a step of laminating a plurality of semiconductor elements that are individually separated and judged to be good on a plurality of semiconductor elements on other wafers before the lamination step. May be.
また更に、上記積層半導体素子製造方法において、ウエハ準備段階は、個別に切り離されており、良と判断された複数の半導体素子を他のウエハ上に並べ、積層段階の後に、半導体素子から一のウエハおよび他のウエハを剥離する段階をさらに備えてもよい。 Still further, in the above-described method for manufacturing a stacked semiconductor device, the wafer preparation stage is individually separated, and a plurality of semiconductor elements determined to be good are arranged on another wafer. The method may further comprise peeling the wafer and other wafers.
また更に、上記積層半導体素子製造方法において、ウエハ準備段階は、複数の半導体素子が直接、形成された他のウエハを準備し、一のウエハに複数の半導体素子が直接、形成されており、素子配置段階は、個別に切り離された複数の半導体素子を、一のウエハに形成されている複数の半導体素子上に配してもよい。 Still further, in the above-described method for manufacturing a laminated semiconductor device, in the wafer preparation stage, another wafer in which a plurality of semiconductor devices are directly formed is prepared, and a plurality of semiconductor devices are directly formed on one wafer. In the arranging step, a plurality of individually separated semiconductor elements may be arranged on a plurality of semiconductor elements formed on one wafer.
また更に、上記積層半導体素子製造方法において、積層段階の前に、個別に切り離されており、良と判断された複数の半導体素子を他のウエハの複数の半導体素子に積層する段階をさらに備えてもよい。 Furthermore, the method for manufacturing a laminated semiconductor device further includes a step of laminating a plurality of semiconductor elements which are individually separated and judged to be good on a plurality of semiconductor elements of another wafer before the lamination step. Also good.
また更に、上記積層半導体素子製造方法において、積層段階は、一のウエハにおける半導体素子の配列、および、他のウエハにおける半導体素子の配列について、相互に積層される半導体素子の組み合わせ毎の位置ずれが最も小さくなる位置を決定するグローバルアラインメント法により一のウエハの位置決めをする手順を含んでもよい。 Furthermore, in the method for manufacturing a stacked semiconductor element, the stacking step includes a positional deviation for each combination of stacked semiconductor elements with respect to the array of semiconductor elements on one wafer and the array of semiconductor elements on another wafer. A procedure for positioning one wafer by a global alignment method for determining the smallest position may be included.
また、本発明の第2の形態として、半導体素子を検査して良否を判断する良否判断部と、個別に切り離されており、良と判断された複数の半導体素子を準備する素子準備部と、複数の半導体素子を一のウエハ上に並べる素子配置部と、複数の半導体素子を有する他のウエハを準備するウエハ準備部と、一のウエハに保持された複数の半導体素子のそれぞれの位置を、他のウエハが有する複数の半導体素子のそれぞれの位置に対向させて、一のウエハと他のウエハとを互いに近接させることにより、半導体素子を積層する積層部とを備える積層半導体素子製造装置が提供される。これにより、上記積層半導体素子製造方法が実行できる。 Further, as a second aspect of the present invention, a pass / fail judgment unit that inspects a semiconductor element to judge pass / fail, an element preparation unit that individually separates and prepares a plurality of semiconductor elements determined to be good, An element placement unit that arranges a plurality of semiconductor elements on one wafer, a wafer preparation unit that prepares another wafer having a plurality of semiconductor elements, and a position of each of the plurality of semiconductor elements held on one wafer, Provided is a laminated semiconductor element manufacturing apparatus including a laminated portion for laminating semiconductor elements by bringing one wafer and another wafer close to each other so as to face each position of a plurality of semiconductor elements of another wafer. Is done. Thereby, the said laminated semiconductor element manufacturing method can be performed.
なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。 Note that the above summary of the invention does not enumerate all the necessary features of the invention, and sub-combinations of these feature groups can also be the invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solution of the invention.
図1は、積層半導体素子製造装置100の全体的な構造を模式的に示す図である。積層半導体素子製造装置100は、制御部110、試験部120、裁断部130、素子配置部140、接合部150およびハンドラ160を含む。
FIG. 1 is a diagram schematically showing the overall structure of the laminated semiconductor
制御部110は、良否判断制御部112、素子準備制御部113、素子配置制御部114、ウエハ準備制御部115およびウエハ積層制御部116を有し、試験部120、裁断部130、素子配置部140、接合部150およびハンドラ160を適宜動作させることにより後述する一連の積層半導体素子製造工程を実行させる。
The
また、制御部110は、個々の半導体素子の良否に関する情報を、個々の半導体素子の識別情報に関連付けて格納する判断格納部117も有する。更に、制御部110全体の動作を包括的に制御する中央処理装置111を有する。
The
図2は、本実施形態において積層半導体素子製造装置100で取り扱われるワーク200の態様を示す斜視図である。ワーク200は、半導体素子ウエハ210、半導体素子チップ220およびダミーウエハ230を含む。
FIG. 2 is a perspective view showing an aspect of a
半導体素子ウエハ210は、上面に複数の半導体素子212を造り込まれている。半導体素子212の各々は、個別に素子または回路を含む。半導体素子チップ220の各々は、半導体素子ウエハ210に形成された半導体素子212をダイシングにより切り分けたものと同等の規模の素子または回路を含む半導体素子222を下面に有する。一方、ダミーウエハ230は、それ自体には素子も回路も形成されていないが、半導体素子ウエハ210における半導体素子212の配置に対応した配列位置234が下面に定義されている。
The
なお、配列位置234の定義は、配列する半導体素子212をハンドリングするハンドラ160のパラメータとしても定義できるが、ダミーウエハ230に、物理的な段差、溝、陥没部、隆起部、アライメントマーク等を設けてもよい。
The
図3は、積層半導体素子240の製造工程を示す流れ図である。同図に示すように、積層半導体素子240を製造する際、良否判断段階(S101)、素子準備段階(S102)、ウエハ準備段階(S103)、素子配置段階(S104)およびウエハ積層段階(S105)の各段階を順次実行する。以下、図4を参照しつつ、段階(S101〜S105)毎に説明する。なお、図4は、以下の各段階(S101〜S105)における処理を模式的に示す図である。
FIG. 3 is a flowchart showing a manufacturing process of the laminated
良否判断段階(S101)においては、良否判断制御部112の制御の下に、試験部120およびハンドラ160を動作させて、複数の半導体素子212、222に対する試験を実行する。これにより、半導体素子ウエハ210に形成された複数の半導体素子212の各々について、その良否が判断される。ここで、図4(A)に示すように、1枚の半導体素子ウエハ210に含まれる半導体素子212には、良品211と不良品213とが含まれる。
In the pass / fail judgment stage (S101), the
良否判断段階(S101)における判断結果は、良否判断制御部112および中央処理装置111を介して、半導体素子212の識別情報に関連付けて、判断格納部117に格納される。なお、良否判断段階(S101)は、複数の半導体素子ウエハ210に対して実行される。
The determination result in the pass / fail determination stage (S101) is stored in the
素子準備段階(S102)においては、素子準備制御部113の制御の下に、上記の良否判断段階(S101)において半導体素子212の良否を判断された複数の半導体素子ウエハ210のうちの一部が裁断される。これにより、図4(B)に示すように、複数の半導体素子チップ220が調製される。複数の半導体素子チップ220は、良品221と不良品223とを含む。
In the element preparation stage (S102), under the control of the element preparation control unit 113, a part of the plurality of
なお、半導体素子チップ220は、半導体素子ウエハ210の一部分に相当するが、説明の便宜を目的として、個別に切り分けた場合はチップと記載するものとする。また、上記の例では、半導体素子ウエハ210の半導体素子212と半導体素子チップ220の半導体素子222とが同一の素子及び回路を有するものとしているが、互いに異なる素子及び回路を有する半導体素子212、222を用いることもできる。
The
ウエハ準備段階(S103)においては、良否判断段階(S101)において半導体素子212の良否を判断された複数の半導体素子ウエハ210のうちの一枚が、被接合ウエハとしてハンドラ160により取り出されて接合部150にセットされる。なお、ウエハ準備段階(S103)において選択された半導体素子ウエハ210に形成された半導体素子212も、良品211および不良品213を含む。
In the wafer preparation stage (S103), one of the plurality of
また、半導体素子ウエハ210に含まれる不良品213の数および配置は、図4(D)に示すように、この半導体素子ウエハ210固有になる。そこで、素子配置制御部114は中央処理装置111を介して判断格納部117を参照し、接合部150にセットされた半導体素子ウエハ210における良品211および不良品213の配置情報を獲得する。
Further, the number and arrangement of
素子配置段階(S104)においては、素子配置制御部114の制御の下に動作するハンドラ160により、素子準備段階(S102)で調製された半導体素子チップ220がダミーウエハ230の表面に配列位置234に沿って配列される。配列された半導体素子チップ220は、粘着材等により、ダミーウエハ230に保持される。
In the element arrangement stage (S104), the
ダミーウエハ230において半導体素子チップ220をこのように配置することにより、半導体素子ウエハ210において良品211の半導体素子212が形成された位置に限って良品221の半導体素子チップ220が配列される。従って、良品221の半導体素子チップ220が、不良品213の半導体素子212に積層されることがなく、良品221の半導体素子222を効率よく利用できる。
By disposing the semiconductor element chips 220 on the
なお、半導体素子ウエハ210において不良品213の半導体素子212が形成された位置には、不良品223の半導体素子チップ220を配置してもよいし、何も配置せずにブランクにしてもよい。しかしながら、後述するウエハ積層段階(S105)においては、半導体素子チップ220およびダミーウエハ230の全体の厚さが均一であることが好ましい。従って、不良品213の半導体素子212に対応する位置には、半導体素子チップ220と同じ寸法のスペーサを配置してもよい。
It should be noted that the
ただし、ウエハ積層段階(S105)においては、半導体素子ウエハ210、半導体素子チップ220およびダミーウエハ230を加熱する場合がある。従って、寸法にとどまらず、スペーサの熱膨張率も半導体素子チップ220に等しいことが好ましい。
However, in the wafer stacking step (S105), the
図5は、上記のようにして調製されたワーク200の状態を示す斜視図である。ダミーウエハ230においては、半導体素子チップ220が、半導体素子ウエハ210の半導体素子212と同じ配置で保持される。
FIG. 5 is a perspective view showing a state of the
また、図4(C)に示すように、ダミーウエハ230における半導体素子チップ220の配列順序は、素子配置制御部114が獲得した、半導体素子ウエハ210における半導体素子212の良品211および不良品213の配置に従う。こうして、調製されたダミーウエハ230は、ハンドラ160により、接合部150にセットされる。
As shown in FIG. 4C, the arrangement order of the semiconductor element chips 220 on the
図6は、接合部150に設けられた接合装置300の構造を模式的に示す断面図である。接合装置300は、枠体310の内側に配置された、加圧部320、加圧ステージ330、受圧ステージ340、圧力検知部350を備える。
FIG. 6 is a cross-sectional view schematically showing the structure of the
枠体310は、互いに平行で水平な天板312および底板316と、天板312および底板316を結合する複数の支柱314とを備える。天板312、支柱314および底板316は、それぞれ剛性が高い材料により形成され、応力が作用した場合も変形が生じない。
The
枠体310の内側において、底板316の上には、加圧部320が配置される。加圧部320は、底板316の上面に固定されたシリンダ322と、シリンダ322の内側に配置されたプランジャ324とを有する。プランジャ324は、流体回路、カム、輪列等により駆動されて、図中に矢印Zにより示す、底板316に対して直角な方向に昇降する。
Inside the
プランジャ324の上端には、加圧ステージ330が搭載される。加圧ステージ330は、プランジャ324の上端に結合された水平な板状の支持部332と、支持部332に平行な板状の基板保持部334とを有する。支持部332は、上方に開口して形成された球面座331を上面中央に有する。一方、基板保持部334は、下方に向かって突出した球面部333を、下面中央に有する。
A
球面座331および球面部333は互いに相補的な形状および寸法を有して嵌合する。これにより、基板保持部334は、支持部332の上で傾斜角度を変えることができる。また、支持部332の上で基板保持部334の傾斜角度が変わった場合も、プランジャ324が支持部332を押上げ力が基板保持部334に伝達される。更に、支持部332は、基板保持部334の変位を下方から規制して、基板保持部334が過剰に傾斜することを防止する。
The
基板保持部334は、上面に半導体素子ウエハ210を静電吸着、負圧吸着等により吸着して保持する。これにより基板保持部334に吸着された半導体素子ウエハ210は、基板保持部334と共に揺動する一方、基板保持部334からの移動あるいは脱落が抑制される。
The
受圧ステージ340は、基板保持部342および複数の懸架部344を有する。懸架部344は、天板312の下面から垂下される。基板保持部342は、懸架部344の下端近傍において下方から支持され、加圧ステージ330に対向して配置される。
The
基板保持部342も、静電吸着、負圧吸着等による吸着機構を有し、下面にダミーウエハ230を吸着して保持する。ダミーウエハ230が更に半導体素子チップ220を保持することは既に述べた。
The
基板保持部342は、下方から懸架部344により支持される一方、上方への移動は規制されない。ただし、天板312および基板保持部342の間には、複数のロードセル352、354、356が挟まれる。複数のロードセル352、354、356は、基板保持部342の上方移動を規制すると共に、基板保持部342に対して上方に印加された圧力を検出する。
The
なお、図示は省いたが、接合装置300は、接合の対象となる半導体素子ウエハ210およびダミーウエハ230の傾斜、位置等を監視する監視装置を含む。当該監視装置は、拡大光学系を含む撮像装置の他、干渉計、リニアスケール等を用いて形成できる。
Although not shown, the
半導体素子212、222を積層する場合には、上記のような監視装置を用いて、水平方向に係る半導体素子212、222相互の位置決めを実行することが好ましい。より具体的には、積層段階(S105)は、半導体素子ウエハ210における半導体素子212の配列、および、ダミーウエハ230における半導体素子チップ220の配列について、相互に積層される半導体素子212、222の組み合わせ毎の位置ずれが最も小さくなる位置を決定するグローバルアラインメント法により、接合装置300におけるダミーウエハ230の位置決めをしてもよい。これにより、積層する場合のウエハ相互の位置ずれに起因する歩留りの低下を抑制できる。
When the
即ち、積層する半導体素子212、222相互の位置決めは、グローバルアラインメント法、エンハンスト・グローバルアラインメント法、ダイバイダイアラインメント法等から適宜選択できる。例えば、簡潔なグローバルアラインメント法では、ウエハ上の3点の位置を測定して、半導体ウエハの並進成分ずれ、つまりは縦方向ずれ(Y)、横方向ずれ(X)および回転成分ずれ(θ)を求める。
That is, the positioning of the stacked
ただし、グローバルアラインメント法では、半導体素子ウエハ210、ダミーウエハ230の伸縮等の変形を考慮した重ね合わせは難しい。また、既に半導体素子ウエハ210、ダミーウエハ230に形成された半導体素子212に対して位置合わせをする場合は、当該半導体素子212のレイアウトの歪も補正することが求められる。更に、上記の一連の工程において用いられる装置、器具にも固有の位置ずれが含まれる。そこで、エンハンスト・グローバルアラインメント法を実行することが好ましい。
However, in the global alignment method, it is difficult to superimpose the
エンハンスト・グローバルアラインメント法は、半導体素子ウエハ210およびダミーウエハ230上の複数の半導体素子212、222の位置をサンプリングして、サンプリングした位置に基づく配列を個別に生成する。更に、積層される半導体素子212、222の組み合わせ毎に位置ずれを算出する。この位置ずれの配列が、全体で最も小さくなる位置が、一定のアルゴリズムに基づいて算出される。また、このような位置合わせの方法は、積層半導体素子製造装置100を形成する要素の各々に固有な歪み傾向を補償する目的でも使用できる。
In the enhanced global alignment method, the positions of a plurality of
ウエハ積層段階(S105)においては、接合装置300にセットされた半導体素子ウエハ210を上方に移動させて、ダミーウエハ230に保持された半導体素子チップ220に密着させる。図7は、そのような状態の半導体素子ウエハ210、半導体素子チップ220およびダミーウエハ230の状態を示す断面図である。この状態で、更に、高い圧力を印加して、両者を接合することができる。
In the wafer stacking step (S105), the
また、接着材として、例えば熱硬化性樹脂を用いた場合は、接合されたワーク200を加熱することにより、接合を恒久的にすることができる。なお、接合された半導体素子ウエハ210、半導体素子チップ220およびダミーウエハ230を、接合装置300から取り出して、別途加熱装置等で接着してもよい。このような場合、ワーク200は、接合装置300から仮止め状態で搬出される。
Further, when a thermosetting resin is used as the adhesive, for example, the bonding can be made permanent by heating the bonded
このようにして、半導体素子を検査して良否を判断する良否判断段階と、個別に切り離されており、良と判断された複数の半導体素子を準備する素子準備段階と、複数の半導体素子を一のウエハ上に並べる素子配置段階と、複数の半導体素子を有する他のウエハを準備するウエハ準備段階と、一のウエハに保持された複数の半導体素子のそれぞれの位置を、他のウエハが有する複数の半導体素子のそれぞれの位置に対向させて、一のウエハと他のウエハとを貼り合わせることにより、半導体素子を積層する積層段階とを含む積層半導体素子の製造方法が実行される。 In this way, a pass / fail judgment stage for inspecting semiconductor elements to judge pass / fail, an element preparation stage for preparing a plurality of semiconductor elements that are individually separated and judged to be good, and a plurality of semiconductor elements are combined. An element arrangement stage arranged on the wafer, a wafer preparation stage for preparing another wafer having a plurality of semiconductor elements, and a plurality of positions of the plurality of semiconductor elements held on one wafer by the other wafer A method of manufacturing a laminated semiconductor element including a lamination step of laminating semiconductor elements is performed by bonding one wafer and another wafer so as to face each position of the semiconductor elements.
図8は、ワーク200に対する更に次の段階を示す斜視図である。半導体素子ウエハ210の半導体素子212に接着された状態では、ダミーウエハ230による半導体素子チップ220の保持はもはや不要になる。そこで、図8に矢印Rにより示すように、ダミーウエハ230を半導体素子チップ220から剥離することが好ましい。これにより、最終的に得られる積層半導体素子240の厚さを薄くして、立体的な実装密度を向上させることができる。
FIG. 8 is a perspective view showing a further next stage for the
このような段階を考慮すると、半導体素子チップ220をダミーウエハ230に保持させる場合に用いる粘着材の接着性は、半導体素子チップ220の半導体素子ウエハ210に接着する接着材の接着性よりも弱いことが好ましい。また、半導体素子ウエハ210に対する接着材を硬化させる場合の加熱で劣化する特性を有する粘着材を用いてもよい。
Considering such a stage, the adhesiveness of the adhesive used when the
図9は、ここまでの一連の段階を経て作製された積層半導体素子240の形状を示す斜視図である。ダミーウエハ230を剥離した後に、半導体素子ウエハ210をダイシングして半導体素子212を切り分けることにより、図示のような複数の積層半導体素子240が完成する。
FIG. 9 is a perspective view showing the shape of the
積層半導体素子240は、半導体素子ウエハ210の半導体素子212のひとつと、ひとつの半導体素子チップ220とが積層された2層の半導体回路を備える。なお、この状態で、半導体素子チップ220の上面および半導体素子ウエハ210の下面を研磨することにより、積層半導体素子240を薄化して、実効的な実装密度を更に向上させることもできる。
The stacked
図10は、他の実施形態に係る積層半導体素子240の製造工程におけるワーク200の処理を模式的に示す図である。図10(A)に示すように、この半導体素子ウエハ210は、複数の救済回路付き半導体素子216を有する。
FIG. 10 is a diagram schematically showing the processing of the
救済回路付き半導体素子216は、各々に部分的な不良が生じた場合に、当該不良を補償する冗長回路を含む。従って、良否判断段階(S101)において部分的な不良が生じた場合には、図10(B)に示すように、当該不良を含む救済回路付き半導体素子216の一部を、救済済み半導体素子225とすることができる。
The
救済済み半導体素子225を含む半導体素子ウエハ210は、素子準備段階(S102)において裁断することにより、救済済みチップ225として、良品221の半導体素子チップ220と同等に取り扱うことができる。このように、半導体素子ウエハ210の半導体素子212を救済回路付き半導体素子216とすることにより、半導体素子チップ220の歩留りを向上させることができる。
The
一方、救済回路付き半導体素子216であっても、部分的な不良を救済し切れない場合もある。このような救済回路付き半導体素子216は、救済不可チップ227として、不良品223の半導体素子チップ220と同じく取り扱われる。
On the other hand, even in the case of the
このような場合、図10(C)に示すように、複数の半導体素子ウエハ210から作製した、良品221および救済済みチップ225を含む半導体素子チップ220を集めて補充チップ229とすることにより、図10(D)に示すように、ダミーウエハ230の所要数全てを良品221の半導体素子チップ220で埋めることもできる。
In such a case, as shown in FIG. 10C, the
図11も、他の実施形態に係るワーク200の処理を示す斜視図である。これまでに説明した実施形態では、半導体素子ウエハ210と半導体素子チップ220を保持したダミーウエハ230とを接合する場合について説明したが、本実施形態では、図11に示すようには、いずれもがダミーウエハ230に保持された半導体素子チップ220どうしを接合する。
FIG. 11 is also a perspective view showing processing of the
このような実施形態によれば、図10を参照して説明したように、良品221または救済済みチップ225ばかりを集めてダミーウエハ230に保持させる、接合することができる。これにより、作業時間がかかる接合工程の効率を向上させて、積層半導体素子240のスループットを向上させることができる。
According to such an embodiment, as described with reference to FIG. 10, only the
なお、互いに積層される半導体素子212、222の少なくとも一方が救済回路付き半導体素子216であった場合、当該救済回路を、救済回路付き半導体素子216そのもの以外に、積層される他方の半導体素子212、222でも利用できる場合がある。このような場合、良否判断段階(S101)では、不良品213の半導体素子212の不良が救済回路で救済できるか否かをさらに判断し、素子配置段階(S104)では、他方の半導体素子212、222を救済できると判断された救済回路付き半導体素子216、226を積層させる。これにより、救済回路の利用効率を向上させ、積層半導体素子240全体の歩留りを向上させることができる。
Note that when at least one of the
なお、救済回路の使用には、半導体素子212、222に含まれるヒューズ等の加工を含む場合がある。このような加工は、半導体素子212、222を積層する前に実行することにより、加工が容易になる。
Note that use of the relief circuit may include processing of fuses and the like included in the
更に、素子準備段階(S102)において、救済回路付き半導体素子226と救済回路のない半導体素子212、222とを両方用意して、救済しなくてもよい良品211、221の半導体素子212、222に対しては、救済回路のない半導体素子212、222を積層させることもできる。これにより、救済回路により規模の拡大した半導体素子の使用量を低減し、当該半導体素子全体の生産性を向上させることができる。
Further, in the element preparation stage (S102), both the semiconductor element 226 with the relief circuit and the
図12は、図11に示したワーク200を使用した積層半導体素子240の製造における後工程を示す斜視図である。ダミーウエハ230に保持された半導体素子チップ220を積層した場合は、図12に示すように、双方のダミーウエハ230を剥離させることができる。これにより、半導体素子ウエハ210をダイシングする工程を省いて、積層半導体素子240を完成することかできる。これにより、半導体ばかりを積層した積層チップが製造され、積層チップの立体的な実装密度を更に向上させることができる。
FIG. 12 is a perspective view showing a post-process in manufacturing the
図13は、他の実施形態に係るワーク200の形態を示す斜視図である。この実施例に係るワークは、図11に示したワーク200におけるダミーウエハ230に換えて、それ自体に半導体素子212が形成された半導体素子ウエハ210が用いられる。
FIG. 13 is a perspective view showing a form of a
これにより、積層前の素子配置段階(S104)において、半導体素子ウエハ210上の半導体素子212と、半導体素子チップ220の半導体素子222とが既に積層されている。従って、ウエハ積層段階(S105)の後には、合計で4層の半導体素子212、222が積層される。
Thereby, in the element arrangement stage (S104) before stacking, the
なお、半導体素子チップ220を保持する半導体素子ウエハ210の一方をダミーウエハ230としても差し支えないことはいうまでもない。このように、半導体素子ウエハ210により半導体素子チップ220を保持させることにより、3層以上の半導体素子212、222を積層させて、積層半導体素子240の立体的な実装密度を更に向上させることができる。
Needless to say, one of the
また、ここまでの実施形態では、ダミーウエハ230に一層の半導体素子チップ220を保持させて、半導体素子ウエハ210または他の半導体素子チップ220に積層させる方法について説明した。しかしながら、積層する半導体素子チップ220、あるいは、積層される半導体素子ウエハ210が、既に積層された構造を有する場合であっても、同じ方法で更に半導体素子チップ220を積層させることができる。
In the embodiments described so far, the method of holding the
この場合、良否判断段階(S101)においては、既に積層された半導体素子ウエハ210または半導体素子チップ220について、積層された全体をひとつの半導体素子ウエハ210または半導体素子チップ220と見做して良否を判断すればよい。
In this case, in the pass / fail judgment step (S101), regarding the
更に、半導体素子ウエハ210または半導体素子チップ220を積層する場合には、半導体素子212、222が形成された面どうしを接合させてもよいし、半導体素子212、222の裏面を接合させてもよい。また更に、半導体素子212、222のいずれかと、他の半導体素子212、222の裏面を接合させてもよい。
Further, when the
また更に、既に説明した通り、ワーク200の接着は、接合直後の仮止め状態と、接着材等を硬化させて恒久的な接着状態とした本止め状態とがあり得る。この場合、ダミーウエハ230を、仮止め状態で剥離することが求められる場合は、半導体素子チップ220を、ダミーウエハ230に対して接着力の弱い粘着材等により保持させる。これにより、仮決め状態の半導体素子チップ220が脱落することなく、ダミーウエハ230を剥離できる。
Furthermore, as already described, the
以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。また、上記実施の形態に、多様な変更または改良を加え得ることが当業者に明らかである。更に、その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 Although the invention has been described using the embodiment, the technical scope of the invention is not limited to the scope described in the embodiment. In addition, it will be apparent to those skilled in the art that various modifications or improvements can be added to the above embodiment. Furthermore, it is apparent from the description of the scope of claims that embodiments with such changes or improvements can be included in the technical scope of the invention.
100 積層半導体素子製造装置、110 制御部、111 中央処理装置、112 良否判断制御部、113 素子準備制御部、114 素子配置制御部、115 ウエハ準備制御部、116 ウエハ積層制御部、117 判断格納部、120 試験部、130 裁断部、150 接合部、160 ハンドラ、200 ワーク、210 半導体素子ウエハ、212、222 半導体素子、216、226 救済回路付き半導体素子、220 半導体素子チップ、225 救済済みチップ、227 救済不可チップ、229 補充チップ、230 ダミーウエハ、234 配列位置、240 積層半導体素子、300 接合装置、310 枠体、312 天板、314 支柱、316 底板、320 加圧部、322 シリンダ、324 プランジャ、330 加圧ステージ、331 球面座、332 支持部、333 球面部、334、342 基板保持部、340 受圧ステージ、344 懸架部、350 圧力検知部、352、354、356 ロードセル
DESCRIPTION OF
Claims (11)
複数の第2の半導体素子が造り込まれた第2のウエハを準備するウエハ準備段階と、
前記複数の第1の半導体素子から予め選ばれた複数の半導体素子と前記複数の第2の半導体素子から予め選ばれた複数の半導体素子との位置をサンプリングし、サンプリングした位置に基づいて前記複数の第1の半導体素子および前記複数の第2の半導体素子の位置ずれ量が前記第1のウエハおよび前記第2のウエハの全体で最も小さくなる位置を算出して、前記複数の第1の半導体素子と前記複数の第2の半導体素子とを相互に位置合わせする位置合わせ段階と、
前記位置合わせ段階において算出された位置において前記複数の第1の半導体素子および前記複数の第2の半導体素子を相互に対向させて、前記第1のウエハおよび前記第2のウエハを互いに近接させることにより、前記複数の第1の半導体素子と前記複数の第2の半導体素子とをそれぞれ積層する積層段階と
を含む積層半導体素子製造方法。 An element arranging step of arranging a plurality of first semiconductor elements on a first wafer;
A wafer preparation step of preparing a second wafer in which a plurality of second semiconductor elements are fabricated;
The positions of a plurality of semiconductor elements selected in advance from the plurality of first semiconductor elements and a plurality of semiconductor elements selected in advance from the plurality of second semiconductor elements are sampled, and the plurality of positions are determined based on the sampled positions. Calculating the position where the amount of positional deviation of the first semiconductor element and the plurality of second semiconductor elements is the smallest in the whole of the first wafer and the second wafer, and calculating the plurality of first semiconductor elements. An alignment step of aligning the element and the plurality of second semiconductor elements with each other;
The plurality of first semiconductor elements and the plurality of second semiconductor elements are opposed to each other at the position calculated in the alignment step, and the first wafer and the second wafer are brought close to each other. A method for manufacturing a stacked semiconductor device, comprising: a stacking step of stacking the plurality of first semiconductor devices and the plurality of second semiconductor devices.
複数の半導体素子が造り込まれた第2のウエハであって、個別に切り離された複数の第2の半導体素子が前記複数の半導体素子上に配された第2のウエハを準備するウエハ準備段階と、
前記複数の第1の半導体素子から予め選ばれた複数の半導体素子と前記複数の第2の半導体素子から予め選ばれた複数の半導体素子との位置をサンプリングし、サンプリングした位置に基づいて前記複数の第1の半導体素子および前記複数の第2の半導体素子の位置ずれ量が前記第1のウエハおよび前記第2のウエハの全体で最も小さくなる位置を算出して、前記複数の第1の半導体素子と前記複数の第2の半導体素子とを相互に位置合わせする位置合わせ段階と、
前記位置合わせ段階において算出された位置において前記複数の第1の半導体素子および前記複数の第2の半導体素子を相互に対向させて、前記第1のウエハおよび前記第2のウエハを互いに近接させることにより、前記複数の第1の半導体素子と前記複数の第2の半導体素子とをそれぞれ積層する積層段階と
を含む積層半導体素子製造方法。 An element arranging step of arranging a plurality of first semiconductor elements on a first wafer;
A wafer preparation stage for preparing a second wafer in which a plurality of semiconductor elements are fabricated, wherein a plurality of second semiconductor elements separated individually are arranged on the plurality of semiconductor elements. When,
The positions of a plurality of semiconductor elements selected in advance from the plurality of first semiconductor elements and a plurality of semiconductor elements selected in advance from the plurality of second semiconductor elements are sampled, and the plurality of positions are determined based on the sampled positions. Calculating the position where the amount of positional deviation of the first semiconductor element and the plurality of second semiconductor elements is the smallest in the whole of the first wafer and the second wafer, and calculating the plurality of first semiconductor elements. An alignment step of aligning the element and the plurality of second semiconductor elements with each other;
The plurality of first semiconductor elements and the plurality of second semiconductor elements are opposed to each other at the position calculated in the alignment step, and the first wafer and the second wafer are brought close to each other. A method for manufacturing a stacked semiconductor device, comprising: a stacking step of stacking the plurality of first semiconductor devices and the plurality of second semiconductor devices.
複数の第2の半導体素子が直接形成された第2のウエハを準備するウエハ準備段階と、
前記複数の第1の半導体素子から予め選ばれた複数の半導体素子と前記複数の第2の半導体素子から予め選ばれた複数の半導体素子との位置をサンプリングし、サンプリングした位置に基づいて前記複数の第1の半導体素子および前記複数の第2の半導体素子の位置ずれ量が前記第1のウエハおよび前記第2のウエハの全体で最も小さくなる位置を算出して、前記複数の第1の半導体素子と前記複数の第2の半導体素子とを相互に位置合わせする位置合わせ段階と、
前記位置合わせ段階において算出された位置において前記複数の第1の半導体素子および前記複数の第2の半導体素子を相互に対向させて、前記第1のウエハおよび前記第2のウエハを互いに近接させることにより、前記複数の第1の半導体素子と前記複数の第2の半導体素子とをそれぞれ積層する積層段階と
を含む積層半導体素子製造方法。 An element arrangement step of arranging a plurality of first semiconductor elements individually separated on a plurality of semiconductor elements built in a first wafer;
A wafer preparation step of preparing a second wafer on which a plurality of second semiconductor elements are directly formed;
The positions of a plurality of semiconductor elements selected in advance from the plurality of first semiconductor elements and a plurality of semiconductor elements selected in advance from the plurality of second semiconductor elements are sampled, and the plurality of positions are determined based on the sampled positions. Calculating the position where the amount of positional deviation of the first semiconductor element and the plurality of second semiconductor elements is the smallest in the whole of the first wafer and the second wafer, and calculating the plurality of first semiconductor elements. An alignment step of aligning the element and the plurality of second semiconductor elements with each other;
The plurality of first semiconductor elements and the plurality of second semiconductor elements are opposed to each other at the position calculated in the alignment step, and the first wafer and the second wafer are brought close to each other. A method for manufacturing a stacked semiconductor device, comprising: a stacking step of stacking the plurality of first semiconductor devices and the plurality of second semiconductor devices.
前記ウエハ準備段階は、個別に切り離された前記複数の第2の半導体素子を前記第2のウエハに形成された前記複数の半導体素子上に配する段階とを更に含む
請求項1から請求項3までのいずれか一項に記載の積層半導体素子製造方法。 The element arranging step includes a step of building a plurality of semiconductor elements on the first wafer, and a plurality of the semiconductor elements formed on the first wafer by separately separating the plurality of first semiconductor elements. Further comprising the step of
The wafer preparation step further includes the step of disposing the plurality of second semiconductor elements separated individually on the plurality of semiconductor elements formed on the second wafer. The method for manufacturing a laminated semiconductor device according to any one of the above.
複数の第2の半導体素子が造り込まれた第2のウエハを準備するウエハ準備部と、
前記複数の第1の半導体素子から予め選ばれた複数の半導体素子の位置をサンプリングし、サンプリングした位置に基づいて前記複数の第1の半導体素子および前記複数の第2の半導体素子の位置ずれ量が前記第1のウエハおよび前記第2のウエハの全体で最も小さくなる位置を算出して、前記複数の第1の半導体素子と前記複数の第2の半導体素子とを相互に位置合わせする位置合わせ部と、
前記位置合わせ部において算出された位置において前記複数の第1の半導体素子および前記複数の第2の半導体素子を相互に対向させて、前記第1のウエハおよび前記第2のウエハを互いに近接させることにより、前記複数の第1の半導体素子と前記複数の第2の半導体素子とをそれぞれ積層する積層部と
を含む積層半導体素子製造装置。 An element placement section for arranging a plurality of first semiconductor elements on a first wafer;
A wafer preparation unit for preparing a second wafer in which a plurality of second semiconductor elements are built;
The positions of a plurality of semiconductor elements selected in advance from the plurality of first semiconductor elements are sampled, and the positional deviation amounts of the plurality of first semiconductor elements and the plurality of second semiconductor elements based on the sampled positions. Calculates the position where the first wafer and the second wafer are the smallest on the whole, and aligns the plurality of first semiconductor elements and the plurality of second semiconductor elements with each other. And
The plurality of first semiconductor elements and the plurality of second semiconductor elements are opposed to each other at the position calculated by the alignment unit, and the first wafer and the second wafer are brought close to each other. Thus, a stacked semiconductor element manufacturing apparatus including a stacked portion that stacks the plurality of first semiconductor elements and the plurality of second semiconductor elements.
複数の半導体素子が造り込まれた第2のウエハであって、個別に切り離された複数の第2の半導体素子が前記複数の半導体素子上に配された第2のウエハを準備するウエハ準備部と、
前記複数の第1の半導体素子から予め選ばれた複数の半導体素子の位置をサンプリングし、サンプリングした位置に基づいて前記複数の第1の半導体素子および前記複数の第2の半導体素子の位置ずれ量が前記第1のウエハおよび前記第2のウエハの全体で最も小さくなる位置を算出して、前記複数の第1の半導体素子と前記複数の第2の半導体素子とを相互に位置合わせする位置合わせ部と、
前記位置合わせ部において算出された位置において前記複数の第1の半導体素子および前記複数の第2の半導体素子を相互に対向させて、前記第1のウエハおよび前記第2のウエハを互いに近接させることにより、前記複数の第1の半導体素子と前記複数の第2の半導体素子とをそれぞれ積層する積層部と
を含む積層半導体素子製造装置。 An element placement section for arranging a plurality of first semiconductor elements on a first wafer;
A wafer preparation unit for preparing a second wafer in which a plurality of semiconductor elements are built, wherein a plurality of second semiconductor elements separated individually are arranged on the plurality of semiconductor elements. When,
The positions of a plurality of semiconductor elements selected in advance from the plurality of first semiconductor elements are sampled, and the positional deviation amounts of the plurality of first semiconductor elements and the plurality of second semiconductor elements based on the sampled positions. Calculates the position where the first wafer and the second wafer are the smallest on the whole, and aligns the plurality of first semiconductor elements and the plurality of second semiconductor elements with each other. And
The plurality of first semiconductor elements and the plurality of second semiconductor elements are opposed to each other at the position calculated by the alignment unit, and the first wafer and the second wafer are brought close to each other. Thus, a stacked semiconductor element manufacturing apparatus including a stacked portion that stacks the plurality of first semiconductor elements and the plurality of second semiconductor elements.
複数の第2の半導体素子が直接形成された第2のウエハを準備するウエハ準備部と、
前記複数の第1の半導体素子から予め選ばれた複数の半導体素子の位置をサンプリングし、サンプリングした位置に基づいて前記複数の第1の半導体素子および前記複数の第2の半導体素子の位置ずれ量が前記第1のウエハおよび前記第2のウエハの全体で最も小さくなる位置を算出して、前記複数の第1の半導体素子と前記複数の第2の半導体素子とを相互に位置合わせする位置合わせ部と、
前記位置合わせ部において算出された位置において前記複数の第1の半導体素子および前記複数の第2の半導体素子を相互に対向させて、前記第1のウエハおよび前記第2のウエハを互いに近接させることにより、前記複数の第1の半導体素子と前記複数の第2の半導体素子とをそれぞれ積層する積層部と
を含む積層半導体素子製造装置。 An element arrangement portion for arranging a plurality of first semiconductor elements separated individually on a plurality of semiconductor elements built in a first wafer;
A wafer preparation unit for preparing a second wafer on which a plurality of second semiconductor elements are directly formed;
The positions of a plurality of semiconductor elements selected in advance from the plurality of first semiconductor elements are sampled, and the positional deviation amounts of the plurality of first semiconductor elements and the plurality of second semiconductor elements based on the sampled positions. Calculates the position where the first wafer and the second wafer are the smallest on the whole, and aligns the plurality of first semiconductor elements and the plurality of second semiconductor elements with each other. And
The plurality of first semiconductor elements and the plurality of second semiconductor elements are opposed to each other at the position calculated by the alignment unit, and the first wafer and the second wafer are brought close to each other. Thus, a stacked semiconductor element manufacturing apparatus including a stacked portion that stacks the plurality of first semiconductor elements and the plurality of second semiconductor elements.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014010459A JP5696797B2 (en) | 2014-01-23 | 2014-01-23 | Multilayer semiconductor device manufacturing method and multilayer semiconductor device manufacturing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014010459A JP5696797B2 (en) | 2014-01-23 | 2014-01-23 | Multilayer semiconductor device manufacturing method and multilayer semiconductor device manufacturing apparatus |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012220671A Division JP5464250B2 (en) | 2012-10-02 | 2012-10-02 | Multilayer semiconductor device manufacturing method and multilayer semiconductor device manufacturing apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014099644A true JP2014099644A (en) | 2014-05-29 |
JP5696797B2 JP5696797B2 (en) | 2015-04-08 |
Family
ID=50941353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014010459A Active JP5696797B2 (en) | 2014-01-23 | 2014-01-23 | Multilayer semiconductor device manufacturing method and multilayer semiconductor device manufacturing apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5696797B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019054160A (en) | 2017-09-15 | 2019-04-04 | 東芝メモリ株式会社 | Semiconductor device |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002016212A (en) * | 2000-06-27 | 2002-01-18 | Seiko Epson Corp | Semiconductor device and its manufacturing method |
JP2003197659A (en) * | 2001-12-21 | 2003-07-11 | Sony Corp | Chip-like electronic part and their manufacturing method, and pseudo-wafer used for manufacturing the part and its manufacturing method |
JP2005026346A (en) * | 2003-06-30 | 2005-01-27 | Nikon Corp | Lamination method of semiconductor chip |
JP2005197370A (en) * | 2004-01-05 | 2005-07-21 | Lintec Corp | Method of manufacturing laminated module |
JP2007081296A (en) * | 2005-09-16 | 2007-03-29 | Fujitsu Ltd | Semiconductor part manufacturing system, control device and computer program |
-
2014
- 2014-01-23 JP JP2014010459A patent/JP5696797B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002016212A (en) * | 2000-06-27 | 2002-01-18 | Seiko Epson Corp | Semiconductor device and its manufacturing method |
JP2003197659A (en) * | 2001-12-21 | 2003-07-11 | Sony Corp | Chip-like electronic part and their manufacturing method, and pseudo-wafer used for manufacturing the part and its manufacturing method |
JP2005026346A (en) * | 2003-06-30 | 2005-01-27 | Nikon Corp | Lamination method of semiconductor chip |
JP2005197370A (en) * | 2004-01-05 | 2005-07-21 | Lintec Corp | Method of manufacturing laminated module |
JP2007081296A (en) * | 2005-09-16 | 2007-03-29 | Fujitsu Ltd | Semiconductor part manufacturing system, control device and computer program |
Also Published As
Publication number | Publication date |
---|---|
JP5696797B2 (en) | 2015-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5104495B2 (en) | Multilayer semiconductor device manufacturing method and multilayer semiconductor device manufacturing apparatus | |
JP7494875B2 (en) | Substrate superposition device and substrate processing method | |
JP5729440B2 (en) | Substrate bonding method and substrate bonding apparatus | |
JP5098165B2 (en) | Wafer bonding method, bonding apparatus, and manufacturing method of stacked semiconductor device | |
KR102429940B1 (en) | A method for manufacturing a laminated substrate, an apparatus for manufacturing a laminated substrate, a system for manufacturing a laminated substrate, and a substrate processing apparatus | |
JP2005302858A (en) | Joining device of wafer | |
US8518741B1 (en) | Wafer-to-wafer process for manufacturing a stacked structure | |
US20090017580A1 (en) | Systems and methods for vertically integrating semiconductor devices | |
WO2011089863A1 (en) | Heating device and production method for mounted body | |
JP2016111188A (en) | Separation device and separation method | |
WO2020196225A1 (en) | Chip transfer plate, semiconductor chip lamination method, and production method for semiconductor devices | |
JP5487621B2 (en) | Semiconductor device manufacturing method and semiconductor manufacturing apparatus | |
JP5696797B2 (en) | Multilayer semiconductor device manufacturing method and multilayer semiconductor device manufacturing apparatus | |
JP5464250B2 (en) | Multilayer semiconductor device manufacturing method and multilayer semiconductor device manufacturing apparatus | |
JP5120054B2 (en) | Multilayer semiconductor device manufacturing method and multilayer semiconductor device manufacturing apparatus | |
JP5370903B2 (en) | Substrate bonding method | |
JP6643198B2 (en) | Semiconductor device manufacturing method and manufacturing apparatus | |
KR102478503B1 (en) | Bonding method and bonding device | |
JP5423862B2 (en) | Multilayer semiconductor device manufacturing method and multilayer semiconductor device manufacturing apparatus | |
WO2014167867A1 (en) | Laminated semiconductor device and laminated semiconductor manufacturing method | |
JP5720761B2 (en) | Multilayer semiconductor device manufacturing method and multilayer semiconductor device manufacturing apparatus | |
JP5626710B2 (en) | Substrate bonding method and substrate bonding apparatus | |
KR20120059543A (en) | System and method for picking and placement of chip dies | |
JP2010153645A (en) | Method for manufacturing laminated semiconductor device | |
JP5656609B2 (en) | Method of stacking semiconductor device chips using jig plates |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140220 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140922 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141014 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141210 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150113 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150126 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5696797 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |