JP2014086494A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、例えば素子分離膜を有する半導体装置の製造方法に適用可能な技術である。 The present invention relates to a method for manufacturing a semiconductor device, for example, a technique applicable to a method for manufacturing a semiconductor device having an element isolation film.
半導体装置を構成する各素子は、たとえば素子分離膜によって互いに電気的に分離されている。素子分離膜を形成する方法としては、たとえばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）がある。ＳＴＩに関する技術としては、たとえば特許文献１および２が挙げられる。 The elements constituting the semiconductor device are electrically isolated from each other by, for example, an element isolation film. As a method for forming the element isolation film, for example, there is STI (Shallow Trench Isolation). For example, Patent Documents 1 and 2 can be cited as techniques related to STI.
特許文献１は、溝を含む半導体基板上に、炭素を含有したＳｉリッチなシリコン酸化膜を堆積した後、これを酸化性の雰囲気で熱処理するというものである。特許文献２に記載の技術は、溝を有するシリコン基板上に順に形成された二酸化シリコン膜および多結晶シリコン膜を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により除去して溝内にのみ残置させた後、多結晶シリコン膜を熱酸化するというものである。 Japanese Patent Application Laid-Open No. H10-228561 discloses a method in which a Si-rich silicon oxide film containing carbon is deposited on a semiconductor substrate including a groove and then heat-treated in an oxidizing atmosphere. In the technique described in Patent Document 2, a silicon dioxide film and a polycrystalline silicon film sequentially formed on a silicon substrate having a groove are removed by CMP (Chemical Mechanical Polishing) and left only in the groove. That is, the crystalline silicon film is thermally oxidized.
素子分離膜は、たとえば半導体基板に設けられた溝内に絶縁膜を埋め込むことにより形成される。互いに異なる幅を有する複数の素子分離膜を形成する場合には、互いに異なる幅を有する各溝内に、絶縁膜を埋め込むこととなる。
本発明者は、素子分離膜の幅が狭くなるにつれ、次の問題が生じるおそれがあることを見出した。すなわち、狭い幅を有する溝内に埋め込まれる絶縁膜中にボイドが残留しない条件により絶縁膜を形成する場合において、広い幅を有する溝内に埋め込まれる絶縁膜中にボイドが残留するおそれがあることがわかった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
The element isolation film is formed, for example, by embedding an insulating film in a groove provided in the semiconductor substrate. In the case where a plurality of element isolation films having different widths are formed, an insulating film is embedded in each trench having a different width.
The present inventor has found that the following problems may occur as the width of the element isolation film becomes narrower. That is, when an insulating film is formed under the condition that no void remains in the insulating film buried in the trench having a narrow width, the void may remain in the insulating film buried in the trench having a wide width. I understood.
Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、第１溝部および第１溝部よりも幅が広い第２溝部を有する半導体基板上に、第１シリコン酸化膜、シリコン膜および第２シリコン酸化膜を順に形成する。次に、第１シリコン酸化膜、シリコン膜および第２シリコン酸化膜に対し熱処理を行う。そして、熱処理された第１シリコン酸化膜、シリコン膜および第２シリコン酸化膜に対し、ＣＭＰ処理を行う。 According to one embodiment, a first silicon oxide film, a silicon film, and a second silicon oxide film are sequentially formed on a semiconductor substrate having a first groove and a second groove that is wider than the first groove. Next, heat treatment is performed on the first silicon oxide film, the silicon film, and the second silicon oxide film. Then, a CMP process is performed on the heat-treated first silicon oxide film, silicon film, and second silicon oxide film.
前記一実施の形態によれば、素子分離膜中にボイドが残留することを抑制できる。 According to the one embodiment, it is possible to suppress the void from remaining in the element isolation film.
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
（第１の実施形態）
図１〜３は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。図４は、図１〜３に示す製造方法により製造される半導体装置を示す断面図である。
本実施形態に係る半導体装置の製造方法は、以下のように行われる。
まず、半導体基板ＳＢ１の一面側に、溝ＴＲ１、および溝ＴＲ１よりも幅が広い溝ＴＲ２を形成する。次に、溝ＴＲ１を埋め込み、かつ溝ＴＲ２が残存するよう、半導体基板ＳＢ１の一面上、溝ＴＲ１内および溝ＴＲ２内に、シリコン酸化膜ＳＯ１を形成する。次に、シリコン酸化膜ＳＯ１上に、多結晶シリコンまたはアモルファスシリコンにより構成されるシリコン膜ＳＦ１を形成する。次に、溝ＴＲ２を埋め込むようシリコン膜ＳＦ１上にシリコン酸化膜ＳＯ２を形成する。次に、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２に対し第１熱処理を行い、シリコン膜ＳＦ１を酸化する。次に、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２のうち、溝ＴＲ１と溝ＴＲ２の外部に位置する部分を除去するようＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行う。
このようにして、本実施形態に係る半導体装置の製造方法が行われる。
(First embodiment)
1 to 3 are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the first embodiment. FIG. 4 is a cross-sectional view showing a semiconductor device manufactured by the manufacturing method shown in FIGS.
The semiconductor device manufacturing method according to the present embodiment is performed as follows.
First, the trench TR1 and the trench TR2 that is wider than the trench TR1 are formed on one surface side of the semiconductor substrate SB1. Next, a silicon oxide film SO1 is formed on one surface of the semiconductor substrate SB1, in the trench TR1, and in the trench TR2, so as to fill the trench TR1 and leave the trench TR2. Next, a silicon film SF1 made of polycrystalline silicon or amorphous silicon is formed on the silicon oxide film SO1. Next, a silicon oxide film SO2 is formed on the silicon film SF1 so as to fill the trench TR2. Next, a first heat treatment is performed on the silicon oxide film SO1, the silicon film SF1, and the silicon oxide film SO2 to oxidize the silicon film SF1. Next, a CMP (Chemical Mechanical Polishing) process is performed so as to remove portions of the silicon oxide film SO1, the oxidized silicon film SF1, and the silicon oxide film SO2 that are located outside the trench TR1 and the trench TR2.
Thus, the method for manufacturing the semiconductor device according to the present embodiment is performed.
本実施形態によれば、溝ＴＲ１および溝ＴＲ１よりも幅が広い溝ＴＲ２を有する半導体基板ＳＢ１上に、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２を順に形成する。次に、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２に対し熱処理を行う。そして、熱処理されたシリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２に対し、ＣＭＰ処理を行う。
溝ＴＲ１内に生じるボイドは、熱処理時におけるシリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２の流動効果により消滅させることができる。また、溝ＴＲ１よりも広い幅を有する溝ＴＲ２内に生じるボイドは、熱処理時におけるシリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２の流動効果、および熱処理時におけるシリコン膜ＳＦ１の体積膨張により消滅させることができる。したがって、本実施形態によれば、異なる幅を有する素子分離膜を形成する場合において、素子分離膜中にボイドが残留することを抑制できる。
According to the present embodiment, the silicon oxide film SO1, the silicon film SF1, and the silicon oxide film SO2 are sequentially formed on the semiconductor substrate SB1 having the trench TR1 and the trench TR2 wider than the trench TR1. Next, heat treatment is performed on the silicon oxide film SO1, the silicon film SF1, and the silicon oxide film SO2. Then, a CMP process is performed on the heat-treated silicon oxide film SO1, silicon film SF1, and silicon oxide film SO2.
The void generated in the trench TR1 can be eliminated by the flow effect of the silicon oxide film SO1 and the silicon oxide film SO2 during the heat treatment. Further, voids generated in the trench TR2 having a width wider than the trench TR1 can be eliminated by the flow effect of the silicon oxide film SO1 and the silicon oxide film SO2 during the heat treatment and the volume expansion of the silicon film SF1 during the heat treatment. . Therefore, according to the present embodiment, it is possible to suppress the voids from remaining in the element isolation film when forming the element isolation films having different widths.
以下、本実施形態に係る半導体装置、およびその製造方法について詳細に説明する。 Hereinafter, the semiconductor device and the manufacturing method thereof according to the present embodiment will be described in detail.
まず、本実施形態に係る半導体装置について説明する。
図４に示すように、本実施形態に係る半導体装置は、半導体基板ＳＢ１に設けられた素子分離膜ＥＩ１および素子分離膜ＥＩ２を備えている。半導体基板ＳＢ１上に設けられる各半導体素子は、素子分離膜ＥＩ１および素子分離膜ＥＩ２により、互いに電気的に分離される。本実施形態に係る半導体装置は、たとえば３２ｎｍ世代以降の微細配線パターンを有している。
First, the semiconductor device according to the present embodiment will be described.
As shown in FIG. 4, the semiconductor device according to the present embodiment includes an element isolation film EI1 and an element isolation film EI2 provided on the semiconductor substrate SB1. The semiconductor elements provided on the semiconductor substrate SB1 are electrically isolated from each other by the element isolation film EI1 and the element isolation film EI2. The semiconductor device according to the present embodiment has, for example, a fine wiring pattern of the 32 nm generation or later.
本実施形態においては、たとえばトランジスタＭＴ１が、素子分離膜ＥＩ１および素子分離膜ＥＩ２によって他の素子から電気的に分離される。
トランジスタＭＴ１は、たとえば半導体基板ＳＢ１に形成されたウェル領域ＷＬ１に設けられる。また、トランジスタＭＴ１は、たとえばゲート絶縁膜ＧＩ１、ゲート電極ＧＥ１、サイドウォールＳＷ１、ソース・ドレイン領域ＳＤ１、およびエクステンション領域ＥＸ１により構成される。ゲート絶縁膜ＧＩ１は、半導体基板ＳＢ１上に設けられている。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に設けられている。サイドウォールＳＷ１は、ゲート電極ＧＥ１の側面上に設けられている。ソース・ドレイン領域ＳＤ１は、ウェル領域ＷＬ１中に、ゲート電極ＧＥ１の両側に位置するように設けられている。エクステンション領域ＥＸ１は、平面視でゲート電極ＧＥ１とソース・ドレイン領域ＳＤ１の間に位置するようウェル領域ＷＬ１中に設けられている。
In the present embodiment, for example, the transistor MT1 is electrically isolated from other elements by the element isolation film EI1 and the element isolation film EI2.
Transistor MT1 is provided, for example, in well region WL1 formed in semiconductor substrate SB1. The transistor MT1 includes, for example, a gate insulating film GI1, a gate electrode GE1, a sidewall SW1, a source / drain region SD1, and an extension region EX1. The gate insulating film GI1 is provided on the semiconductor substrate SB1. The gate electrode GE1 is provided on the gate insulating film GI1. The sidewall SW1 is provided on the side surface of the gate electrode GE1. The source / drain region SD1 is provided in the well region WL1 so as to be located on both sides of the gate electrode GE1. The extension region EX1 is provided in the well region WL1 so as to be positioned between the gate electrode GE1 and the source / drain region SD1 in plan view.
素子分離膜ＥＩ１および素子分離膜ＥＩ２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により形成される埋め込み絶縁膜である。素子分離膜ＥＩ１の幅と素子分離膜ＥＩ２の幅は、互いに異なる。本明細書において、各素子分離膜について、たとえば半導体基板ＳＢ１平面内における短辺方向を幅方向とする。たとえば、素子分離膜が第１方向に延伸する場合、半導体基板ＳＢ１平面内において第１方向と垂直な第２方向が、幅方向となる。図３、８、９においては、各図の左右方向が、各素子分離膜の幅方向となる。
なお、半導体基板ＳＢ１上には、たとえば素子分離膜ＥＩ１および素子分離膜ＥＩ２を含む複数の素子分離膜が設けられる。これらの各素子分離膜は、それぞれ任意の形状および幅を有することができる。
The element isolation film EI1 and the element isolation film EI2 are buried insulating films formed by STI (Shallow Trench Isolation). The width of the element isolation film EI1 and the width of the element isolation film EI2 are different from each other. In this specification, for each element isolation film, for example, the short side direction in the plane of the semiconductor substrate SB1 is the width direction. For example, when the element isolation film extends in the first direction, the second direction perpendicular to the first direction in the plane of the semiconductor substrate SB1 is the width direction. 3, 8, and 9, the horizontal direction in each figure is the width direction of each element isolation film.
On the semiconductor substrate SB1, a plurality of element isolation films including, for example, the element isolation film EI1 and the element isolation film EI2 are provided. Each of these element isolation films can have an arbitrary shape and width.
次に、本実施形態に係る半導体装置の製造方法について説明する。
まず、図１（ａ）に示すように、半導体基板ＳＢ１の一面上に、パッド膜ＰＤ１を形成する。半導体基板ＳＢ１は、たとえばシリコン基板である。パッド膜ＰＤ１は、後述するストッパ膜ＳＴ１から半導体基板ＳＢ１に対して印加される応力を緩和する機能を有する。パッド膜ＰＤ１は、たとえば半導体基板ＳＢ１を熱酸化することにより得られる。また、パッド膜ＰＤ１は、たとえばＳｉＯ２により構成される。
次いで、パッド膜ＰＤ１上にストッパ膜ＳＴ１を形成する。ストッパ膜ＳＴ１は、後述する絶縁膜ＩＦ２をＣＭＰ処理により除去する際のストッパとして機能する。ストッパ膜ＳＴ１は、たとえばＳｉＮにより構成される。
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described.
First, as shown in FIG. 1A, a pad film PD1 is formed on one surface of the semiconductor substrate SB1. The semiconductor substrate SB1 is, for example, a silicon substrate. The pad film PD1 has a function of relaxing stress applied to the semiconductor substrate SB1 from a stopper film ST1 described later. Pad film PD1 is obtained, for example, by thermally oxidizing semiconductor substrate SB1. The pad layer PD1 is composed of, for example, SiO 2.
Next, a stopper film ST1 is formed on the pad film PD1. The stopper film ST1 functions as a stopper when an insulating film IF2 described later is removed by CMP processing. The stopper film ST1 is made of, for example, SiN.
次に、図１（ｂ）に示すように、半導体基板ＳＢ１の一面側に、溝ＴＲ１、および溝ＴＲ１よりも幅が広い溝ＴＲ２を形成する。本実施形態においては、溝ＴＲ２は、たとえば上記第２方向において溝ＴＲ１よりも広い幅を有する。本明細書において、各溝について、たとえば半導体基板ＳＢ１平面内における短辺方向を幅方向とする。たとえば、溝が第１方向に延伸する場合、半導体基板ＳＢ１平面内において第１方向と垂直な第２方向が、幅方向となる。図１、２、５、６においては、各図の左右方向が、各溝の幅方向となる。
溝ＴＲ１および溝ＴＲ２は、たとえば次のように形成される。
Next, as shown in FIG. 1B, a trench TR1 and a trench TR2 wider than the trench TR1 are formed on one surface side of the semiconductor substrate SB1. In the present embodiment, the trench TR2 has a width wider than that of the trench TR1 in the second direction, for example. In this specification, for each groove, for example, the short side direction in the plane of the semiconductor substrate SB1 is the width direction. For example, when the groove extends in the first direction, the second direction perpendicular to the first direction in the plane of the semiconductor substrate SB1 is the width direction. In FIGS. 1, 2, 5, and 6, the horizontal direction in each figure is the width direction of each groove.
The trench TR1 and the trench TR2 are formed as follows, for example.
まず、半導体基板ＳＢ１の一面上に設けられたストッパ膜ＳＴ１上に、レジストマスクおよびハードマスクが形成される。レジストマスクおよびハードマスクには、溝ＴＲ１および溝ＴＲ２に対応するパターンが形成されている。本実施形態においては、レジストマスクおよびハードマスクには、たとえば溝ＴＲ１および溝ＴＲ２を含む互いに異なる幅を有する複数の溝に対応したパターンが形成される。 First, a resist mask and a hard mask are formed on the stopper film ST1 provided on one surface of the semiconductor substrate SB1. A pattern corresponding to the trench TR1 and the trench TR2 is formed in the resist mask and the hard mask. In the present embodiment, patterns corresponding to a plurality of grooves having different widths including, for example, the trench TR1 and the trench TR2 are formed on the resist mask and the hard mask.
次いで、これらのレジストマスクおよびハードマスクをマスクとして、ストッパ膜ＳＴ１、パッド膜ＰＤ１、および半導体基板ＳＢ１をエッチングする。これにより、半導体基板ＳＢ１の一面側に、溝ＴＲ１および溝ＴＲ２が形成される。また、ストッパ膜ＳＴ１およびパッド膜ＰＤ１には、溝ＴＲ１上に位置する部分および溝ＴＲ２上に位置する部分のそれぞれに、開口が形成される。
本実施形態においては、半導体基板ＳＢ１には、たとえば溝ＴＲ１および溝ＴＲ２を含む互いに異なる幅を有する複数の溝が形成される。この場合、ストッパ膜ＳＴ１およびパッド膜ＰＤ１には、各溝上にそれぞれ位置する複数の開口が形成される。
Next, the stopper film ST1, the pad film PD1, and the semiconductor substrate SB1 are etched using the resist mask and the hard mask as a mask. Thereby, the trench TR1 and the trench TR2 are formed on one surface side of the semiconductor substrate SB1. In addition, openings are formed in the stopper film ST1 and the pad film PD1, respectively, in a portion located on the trench TR1 and a portion located on the trench TR2.
In the present embodiment, a plurality of grooves having different widths including, for example, the trench TR1 and the trench TR2 are formed in the semiconductor substrate SB1. In this case, the stopper film ST1 and the pad film PD1 are formed with a plurality of openings respectively positioned on the respective grooves.
溝ＴＲ２は、溝ＴＲ１よりも幅が広い。また、溝ＴＲ１と溝ＴＲ２は、たとえば深さが互いに等しい。この場合、溝ＴＲ１は、溝ＴＲ２よりも高いアスペクト比を有する。
溝ＴＲ１の幅は、たとえば４０ｎｍ以上８０ｎｍ以下である。溝ＴＲ２の幅は、たとえば８０ｎｍ以上２５０ｎｍ以下である。本発明者が検討した結果、４０ｎｍ以上８０ｎｍ以下の幅を有する溝ＴＲ１内においてボイドが生じない条件により半導体基板ＳＢ１上に絶縁膜を形成する場合、８０ｎｍ以上２５０ｎｍ以下の幅を有する溝ＴＲ２内において特にボイドが残留しやすいことが分かった。このため、溝ＴＲ１および溝ＴＲ２の幅を上記数値範囲とすることにより、素子分離膜中にボイドが残留することを抑制できるという本実施形態の効果がより有効なものとなる。
The trench TR2 is wider than the trench TR1. Further, the trenches TR1 and TR2 have the same depth, for example. In this case, the trench TR1 has a higher aspect ratio than the trench TR2.
The width of trench TR1 is, for example, not less than 40 nm and not more than 80 nm. The width of trench TR2 is, for example, not less than 80 nm and not more than 250 nm. As a result of investigation by the present inventors, when an insulating film is formed on the semiconductor substrate SB1 under the condition that no void is generated in the trench TR1 having a width of 40 nm to 80 nm, the trench TR2 having a width of 80 nm to 250 nm is formed. In particular, it was found that voids are likely to remain. For this reason, by setting the widths of the trenches TR1 and TR2 within the above numerical range, the effect of the present embodiment that the voids can be suppressed from remaining in the element isolation film becomes more effective.
次いで、溝ＴＲ１の内壁および溝ＴＲ２の内壁を覆う絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、たとえば溝ＴＲ１の内壁および溝ＴＲ２の内壁を熱酸化することにより形成される。絶縁膜ＩＦ１は、たとえばＳｉＯ２により構成される。
このようにして、溝ＴＲ１および溝ＴＲ２が形成されることとなる。
Next, an insulating film IF1 that covers the inner wall of the trench TR1 and the inner wall of the trench TR2 is formed. Insulating film IF1 is formed, for example, by thermally oxidizing the inner wall of trench TR1 and the inner wall of trench TR2. Insulating film IF1 is composed of, for example, SiO 2.
In this way, the trench TR1 and the trench TR2 are formed.
次に、図１（ｃ）に示すように、溝ＴＲ１を埋め込み、かつ溝ＴＲ２が残存するよう、半導体基板ＳＢ１の一面上、溝ＴＲ１内、および溝ＴＲ２内に、シリコン酸化膜ＳＯ１を形成する。このとき、溝ＴＲ１内に埋め込まれたシリコン酸化膜ＳＯ１中には、たとえばボイドＶＯ１が発生する。本実施形態においては、ストッパ膜ＳＴ１の上面および側面、ならびにパッド膜ＰＤ１の側面を覆うように、シリコン酸化膜ＳＯ１が形成される。 Next, as shown in FIG. 1C, a silicon oxide film SO1 is formed on one surface of the semiconductor substrate SB1, in the trench TR1, and in the trench TR2 so as to fill the trench TR1 and leave the trench TR2. . At this time, for example, a void VO1 is generated in the silicon oxide film SO1 buried in the trench TR1. In the present embodiment, the silicon oxide film SO1 is formed so as to cover the upper surface and the side surface of the stopper film ST1 and the side surface of the pad film PD1.
シリコン酸化膜ＳＯ１は、たとえばＳｉＯ２からなる。シリコン酸化膜ＳＯ１は、たとえばＴＥＯＳ（Ｔｅｔｒａｅｈｙｏｘｙｓｉｌａｎｅ）または３ＤＭＡＳ（ＳｉＨ［Ｎ（ＣＨ３）］３）を原料としたＬＰ−ＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
本実施形態において、シリコン酸化膜ＳＯ１の成膜速度は、後述するシリコン酸化膜ＳＯ２の成膜速度よりも遅くすることができる。これにより、狭い幅を有する溝ＴＲ１内におけるシリコン酸化膜ＳＯ１の埋め込み性を良好なものとすることができる。
Silicon oxide film SO1 is made of, for example, SiO 2 . For example, the silicon oxide film SO1 is formed by using LPOS (Low-Pressure Chemical Vapor Deposition), SACVD (Sub-Atmospheric Vapor Deposition), and TEDMA (Tetrahyoxysilane) or 3DMAS (SiH [N (CH 3 )] 3 ) as a raw material. Alternatively, it is formed by an ALD (Atomic Layer Deposition) method.
In the present embodiment, the deposition rate of the silicon oxide film SO1 can be made slower than the deposition rate of a silicon oxide film SO2 described later. Thereby, the embedding property of the silicon oxide film SO1 in the trench TR1 having a narrow width can be improved.
溝ＴＲ１は、たとえばシリコン酸化膜ＳＯ１によって上端まで埋め込まれる。すなわち、遅い成膜速度で成膜されるシリコン酸化膜ＳＯ１により、狭い幅を有する溝ＴＲ１を埋め込むことができる。このため、溝ＴＲ１に対するシリコン酸化膜ＳＯ１の埋め込み性が良好となり、溝ＴＲ１に生じるボイドＶＯ１の大きさを小さくすることが可能となる。
一方、溝ＴＲ２は、シリコン酸化膜ＳＯ１によって上端まで埋め込まれない。このため、半導体基板ＳＢ１の一面側には溝ＴＲ２が残存することとなる。シリコン酸化膜ＳＯ１は、たとえば溝ＴＲ２の内壁を覆うように形成される。シリコン酸化膜ＳＯ１の膜厚は、たとえば溝ＴＲ２の側壁と底部において互いに等しい。
Trench TR1 is filled up to the upper end with, for example, silicon oxide film SO1. That is, the trench TR1 having a narrow width can be filled with the silicon oxide film SO1 formed at a low film formation rate. For this reason, the embedding property of the silicon oxide film SO1 into the trench TR1 is improved, and the size of the void VO1 generated in the trench TR1 can be reduced.
On the other hand, the trench TR2 is not filled up to the upper end by the silicon oxide film SO1. For this reason, the trench TR2 remains on the one surface side of the semiconductor substrate SB1. Silicon oxide film SO1 is formed to cover the inner wall of trench TR2, for example. Silicon oxide film SO1 has the same thickness at the side wall and the bottom of trench TR2, for example.
次に、図２（ａ）に示すように、シリコン酸化膜ＳＯ１上に、多結晶シリコンまたはアモルファスシリコンにより構成されるシリコン膜ＳＦ１を形成する。シリコン膜ＳＦ１は、たとえば溝ＴＲ２の側壁および底部を覆うようにシリコン酸化膜ＳＯ１上に形成される。
シリコン膜ＳＦ１は、たとえば熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ法により形成される。これにより、シリコン酸化膜ＳＯ１上にシリコン膜ＳＦ１を被覆性良く形成することができる。
Next, as shown in FIG. 2A, a silicon film SF1 made of polycrystalline silicon or amorphous silicon is formed on the silicon oxide film SO1. Silicon film SF1 is formed on silicon oxide film SO1 so as to cover, for example, the side wall and bottom of trench TR2.
Silicon film SF1 is formed by, for example, thermal CVD (Chemical Vapor Deposition) or ALD. Thereby, the silicon film SF1 can be formed with good coverage on the silicon oxide film SO1.
シリコン膜ＳＦ１の膜厚は、たとえば０．３ｎｍ以上１５ｎｍ以下である。
シリコン膜ＳＦ１の膜厚が１５ｎｍ以下であることにより、第１熱処理後において酸化されていないシリコン膜ＳＦ１が残留してしまうことを抑制できる。これにより、未酸化のシリコン膜ＳＦ１に起因して素子間が短絡してしまうことを防止することが可能となる。
また、シリコン膜ＳＦ１の膜厚が０．３ｎｍ以上であることにより、溝ＴＲ１および溝ＴＲ２中に生じるボイドを確実に消滅させることができる。これは、溝ＴＲ１の幅が４０ｎｍ以上８０ｎｍ以下であり、溝ＴＲ２の幅が８０ｎｍ以上２５０ｎｍ以下である場合において特に顕著となる。
一層のシリコン酸化膜により溝ＴＲ１および溝ＴＲ２を埋め込む場合において溝ＴＲ２中に生じうるボイドの幅をＤとした場合、本実施形態において形成されるシリコン膜ＳＦ１の膜厚はＤ×０．２２（ｎｍ）以上であることが好ましい。これにより、第１熱処理によって、溝ＴＲ２中に生じるボイドを確実に消滅させることが可能となる。
The film thickness of the silicon film SF1 is, for example, not less than 0.3 nm and not more than 15 nm.
When the film thickness of the silicon film SF1 is 15 nm or less, it is possible to suppress the unoxidized silicon film SF1 from remaining after the first heat treatment. Thereby, it is possible to prevent the elements from being short-circuited due to the unoxidized silicon film SF1.
Moreover, since the film thickness of the silicon film SF1 is 0.3 nm or more, voids generated in the trench TR1 and the trench TR2 can be surely eliminated. This is particularly noticeable when the width of the trench TR1 is 40 nm or more and 80 nm or less and the width of the trench TR2 is 80 nm or more and 250 nm or less.
When the width of a void that can be generated in the trench TR2 when the trench TR1 and the trench TR2 are filled with a single silicon oxide film is D, the thickness of the silicon film SF1 formed in this embodiment is D × 0.22 ( nm) or more. As a result, voids generated in the trench TR2 can be surely eliminated by the first heat treatment.
次に、図２（ｂ）に示すように、溝ＴＲ２を埋め込むよう、シリコン膜ＳＦ１上にシリコン酸化膜ＳＯ２を形成する。溝ＴＲ２は、たとえばシリコン酸化膜ＳＯ２によって上端まで埋め込まれる。
このとき、溝ＴＲ２内に埋め込まれたシリコン酸化膜ＳＯ２中には、たとえばボイドＶＯ３が発生する。また、シリコン酸化膜ＳＯ２のうち溝ＴＲ１上に位置する部分には、たとえばボイドＶＯ２が発生する。溝ＴＲ２は、溝ＴＲ１よりも幅が広い。このため、溝ＴＲ２に生じるボイドＶＯ３は、ボイドＶＯ１およびボイドＶＯ２よりも大きくなる。
本実施形態においては、溝ＴＲ２中において、シリコン膜ＳＦ１上に設けられたシリコン酸化膜ＳＯ２にのみボイドＶＯ３が発生する。このため、一層のシリコン酸化膜により溝ＴＲ１および溝ＴＲ２を埋め込む場合と比較して、溝ＴＲ２中に生じるボイドの大きさを小さくすることができる。
Next, as shown in FIG. 2B, a silicon oxide film SO2 is formed on the silicon film SF1 so as to fill the trench TR2. Trench TR2 is filled up to the upper end with, for example, silicon oxide film SO2.
At this time, for example, void VO3 is generated in silicon oxide film SO2 buried in trench TR2. In addition, for example, a void VO2 is generated in a portion of the silicon oxide film SO2 located on the trench TR1. The trench TR2 is wider than the trench TR1. For this reason, the void VO3 generated in the trench TR2 is larger than the void VO1 and the void VO2.
In the present embodiment, the void VO3 is generated only in the silicon oxide film SO2 provided on the silicon film SF1 in the trench TR2. For this reason, the size of the void generated in the trench TR2 can be reduced as compared with the case where the trench TR1 and the trench TR2 are embedded by a single silicon oxide film.
シリコン酸化膜ＳＯ２は、たとえばＳｉＯ２からなる。シリコン酸化膜ＳＯ２は、たとえばＴＥＯＳまたは３ＤＭＡＳ（ＳｉＨ［Ｎ（ＣＨ３）］３）を原料としたＬＰ−ＣＶＤ、ＳＡＣＶＤ、またはＡＬＤ法により形成される。
本実施形態において、シリコン酸化膜ＳＯ２の成膜速度は、シリコン酸化膜ＳＯ１の成膜速度よりも速くすることができる。これにより、半導体装置の製造方法における製造効率の向上を図ることができる。この場合においても、溝ＴＲ２は溝ＴＲ１よりも幅が広いことから、溝ＴＲ２内にシリコン酸化膜ＳＯ２を十分に埋め込むことができる。
Silicon oxide film SO2 is made of, for example, of SiO 2. The silicon oxide film SO2 is formed by LP-CVD, SACVD, or ALD using, for example, TEOS or 3DMAS (SiH [N (CH 3 )] 3 ) as a raw material.
In the present embodiment, the deposition rate of the silicon oxide film SO2 can be higher than the deposition rate of the silicon oxide film SO1. Thereby, the improvement of the manufacturing efficiency in the manufacturing method of a semiconductor device can be aimed at. Also in this case, since the trench TR2 is wider than the trench TR1, the silicon oxide film SO2 can be sufficiently embedded in the trench TR2.
次に、図３（ａ）に示すように、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１およびシリコン酸化膜ＳＯ２に対し第１熱処理を行い、シリコン膜ＳＦ１を酸化する。これにより、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２からなる絶縁膜ＩＦ２が形成されることとなる。
上記第１熱処理を行うことにより、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２中に生じる流動効果により、ボイドＶＯ１、ボイドＶＯ２を消滅させることができる。また、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２中に生じる流動効果、およびシリコン膜ＳＦ１が酸化されることによる体積膨張の効果により、ボイドＶＯ３を消滅させることもできる。したがって、素子分離膜にボイドが残留することを抑制することができる。
Next, as shown in FIG. 3A, a first heat treatment is performed on the silicon oxide film SO1, the silicon film SF1, and the silicon oxide film SO2 to oxidize the silicon film SF1. As a result, an insulating film IF2 including the silicon oxide film SO1, the oxidized silicon film SF1, and the silicon oxide film SO2 is formed.
By performing the first heat treatment, the voids VO1 and VO2 can be eliminated by the flow effect generated in the silicon oxide film SO1 and the silicon oxide film SO2. Further, the void VO3 can be extinguished by the flow effect generated in the silicon oxide film SO1 and the silicon oxide film SO2 and the effect of volume expansion caused by the oxidation of the silicon film SF1. Therefore, it is possible to suppress the void from remaining in the element isolation film.
本実施形態においては、ＣＭＰ処理を施す前に第１熱処理が行われる。すなわち、第１熱処理を行う工程において、半導体基板ＳＢ１のうち溝ＴＲ１と溝ＴＲ２との間に位置する領域は、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１およびシリコン酸化膜ＳＯ２により覆われることとなる。本実施形態においては、たとえば半導体基板ＳＢ１のうち各溝の間に位置する領域全てが、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１およびシリコン酸化膜ＳＯ２により覆われる。
この場合、半導体基板ＳＢ１のうち各溝の間に位置する領域は、第１熱処理における影響を受けにくくなる。すなわち、半導体基板ＳＢ１のうち各溝の間に位置する領域が酸化されてしまうことを抑制することができる。したがって、半導体基板ＳＢ１に形成される拡散層の幅が第１熱処理の影響により変動してしまうことを抑制することが可能となる。
In the present embodiment, the first heat treatment is performed before the CMP process. That is, in the step of performing the first heat treatment, a region located between the trench TR1 and the trench TR2 in the semiconductor substrate SB1 is covered with the silicon oxide film SO1, the silicon film SF1, and the silicon oxide film SO2. In the present embodiment, for example, the entire region located between the trenches in the semiconductor substrate SB1 is covered with the silicon oxide film SO1, the silicon film SF1, and the silicon oxide film SO2.
In this case, the region located between the grooves in the semiconductor substrate SB1 is not easily affected by the first heat treatment. That is, it can suppress that the area | region located between each groove | channel among semiconductor substrate SB1 will be oxidized. Therefore, it is possible to prevent the width of the diffusion layer formed on the semiconductor substrate SB1 from fluctuating due to the influence of the first heat treatment.
また、第１熱処理を施すことにより、シリコン膜ＳＦ１が酸化される。これにより、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２からなる絶縁膜ＩＦ２は、全ての領域においてシリコン酸化膜により構成されることとなる。
このため、絶縁膜ＩＦ２に対するＣＭＰ処理は、単一の条件下で行うことができる。したがって、半導体装置の製造を容易とすることができる。
Further, the silicon film SF1 is oxidized by performing the first heat treatment. As a result, the insulating film IF2 including the silicon oxide film SO1, the oxidized silicon film SF1, and the silicon oxide film SO2 is formed of the silicon oxide film in all regions.
For this reason, the CMP process for the insulating film IF2 can be performed under a single condition. Therefore, the manufacture of the semiconductor device can be facilitated.
第１熱処理は、たとえば窒素雰囲気下、酸素雰囲気下、または水雰囲気下において行われる。また、第１熱処理は、たとえば１０００度以上の温度条件下にて行われる。 The first heat treatment is performed, for example, in a nitrogen atmosphere, an oxygen atmosphere, or a water atmosphere. Further, the first heat treatment is performed under a temperature condition of, for example, 1000 degrees or more.
次に、図３（ｂ）に示すように、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２のうち、溝ＴＲ１と溝ＴＲ２の外部に位置する部分を除去するようＣＭＰ処理を行う。本実施形態では、シリコン酸化膜ＳＯ２、酸化されたシリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２からなる絶縁膜ＩＦ２に対し、ＣＭＰ処理が施される。ＣＭＰ処理は、たとえばストッパ膜ＳＴ１をストッパとして行われる。これにより、溝ＴＲ１内に埋め込まれた素子分離膜ＥＩ１、および溝ＴＲ２内に埋め込まれた素子分離膜ＥＩ２が形成されることとなる。なお、本実施形態においては、素子分離膜ＥＩ１は、一部が溝ＴＲ１から突出した形状を有していてもよい。また、素子分離膜ＥＩ２は、一部が溝ＴＲ２から突出した形状を有していてもよい。
次いで、ウェットエッチングにより、溝ＴＲ１内および溝ＴＲ２内にそれぞれ埋め込まれている素子分離膜ＥＩ１および素子分離膜ＥＩ２の高さを調整する。次いで、ストッパ膜ＳＴ１を除去する。
Next, as shown in FIG. 3B, a CMP process is performed so as to remove portions of the silicon oxide film SO1, the oxidized silicon film SF1, and the silicon oxide film SO2 that are located outside the trench TR1 and the trench TR2. I do. In the present embodiment, the CMP process is performed on the insulating film IF2 including the silicon oxide film SO2, the oxidized silicon film SF1, and the silicon oxide film SO2. The CMP process is performed using, for example, the stopper film ST1 as a stopper. As a result, the element isolation film EI1 embedded in the trench TR1 and the element isolation film EI2 embedded in the trench TR2 are formed. In the present embodiment, the element isolation film EI1 may have a shape that partly protrudes from the trench TR1. Further, the element isolation film EI2 may have a shape in which a part protrudes from the trench TR2.
Next, the heights of the element isolation film EI1 and the element isolation film EI2 embedded in the trench TR1 and the trench TR2 are adjusted by wet etching. Next, the stopper film ST1 is removed.
その後、素子分離膜ＥＩ１および素子分離膜ＥＩ２により互いに電気的に分離される半導体素子を、半導体基板ＳＢ１に形成する。そして、半導体基板ＳＢ１上に多層配線層を形成する。このようにして、本実施形態に係る半導体装置が形成されることとなる。 Thereafter, semiconductor elements electrically isolated from each other by the element isolation film EI1 and the element isolation film EI2 are formed on the semiconductor substrate SB1. Then, a multilayer wiring layer is formed on the semiconductor substrate SB1. In this way, the semiconductor device according to the present embodiment is formed.
次に、本実施形態の効果を説明する。
本実施形態によれば、溝ＴＲ１および溝ＴＲ１よりも幅が広い溝ＴＲ２を有する半導体基板ＳＢ１上に、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２を順に形成する。次に、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２に対し第１熱処理を行う。そして、第１熱処理が施されたシリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２に対し、ＣＭＰ処理を行う。
溝ＴＲ１内に生じるボイドは、熱処理時におけるシリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２の流動効果により消滅させることができる。また、溝ＴＲ１よりも広い幅を有する溝ＴＲ２内に生じるボイドは、熱処理時におけるシリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２の流動効果、およびシリコン膜ＳＦ１の体積膨張の効果により消滅させることができる。したがって、本実施形態によれば、異なる幅を有する素子分離膜を形成する場合において、素子分離膜中にボイドが残留することを抑制できる。
Next, the effect of this embodiment will be described.
According to the present embodiment, the silicon oxide film SO1, the silicon film SF1, and the silicon oxide film SO2 are sequentially formed on the semiconductor substrate SB1 having the trench TR1 and the trench TR2 wider than the trench TR1. Next, a first heat treatment is performed on the silicon oxide film SO1, the silicon film SF1, and the silicon oxide film SO2. Then, a CMP process is performed on the silicon oxide film SO1, the silicon film SF1, and the silicon oxide film SO2 that have been subjected to the first heat treatment.
The void generated in the trench TR1 can be eliminated by the flow effect of the silicon oxide film SO1 and the silicon oxide film SO2 during the heat treatment. Further, voids generated in the trench TR2 having a width wider than the trench TR1 can be eliminated by the flow effect of the silicon oxide film SO1 and the silicon oxide film SO2 and the effect of volume expansion of the silicon film SF1 during the heat treatment. Therefore, according to the present embodiment, it is possible to suppress the voids from remaining in the element isolation film when forming the element isolation films having different widths.
（第２の実施形態）
図５〜８は、第２の実施形態に係る半導体装置の製造方法を示す断面図であって、第１の実施形態に係る図１〜３に対応している。
本実施形態に係る半導体装置の製造方法においては、半導体基板ＳＢ１の一面側に、素子分離膜ＥＩ１、素子分離膜ＥＩ２および素子分離膜ＥＩ３が形成される。この点を除いて、本実施形態に係る半導体装置の製造方法は、第１の実施形態と同様である。
(Second Embodiment)
5 to 8 are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the second embodiment, and correspond to FIGS. 1 to 3 according to the first embodiment.
In the semiconductor device manufacturing method according to the present embodiment, the element isolation film EI1, the element isolation film EI2, and the element isolation film EI3 are formed on one surface side of the semiconductor substrate SB1. Except for this point, the manufacturing method of the semiconductor device according to the present embodiment is the same as that of the first embodiment.
以下、本実施形態に係る素子分離膜の製造方法について詳細に説明する。
まず、図５（ａ）に示すように、半導体基板ＳＢ１の一面上に、パッド膜ＰＤ１およびストッパ膜ＳＴ１を順に形成する。パッド膜ＰＤ１およびストッパ膜ＳＴ１は、たとえば第１の実施形態と同様の構成を有する。
Hereinafter, the method for manufacturing the element isolation film according to this embodiment will be described in detail.
First, as shown in FIG. 5A, a pad film PD1 and a stopper film ST1 are sequentially formed on one surface of the semiconductor substrate SB1. The pad film PD1 and the stopper film ST1 have the same configuration as in the first embodiment, for example.
次に、図５（ｂ）に示すように、半導体基板ＳＢ１の一面側に、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ２よりも幅が広い溝ＴＲ３を形成する。
溝ＴＲ１および溝ＴＲ２は、たとえば第１の実施形態と同様の構成を有する。溝ＴＲ３は、溝ＴＲ１および溝ＴＲ２よりも幅が広い。また、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３は、たとえば深さが互いに等しい。このため、溝ＴＲ３は、たとえば溝ＴＲ１および溝ＴＲ２よりも低いアスペクト比を有する。
溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３は、次のように形成される。
Next, as shown in FIG. 5B, a trench TR1, a trench TR2, and a trench TR3 having a width wider than that of the trench TR2 are formed on one surface side of the semiconductor substrate SB1.
For example, the trench TR1 and the trench TR2 have the same configuration as that of the first embodiment. The trench TR3 is wider than the trench TR1 and the trench TR2. Further, the trench TR1, the trench TR2, and the trench TR3 have the same depth, for example. Therefore, trench TR3 has a lower aspect ratio than, for example, trench TR1 and trench TR2.
The trench TR1, the trench TR2, and the trench TR3 are formed as follows.
まず、レジストマスクおよびハードマスクをマスクとして、ストッパ膜ＳＴ１、パッド膜ＰＤ１、および半導体基板ＳＢ１をエッチングする。これにより、半導体基板ＳＢ１の一面に、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３が形成される。
ストッパ膜ＳＴ１およびパッド膜ＰＤ１には、溝ＴＲ１上に位置する部分、溝ＴＲ２上に位置する部分、および溝ＴＲ３上に位置する部分のそれぞれに、開口が形成される。本実施形態においては、半導体基板ＳＢ１には、たとえば溝ＴＲ１、溝ＴＲ２および溝ＴＲ３を含む互いに異なる幅を有する複数の溝が形成される。この場合、ストッパ膜ＳＴ１およびパッド膜ＰＤ１には、各溝上にそれぞれ位置する複数の開口が形成される。
First, the stopper film ST1, the pad film PD1, and the semiconductor substrate SB1 are etched using the resist mask and the hard mask as a mask. Thus, the trench TR1, the trench TR2, and the trench TR3 are formed on one surface of the semiconductor substrate SB1.
In the stopper film ST1 and the pad film PD1, openings are formed in a portion located on the trench TR1, a portion located on the trench TR2, and a portion located on the trench TR3. In the present embodiment, a plurality of grooves having different widths including, for example, the trench TR1, the trench TR2, and the trench TR3 are formed in the semiconductor substrate SB1. In this case, the stopper film ST1 and the pad film PD1 are formed with a plurality of openings respectively positioned on the respective grooves.
次いで、溝ＴＲ１の内壁、溝ＴＲ２の内壁、および溝ＴＲ３の内壁を覆う絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、たとえば溝ＴＲ１の内壁、溝ＴＲ２の内壁、および溝ＴＲ３の内壁を熱酸化することにより形成される。
このようにして、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３が形成されることとなる。
Next, an insulating film IF1 that covers the inner wall of the trench TR1, the inner wall of the trench TR2, and the inner wall of the trench TR3 is formed. Insulating film IF1 is formed, for example, by thermally oxidizing the inner wall of trench TR1, the inner wall of trench TR2, and the inner wall of trench TR3.
In this way, the trench TR1, the trench TR2, and the trench TR3 are formed.
次に、図６（ａ）に示すように、溝ＴＲ１を埋め込み、かつ溝ＴＲ２および溝ＴＲ３が残存するよう、半導体基板ＳＢ１の一面上、溝ＴＲ１内、溝ＴＲ２内、および溝ＴＲ３内に、シリコン酸化膜ＳＯ１を形成する。シリコン酸化膜ＳＯ１は、たとえば第１の実施形態と同様に形成される。
溝ＴＲ１は、たとえばシリコン酸化膜ＳＯ１によって上端まで埋め込まれる。一方で、溝ＴＲ２および溝ＴＲ３は、シリコン酸化膜ＳＯ１によって上端まで埋め込まれない。このため、半導体基板ＳＢ１の一面側には溝ＴＲ２および溝ＴＲ３が残存することとなる。シリコン酸化膜ＳＯ１は、たとえば溝ＴＲ２および溝ＴＲ３の内壁を覆うように形成される。シリコン酸化膜ＳＯ１の膜厚は、たとえば溝ＴＲ２の側壁と底部において、また溝ＴＲ３の側壁と底部において、互いに等しい。
Next, as shown in FIG. 6A, in one surface of the semiconductor substrate SB1, in the trench TR1, in the trench TR2, and in the trench TR3, the trench TR1 is embedded and the trench TR2 and the trench TR3 remain. A silicon oxide film SO1 is formed. The silicon oxide film SO1 is formed, for example, similarly to the first embodiment.
Trench TR1 is filled up to the upper end with, for example, silicon oxide film SO1. On the other hand, the trench TR2 and the trench TR3 are not filled up to the upper end by the silicon oxide film SO1. For this reason, the trench TR2 and the trench TR3 remain on the one surface side of the semiconductor substrate SB1. Silicon oxide film SO1 is formed, for example, so as to cover the inner walls of trench TR2 and trench TR3. Silicon oxide film SO1 has the same film thickness, for example, on the side wall and bottom of trench TR2 and on the side wall and bottom of trench TR3.
次に、図６（ｂ）に示すように、シリコン酸化膜ＳＯ１上に、多結晶シリコンまたはアモルファスシリコンにより構成されるシリコン膜ＳＦ１を形成する。シリコン膜ＳＦ１は、溝ＴＲ２の内壁および溝ＴＲ３の内壁を覆うように、シリコン酸化膜ＳＯ１上に形成される。シリコン膜ＳＦ１は、たとえば第１の実施形態と同様の構成を有する。 Next, as shown in FIG. 6B, a silicon film SF1 made of polycrystalline silicon or amorphous silicon is formed on the silicon oxide film SO1. Silicon film SF1 is formed on silicon oxide film SO1 so as to cover the inner wall of trench TR2 and the inner wall of trench TR3. The silicon film SF1 has the same configuration as that of the first embodiment, for example.
次に、図７（ａ）に示すように、溝ＴＲ２を埋め込むよう、シリコン膜ＳＦ１上にシリコン酸化膜ＳＯ２を形成する。このとき、たとえば溝ＴＲ３についても、シリコン酸化膜ＳＯ２によって埋め込まれる。溝ＴＲ２および溝ＴＲ３は、たとえばシリコン酸化膜ＳＯ２によって上端まで埋め込まれる。
シリコン酸化膜ＳＯ２は、たとえば第１の実施形態と同様の構成を有する。
Next, as shown in FIG. 7A, a silicon oxide film SO2 is formed on the silicon film SF1 so as to fill the trench TR2. At this time, for example, the trench TR3 is also filled with the silicon oxide film SO2. Trench TR2 and trench TR3 are filled up to the upper end with, for example, silicon oxide film SO2.
The silicon oxide film SO2 has the same configuration as that of the first embodiment, for example.
次に、図７（ｂ）に示すように、シリコン酸化膜ＳＯ２上にシリコン酸化膜ＳＯ３を形成する。シリコン酸化膜ＳＯ３は、たとえばＳｉＯ２からなる。シリコン酸化膜ＳＯ３は、後述するＣＭＰ処理工程において面内均一性を確保する機能を有する。
シリコン酸化膜ＳＯ３は、たとえばＨＤＰ−ＣＶＤ（Ｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。本実施形態において、シリコン酸化膜ＳＯ３の成膜速度は、シリコン酸化膜ＳＯ３の成膜速度よりも速くすることができる。これにより、半導体装置の製造方法における製造効率の向上を図ることができる。
Next, as shown in FIG. 7B, a silicon oxide film SO3 is formed on the silicon oxide film SO2. Silicon oxide film SO3 is made of, for example, SiO 2 . The silicon oxide film SO3 has a function of ensuring in-plane uniformity in a CMP processing step to be described later.
Silicon oxide film SO3 is formed, for example, by HDP-CVD (High-Density Plasma Chemical Vapor Deposition). In the present embodiment, the deposition rate of the silicon oxide film SO3 can be made faster than the deposition rate of the silicon oxide film SO3. Thereby, the improvement of the manufacturing efficiency in the manufacturing method of a semiconductor device can be aimed at.
次に、図８（ａ）に示すように、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３に対し第１熱処理を行い、シリコン膜ＳＦ１を酸化する。これにより、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３からなる絶縁膜ＩＦ２が形成される。
上記第１熱処理を行うことにより、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２中に生じる流動効果により、ボイドＶＯ１、ボイドＶＯ２を消滅させることができる。また、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２中に生じる流動効果、およびシリコン膜ＳＦ１が酸化されることによる体積膨張の効果により、ボイドＶＯ３を消滅させることもできる。したがって、素子分離膜にボイドが残留することを抑制することができる。
第１熱処理は、たとえば第１の実施形態と同様に行われる。
Next, as shown in FIG. 8A, a first heat treatment is performed on the silicon oxide film SO1, the silicon film SF1, the silicon oxide film SO2, and the silicon oxide film SO3 to oxidize the silicon film SF1. Thus, an insulating film IF2 including the silicon oxide film SO1, the oxidized silicon film SF1, the silicon oxide film SO2, and the silicon oxide film SO3 is formed.
By performing the first heat treatment, the voids VO1 and VO2 can be eliminated by the flow effect generated in the silicon oxide film SO1 and the silicon oxide film SO2. Further, the void VO3 can be extinguished by the flow effect generated in the silicon oxide film SO1 and the silicon oxide film SO2 and the effect of volume expansion caused by the oxidation of the silicon film SF1. Therefore, it is possible to suppress the void from remaining in the element isolation film.
The first heat treatment is performed, for example, similarly to the first embodiment.
次に、図８（ｂ）に示すように、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３のうち、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３の外部に位置する部分を除去するようＣＭＰ処理を行う。本実施形態では、シリコン酸化膜ＳＯ２、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３からなる絶縁膜ＩＦ２に対し、ＣＭＰ処理が施される。ＣＭＰ処理は、たとえばストッパ膜ＳＴ１をストッパとして行われる。これにより、溝ＴＲ１内に埋め込まれた素子分離膜ＥＩ１、溝ＴＲ２内に埋め込まれた素子分離膜ＥＩ２、および溝ＴＲ３内に埋め込まれた素子分離膜ＥＩ３が形成されることとなる。なお、本実施形態においては、素子分離膜ＥＩ１は、一部が溝ＴＲ１から突出した形状を有していてもよい。また、素子分離膜ＥＩ２は、一部が溝ＴＲ２から突出した形状を有していてもよい。また、素子分離膜ＥＩ３は、一部が溝ＴＲ３から突出した形状を有していてもよい。
次いで、ウェットエッチングにより、溝ＴＲ１内、溝ＴＲ２内、および溝ＴＲ３内にそれぞれ埋め込まれている素子分離膜ＥＩ１、素子分離膜ＥＩ２、および素子分離膜ＥＩ３の高さを調整する。次いで、ストッパ膜ＳＴ１を除去する。
本実施形態においては、このようにして、素子分離膜ＥＩ１、素子分離膜ＥＩ２および素子分離膜ＥＩ３が形成される。
Next, as shown in FIG. 8B, out of the silicon oxide film SO1, the oxidized silicon film SF1, the silicon oxide film SO2, and the silicon oxide film SO3, outside the trench TR1, the trench TR2, and the trench TR3. A CMP process is performed so as to remove the located portion. In the present embodiment, the CMP process is performed on the insulating film IF2 including the silicon oxide film SO2, the oxidized silicon film SF1, the silicon oxide film SO2, and the silicon oxide film SO3. The CMP process is performed using, for example, the stopper film ST1 as a stopper. As a result, the element isolation film EI1 embedded in the trench TR1, the element isolation film EI2 embedded in the trench TR2, and the element isolation film EI3 embedded in the trench TR3 are formed. In the present embodiment, the element isolation film EI1 may have a shape that partly protrudes from the trench TR1. Further, the element isolation film EI2 may have a shape in which a part protrudes from the trench TR2. Further, the element isolation film EI3 may have a shape in which a part protrudes from the trench TR3.
Next, the heights of the element isolation film EI1, the element isolation film EI2, and the element isolation film EI3 embedded in the trench TR1, the trench TR2, and the trench TR3 are adjusted by wet etching. Next, the stopper film ST1 is removed.
In the present embodiment, the element isolation film EI1, the element isolation film EI2, and the element isolation film EI3 are thus formed.
本実施形態においても、第１の実施形態と同様の効果を得ることができる。 Also in this embodiment, the same effect as that of the first embodiment can be obtained.
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
本実施形態に係る半導体装置の製造方法は、ＣＭＰ処理を行う工程の後において、第２熱処理を行う工程を備える。この点を除いて、本実施形態に係る半導体装置の製造方法は、第２の実施形態に係る半導体装置の製造方法と同様である。
(Third embodiment)
FIG. 9 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the third embodiment.
The method for manufacturing a semiconductor device according to the present embodiment includes a step of performing a second heat treatment after the step of performing the CMP process. Except for this point, the manufacturing method of the semiconductor device according to the present embodiment is the same as the manufacturing method of the semiconductor device according to the second embodiment.
以下、本実施形態に係る素子分離膜の製造方法について詳細に説明する。
まず、第２の実施形態と同様にして第１熱処理を行う工程までを行う。これにより、図８（ａ）に示すように、半導体基板ＳＢ１の一面上、溝ＴＲ１内、溝ＴＲ２内、および溝ＴＲ３内に絶縁膜ＩＦ２が形成された構造が得られる。絶縁膜ＩＦ２は、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３からなる。
Hereinafter, the method for manufacturing the element isolation film according to this embodiment will be described in detail.
First, the steps up to the first heat treatment are performed as in the second embodiment. As a result, as shown in FIG. 8A, a structure in which the insulating film IF2 is formed on one surface of the semiconductor substrate SB1, in the trench TR1, in the trench TR2, and in the trench TR3 is obtained. The insulating film IF2 includes a silicon oxide film SO1, an oxidized silicon film SF1, a silicon oxide film SO2, and a silicon oxide film SO3.
次に、図９（ａ）に示すように、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３のうち、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３の外部に位置する部分を除去するようＣＭＰ処理を行う。本実施形態では、シリコン酸化膜ＳＯ２、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３からなる絶縁膜ＩＦ２に対し、ＣＭＰ処理が施される。これにより、溝ＴＲ１内に埋め込まれた素子分離膜ＥＩ１、溝ＴＲ２内に埋め込まれた素子分離膜ＥＩ２、および溝ＴＲ３内に埋め込まれた素子分離膜ＥＩ３が形成されることとなる。
このとき、溝ＴＲ１および溝ＴＲ２よりも幅が広い溝ＴＲ３に埋め込まれた素子分離膜ＥＩ３の表面においては、たとえば凹部ＲＣ１が発生する。凹部ＲＣ１はＣＭＰ処理により生じるディッシングである。
Next, as shown in FIG. 9A, of the silicon oxide film SO1, the oxidized silicon film SF1, the silicon oxide film SO2, and the silicon oxide film SO3, outside the trench TR1, the trench TR2, and the trench TR3. A CMP process is performed so as to remove the located portion. In the present embodiment, the CMP process is performed on the insulating film IF2 including the silicon oxide film SO2, the oxidized silicon film SF1, the silicon oxide film SO2, and the silicon oxide film SO3. As a result, the element isolation film EI1 embedded in the trench TR1, the element isolation film EI2 embedded in the trench TR2, and the element isolation film EI3 embedded in the trench TR3 are formed.
At this time, for example, a recess RC1 is generated on the surface of the element isolation film EI3 embedded in the trench TR3 which is wider than the trench TR1 and the trench TR2. The recess RC1 is dishing caused by the CMP process.
次いで、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３に対して、第２熱処理を行う。本実施形態においては、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３からなる絶縁膜ＩＦ２に対して、第２熱処理が行われることとなる。
上記第２熱処理を行うことにより、絶縁膜ＩＦ２中に生じる流動効果によって、凹部ＲＣ１を消滅させ、素子分離膜ＥＩ３の表面を平坦化することができる。また、上記第２熱処理によりシリコン酸化膜からなる絶縁膜ＩＦ２の膜質を改善することができる。これにより、素子分離膜ＥＩ１、素子分離膜ＥＩ２、および素子分離膜ＥＩ３について、半導体素子を形成する工程において行われるウェット処理に対する耐性を向上させることができる。したがって、本実施形態によれば、半導体装置の製造における製造安定性を向上させることが可能となる。
Next, a second heat treatment is performed on the silicon oxide film SO1, the oxidized silicon film SF1, the silicon oxide film SO2, and the silicon oxide film SO3. In the present embodiment, the second heat treatment is performed on the insulating film IF2 including the silicon oxide film SO1, the oxidized silicon film SF1, the silicon oxide film SO2, and the silicon oxide film SO3.
By performing the second heat treatment, the recess RC1 can be eliminated by the flow effect generated in the insulating film IF2, and the surface of the element isolation film EI3 can be planarized. The film quality of the insulating film IF2 made of the silicon oxide film can be improved by the second heat treatment. As a result, the element isolation film EI1, the element isolation film EI2, and the element isolation film EI3 can be improved in resistance to wet processing performed in the process of forming a semiconductor element. Therefore, according to the present embodiment, it is possible to improve manufacturing stability in manufacturing a semiconductor device.
第２熱処理は、たとえば窒素雰囲気下、酸素雰囲気下、または水雰囲気下において行われる。また、第２熱処理は、たとえば１０００度以上の温度条件下にて行われる。
なお、第２熱処理は、たとえば第１熱処理と比較して半導体基板ＳＢ１に対し熱負荷が加わりにくい条件により行われる。これは、たとえば第１熱処理よりも短時間または低温の条件下において第２熱処理を行うことにより実現することができる。これにより、半導体基板ＳＢ１のうち各溝の間に位置する領域が酸化されてしまうことを抑制することができる。したがって、半導体基板ＳＢ１に形成される拡散層の幅が第２熱処理の影響により変動してしまうことを抑制することが可能となる。
The second heat treatment is performed, for example, in a nitrogen atmosphere, an oxygen atmosphere, or a water atmosphere. The second heat treatment is performed under a temperature condition of, for example, 1000 degrees or more.
Note that the second heat treatment is performed, for example, under a condition in which a thermal load is less likely to be applied to the semiconductor substrate SB1 compared to the first heat treatment. This can be realized, for example, by performing the second heat treatment under conditions of a shorter time or lower temperature than the first heat treatment. Thereby, it can suppress that the area | region located between each groove | channel among semiconductor substrate SB1 will be oxidized. Therefore, it is possible to prevent the width of the diffusion layer formed on the semiconductor substrate SB1 from fluctuating due to the influence of the second heat treatment.
次いで、ウェットエッチングにより、溝ＴＲ１内、溝ＴＲ２内、および溝ＴＲ３内にそれぞれ埋め込まれている素子分離膜ＥＩ１、素子分離膜ＥＩ２、および素子分離膜ＥＩ３の高さを調整する。次いで、ストッパ膜ＳＴ１を除去する。これにより、図９（ｂ）に示す構造が得られる。
本実施形態においては、このようにして、素子分離膜ＥＩ１、素子分離膜ＥＩ２および素子分離膜ＥＩ３が形成される。
Next, the heights of the element isolation film EI1, the element isolation film EI2, and the element isolation film EI3 embedded in the trench TR1, the trench TR2, and the trench TR3 are adjusted by wet etching. Next, the stopper film ST1 is removed. Thereby, the structure shown in FIG. 9B is obtained.
In the present embodiment, the element isolation film EI1, the element isolation film EI2, and the element isolation film EI3 are thus formed.
本実施形態においても、第１の実施形態と同様の効果を得ることができる。 Also in this embodiment, the same effect as that of the first embodiment can be obtained.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
ＳＢ１ 半導体基板
ＴＲ１、ＴＲ２、ＴＲ３ 溝
ＥＩ１、ＥＩ２、ＥＩ３ 素子分離膜
ＩＦ１、ＩＦ２ 絶縁膜
ＳＯ１、ＳＯ２、ＳＯ３ シリコン酸化膜
ＳＦ１ シリコン膜
ＰＤ１ パッド膜
ＳＴ１ ストッパ膜
ＶＯ１、ＶＯ２、ＶＯ３ ボイド
ＲＣ１ 凹部
ＭＴ１ トランジスタ
ＧＥ１ ゲート電極
ＧＩ１ ゲート絶縁膜
ＳＷ１ サイドウォール
ＥＸ１ エクステンション領域
ＳＤ１ ソース・ドレイン領域
ＷＬ１ ウェル領域
SB1 Semiconductor substrate TR1, TR2, TR3 Groove EI1, EI2, EI3 Element isolation film IF1, IF2 Insulating film SO1, SO2, SO3 Silicon oxide film SF1 Silicon film PD1 Pad film ST1 Stopper film VO1, VO2, VO3 Void RC1 Recessed part MT1 Transistor GE1 Gate electrode GI1 Gate insulating film SW1 Side wall EX1 Extension region SD1 Source / drain region WL1 Well region
Claims (7)
前記第１溝部を埋め込み、かつ前記第２溝部が残存するよう、前記半導体基板の前記一面上、前記第１溝部内および前記第２溝部内に、第１シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜上に、多結晶シリコンまたはアモルファスシリコンにより構成されるシリコン膜を形成する工程と、
前記第２溝部を埋め込むよう前記シリコン膜上に第２シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜、前記シリコン膜および前記第２シリコン酸化膜に対し第１熱処理を行い、前記シリコン膜を酸化する工程と、
前記第１シリコン酸化膜、酸化された前記シリコン膜、および前記第２シリコン酸化膜のうち、前記第１溝部と前記第２溝部の外部に位置する部分を除去するようＣＭＰ処理を行う工程と、
を備える半導体装置の製造方法。 Forming a first groove portion and a second groove portion having a width wider than the first groove portion on one surface side of the semiconductor substrate;
Forming a first silicon oxide film on the one surface of the semiconductor substrate, in the first groove portion and in the second groove portion, so as to fill the first groove portion and leave the second groove portion;
Forming a silicon film made of polycrystalline silicon or amorphous silicon on the first silicon oxide film;
Forming a second silicon oxide film on the silicon film so as to fill the second groove portion;
Performing a first heat treatment on the first silicon oxide film, the silicon film, and the second silicon oxide film to oxidize the silicon film;
Performing a CMP process to remove portions of the first silicon oxide film, the oxidized silicon film, and the second silicon oxide film located outside the first groove and the second groove,
A method for manufacturing a semiconductor device comprising:
前記シリコン膜の膜厚は、０．３ｎｍ以上１５ｎｍ以下である半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein the silicon film has a thickness of 0.3 nm to 15 nm.
前記第１溝部の幅は４０ｎｍ以上８０ｎｍ以下であり、
前記第２溝部の幅は８０ｎｍ以上２５０ｎｍ以下である半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2,
The width of the first groove is 40 nm or more and 80 nm or less,
The method of manufacturing a semiconductor device, wherein the second groove has a width of 80 nm to 250 nm.
前記第２シリコン酸化膜の成膜速度は、前記第１シリコン酸化膜の成膜速度よりも速い半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein a film formation rate of the second silicon oxide film is higher than a film formation rate of the first silicon oxide film.
前記第１熱処理は、窒素雰囲気下、酸素雰囲気下、または水雰囲気下にて行われる半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the first heat treatment is performed in a nitrogen atmosphere, an oxygen atmosphere, or a water atmosphere.
前記ＣＭＰ処理を行う前記工程の後において、前記第１シリコン酸化膜、酸化された前記シリコン膜、および前記第２シリコン酸化膜に対して第２熱処理を行う工程を備える半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device comprising a step of performing a second heat treatment on the first silicon oxide film, the oxidized silicon film, and the second silicon oxide film after the step of performing the CMP process.
前記第１溝部および前記第２溝部を形成する前記工程において、前記半導体基板の前記一面側に前記第２溝部よりも幅が広い第３溝部が形成され、
前記第２シリコン酸化膜を形成する前記工程の後であって前記第１熱処理を行う前記工程の前において、前記第２シリコン酸化膜上に第３シリコン酸化膜を形成する工程を備える半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step of forming the first groove portion and the second groove portion, a third groove portion having a width wider than the second groove portion is formed on the one surface side of the semiconductor substrate,
A semiconductor device comprising a step of forming a third silicon oxide film on the second silicon oxide film after the step of forming the second silicon oxide film and before the step of performing the first heat treatment. Production method.
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