JP2014082627A

JP2014082627A - Sample/hold circuit and analog-digital converter using the same

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Publication number: JP2014082627A
Application number: JP2012228983A
Authority: JP
Inventors: Kiyoko Nakamoto; 聖子中元; Junya Nakanishi; 純弥中西
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2012-10-16
Filing date: 2012-10-16
Publication date: 2014-05-08

Abstract

PROBLEM TO BE SOLVED: To provide a fully differential sample/hold circuit that eliminates a distortion in an output signal in a simple circuit configuration.SOLUTION: In the fully differential sample/hold circuit, a sampling circuit includes a reference potential generation source 870 for varying a sampling operation center potential. This can suppress the generation of a distortion in an output signal due to a change in an on resistance value of a switch.

Description

本発明は、サンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器に関し、より詳細には、サンプリング容量値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器に関する。 The present invention relates to a sample-and-hold circuit and an analog-to-digital converter using the same, and more specifically, suppresses occurrence of distortion in an output signal due to a change in sampling capacitance value, and a simple circuit configuration. The present invention relates to a simple sample-hold circuit and an analog-digital converter using the same.

一般に、オーディオ器機に関する分野では、信号に高い品質が要求される。このため、オーディ器機に使用されるアナログ−デジタル変換器には、わずかな変換誤差も生じない、高い精度の動作が要求される。これらのアナログ−デジタル変換器にはサンプル−ホールド回路を使用したものが多くみられる。
図４は、従来のパイプライン型アナログ−デジタル変換器を示したブロック図である。サンプル−ホールド回路を用いたアナログ−デジタル変換器の例としては、図４に示すようなパイプライン型アナログ−デジタル変換器があり、そのサンプル−ホールド回路にブートストラップ回路を用いることで歪特性の劣化を抑制する技術が一般に知られている（例えば、特許文献１、非特許文献１参照）。 In general, in the field of audio equipment, high quality is required for signals. For this reason, an analog-digital converter used in an audio device is required to operate with high accuracy without causing a slight conversion error. Many of these analog-digital converters use a sample-hold circuit.
FIG. 4 is a block diagram showing a conventional pipeline type analog-digital converter. As an example of an analog-digital converter using a sample-hold circuit, there is a pipeline type analog-digital converter as shown in FIG. 4, and a distortion characteristic is obtained by using a bootstrap circuit for the sample-hold circuit. Techniques for suppressing deterioration are generally known (see, for example, Patent Document 1 and Non-Patent Document 1).

図４に示すパイプライン型アナログ−デジタル変換器は、全差動のアナログ入力信号Ａｉｎｐ及びＡｉｎｎをＮビットのデジタル出力信号Ｄｏｕｔに変換する変換器である。このため、アナログ入力信号Ａｉｎｐ及びＡｉｎｎをサンプル、ホールドするサンプル−ホールド回路（図中にＳ／Ｈと記す）７０１と、各ビットを決定するための縦列接続されたｋ個のステージ（図中にＳと記す）Ｓ１、Ｓ２…Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル出力信号ｄｊ（ｊは１〜ｋ）を格納するメモリ７０３と、メモリ７０３に格納されたデジタル出力信号ｄｊに基づいてアナログ入力信号Ａｉｎｐ及びＡｉｎｎのＡ／Ｄ変換値であるデジタル出力信号Ｄｏｕｔを演算する演算回路７０４と、複数のステージを制御する制御回路７０５を有している。 The pipeline type analog-digital converter shown in FIG. 4 is a converter that converts fully differential analog input signals Ainp and Ainn into an N-bit digital output signal Dout. Therefore, a sample-hold circuit (indicated as S / H in the figure) 701 for sampling and holding the analog input signals Ainp and Ainn, and k stages (in the figure, in cascade) for determining each bit. S 1), S 1, S 2... Sk, a memory 703 for storing n-digit digital output signals dj (j is 1 to k) determined in each stage, and a digital output signal dj stored in the memory 703. An arithmetic circuit 704 for calculating a digital output signal Dout which is an A / D conversion value of the analog input signals Ainp and Ainn, and a control circuit 705 for controlling a plurality of stages.

図６は、従来のサンプル−ホールド回路を説明するための回路構成図で、図４におけるサンプル−ホールド回路７０１を示し、複数のアナログ−デジタル変換器に共通の制御回路７０５を同時に示している。
図６に示したサンプル−ホールド回路７０１は、全差動演算増幅器８６０と、基準電位Ｖｒ８０の入力端子と、全差動のアナログ入力信号Ａｉｎｐ及びＡｉｎｎを入力する入力端子と、入力信号Ａｉｎｐ及びＡｉｎｎをサンプリングするサンプリング容量素子８２０ａ及び８２０ｂと、入力信号Ａｉｎｐ及びＡｉｎｎを入力する入力端子とサンプリング容量素子８２０ａ及び８２０ｂとの間に設けられたスイッチ８１０ａ及び８１０ｂと、サンプリング容量素子８２０ａ及び８２０ｂと基準電位発生回路８７０との間に設けられたスイッチ８５０ａ及び８５０ｂと、サンプリング容量素子８２０ａとスイッチ８１０ａとの接続点８２１ａと差動演算増幅器８６０の非反転出力端子との間に設けられたスイッチ８３０ａと、サンプリング容量素子８２０ｂとスイッチ８１０ｂとの接続点８２１ｂと差動演算増幅器８６０の反転出力端子との間に設けられたスイッチ８３０ｂとを備えている。 FIG. 6 is a circuit configuration diagram for explaining a conventional sample-hold circuit, showing the sample-hold circuit 701 in FIG. 4 and simultaneously showing a control circuit 705 common to a plurality of analog-digital converters.
The sample-hold circuit 701 shown in FIG. 6 includes a fully differential operational amplifier 860, an input terminal for a reference potential Vr80, an input terminal for receiving fully differential analog input signals Ainp and Ainn, and input signals Ainp and Ainn. Sampling capacitors 820a and 820b, switches 810a and 810b provided between the input terminals for inputting the input signals Ainp and Ainn and the sampling capacitors 820a and 820b, the sampling capacitors 820a and 820b, and the reference potential Switches 850a and 850b provided between the generation circuit 870, a switch 830a provided between a connection point 821a between the sampling capacitor 820a and the switch 810a, and a non-inverting output terminal of the differential operational amplifier 860, Sampling capacity And a switch 830b which is provided between the inverting output terminal of the connection point 821b and the differential operational amplifier 860 between 820b and switch 810b.

差動演算増幅器８６０の非反転出力端子は、非反転出力信号ＶＡｉｎｐを出力する出力端子に接続され、反転出力端子は、反転出力信号ＶＡｉｎｎを出力する出力端子に接続される。差動演算増幅器８６０の反転入力端子は、サンプリング容量素子８２０ａとスイッチ８５０ａとの接続点８２１ａに接続され、非反転入力端子は、サンプリング容量素子８２０ｂとスイッチ８５０ｂとの接続点８２１ｂに接続されている。 A non-inverting output terminal of the differential operational amplifier 860 is connected to an output terminal that outputs a non-inverting output signal VAinp, and an inverting output terminal is connected to an output terminal that outputs an inverting output signal VAinn. The inverting input terminal of the differential operational amplifier 860 is connected to the connection point 821a between the sampling capacitor 820a and the switch 850a, and the non-inverting input terminal is connected to the connection point 821b between the sampling capacitor 820b and the switch 850b. .

なお、図６に８８０ａとして示した、スイッチ８１０ａ及び８１０ｂと、サンプリング容量素子８２０ａ及び８２０ｂと、スイッチ８５０ａ及び８５０ｂとを含む部分をコンテニアス部とし、図１に８８０ｂとして示した、サンプリング容量素子８２０ａ及び８２０ｂと、スイッチ８３０ａ及び８３０ｂと、差動演算増幅器８６０とを含む部分をサンプル−ホールド部とする。全てのスイッチはＭＯＳトランジスタで構成されている。 A portion including the switches 810a and 810b, the sampling capacitors 820a and 820b, and the switches 850a and 850b shown as 880a in FIG. 6 is a continuous portion, and the sampling capacitors 820a and 820b shown as 880b in FIG. A portion including 820b, switches 830a and 830b, and differential operational amplifier 860 is a sample-hold unit. All switches are composed of MOS transistors.

図示していないが、制御回路７０５は、ブートストラップ回路を用いて構成されており、スイッチ８１０ａ及び８１０ｂがオンした場合のオン抵抗値が入力信号Ａｉｎｐ及びＡｉｎｎの電位に依らず一定の値となるよう構成されている。
サンプル−ホールド回路７０１は、サンプル−ホールド回路７０１は、アナログ入力信号ＡｉｎｐとＡｉｎｎをサンプルし、ホールドした値をアナログの入力信号ＶＡｉｎｐとＶＡｉｎｎとして第１番目のステージＳ１に送出する。ステージＳ１〜Ｓｋは、各々入力される入力信号ＶＡｉｎｐとＶＡｉｎｎに基づいてｎ桁のデジタル出力信号ｄｊをメモリ７０３に送出する。また、各ステージでは、前段から入力信号ＶＡｉｎｐとＶＡｉｎｎが入力され、デジタル出力信号ｄｊと入力信号ＶＡｉｎｐとＶＡｉｎｎとによって生成されたアナログの出力信号ＶＡｏｕｔｐとＶＡｏｕｔｎが、次のステージに出力される。図４中にステージＳ１を基準にした入力信号ＶＡｉｎｐとＶＡｉｎｎ、出力信号ＶＡｏｕｔｐとＶＡｏｕｔｎを示す。 Although not shown, the control circuit 705 is configured by using a bootstrap circuit, and the on-resistance value when the switches 810a and 810b are turned on becomes a constant value regardless of the potentials of the input signals Ainp and Ainn. It is configured as follows.
The sample-hold circuit 701 samples the analog input signals Ainp and Ainn, and sends the held values to the first stage S1 as analog input signals VAinp and VAinn. The stages S1 to Sk send an n-digit digital output signal dj to the memory 703 based on the input signals VAinp and VAinn respectively inputted. In each stage, input signals VAinp and VAinn are input from the previous stage, and analog output signals VAoutp and VAoutn generated by the digital output signal dj and the input signals VAinp and VAinn are output to the next stage. FIG. 4 shows input signals VAinp and VAinn and output signals VAoutp and VAoutn based on the stage S1.

メモリ７０３は、ｋ個のステージＳ１〜Ｓｋの各々からｎ桁のデジタル出力信号ｄｊを入力して格納する。演算回路７０４は、メモリ７０３に格納されたデジタル出力信号ｄｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄｏｕｔを出力する。
図５は、デジタル出力信号を算出する演算を例示するための図で、上述したデジタル出力信号Ｄｏｕｔを算出する演算を例示するための図である。図５の例では、４個のステージＳ１〜Ｓ４があって、各ステージＳ１〜Ｓ４が、３桁のデジタル出力ｄ１〜ｄ４をそれぞれ図４に示したメモリ７０３に出力するものとする。より具体的には、デジタル出力ｄ１〜ｄ４の値を、以下のように定める。
ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１、ｄ４＝１１１ The memory 703 receives and stores an n-digit digital output signal dj from each of the k stages S1 to Sk. The arithmetic circuit 704 performs an operation based on the digital output signal dj stored in the memory 703 and outputs an N-digit digital output signal Dout.
FIG. 5 is a diagram for illustrating the calculation for calculating the digital output signal, and is a diagram for illustrating the calculation for calculating the digital output signal Dout described above. In the example of FIG. 5, there are four stages S1 to S4, and each of the stages S1 to S4 outputs three-digit digital outputs d1 to d4 to the memory 703 shown in FIG. More specifically, the values of the digital outputs d1 to d4 are determined as follows.
d1 = 001, d2 = 100, d3 = 101, d4 = 111

図５の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄｏｕｔとして、「０１００１１０１１」の値が得られる。
制御回路７０５は、各ステージに動作クロック信号φ１および、クロック信号φ２を生成する回路であり、クロック信号φ１はクロック信号φ２とは同時にＨとならない逆相のノンオーバーラップクロックである。また、クロック信号φ１’はクロック信号φ１と同じ位相の信号であり、そのレベルがクロック信号φ１とは異なるクロックである。 In the example of FIG. 5, as a result of adding the most significant digit and the least significant digit of the digital output output by the adjacent stage, a value of “010011011” is obtained as the digital output signal Dout.
The control circuit 705 is a circuit that generates an operation clock signal φ1 and a clock signal φ2 at each stage, and the clock signal φ1 is a non-overlapping clock having a reverse phase that does not become H simultaneously with the clock signal φ2. The clock signal φ1 ′ is a signal having the same phase as that of the clock signal φ1, and the level of the clock signal φ1 ′ is different from that of the clock signal φ1.

サンプル−ホールド回路７０１において、コンテニアス部８８０ａに含まれるスイッチ８１０ａ及び８１０ｂはクロック信号φ１’によって制御され、スイッチ８５０ａ及び８５０ｂはクロック信号φ１によって制御され、サンプル−ホールド部８８０ｂに含まれるスイッチ８３０ａ及び８３０ｂとはクロック信号φ２によって制御される。
クロック信号φ１及びφ１’がＨのとき、コンテニアス部８８０ａに含まれるスイッチがオンとなり、アナログ入力信号Ａｉｎｐ及びＡｉｎｎに対してサンプリング容量素子８２０ａ及び８２０ｂが充電され、サンプリング容量素子８２０ａ及び８２０ｂの片側の端子（図中に８２１ａ及び８２１ｂで示す）の電位が変化する。 In the sample-hold circuit 701, the switches 810a and 810b included in the continuous unit 880a are controlled by the clock signal φ1 ′, the switches 850a and 850b are controlled by the clock signal φ1, and the switches 830a and 830b included in the sample-hold unit 880b. Is controlled by the clock signal φ2.
When the clock signals φ1 and φ1 ′ are H, the switches included in the continuous unit 880a are turned on, the sampling capacitors 820a and 820b are charged with respect to the analog input signals Ainp and Ainn, and one side of the sampling capacitors 820a and 820b is charged. The potential of the terminals (indicated by 821a and 821b in the figure) changes.

次に、クロック信号φ１がＬとなると、コンテニアス部８８０ａに含まれるスイッチがオフとなり、このとき、サンプリング容量素子８２０ａ及び８２０ｂの片側の端子８２１ａ及び８２１ｂの電位が、入力信号Ｖｉｎｐ及びＶｉｎｎに確定し、サンプリング容量素子８２０ａ及び８２０ｂは入力信号Ｖｉｎｐ及びＶｉｎｎによって生じた電荷を保持する。この確定動作をサンプリングと呼び、クロック信号φ１及びφ１’がＨの期間をサンプリング期間と呼ぶ。 Next, when the clock signal φ1 becomes L, the switch included in the continuous unit 880a is turned off. At this time, the potentials of the terminals 821a and 821b on one side of the sampling capacitors 820a and 820b are determined to the input signals Vinp and Vinn. The sampling capacitors 820a and 820b hold charges generated by the input signals Vinp and Vinn. This definite operation is called sampling, and a period in which the clock signals φ1 and φ1 'are H is called a sampling period.

続いて、クロック信号φ２がＨとなり、サンプリング容量８２０ａ及び８２０ｂに保持された電荷を転送し、出力信号ＶＡｉｎｐ及びＶＡｉｎｎを後段のステージに出力する。クロック信号φ２がＨの期間をホールド期間と呼ぶ。サンプル−ホールド回路７０１は、以上の動作を周期的に繰り返す。
したがって、アナログ−デジタル変換器においては、サンプル−ホールド回路にてサンプリング動作時に確定される入力信号Ｖｉｎｐ及びＶｉｎｎによって出力信号ＶＡｉｎｐ及びＶＡｉｎｎが確定し、出力信号ＶＡｉｎｐ及びＶＡｉｎｎをもとに後段のステージにてデジタル出力の値が確定されるため、入力信号Ｖｉｎｐ及びＶｉｎｎに誤差が生じた場合、アナログ−デジタル変換器の歪特性の劣化が生じる。 Subsequently, the clock signal φ2 becomes H, the charges held in the sampling capacitors 820a and 820b are transferred, and the output signals VAinp and VAinn are output to the subsequent stage. A period when the clock signal φ2 is H is called a hold period. The sample-hold circuit 701 periodically repeats the above operation.
Therefore, in the analog-to-digital converter, the output signals VAinp and VAinn are determined by the input signals Vinp and Vinn determined at the time of the sampling operation by the sample-hold circuit, and the output signals VAinp and VAinn are determined based on the output signals VAinp and VAinn. Since the value of the digital output is determined, if an error occurs in the input signals Vinp and Vinn, the distortion characteristics of the analog-digital converter deteriorate.

ここで、サンプリング期間における、入力信号Ｖｉｎｐの誤差成分について説明する。あるサンプリング期間終了時における入力信号Ｖｉｎｐの電位がＶＡｉｎｐ０であり、次のサンプリング期間終了時に、電位Ｖ８２１ａが到達すべき理想的な電位がＶＡｉｎｐ１であるとする。このとき、電位Ｖ８２１ａは、スイッチ８１０ａのオン抵抗Ｒ８１０ａとサンプリング容量素子８２０ａの容量値Ｃ８２０ａとの時定数（Ｒ８１０ａ・Ｃ８２０ａ）に従って変化し、サンプリング期間開始からサンプリング期間終了までの時間をＴ秒とすると、入力信号Ｖｉｎｐの誤差成分Ｖｉｎｐ＿ｅｒｒは、次のような式（１）で与えられる。 Here, an error component of the input signal Vinp in the sampling period will be described. Assume that the potential of the input signal Vinp at the end of a certain sampling period is VAinp0, and the ideal potential that the potential V821a should reach at the end of the next sampling period is VAinp1. At this time, the potential V821a changes according to the time constant (R810a · C820a) between the on-resistance R810a of the switch 810a and the capacitance value C820a of the sampling capacitor 820a, and the time from the start of the sampling period to the end of the sampling period is T seconds. The error component Vinp_err of the input signal Vinp is given by the following equation (1).

Ｖｉｎｐ＿ｅｒｒ＝｛（ＶＡｉｎｐ１−ＶＡｉｎｐ０）−Ｖｒ８０｝・ｅｘｐ｛−Ｔ／（Ｒ８１０ａ・Ｃ８２０ａ）｝・・・式（１） Vinp_err = {(VAinp1-VAinp0) −Vr80} · exp {−T / (R810a · C820a)} Expression (1)

オーディオ機器においては取り扱う信号の周波数が数十Ｈｚ〜数十ｋＨｚであるのに対し、ＡＤ変換器の動作周波数は数ＭＨｚ以上の高速であるため、式（１）における（ＶＡｉｎｐ１−ＶＡｉｎｐ０）の項、すなわち、クロック１周期の信号電位変化分は、信号の電位にかかわらず、微小かつ固定の値ΔＶＡｉｎｐであると近似する。したがって、式（１）は次の式（２）のように近似される。 In audio equipment, the frequency of signals handled is several tens of Hz to several tens of kHz, whereas the operating frequency of the AD converter is several megahertz or higher, so the term (VAinp1-VAinp0) in equation (1). That is, the signal potential change in one clock cycle is approximated to be a minute and fixed value ΔVAinp regardless of the signal potential. Therefore, the expression (1) is approximated as the following expression (2).

Ｖｉｎｐ＿ｅｒｒ＝｛ΔＶＡｉｎｐ−Ｖｒ８０｝・ｅｘｐ｛−Ｔ／（Ｒ８１０ａ・Ｃ８２０ａ）｝・・・式（２） Vinp_err = {ΔVAinp−Vr80} · exp {−T / (R810a · C820a)} (2)

一般に、スイッチ８１０ａを構成するＭＯＳトランジスタのソース（ドレイン）端子にはアナログ入力信号Ａｉｎｐが与えられていることから、スイッチ８１０ａのオン抵抗Ｒ８１０ａは図７に示すように入力信号Ａｉｎｐに依存して変化することによって、Ｖｉｎｐ＿ｅｒｒの値が各信号電位においてオン抵抗Ｒ８１０ａに依存して変化し、アナログ−デジタル変換器の歪特性の劣化が生じることが知られている。 In general, since the analog input signal Ainp is supplied to the source (drain) terminal of the MOS transistor constituting the switch 810a, the on-resistance R810a of the switch 810a varies depending on the input signal Ainp as shown in FIG. As a result, it is known that the value of Vinp_err changes depending on the on-resistance R810a at each signal potential, and the distortion characteristics of the analog-digital converter deteriorate.

後述する本実施例のように、制御回路７０５をブートストラップ回路を用いて構成した場合、スイッチ８１０ａを構成するＭＯＳトランジスタのソース（ドレイン）端子とゲート端子との間の電圧が一定となるように、クロック信号φ１’の電位が制御されているため、スイッチ８１０ａのオン抵抗Ｒ８１０ａは入力信号Ａｉｎｐ電位に依らず一定の値となり、アナログ−デジタル変換器の歪特性の劣化を緩和することができる。 When the control circuit 705 is configured using a bootstrap circuit as in this embodiment described later, the voltage between the source (drain) terminal and the gate terminal of the MOS transistor configuring the switch 810a is constant. Since the potential of the clock signal φ1 ′ is controlled, the on-resistance R810a of the switch 810a becomes a constant value regardless of the potential of the input signal Ainp, and the deterioration of the distortion characteristics of the analog-digital converter can be alleviated.

図７は、図６に示したスイッチのオン抵抗値と入力信号との関係を示した図で、スイッチ８１０ａのオン抵抗Ｒ８１０ａと入力信号Ａｉｎｐとの関係を示した図である。図７（ａ）の縦軸はオン抵抗Ｒ８１０ａを示し、横軸は入力信号Ａｉｎｐを示している。図７（ｂ）は、図７（ａ）に示した曲線のオン抵抗Ｒ８１０ａと入力信号Ａｉｎｐと時間との関係を示しており、入力信号Ａｉｎｐが一定の振幅で変動している。 FIG. 7 is a diagram illustrating the relationship between the on-resistance value of the switch illustrated in FIG. 6 and the input signal, and is a diagram illustrating the relationship between the on-resistance R810a of the switch 810a and the input signal Ainp. In FIG. 7A, the vertical axis represents the on-resistance R810a, and the horizontal axis represents the input signal Ainp. FIG. 7B shows the relationship between the on-resistance R810a of the curve shown in FIG. 7A, the input signal Ainp, and time, and the input signal Ainp varies with a constant amplitude.

図７（ａ）の破線は、ブートストラップ回路を用いない場合のオン抵抗Ｒ８１０ａを示しており、入力信号Ａｉｎｐの電位変化に伴いオン抵抗Ｒ８１０ａが変動している様子が分かる。これに対して、図７（ａ）の実線は、ブートストラップ回路を用いた場合のオン抵抗Ｒ８１０ａを示しており、入力信号Ａｉｎｐの電位変化に依存せず一定の値を有していることを示している。 The broken line in FIG. 7A shows the on-resistance R810a when the bootstrap circuit is not used, and it can be seen that the on-resistance R810a varies with the potential change of the input signal Ainp. On the other hand, the solid line in FIG. 7A shows the on-resistance R810a when the bootstrap circuit is used, and has a constant value regardless of the potential change of the input signal Ainp. Show.

特開２０００−０１３２３２号公報JP 2000-013232 A

ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ．Ｖｏｌ．３２．Ｎｏ３．Ｍａｒｃｈ１９９７．Ｐ３１２〜Ｐ３２０IEEE Journal of Solid State Circuits. Vol. 32. No3. March 1997. P312 to P320

ここで、サンプリング容量素子８２０ａの容量値Ｃ８２０ａについて説明する。サンプリング容量素子８２０ａの一方の端子には基準電圧Ｖｒ８０が、他方の端子にはアナログ入力信号Ａｉｎｐの電位が印加される。したがって、サンプリング容量素子８２０ａの両端の電圧はアナログ入力信号Ａｉｎｐの電位に依存した電圧が印加される。
一般に、半導体回路に用いられる容量素子は、印加される電圧に依存して異なる容量値を有することが知られている。そのため、サンプリング容量素子８２０ａの容量値Ｃ８２０ａはアナログ入力信号Ａｉｎｐの電位に依存して異なる容量値を有する。 Here, the capacitance value C820a of the sampling capacitor 820a will be described. The reference voltage Vr80 is applied to one terminal of the sampling capacitor 820a, and the potential of the analog input signal Ainp is applied to the other terminal. Therefore, a voltage depending on the potential of the analog input signal Ainp is applied to the voltage across the sampling capacitor 820a.
In general, it is known that capacitive elements used in semiconductor circuits have different capacitance values depending on applied voltages. Therefore, the capacitance value C820a of the sampling capacitor 820a has a different capacitance value depending on the potential of the analog input signal Ainp.

図８は、図６に示した容量素子の容量値と入力信号との関係を示した図で、サンプリング容量素子８２０ａの容量値Ｃ８２０ａと入力信号Ａｉｎｐとの関係を示した図である。図８（ａ）の縦軸は容量値Ｃ８２０ａを示し、横軸は入力信号Ａｉｎｐを示している。図８（ｂ）は、図８（ａ）に示した曲線の容量値Ｃ８２０ａと入力信号Ａｉｎｐと時間との関係を示しており、入力信号Ａｉｎｐが一定の振幅で変動している。図８（ａ）に示す通り、容量値Ｃ８２０ａは入力信号Ａｉｎｐの電位変化に伴い変動している様子が分かる。 FIG. 8 is a diagram showing the relationship between the capacitance value of the capacitive element shown in FIG. 6 and the input signal, and is a diagram showing the relationship between the capacitance value C820a of the sampling capacitive element 820a and the input signal Ainp. In FIG. 8A, the vertical axis indicates the capacitance value C820a, and the horizontal axis indicates the input signal Ainp. FIG. 8B shows the relationship between the capacitance value C820a of the curve shown in FIG. 8A, the input signal Ainp, and time, and the input signal Ainp varies with a constant amplitude. As shown in FIG. 8A, it can be seen that the capacitance value C820a fluctuates with the potential change of the input signal Ainp.

図９は、図６に示した入力信号と時間との関係を示した図で、電位Ｖ８２１ａと時間との関係を示した図である。縦軸は電位Ｖ８２１ａを示し、横軸は時間を示している。図９の曲線Ｌａは、サンプリング容量素子８２０ａの容量値Ｃ８２０ａが図８（ａ）に示した点ａで示される場合の電位Ｖ８２１ａと時間との関係を示している。曲線Ｌｂは、容量値Ｃ８２０ａが図８（ａ）に示した点ｂで示される場合の電位Ｖ８２１ａと時間との関係を示している。 FIG. 9 is a diagram showing the relationship between the input signal shown in FIG. 6 and time, and is a diagram showing the relationship between the potential V821a and time. The vertical axis represents the potential V821a, and the horizontal axis represents time. A curve La in FIG. 9 shows the relationship between the potential V821a and time when the capacitance value C820a of the sampling capacitor 820a is indicated by the point a shown in FIG. 8A. A curve Lb shows the relationship between the potential V821a and time when the capacitance value C820a is indicated by a point b shown in FIG.

図９に示したように、サンプル−ホールド回路に用いられるサンプリング容量値が信号の電位に依存して異なることにより、電位Ｖ８２１ａがサンプリング終了時（図９中Ｔ）に到達する電位が異なり、その理想値からの誤差Ｖｉｎｐ＿ｅｒｒは入力信号Ａｉｎｐの電位によって異なる。その相違は図８にΔＣで表される、サンプリング容量値の変動幅に比例する。 As shown in FIG. 9, the sampling capacitance value used in the sample-hold circuit differs depending on the signal potential, so that the potential at which the potential V821a reaches the end of sampling (T in FIG. 9) differs. The error Vinp_err from the ideal value differs depending on the potential of the input signal Ainp. The difference is proportional to the fluctuation range of the sampling capacitance value represented by ΔC in FIG.

また、コンテニアス部８８０ａと８８０ｂは同一の構成を有していることから、電位Ｖ８２１ｂについても同様で、サンプリング容量素子８２０ｂの容量値Ｃ８２０ｂは入力信号Ａｉｎｎに依存して変動する特性を有しており、それによって、入力信号Ｖｉｎｎに現れる誤差成分が入力信号の電位よって異なる。
このように、サンプリング容量値の変動によって入力信号Ｖｉｎｐ及びＶｉｎｎに現れる誤差成分が入力信号の電位によって異なることで、サンプル−ホールド回路の出力信号の歪特性に劣化が生じ、入力信号ＶｉｎｐとＶｉｎｎの差分から得られるアナログ−デジタル変換器の歪特性に劣化が生じる。そして、サンプリング容量値の変動幅が大きいほど歪特性は劣化する。 Since the continuous portions 880a and 880b have the same configuration, the same applies to the potential V821b, and the capacitance value C820b of the sampling capacitor 820b has a characteristic that varies depending on the input signal Ainn. Thereby, the error component appearing in the input signal Vinn differs depending on the potential of the input signal.
As described above, the error component appearing in the input signals Vinp and Vinn due to the variation of the sampling capacitance value varies depending on the potential of the input signal, so that the distortion characteristic of the output signal of the sample-hold circuit is deteriorated, and the input signals Vinp and Vinn Degradation occurs in the distortion characteristics of the analog-digital converter obtained from the difference. And the distortion characteristic deteriorates as the fluctuation range of the sampling capacitance value increases.

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、サンプリング容量値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器を提供することにある。 The present invention has been made in view of such problems, and an object of the present invention is to provide a sample in which distortion is generated in an output signal due to a change in a sampling capacitance value and the circuit configuration is simple. It is to provide a hold circuit and an analog-digital converter using the hold circuit.

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、サンプリング回路を備えた全差動型のサンプル−ホールド回路（８０１）であって、前記サンプリング回路にサンプリング動作中心電位を変動させる基準電位発生源（８７０）を備えたことを特徴とする。
また、請求項２に記載の発明は、サンプリング回路を備えた全差動型のサンプル−ホールド回路（８０１）であって、差動アナログ入力信号を入力する複数の入力端子（Ａｉｎｐ、Ａｉｎｎ）と、前記各々の入力端子（Ａｉｎｐ、Ａｉｎｎ）に対して少なくとも１つ以上備えられたサンプリング容量素子（８２０ａ、８２０ｂ）と、前記各々の入力端子（Ａｉｎｐ、Ａｉｎｎ）と、前記各々のサンプリング容量素子（８２０ａ、８２０ｂ）の一方の端子とを接続及び切断を切り替える複数の第１のスイッチ（８１０ａ、８１０ｂ）と、前記各々のサンプリング容量素子（８２０ａ、８２０ｂ）の他方の端子に接続される第１の入力端子及び第２の入力端子と、第１の出力端子及び第２の出力端子とを有する差動演算増幅器（８６０）と、前記各々のサンプリング容量素子（８２０ａ、８２０ｂ）の他方の端子と前記差動演算増幅器（８６０）間に接続される複数の第２のスイッチ（８５０ａ、８５０ｂ）と、前記各々のサンプリング容量素子（８２０ａ、８２０ｂ）の一方の端子と前記差動演算増幅器（８６０）の第１の出力端子又は第２の出力端子との接続及び切断を切り替える複数の第３のスイッチ（８３０ａ、８３０ｂ）と、前記複数の第２のスイッチ（８５０ａ、８５０ｂ）により接続及び切断を切り替え可能に設けられ、サンプリング動作中心電位（Ｖｒ８１）を変動させる基準電位発生源（８７０）とを備えていることを特徴とする。 The present invention has been made to achieve such an object, and the invention according to claim 1 is a fully differential type sample-hold circuit (801) having a sampling circuit, wherein the sampling The circuit includes a reference potential generation source (870) that varies the sampling operation center potential.
According to a second aspect of the present invention, there is provided a fully differential type sample-hold circuit (801) having a sampling circuit, and a plurality of input terminals (Ainp, Ainn) for inputting differential analog input signals; , At least one sampling capacitor (820a, 820b) provided for each of the input terminals (Ainp, Ainn), each of the input terminals (Ainp, Ainn), and each of the sampling capacitors ( 820a, 820b) a plurality of first switches (810a, 810b) for switching between connection and disconnection, and a first terminal connected to the other terminal of each of the sampling capacitor elements (820a, 820b) A differential operational amplifier (860) having an input terminal and a second input terminal, a first output terminal and a second output terminal; A plurality of second switches (850a, 850b) connected between the other terminals of the sampling capacitor elements (820a, 820b) and the differential operational amplifier (860), and the respective sampling capacitor elements (820a, A plurality of third switches (830a, 830b) for switching connection and disconnection between one terminal of 820b) and the first output terminal or the second output terminal of the differential operational amplifier (860); The second switch (850a, 850b) is provided so as to be switched between connection and disconnection, and includes a reference potential generation source (870) that varies the sampling operation center potential (Vr81).

また、請求項３に記載の発明は、請求項１又は２に記載のサンプル−ホールド回路を備えたことを特徴とするアナログ−デジタル変換器である。 According to a third aspect of the present invention, there is provided an analog-digital converter comprising the sample-hold circuit according to the first or second aspect.

本発明によれば、スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路を提供することができる。
すなわち、サンプリング期間にサンプリング用容量素子に充電された信号をホールド期間にアナログ出力信号として出力する。サンプリング期間終了時においてサンプリング用容量素子に充電されている信号成分の誤差成分は、式（２）に示した通り、サンプリング期間の充電動作に関わるＭＯＳトランジスタ（例えば、第１のスイッチ及び第２のスイッチ）の合成オン抵抗値Ｒｓａｍｐとサンプリング容量素子の容量値Ｃｓａｍｐとによる時定数Ｒｓａｍｐ×Ｃｓａｍｐ及び充電される信号成分ΔＶｓａｍｐに依存した値となる。 According to the present invention, it is possible to provide a sample-hold circuit that suppresses the occurrence of distortion in the output signal due to the change in the on-resistance value of the switch and has a simple circuit configuration.
That is, the signal charged in the sampling capacitor during the sampling period is output as an analog output signal during the hold period. The error component of the signal component charged in the sampling capacitor at the end of the sampling period is the MOS transistor (for example, the first switch and the second switch) related to the charging operation in the sampling period as shown in Equation (2). This is a value depending on the time constant Rsamp × Csamp and the charged signal component ΔVsamp based on the combined ON resistance value Rsamp of the switch) and the capacitance value Csamp of the sampling capacitor.

本発明においては、サンプリング動作中心電位を変動させることによって、ある入力信号の電位に対してサンプリング容量素子に印加される電圧を変動させることができ、そうすることで、サンプリング容量素子の容量値Ｃｓａｍｐは様々な値に変動し、長期的にみると、容量値Ｃｓａｍｐの見かけ上の値は変動した様々な値の平均値を有することとなるため、容量値Ｃｓａｍｐが入力信号の電位に依存して変動する特性を緩和することができる。 In the present invention, by changing the sampling operation center potential, the voltage applied to the sampling capacitor can be changed with respect to the potential of a certain input signal, and by doing so, the capacitance value Csamp of the sampling capacitor can be changed. Varies in various values, and in the long term, the apparent value of the capacitance value Csamp has an average value of the varied values, so that the capacitance value Csamp depends on the potential of the input signal. Fluctuating characteristics can be relaxed.

これにより、サンプル−ホールド回路において応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。また、本発明は、全差動回路であるため、サンプリング動作中心電位の変動分は差動で相殺されるため、最終的な出力信号に対して一切影響を与えない。 As a result, it is possible to prevent distortion of the analog output signal without affecting the response speed in the sample-hold circuit. In addition, since the present invention is a fully differential circuit, fluctuations in the sampling operation center potential are canceled out differentially, so that the final output signal is not affected at all.

本発明に係るサンプル−ホールド回路の実施例を説明するための回路構成図である。It is a circuit block diagram for demonstrating the Example of the sample-and-hold circuit which concerns on this invention. 図１に示した基準電圧発生回路の具体的な回路構成を説明するための図である。FIG. 2 is a diagram for explaining a specific circuit configuration of a reference voltage generation circuit shown in FIG. 1. 本発明による容量素子の容量値と入力信号との関係を示した図である。It is the figure which showed the relationship between the capacitance value of the capacitive element by this invention, and an input signal. 従来のパイプライン型アナログ−デジタル変換器を示したブロック図である。It is the block diagram which showed the conventional pipeline type analog-digital converter. デジタル出力信号を算出する演算を例示するための図である。It is a figure for demonstrating the calculation which calculates a digital output signal. 従来のサンプル−ホールド回路を説明するための回路構成図である。It is a circuit block diagram for demonstrating the conventional sample-hold circuit. 図６に示したスイッチのオン抵抗値と入力信号との関係を示した図である。It is the figure which showed the relationship between the ON resistance value of the switch shown in FIG. 6, and an input signal. 図６に示した容量素子の容量値と入力信号との関係を示した図である。It is the figure which showed the relationship between the capacitance value of the capacitive element shown in FIG. 6, and an input signal. 図６に示した入力信号と時間との関係を示した図である。It is the figure which showed the relationship between the input signal shown in FIG. 6, and time.

以下、図面を参照して本発明の実施例について説明する。
本発明のサンプル−ホールド回路及びこれを適用したアナログ−デジタル変換器について説明する。本明細書では、図面において、先に説明した図面に示した構成と同様の構成については全て同様の符号を付し、その説明を一部略すものとする。
図１は、本発明のサンプル−ホールド回路の実施例を説明するための回路構成図である。本発明のアナログ−デジタル変換器は、図４に示したアナログ−デジタル変換器おいて、図６に示したサンプル−ホールド回路７０１を図１に示すサンプル−ホールド回路８０１に置き換えた構成である。また、図６に示したサンプル−ホールド回路７０１を図１に示すサンプル−ホールド回路８０１との差異は、基準電圧Ｖｒ８０が基準電圧Ｖｒ８１となり、基準電圧Ｖｒ８１を発生する基準電圧発生回路８７０が追加されたものであるため、同様の部分については説明を省略する。
本発明のサンプル−ホールド回路８０１は、サンプリング回路を備えた全差動型のサンプル−ホールド回路で、サンプリング回路にサンプリング動作中心電位を変動させる基準電位発生源８７０を備えている。 Embodiments of the present invention will be described below with reference to the drawings.
A sample-hold circuit and an analog-digital converter to which the sample-hold circuit is applied will be described. In this specification, in the drawings, the same reference numerals are given to the same components as those shown in the drawings described above, and the description thereof is partially omitted.
FIG. 1 is a circuit configuration diagram for explaining an embodiment of a sample-hold circuit of the present invention. The analog-digital converter of the present invention has a configuration in which the sample-hold circuit 701 shown in FIG. 6 is replaced with the sample-hold circuit 801 shown in FIG. 1 in the analog-digital converter shown in FIG. Further, the difference between the sample-hold circuit 701 shown in FIG. 6 and the sample-hold circuit 801 shown in FIG. 1 is that the reference voltage Vr80 becomes the reference voltage Vr81, and a reference voltage generation circuit 870 for generating the reference voltage Vr81 is added. Therefore, description of similar parts is omitted.
The sample-hold circuit 801 of the present invention is a fully differential type sample-hold circuit including a sampling circuit, and includes a reference potential generation source 870 that varies the sampling operation center potential.

また、本発明のサンプル−ホールド回路８０１は、差動アナログ入力信号を入力する複数の入力端子Ａｉｎｐ、Ａｉｎｎと、この各々の入力端子Ａｉｎｐ、Ａｉｎｎに対して少なくとも１つ以上備えられたサンプリング容量素子８２０ａ、８２０ｂと、各々の入力端子Ａｉｎｐ、Ａｉｎｎと、各々のサンプリング容量素子８２０ａ、８２０ｂの一方の端子とを接続及び切断を切り替える複数の第１のスイッチ８１０ａ、８１０ｂと、各々のサンプリング容量素子８２０ａ、８２０ｂの他方の端子に接続される第１の入力端子及び第２の入力端子と、第１の出力端子及び第２の出力端子とを有する差動演算増幅器８６０と、各々のサンプリング容量素子８２０ａ、８２０ｂの他方の端子と差動演算増幅器８６０間に接続される複数の第２のスイッチ８５０ａ、８５０ｂと、各々のサンプリング容量素子８２０ａ、８２０ｂの一方の端子と差動演算増幅器８６０の第１の出力端子又は第２の出力端子との接続及び切断を切り替える複数の第３のスイッチ８３０ａ、８３０ｂと、複数の第２のスイッチ８５０ａ、８５０ｂにより接続及び切断を切り替え可能に設けられ、サンプリング動作中心電位Ｖｒ８１を変動させる基準電位発生源８７０とを備えている。 The sample-hold circuit 801 of the present invention includes a plurality of input terminals Ainp and Ainn for inputting a differential analog input signal, and at least one sampling capacitor element provided for each of the input terminals Ainp and Ainn. 820a, 820b, a plurality of first switches 810a, 810b for switching connection and disconnection between each of the input terminals Ainp, Ainn and one terminal of each of the sampling capacitor elements 820a, 820b, and each sampling capacitor element 820a , 820b, a differential operational amplifier 860 having a first input terminal and a second input terminal connected to the other terminal, a first output terminal and a second output terminal, and each sampling capacitor 820a. 820b and a plurality of second switches connected between the differential operational amplifier 860. A plurality of third switches 830a for switching connection and disconnection between the first output terminal or the second output terminal of the differential operational amplifier 860 and one terminal of each of the sampling capacitor elements 820a and 820b. , 830b, and a reference potential generation source 870 that can be switched between connection and disconnection by a plurality of second switches 850a and 850b and varies the sampling operation center potential Vr81.

図２は、図１に示した基準電位発生回路の具体的な回路構成を説明するための図である。図４に示すように、基準電位発生回路８７０は、複数の基準電位Ｖ８１、Ｖ８２、…Ｖ８Ｍ（Ｍ：Ｍは自然数）を入力する複数の入力端子と、基準電位Ｖｒ８１を出力する端子と、基準電位Ｖ８１、Ｖ８２、…Ｖ８Ｍのうちいずれか１つと出力端子とを接続するセレクタ８７１で構成されている。 FIG. 2 is a diagram for explaining a specific circuit configuration of the reference potential generating circuit shown in FIG. As shown in FIG. 4, the reference potential generation circuit 870 includes a plurality of input terminals for inputting a plurality of reference potentials V81, V82,... V8M (M: M is a natural number), a terminal for outputting the reference potential Vr81, It comprises a selector 871 that connects any one of the potentials V81, V82,.

本発明におけるアナログ−デジタル変換器及びサンプル−ホールド回路は、図４に示したアナログ−デジタル変換器及び図６に示したサンプル−ホールド回路とほぼ同様の動作であるため、その説明を一部略すものとする。
図１に示したサンプル−ホールド回路８０１において、コンテニアス部８８０ａに含まれるスイッチ８１０ａ及び８１０ｂはクロック信号φ１’によって制御され、スイッチ８５０ａ及び８５０ｂはクロック信号φ１によって制御され、サンプル−ホールド部８８０ｂに含まれるスイッチ８３０ａ及び８３０ｂとはクロック信号φ２によって制御される。 The analog-digital converter and the sample-hold circuit according to the present invention operate in substantially the same manner as the analog-digital converter shown in FIG. 4 and the sample-hold circuit shown in FIG. Shall.
In the sample-and-hold circuit 801 shown in FIG. 1, the switches 810a and 810b included in the continuous unit 880a are controlled by the clock signal φ1 ′, and the switches 850a and 850b are controlled by the clock signal φ1 and included in the sample-hold unit 880b. The switches 830a and 830b are controlled by a clock signal φ2.

クロック信号φ１及びφ１’がＨのとき、コンテニアス部８８０ａに含まれるスイッチがオンとなり、アナログ入力信号Ａｉｎｐ及びＡｉｎｎに対してサンプリング容量素子８２０ａ及び８２０ｂが充電され、サンプリング容量素子８２０ａ及び８２０ｂの片側の端子（図中に８２１ａ及び８２１ｂで示す）の電位が変化する。
次に、クロック信号φ１がＬとなると、コンテニアス部８８０ａに含まれるスイッチがオフとなり、このとき、サンプリング容量素子８２０ａ及び８２０ｂの片側の端子８２１ａ及び８２１ｂの電位が、入力信号Ｖｉｎｐ及びＶｉｎｎに確定し、サンプリング容量素子８２０ａ及び８２０ｂは入力信号Ｖｉｎｐ及びＶｉｎｎによって生じた電荷を保持する。この確定動作をサンプリングと呼び、クロック信号φ１及びφ１’がＨの期間をサンプリング期間と呼ぶ。 When the clock signals φ1 and φ1 ′ are H, the switches included in the continuous unit 880a are turned on, the sampling capacitors 820a and 820b are charged with respect to the analog input signals Ainp and Ainn, and one side of the sampling capacitors 820a and 820b is charged. The potential of the terminals (indicated by 821a and 821b in the figure) changes.
Next, when the clock signal φ1 becomes L, the switch included in the continuous unit 880a is turned off. At this time, the potentials of the terminals 821a and 821b on one side of the sampling capacitors 820a and 820b are determined to the input signals Vinp and Vinn. The sampling capacitors 820a and 820b hold charges generated by the input signals Vinp and Vinn. This definite operation is called sampling, and the period when the clock signals φ1 and φ1 ′ are H is called the sampling period.

続いて、クロック信号φ２がＨとなり、サンプリング容量８２０ａ及び８２０ｂに保持された電荷を転送し、出力信号ＶＡｉｎｐ及びＶＡｉｎｎを後段のステージに出力する。クロック信号φ２がＨの期間をホールド期間と呼ぶ。サンプル−ホールド回路８０１は、以上の動作を周期的に繰り返す。
したがって、本発明のアナログ−デジタル変換器においては、サンプル−ホールド回路にてサンプリング動作時に確定される入力信号Ｖｉｎｐ及びＶｉｎｎによって出力信号ＶＡｉｎｐ及びＶＡｉｎｎが確定し、出力信号ＶＡｉｎｐ及びＶＡｉｎｎをもとに後段のステージにてデジタル出力の値が確定されるため、入力信号Ｖｉｎｐ及びＶｉｎｎに誤差が生じた場合、アナログ−デジタル変換器の歪特性の劣化が生じる。 Subsequently, the clock signal φ2 becomes H, the charges held in the sampling capacitors 820a and 820b are transferred, and the output signals VAinp and VAinn are output to the subsequent stage. A period when the clock signal φ2 is H is called a hold period. The sample-hold circuit 801 periodically repeats the above operation.
Therefore, in the analog-digital converter of the present invention, the output signals VAinp and VAinn are determined by the input signals Vinp and Vinn determined at the time of the sampling operation by the sample-hold circuit, and the subsequent stage is based on the output signals VAinp and VAinn. Since the value of the digital output is determined at this stage, if an error occurs in the input signals Vinp and Vinn, the distortion characteristics of the analog-digital converter deteriorate.

また、基準電圧発生回路８７０は、前記セレクタ８７１の接続先を切り替えることによって、基準電位Ｖｒ８１はＶ８１、Ｖ８２、…Ｖ８Ｍの値を出力する。また、セレクタ８７１の接続先の切り替えは、任意周波数で行うこととしてよい。また、セレクタ８７１の接続先の切り替えは、Ｖ８１、Ｖ８２、…Ｖ８Ｍの間で周期的に行うこととしてもよいし、ランダムに切り替えることとしてもよい。また、Ｖ８１、Ｖ８２、…Ｖ８Ｍの電位は、Ｖ０ｐ以上、ＶＤＤ−Ｖ０ｐ以下とすることが望ましい。ただし、アナログ入力信号のゼロ−ピーク振幅をＶ０ｐ、電源電圧をＶＤＤとする。
ここで、サンプリング期間における、入力信号Ｖｉｎｐの誤差成分については、先に述べたように式（２）で与えられる。 Further, the reference voltage generation circuit 870 switches the connection destination of the selector 871, so that the reference potential Vr81 outputs values of V81, V82,. Further, the connection destination of the selector 871 may be switched at an arbitrary frequency. The connection destination of the selector 871 may be switched periodically between V81, V82,... V8M, or may be switched randomly. Further, the potentials of V81, V82,... V8M are preferably set to V0p or more and VDD−V0p or less. However, the zero-peak amplitude of the analog input signal is V0p, and the power supply voltage is VDD.
Here, the error component of the input signal Vinp in the sampling period is given by Expression (2) as described above.

本発明においては、基準電位Ｖｒ８１の電位は、常に一定ではなく変動しているため、サンプリング容量８２０ａの両端に印加される電圧（Ｖ８２１ａ−Ｖｒ８１）が変動する。そのため、サンプリング容量素子８２０ａの容量値Ｃ８２０ａは、入力信号Ａｉｎｐの電位と基準電位Ｖｒ８１の両方に依存して変化する。ある入力信号Ａｉｎｐの電位に対して基準電位Ｖｒ８１がＶｒ８１＿０からＶｒ８１＿１まで変化し、その時の容量値Ｃ８２０ａがＣ８２０ａ＿０からＣ８２０ａ＿１まで変化すると、容量値Ｃ８２０ａの見かけ上の値は、Ｃ８２０ａ＿０からＣ８２０ａ＿１までの平均値を有することとなる。そのため、容量値Ｃ８２０ａの見かけ上の変動幅を抑制することができる。 In the present invention, since the potential of the reference potential Vr81 is not always constant and varies, the voltage (V821a-Vr81) applied to both ends of the sampling capacitor 820a varies. Therefore, the capacitance value C820a of the sampling capacitor 820a changes depending on both the potential of the input signal Ainp and the reference potential Vr81. When the reference potential Vr81 changes from Vr81_0 to Vr81_1 with respect to the potential of a certain input signal Ainp, and the capacitance value C820a at that time changes from C820a_0 to C820a_1, the apparent value of the capacitance value C820a is an average value from C820a_0 to C820a_1. It will have. Therefore, the apparent fluctuation range of the capacitance value C820a can be suppressed.

図３は、本発明による容量素子の容量値と入力信号との関係を示した図で、サンプリング容量素子８２０ａの容量値Ｃ８２０ａと入力信号Ａｉｎｐとの関係を示した図である。図３（ａ）の縦軸は容量値Ｃ８２０ａを示し、横軸は入力信号Ａｉｎｐを示している。図３（ｂ）は、図３（ａ）に示した曲線の容量値Ｃ８２０ａと入力信号Ａｉｎｐと時間との関係を示しており、入力信号Ａｉｎｐが一定の振幅で変動している。図３（ａ）中のｘは、基準電位Ｖｒ８１がＶｒ８１＿０のときの容量値Ｃ８２０ａの特性を示し、図３（ａ）中のｙは、基準電位Ｖｒ８１がＶｒ８１＿１のときの容量値Ｃ８２０ａの特性を示し、図３（ａ）中のｚは、これらの平均値を示したグラフである。グラフから明らかなように、容量値Ｃ８２０ａの見かけ上の変動幅が抑制されている。 FIG. 3 is a diagram showing the relationship between the capacitance value of the capacitive element according to the present invention and the input signal, and is a diagram showing the relationship between the capacitance value C820a of the sampling capacitive element 820a and the input signal Ainp. In FIG. 3A, the vertical axis indicates the capacitance value C820a, and the horizontal axis indicates the input signal Ainp. FIG. 3B shows the relationship between the capacitance value C820a of the curve shown in FIG. 3A, the input signal Ainp, and time, and the input signal Ainp varies with a constant amplitude. In FIG. 3A, x indicates the characteristic of the capacitance value C820a when the reference potential Vr81 is Vr81_0, and y in FIG. 3A indicates the characteristic of the capacitance value C820a when the reference potential Vr81 is Vr81_1. Z in FIG. 3 (a) is a graph showing the average of these values. As apparent from the graph, the apparent fluctuation range of the capacitance value C820a is suppressed.

このように、容量値Ｃ８２０ａの見かけ上の変動幅が抑制されるため、入力信号Ｖｉｎｐの誤差成分の入力信号Ａｉｎｐの電位による変動が抑制される。
コンテニアス部８８０ｂについては、コンテニアス部８８０ａと同様で、容量値Ｃ８２０ｂの見かけ上の変動幅が抑制されるため、入力信号Ｖｉｎｎの誤差成分の入力信号Ａｉｎｎの電位による変動が抑制される。 In this way, the apparent fluctuation range of the capacitance value C820a is suppressed, so that fluctuation due to the potential of the input signal Ainp of the error component of the input signal Vinp is suppressed.
As for the continuous part 880b, the apparent fluctuation range of the capacitance value C820b is suppressed in the same manner as the continuous part 880a, so that the fluctuation of the error component of the input signal Vinn due to the potential of the input signal Ainn is suppressed.

以上説明したように、入力信号Ｖｉｎｐ及びＶｉｎｎの誤差成分の変動幅が抑制されるため、入力信号Ｖｉｎｐ及びＶｉｎｎの差分から得られるアナログ−デジタル変換器の出力信号の歪特性の劣化を緩和することが可能となる。
また、本発明においては、基準電位Ｖｒ８１を変動させることによって、入力信号ＶｉｎｐとＶｉｎｎの各々に同量のオフセットが生じるが、差動で相殺されるため、最終的な出力信号のレベルには一切影響を与えない。 As described above, since the fluctuation range of the error component of the input signals Vinp and Vinn is suppressed, the deterioration of the distortion characteristics of the output signal of the analog-digital converter obtained from the difference between the input signals Vinp and Vinn is alleviated. Is possible.
In the present invention, by changing the reference potential Vr81, the same amount of offset occurs in each of the input signals Vinp and Vinn, but they are canceled out differentially. Does not affect.

また、さらに、本発明においては、式（２）において｛ΔＶＡｉｎｐ−Ｖｒ８０｝の項が変動している。そのため、入力信号Ｖｉｎｐの誤差成分Ｖｉｎｐ＿ｅｒｒそのものが変動するため、長期的に見ると、Ｖｉｎｐ＿ｅｒｒの値はその変動の平均値を有することとなり、オン抵抗Ｒ８１０ａや容量値Ｃ８２０ａ依存したアナログ−デジタル変換器の歪特性の劣化を緩和することが可能となる。 Furthermore, in the present invention, the term {ΔVAinp−Vr80} fluctuates in the equation (2). Therefore, since the error component Vinp_err itself of the input signal Vinp fluctuates, in the long term, the value of Vinp_err has an average value of the fluctuation, and the analog-digital converter depending on the on-resistance R810a and the capacitance value C820a. It becomes possible to mitigate the deterioration of the distortion characteristics.

なお、基準電位Ｖｒ８１については、オン抵抗Ｒ８１０ａによる影響を相殺するように変化させてもよいし、ランダムに変化させてもよいし、特性に影響を与えないような周期で変化させることとしてもよい。
また、全差動演算増幅器８６０の出力中心電位Ｖｒ８２については、固定の値としてもよいし、基準電位Ｖｒ８１と同様に変動させてもよい。
また、アナログ−デジタル変換器は、上述したサンプル−ホールド回路を備えたものである。 Note that the reference potential Vr81 may be changed so as to cancel the influence of the on-resistance R810a, may be changed randomly, or may be changed in a cycle that does not affect the characteristics. .
Further, the output center potential Vr82 of the fully differential operational amplifier 860 may be a fixed value or may be changed similarly to the reference potential Vr81.
The analog-digital converter includes the above-described sample-hold circuit.

本発明は、サンプリング容量値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器に関するもので、オーディオ用アナログ−デジタル変換器やＣＯＤＥＣなどのように、低歪み特性を要求される機器に適用されるサンプル−ホールド回路に好適である。 The present invention relates to a sample-hold circuit that suppresses the occurrence of distortion in an output signal due to a change in sampling capacitance value, and has a simple circuit configuration, and an analog-digital converter using the same, and is used for audio. It is suitable for a sample-hold circuit that is applied to a device that requires low distortion characteristics, such as an analog-digital converter and a CODEC.

７０１、８０１サンプル−ホールド回路
７０３メモリ
７０４演算回路
７０５制御回路
８１０ａ、８１０ｂ、８３０ａ、８３０ｂ、８５０ａ、８５０ｂスイッチ
８２０ａ、８２０ｂサンプリング用容量素子
８６０差動演算増幅器
８７０基準電圧発生回路
８８０ａコンテニアス部
８８０ｂサンプル−ホールド部 701, 801 Sample-hold circuit 703 Memory 704 Arithmetic circuit 705 Control circuit 810a, 810b, 830a, 830b, 850a, 850b Switch capacitor 820a, 820b Sampling capacitor 860 Differential operational amplifier 870 Reference voltage generation circuit 880a Continuous unit 880b Sample- Hold section

Claims

A fully differential sample-and-hold circuit with a sampling circuit,
A sample-hold circuit comprising a reference potential generating source for varying a sampling operation center potential in the sampling circuit.

A fully differential sample-and-hold circuit with a sampling circuit,
A plurality of input terminals for inputting differential analog input signals;
At least one sampling capacitor provided for each of the input terminals;
A plurality of first switches for switching connection and disconnection between each input terminal and one terminal of each sampling capacitor;
A differential operational amplifier having a first input terminal and a second input terminal connected to the other terminal of each of the sampling capacitors, a first output terminal and a second output terminal;
A plurality of second switches connected between the other terminal of each sampling capacitor and the differential operational amplifier;
A plurality of third switches for switching connection and disconnection between one terminal of each sampling capacitor and the first output terminal or the second output terminal of the differential operational amplifier;
A sample-hold circuit, comprising: a reference potential generation source that is provided so that connection and disconnection can be switched by the plurality of second switches, and that changes a sampling operation center potential.

An analog-digital converter comprising the sample-hold circuit according to claim 1.