JP2014082627A - Sample/hold circuit and analog-digital converter using the same - Google Patents
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Abstract
Description
本発明は、サンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器に関し、より詳細には、サンプリング容量値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器に関する。 The present invention relates to a sample-and-hold circuit and an analog-to-digital converter using the same, and more specifically, suppresses occurrence of distortion in an output signal due to a change in sampling capacitance value, and a simple circuit configuration. The present invention relates to a simple sample-hold circuit and an analog-digital converter using the same.
一般に、オーディオ器機に関する分野では、信号に高い品質が要求される。このため、オーディ器機に使用されるアナログ−デジタル変換器には、わずかな変換誤差も生じない、高い精度の動作が要求される。これらのアナログ−デジタル変換器にはサンプル−ホールド回路を使用したものが多くみられる。
図4は、従来のパイプライン型アナログ−デジタル変換器を示したブロック図である。サンプル−ホールド回路を用いたアナログ−デジタル変換器の例としては、図4に示すようなパイプライン型アナログ−デジタル変換器があり、そのサンプル−ホールド回路にブートストラップ回路を用いることで歪特性の劣化を抑制する技術が一般に知られている(例えば、特許文献1、非特許文献1参照)。
In general, in the field of audio equipment, high quality is required for signals. For this reason, an analog-digital converter used in an audio device is required to operate with high accuracy without causing a slight conversion error. Many of these analog-digital converters use a sample-hold circuit.
FIG. 4 is a block diagram showing a conventional pipeline type analog-digital converter. As an example of an analog-digital converter using a sample-hold circuit, there is a pipeline type analog-digital converter as shown in FIG. 4, and a distortion characteristic is obtained by using a bootstrap circuit for the sample-hold circuit. Techniques for suppressing deterioration are generally known (see, for example,
図4に示すパイプライン型アナログ−デジタル変換器は、全差動のアナログ入力信号Ainp及びAinnをNビットのデジタル出力信号Doutに変換する変換器である。このため、アナログ入力信号Ainp及びAinnをサンプル、ホールドするサンプル−ホールド回路(図中にS/Hと記す)701と、各ビットを決定するための縦列接続されたk個のステージ(図中にSと記す)S1、S2…Skと、各ステージにおいて決定されたn桁のデジタル出力信号dj(jは1〜k)を格納するメモリ703と、メモリ703に格納されたデジタル出力信号djに基づいてアナログ入力信号Ainp及びAinnのA/D変換値であるデジタル出力信号Doutを演算する演算回路704と、複数のステージを制御する制御回路705を有している。
The pipeline type analog-digital converter shown in FIG. 4 is a converter that converts fully differential analog input signals Ainp and Ainn into an N-bit digital output signal Dout. Therefore, a sample-hold circuit (indicated as S / H in the figure) 701 for sampling and holding the analog input signals Ainp and Ainn, and k stages (in the figure, in cascade) for determining each bit. S 1),
図6は、従来のサンプル−ホールド回路を説明するための回路構成図で、図4におけるサンプル−ホールド回路701を示し、複数のアナログ−デジタル変換器に共通の制御回路705を同時に示している。
図6に示したサンプル−ホールド回路701は、全差動演算増幅器860と、基準電位Vr80の入力端子と、全差動のアナログ入力信号Ainp及びAinnを入力する入力端子と、入力信号Ainp及びAinnをサンプリングするサンプリング容量素子820a及び820bと、入力信号Ainp及びAinnを入力する入力端子とサンプリング容量素子820a及び820bとの間に設けられたスイッチ810a及び810bと、サンプリング容量素子820a及び820bと基準電位発生回路870との間に設けられたスイッチ850a及び850bと、サンプリング容量素子820aとスイッチ810aとの接続点821aと差動演算増幅器860の非反転出力端子との間に設けられたスイッチ830aと、サンプリング容量素子820bとスイッチ810bとの接続点821bと差動演算増幅器860の反転出力端子との間に設けられたスイッチ830bとを備えている。
FIG. 6 is a circuit configuration diagram for explaining a conventional sample-hold circuit, showing the sample-
The sample-
差動演算増幅器860の非反転出力端子は、非反転出力信号VAinpを出力する出力端子に接続され、反転出力端子は、反転出力信号VAinnを出力する出力端子に接続される。差動演算増幅器860の反転入力端子は、サンプリング容量素子820aとスイッチ850aとの接続点821aに接続され、非反転入力端子は、サンプリング容量素子820bとスイッチ850bとの接続点821bに接続されている。
A non-inverting output terminal of the differential
なお、図6に880aとして示した、スイッチ810a及び810bと、サンプリング容量素子820a及び820bと、スイッチ850a及び850bとを含む部分をコンテニアス部とし、図1に880bとして示した、サンプリング容量素子820a及び820bと、スイッチ830a及び830bと、差動演算増幅器860とを含む部分をサンプル−ホールド部とする。全てのスイッチはMOSトランジスタで構成されている。
A portion including the
図示していないが、制御回路705は、ブートストラップ回路を用いて構成されており、スイッチ810a及び810bがオンした場合のオン抵抗値が入力信号Ainp及びAinnの電位に依らず一定の値となるよう構成されている。
サンプル−ホールド回路701は、サンプル−ホールド回路701は、アナログ入力信号AinpとAinnをサンプルし、ホールドした値をアナログの入力信号VAinpとVAinnとして第1番目のステージS1に送出する。ステージS1〜Skは、各々入力される入力信号VAinpとVAinnに基づいてn桁のデジタル出力信号djをメモリ703に送出する。また、各ステージでは、前段から入力信号VAinpとVAinnが入力され、デジタル出力信号djと入力信号VAinpとVAinnとによって生成されたアナログの出力信号VAoutpとVAoutnが、次のステージに出力される。図4中にステージS1を基準にした入力信号VAinpとVAinn、出力信号VAoutpとVAoutnを示す。
Although not shown, the
The sample-
メモリ703は、k個のステージS1〜Skの各々からn桁のデジタル出力信号djを入力して格納する。演算回路704は、メモリ703に格納されたデジタル出力信号djに基づいて演算し、N桁のデジタル出力信号Doutを出力する。
図5は、デジタル出力信号を算出する演算を例示するための図で、上述したデジタル出力信号Doutを算出する演算を例示するための図である。図5の例では、4個のステージS1〜S4があって、各ステージS1〜S4が、3桁のデジタル出力d1〜d4をそれぞれ図4に示したメモリ703に出力するものとする。より具体的には、デジタル出力d1〜d4の値を、以下のように定める。
d1=001、d2=100、d3=101、d4=111
The
FIG. 5 is a diagram for illustrating the calculation for calculating the digital output signal, and is a diagram for illustrating the calculation for calculating the digital output signal Dout described above. In the example of FIG. 5, there are four stages S1 to S4, and each of the stages S1 to S4 outputs three-digit digital outputs d1 to d4 to the
d1 = 001, d2 = 100, d3 = 101, d4 = 111
図5の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Doutとして、「010011011」の値が得られる。
制御回路705は、各ステージに動作クロック信号φ1および、クロック信号φ2を生成する回路であり、クロック信号φ1はクロック信号φ2とは同時にHとならない逆相のノンオーバーラップクロックである。また、クロック信号φ1’はクロック信号φ1と同じ位相の信号であり、そのレベルがクロック信号φ1とは異なるクロックである。
In the example of FIG. 5, as a result of adding the most significant digit and the least significant digit of the digital output output by the adjacent stage, a value of “010011011” is obtained as the digital output signal Dout.
The
サンプル−ホールド回路701において、コンテニアス部880aに含まれるスイッチ810a及び810bはクロック信号φ1’によって制御され、スイッチ850a及び850bはクロック信号φ1によって制御され、サンプル−ホールド部880bに含まれるスイッチ830a及び830bとはクロック信号φ2によって制御される。
クロック信号φ1及びφ1’がHのとき、コンテニアス部880aに含まれるスイッチがオンとなり、アナログ入力信号Ainp及びAinnに対してサンプリング容量素子820a及び820bが充電され、サンプリング容量素子820a及び820bの片側の端子(図中に821a及び821bで示す)の電位が変化する。
In the sample-
When the clock signals φ1 and φ1 ′ are H, the switches included in the
次に、クロック信号φ1がLとなると、コンテニアス部880aに含まれるスイッチがオフとなり、このとき、サンプリング容量素子820a及び820bの片側の端子821a及び821bの電位が、入力信号Vinp及びVinnに確定し、サンプリング容量素子820a及び820bは入力信号Vinp及びVinnによって生じた電荷を保持する。この確定動作をサンプリングと呼び、クロック信号φ1及びφ1’がHの期間をサンプリング期間と呼ぶ。
Next, when the clock signal φ1 becomes L, the switch included in the
続いて、クロック信号φ2がHとなり、サンプリング容量820a及び820bに保持された電荷を転送し、出力信号VAinp及びVAinnを後段のステージに出力する。クロック信号φ2がHの期間をホールド期間と呼ぶ。サンプル−ホールド回路701は、以上の動作を周期的に繰り返す。
したがって、アナログ−デジタル変換器においては、サンプル−ホールド回路にてサンプリング動作時に確定される入力信号Vinp及びVinnによって出力信号VAinp及びVAinnが確定し、出力信号VAinp及びVAinnをもとに後段のステージにてデジタル出力の値が確定されるため、入力信号Vinp及びVinnに誤差が生じた場合、アナログ−デジタル変換器の歪特性の劣化が生じる。
Subsequently, the clock signal φ2 becomes H, the charges held in the
Therefore, in the analog-to-digital converter, the output signals VAinp and VAinn are determined by the input signals Vinp and Vinn determined at the time of the sampling operation by the sample-hold circuit, and the output signals VAinp and VAinn are determined based on the output signals VAinp and VAinn. Since the value of the digital output is determined, if an error occurs in the input signals Vinp and Vinn, the distortion characteristics of the analog-digital converter deteriorate.
ここで、サンプリング期間における、入力信号Vinpの誤差成分について説明する。あるサンプリング期間終了時における入力信号Vinpの電位がVAinp0であり、次のサンプリング期間終了時に、電位V821aが到達すべき理想的な電位がVAinp1であるとする。このとき、電位V821aは、スイッチ810aのオン抵抗R810aとサンプリング容量素子820aの容量値C820aとの時定数(R810a・C820a)に従って変化し、サンプリング期間開始からサンプリング期間終了までの時間をT秒とすると、入力信号Vinpの誤差成分Vinp_errは、次のような式(1)で与えられる。
Here, an error component of the input signal Vinp in the sampling period will be described. Assume that the potential of the input signal Vinp at the end of a certain sampling period is VAinp0, and the ideal potential that the potential V821a should reach at the end of the next sampling period is VAinp1. At this time, the potential V821a changes according to the time constant (R810a · C820a) between the on-resistance R810a of the
Vinp_err={(VAinp1−VAinp0)−Vr80}・exp{−T/(R810a・C820a)} ・・・式(1) Vinp_err = {(VAinp1-VAinp0) −Vr80} · exp {−T / (R810a · C820a)} Expression (1)
オーディオ機器においては取り扱う信号の周波数が数十Hz〜数十kHzであるのに対し、AD変換器の動作周波数は数MHz以上の高速であるため、式(1)における(VAinp1−VAinp0)の項、すなわち、クロック1周期の信号電位変化分は、信号の電位にかかわらず、微小かつ固定の値ΔVAinpであると近似する。したがって、式(1)は次の式(2)のように近似される。 In audio equipment, the frequency of signals handled is several tens of Hz to several tens of kHz, whereas the operating frequency of the AD converter is several megahertz or higher, so the term (VAinp1-VAinp0) in equation (1). That is, the signal potential change in one clock cycle is approximated to be a minute and fixed value ΔVAinp regardless of the signal potential. Therefore, the expression (1) is approximated as the following expression (2).
Vinp_err={ΔVAinp−Vr80}・exp{−T/(R810a・C820a)} ・・・式(2) Vinp_err = {ΔVAinp−Vr80} · exp {−T / (R810a · C820a)} (2)
一般に、スイッチ810aを構成するMOSトランジスタのソース(ドレイン)端子にはアナログ入力信号Ainpが与えられていることから、スイッチ810aのオン抵抗R810aは図7に示すように入力信号Ainpに依存して変化することによって、Vinp_errの値が各信号電位においてオン抵抗R810aに依存して変化し、アナログ−デジタル変換器の歪特性の劣化が生じることが知られている。
In general, since the analog input signal Ainp is supplied to the source (drain) terminal of the MOS transistor constituting the
後述する本実施例のように、制御回路705をブートストラップ回路を用いて構成した場合、スイッチ810aを構成するMOSトランジスタのソース(ドレイン)端子とゲート端子との間の電圧が一定となるように、クロック信号φ1’の電位が制御されているため、スイッチ810aのオン抵抗R810aは入力信号Ainp電位に依らず一定の値となり、アナログ−デジタル変換器の歪特性の劣化を緩和することができる。
When the
図7は、図6に示したスイッチのオン抵抗値と入力信号との関係を示した図で、スイッチ810aのオン抵抗R810aと入力信号Ainpとの関係を示した図である。図7(a)の縦軸はオン抵抗R810aを示し、横軸は入力信号Ainpを示している。図7(b)は、図7(a)に示した曲線のオン抵抗R810aと入力信号Ainpと時間との関係を示しており、入力信号Ainpが一定の振幅で変動している。
FIG. 7 is a diagram illustrating the relationship between the on-resistance value of the switch illustrated in FIG. 6 and the input signal, and is a diagram illustrating the relationship between the on-resistance R810a of the
図7(a)の破線は、ブートストラップ回路を用いない場合のオン抵抗R810aを示しており、入力信号Ainpの電位変化に伴いオン抵抗R810aが変動している様子が分かる。これに対して、図7(a)の実線は、ブートストラップ回路を用いた場合のオン抵抗R810aを示しており、入力信号Ainpの電位変化に依存せず一定の値を有していることを示している。 The broken line in FIG. 7A shows the on-resistance R810a when the bootstrap circuit is not used, and it can be seen that the on-resistance R810a varies with the potential change of the input signal Ainp. On the other hand, the solid line in FIG. 7A shows the on-resistance R810a when the bootstrap circuit is used, and has a constant value regardless of the potential change of the input signal Ainp. Show.
ここで、サンプリング容量素子820aの容量値C820aについて説明する。サンプリング容量素子820aの一方の端子には基準電圧Vr80が、他方の端子にはアナログ入力信号Ainpの電位が印加される。したがって、サンプリング容量素子820aの両端の電圧はアナログ入力信号Ainpの電位に依存した電圧が印加される。
一般に、半導体回路に用いられる容量素子は、印加される電圧に依存して異なる容量値を有することが知られている。そのため、サンプリング容量素子820aの容量値C820aはアナログ入力信号Ainpの電位に依存して異なる容量値を有する。
Here, the capacitance value C820a of the
In general, it is known that capacitive elements used in semiconductor circuits have different capacitance values depending on applied voltages. Therefore, the capacitance value C820a of the
図8は、図6に示した容量素子の容量値と入力信号との関係を示した図で、サンプリング容量素子820aの容量値C820aと入力信号Ainpとの関係を示した図である。図8(a)の縦軸は容量値C820aを示し、横軸は入力信号Ainpを示している。図8(b)は、図8(a)に示した曲線の容量値C820aと入力信号Ainpと時間との関係を示しており、入力信号Ainpが一定の振幅で変動している。図8(a)に示す通り、容量値C820aは入力信号Ainpの電位変化に伴い変動している様子が分かる。
FIG. 8 is a diagram showing the relationship between the capacitance value of the capacitive element shown in FIG. 6 and the input signal, and is a diagram showing the relationship between the capacitance value C820a of the
図9は、図6に示した入力信号と時間との関係を示した図で、電位V821aと時間との関係を示した図である。縦軸は電位V821aを示し、横軸は時間を示している。図9の曲線Laは、サンプリング容量素子820aの容量値C820aが図8(a)に示した点aで示される場合の電位V821aと時間との関係を示している。曲線Lbは、容量値C820aが図8(a)に示した点bで示される場合の電位V821aと時間との関係を示している。
FIG. 9 is a diagram showing the relationship between the input signal shown in FIG. 6 and time, and is a diagram showing the relationship between the potential V821a and time. The vertical axis represents the potential V821a, and the horizontal axis represents time. A curve La in FIG. 9 shows the relationship between the potential V821a and time when the capacitance value C820a of the
図9に示したように、サンプル−ホールド回路に用いられるサンプリング容量値が信号の電位に依存して異なることにより、電位V821aがサンプリング終了時(図9中T)に到達する電位が異なり、その理想値からの誤差Vinp_errは入力信号Ainpの電位によって異なる。その相違は図8にΔCで表される、サンプリング容量値の変動幅に比例する。 As shown in FIG. 9, the sampling capacitance value used in the sample-hold circuit differs depending on the signal potential, so that the potential at which the potential V821a reaches the end of sampling (T in FIG. 9) differs. The error Vinp_err from the ideal value differs depending on the potential of the input signal Ainp. The difference is proportional to the fluctuation range of the sampling capacitance value represented by ΔC in FIG.
また、コンテニアス部880aと880bは同一の構成を有していることから、電位V821bについても同様で、サンプリング容量素子820bの容量値C820bは入力信号Ainnに依存して変動する特性を有しており、それによって、入力信号Vinnに現れる誤差成分が入力信号の電位よって異なる。
このように、サンプリング容量値の変動によって入力信号Vinp及びVinnに現れる誤差成分が入力信号の電位によって異なることで、サンプル−ホールド回路の出力信号の歪特性に劣化が生じ、入力信号VinpとVinnの差分から得られるアナログ−デジタル変換器の歪特性に劣化が生じる。そして、サンプリング容量値の変動幅が大きいほど歪特性は劣化する。
Since the
As described above, the error component appearing in the input signals Vinp and Vinn due to the variation of the sampling capacitance value varies depending on the potential of the input signal, so that the distortion characteristic of the output signal of the sample-hold circuit is deteriorated, and the input signals Vinp and Vinn Degradation occurs in the distortion characteristics of the analog-digital converter obtained from the difference. And the distortion characteristic deteriorates as the fluctuation range of the sampling capacitance value increases.
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、サンプリング容量値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器を提供することにある。 The present invention has been made in view of such problems, and an object of the present invention is to provide a sample in which distortion is generated in an output signal due to a change in a sampling capacitance value and the circuit configuration is simple. It is to provide a hold circuit and an analog-digital converter using the hold circuit.
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、サンプリング回路を備えた全差動型のサンプル−ホールド回路(801)であって、前記サンプリング回路にサンプリング動作中心電位を変動させる基準電位発生源(870)を備えたことを特徴とする。
また、請求項2に記載の発明は、サンプリング回路を備えた全差動型のサンプル−ホールド回路(801)であって、差動アナログ入力信号を入力する複数の入力端子(Ainp、Ainn)と、前記各々の入力端子(Ainp、Ainn)に対して少なくとも1つ以上備えられたサンプリング容量素子(820a、820b)と、前記各々の入力端子(Ainp、Ainn)と、前記各々のサンプリング容量素子(820a、820b)の一方の端子とを接続及び切断を切り替える複数の第1のスイッチ(810a、810b)と、前記各々のサンプリング容量素子(820a、820b)の他方の端子に接続される第1の入力端子及び第2の入力端子と、第1の出力端子及び第2の出力端子とを有する差動演算増幅器(860)と、前記各々のサンプリング容量素子(820a、820b)の他方の端子と前記差動演算増幅器(860)間に接続される複数の第2のスイッチ(850a、850b)と、前記各々のサンプリング容量素子(820a、820b)の一方の端子と前記差動演算増幅器(860)の第1の出力端子又は第2の出力端子との接続及び切断を切り替える複数の第3のスイッチ(830a、830b)と、前記複数の第2のスイッチ(850a、850b)により接続及び切断を切り替え可能に設けられ、サンプリング動作中心電位(Vr81)を変動させる基準電位発生源(870)とを備えていることを特徴とする。
The present invention has been made to achieve such an object, and the invention according to
According to a second aspect of the present invention, there is provided a fully differential type sample-hold circuit (801) having a sampling circuit, and a plurality of input terminals (Ainp, Ainn) for inputting differential analog input signals; , At least one sampling capacitor (820a, 820b) provided for each of the input terminals (Ainp, Ainn), each of the input terminals (Ainp, Ainn), and each of the sampling capacitors ( 820a, 820b) a plurality of first switches (810a, 810b) for switching between connection and disconnection, and a first terminal connected to the other terminal of each of the sampling capacitor elements (820a, 820b) A differential operational amplifier (860) having an input terminal and a second input terminal, a first output terminal and a second output terminal; A plurality of second switches (850a, 850b) connected between the other terminals of the sampling capacitor elements (820a, 820b) and the differential operational amplifier (860), and the respective sampling capacitor elements (820a, A plurality of third switches (830a, 830b) for switching connection and disconnection between one terminal of 820b) and the first output terminal or the second output terminal of the differential operational amplifier (860); The second switch (850a, 850b) is provided so as to be switched between connection and disconnection, and includes a reference potential generation source (870) that varies the sampling operation center potential (Vr81).
また、請求項3に記載の発明は、請求項1又は2に記載のサンプル−ホールド回路を備えたことを特徴とするアナログ−デジタル変換器である。 According to a third aspect of the present invention, there is provided an analog-digital converter comprising the sample-hold circuit according to the first or second aspect.
本発明によれば、スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路を提供することができる。
すなわち、サンプリング期間にサンプリング用容量素子に充電された信号をホールド期間にアナログ出力信号として出力する。サンプリング期間終了時においてサンプリング用容量素子に充電されている信号成分の誤差成分は、式(2)に示した通り、サンプリング期間の充電動作に関わるMOSトランジスタ(例えば、第1のスイッチ及び第2のスイッチ)の合成オン抵抗値Rsampとサンプリング容量素子の容量値Csampとによる時定数Rsamp×Csamp及び充電される信号成分ΔVsampに依存した値となる。
According to the present invention, it is possible to provide a sample-hold circuit that suppresses the occurrence of distortion in the output signal due to the change in the on-resistance value of the switch and has a simple circuit configuration.
That is, the signal charged in the sampling capacitor during the sampling period is output as an analog output signal during the hold period. The error component of the signal component charged in the sampling capacitor at the end of the sampling period is the MOS transistor (for example, the first switch and the second switch) related to the charging operation in the sampling period as shown in Equation (2). This is a value depending on the time constant Rsamp × Csamp and the charged signal component ΔVsamp based on the combined ON resistance value Rsamp of the switch) and the capacitance value Csamp of the sampling capacitor.
本発明においては、サンプリング動作中心電位を変動させることによって、ある入力信号の電位に対してサンプリング容量素子に印加される電圧を変動させることができ、そうすることで、サンプリング容量素子の容量値Csampは様々な値に変動し、長期的にみると、容量値Csampの見かけ上の値は変動した様々な値の平均値を有することとなるため、容量値Csampが入力信号の電位に依存して変動する特性を緩和することができる。 In the present invention, by changing the sampling operation center potential, the voltage applied to the sampling capacitor can be changed with respect to the potential of a certain input signal, and by doing so, the capacitance value Csamp of the sampling capacitor can be changed. Varies in various values, and in the long term, the apparent value of the capacitance value Csamp has an average value of the varied values, so that the capacitance value Csamp depends on the potential of the input signal. Fluctuating characteristics can be relaxed.
これにより、サンプル−ホールド回路において応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。また、本発明は、全差動回路であるため、サンプリング動作中心電位の変動分は差動で相殺されるため、最終的な出力信号に対して一切影響を与えない。 As a result, it is possible to prevent distortion of the analog output signal without affecting the response speed in the sample-hold circuit. In addition, since the present invention is a fully differential circuit, fluctuations in the sampling operation center potential are canceled out differentially, so that the final output signal is not affected at all.
以下、図面を参照して本発明の実施例について説明する。
本発明のサンプル−ホールド回路及びこれを適用したアナログ−デジタル変換器について説明する。本明細書では、図面において、先に説明した図面に示した構成と同様の構成については全て同様の符号を付し、その説明を一部略すものとする。
図1は、本発明のサンプル−ホールド回路の実施例を説明するための回路構成図である。本発明のアナログ−デジタル変換器は、図4に示したアナログ−デジタル変換器おいて、図6に示したサンプル−ホールド回路701を図1に示すサンプル−ホールド回路801に置き換えた構成である。また、図6に示したサンプル−ホールド回路701を図1に示すサンプル−ホールド回路801との差異は、基準電圧Vr80が基準電圧Vr81となり、基準電圧Vr81を発生する基準電圧発生回路870が追加されたものであるため、同様の部分については説明を省略する。
本発明のサンプル−ホールド回路801は、サンプリング回路を備えた全差動型のサンプル−ホールド回路で、サンプリング回路にサンプリング動作中心電位を変動させる基準電位発生源870を備えている。
Embodiments of the present invention will be described below with reference to the drawings.
A sample-hold circuit and an analog-digital converter to which the sample-hold circuit is applied will be described. In this specification, in the drawings, the same reference numerals are given to the same components as those shown in the drawings described above, and the description thereof is partially omitted.
FIG. 1 is a circuit configuration diagram for explaining an embodiment of a sample-hold circuit of the present invention. The analog-digital converter of the present invention has a configuration in which the sample-
The sample-
また、本発明のサンプル−ホールド回路801は、差動アナログ入力信号を入力する複数の入力端子Ainp、Ainnと、この各々の入力端子Ainp、Ainnに対して少なくとも1つ以上備えられたサンプリング容量素子820a、820bと、各々の入力端子Ainp、Ainnと、各々のサンプリング容量素子820a、820bの一方の端子とを接続及び切断を切り替える複数の第1のスイッチ810a、810bと、各々のサンプリング容量素子820a、820bの他方の端子に接続される第1の入力端子及び第2の入力端子と、第1の出力端子及び第2の出力端子とを有する差動演算増幅器860と、各々のサンプリング容量素子820a、820bの他方の端子と差動演算増幅器860間に接続される複数の第2のスイッチ850a、850bと、各々のサンプリング容量素子820a、820bの一方の端子と差動演算増幅器860の第1の出力端子又は第2の出力端子との接続及び切断を切り替える複数の第3のスイッチ830a、830bと、複数の第2のスイッチ850a、850bにより接続及び切断を切り替え可能に設けられ、サンプリング動作中心電位Vr81を変動させる基準電位発生源870とを備えている。
The sample-
図2は、図1に示した基準電位発生回路の具体的な回路構成を説明するための図である。図4に示すように、基準電位発生回路870は、複数の基準電位V81、V82、…V8M(M:Mは自然数)を入力する複数の入力端子と、基準電位Vr81を出力する端子と、基準電位V81、V82、…V8Mのうちいずれか1つと出力端子とを接続するセレクタ871で構成されている。
FIG. 2 is a diagram for explaining a specific circuit configuration of the reference potential generating circuit shown in FIG. As shown in FIG. 4, the reference
本発明におけるアナログ−デジタル変換器及びサンプル−ホールド回路は、図4に示したアナログ−デジタル変換器及び図6に示したサンプル−ホールド回路とほぼ同様の動作であるため、その説明を一部略すものとする。
図1に示したサンプル−ホールド回路801において、コンテニアス部880aに含まれるスイッチ810a及び810bはクロック信号φ1’によって制御され、スイッチ850a及び850bはクロック信号φ1によって制御され、サンプル−ホールド部880bに含まれるスイッチ830a及び830bとはクロック信号φ2によって制御される。
The analog-digital converter and the sample-hold circuit according to the present invention operate in substantially the same manner as the analog-digital converter shown in FIG. 4 and the sample-hold circuit shown in FIG. Shall.
In the sample-and-
クロック信号φ1及びφ1’がHのとき、コンテニアス部880aに含まれるスイッチがオンとなり、アナログ入力信号Ainp及びAinnに対してサンプリング容量素子820a及び820bが充電され、サンプリング容量素子820a及び820bの片側の端子(図中に821a及び821bで示す)の電位が変化する。
次に、クロック信号φ1がLとなると、コンテニアス部880aに含まれるスイッチがオフとなり、このとき、サンプリング容量素子820a及び820bの片側の端子821a及び821bの電位が、入力信号Vinp及びVinnに確定し、サンプリング容量素子820a及び820bは入力信号Vinp及びVinnによって生じた電荷を保持する。この確定動作をサンプリングと呼び、クロック信号φ1及びφ1’がHの期間をサンプリング期間と呼ぶ。
When the clock signals φ1 and φ1 ′ are H, the switches included in the
Next, when the clock signal φ1 becomes L, the switch included in the
続いて、クロック信号φ2がHとなり、サンプリング容量820a及び820bに保持された電荷を転送し、出力信号VAinp及びVAinnを後段のステージに出力する。クロック信号φ2がHの期間をホールド期間と呼ぶ。サンプル−ホールド回路801は、以上の動作を周期的に繰り返す。
したがって、本発明のアナログ−デジタル変換器においては、サンプル−ホールド回路にてサンプリング動作時に確定される入力信号Vinp及びVinnによって出力信号VAinp及びVAinnが確定し、出力信号VAinp及びVAinnをもとに後段のステージにてデジタル出力の値が確定されるため、入力信号Vinp及びVinnに誤差が生じた場合、アナログ−デジタル変換器の歪特性の劣化が生じる。
Subsequently, the clock signal φ2 becomes H, the charges held in the
Therefore, in the analog-digital converter of the present invention, the output signals VAinp and VAinn are determined by the input signals Vinp and Vinn determined at the time of the sampling operation by the sample-hold circuit, and the subsequent stage is based on the output signals VAinp and VAinn. Since the value of the digital output is determined at this stage, if an error occurs in the input signals Vinp and Vinn, the distortion characteristics of the analog-digital converter deteriorate.
また、基準電圧発生回路870は、前記セレクタ871の接続先を切り替えることによって、基準電位Vr81はV81、V82、…V8Mの値を出力する。また、セレクタ871の接続先の切り替えは、任意周波数で行うこととしてよい。また、セレクタ871の接続先の切り替えは、V81、V82、…V8Mの間で周期的に行うこととしてもよいし、ランダムに切り替えることとしてもよい。また、V81、V82、…V8Mの電位は、V0p以上、VDD−V0p以下とすることが望ましい。ただし、アナログ入力信号のゼロ−ピーク振幅をV0p、電源電圧をVDDとする。
ここで、サンプリング期間における、入力信号Vinpの誤差成分については、先に述べたように式(2)で与えられる。
Further, the reference
Here, the error component of the input signal Vinp in the sampling period is given by Expression (2) as described above.
本発明においては、基準電位Vr81の電位は、常に一定ではなく変動しているため、サンプリング容量820aの両端に印加される電圧(V821a−Vr81)が変動する。そのため、サンプリング容量素子820aの容量値C820aは、入力信号Ainpの電位と基準電位Vr81の両方に依存して変化する。ある入力信号Ainpの電位に対して基準電位Vr81がVr81_0からVr81_1まで変化し、その時の容量値C820aがC820a_0からC820a_1まで変化すると、容量値C820aの見かけ上の値は、C820a_0からC820a_1までの平均値を有することとなる。そのため、容量値C820aの見かけ上の変動幅を抑制することができる。
In the present invention, since the potential of the reference potential Vr81 is not always constant and varies, the voltage (V821a-Vr81) applied to both ends of the
図3は、本発明による容量素子の容量値と入力信号との関係を示した図で、サンプリング容量素子820aの容量値C820aと入力信号Ainpとの関係を示した図である。図3(a)の縦軸は容量値C820aを示し、横軸は入力信号Ainpを示している。図3(b)は、図3(a)に示した曲線の容量値C820aと入力信号Ainpと時間との関係を示しており、入力信号Ainpが一定の振幅で変動している。図3(a)中のxは、基準電位Vr81がVr81_0のときの容量値C820aの特性を示し、図3(a)中のyは、基準電位Vr81がVr81_1のときの容量値C820aの特性を示し、図3(a)中のzは、これらの平均値を示したグラフである。グラフから明らかなように、容量値C820aの見かけ上の変動幅が抑制されている。
FIG. 3 is a diagram showing the relationship between the capacitance value of the capacitive element according to the present invention and the input signal, and is a diagram showing the relationship between the capacitance value C820a of the
このように、容量値C820aの見かけ上の変動幅が抑制されるため、入力信号Vinpの誤差成分の入力信号Ainpの電位による変動が抑制される。
コンテニアス部880bについては、コンテニアス部880aと同様で、容量値C820bの見かけ上の変動幅が抑制されるため、入力信号Vinnの誤差成分の入力信号Ainnの電位による変動が抑制される。
In this way, the apparent fluctuation range of the capacitance value C820a is suppressed, so that fluctuation due to the potential of the input signal Ainp of the error component of the input signal Vinp is suppressed.
As for the
以上説明したように、入力信号Vinp及びVinnの誤差成分の変動幅が抑制されるため、入力信号Vinp及びVinnの差分から得られるアナログ−デジタル変換器の出力信号の歪特性の劣化を緩和することが可能となる。
また、本発明においては、基準電位Vr81を変動させることによって、入力信号VinpとVinnの各々に同量のオフセットが生じるが、差動で相殺されるため、最終的な出力信号のレベルには一切影響を与えない。
As described above, since the fluctuation range of the error component of the input signals Vinp and Vinn is suppressed, the deterioration of the distortion characteristics of the output signal of the analog-digital converter obtained from the difference between the input signals Vinp and Vinn is alleviated. Is possible.
In the present invention, by changing the reference potential Vr81, the same amount of offset occurs in each of the input signals Vinp and Vinn, but they are canceled out differentially. Does not affect.
また、さらに、本発明においては、式(2)において{ΔVAinp−Vr80}の項が変動している。そのため、入力信号Vinpの誤差成分Vinp_errそのものが変動するため、長期的に見ると、Vinp_errの値はその変動の平均値を有することとなり、オン抵抗R810aや容量値C820a依存したアナログ−デジタル変換器の歪特性の劣化を緩和することが可能となる。 Furthermore, in the present invention, the term {ΔVAinp−Vr80} fluctuates in the equation (2). Therefore, since the error component Vinp_err itself of the input signal Vinp fluctuates, in the long term, the value of Vinp_err has an average value of the fluctuation, and the analog-digital converter depending on the on-resistance R810a and the capacitance value C820a. It becomes possible to mitigate the deterioration of the distortion characteristics.
なお、基準電位Vr81については、オン抵抗R810aによる影響を相殺するように変化させてもよいし、ランダムに変化させてもよいし、特性に影響を与えないような周期で変化させることとしてもよい。
また、全差動演算増幅器860の出力中心電位Vr82については、固定の値としてもよいし、基準電位Vr81と同様に変動させてもよい。
また、アナログ−デジタル変換器は、上述したサンプル−ホールド回路を備えたものである。
Note that the reference potential Vr81 may be changed so as to cancel the influence of the on-resistance R810a, may be changed randomly, or may be changed in a cycle that does not affect the characteristics. .
Further, the output center potential Vr82 of the fully differential
The analog-digital converter includes the above-described sample-hold circuit.
本発明は、サンプリング容量値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器に関するもので、オーディオ用アナログ−デジタル変換器やCODECなどのように、低歪み特性を要求される機器に適用されるサンプル−ホールド回路に好適である。 The present invention relates to a sample-hold circuit that suppresses the occurrence of distortion in an output signal due to a change in sampling capacitance value, and has a simple circuit configuration, and an analog-digital converter using the same, and is used for audio. It is suitable for a sample-hold circuit that is applied to a device that requires low distortion characteristics, such as an analog-digital converter and a CODEC.
701、801 サンプル−ホールド回路
703 メモリ
704 演算回路
705 制御回路
810a、810b、830a、830b、850a、850b スイッチ
820a、820b サンプリング用容量素子
860 差動演算増幅器
870 基準電圧発生回路
880a コンテニアス部
880b サンプル−ホールド部
701, 801 Sample-
Claims (3)
前記サンプリング回路にサンプリング動作中心電位を変動させる基準電位発生源を備えたことを特徴とするサンプル−ホールド回路。 A fully differential sample-and-hold circuit with a sampling circuit,
A sample-hold circuit comprising a reference potential generating source for varying a sampling operation center potential in the sampling circuit.
差動アナログ入力信号を入力する複数の入力端子と、
前記各々の入力端子に対して少なくとも1つ以上備えられたサンプリング容量素子と、
前記各々の入力端子と、前記各々のサンプリング容量素子の一方の端子とを接続及び切断を切り替える複数の第1のスイッチと、
前記各々のサンプリング容量素子の他方の端子に接続される第1の入力端子及び第2の入力端子と、第1の出力端子及び第2の出力端子とを有する差動演算増幅器と、
前記各々のサンプリング容量素子の他方の端子と前記差動演算増幅器間に接続される複数の第2のスイッチと、
前記各々のサンプリング容量素子の一方の端子と前記差動演算増幅器の第1の出力端子又は第2の出力端子との接続及び切断を切り替える複数の第3のスイッチと、
前記複数の第2のスイッチにより接続及び切断を切り替え可能に設けられ、サンプリング動作中心電位を変動させる基準電位発生源と
を備えていることを特徴とするサンプル−ホールド回路。 A fully differential sample-and-hold circuit with a sampling circuit,
A plurality of input terminals for inputting differential analog input signals;
At least one sampling capacitor provided for each of the input terminals;
A plurality of first switches for switching connection and disconnection between each input terminal and one terminal of each sampling capacitor;
A differential operational amplifier having a first input terminal and a second input terminal connected to the other terminal of each of the sampling capacitors, a first output terminal and a second output terminal;
A plurality of second switches connected between the other terminal of each sampling capacitor and the differential operational amplifier;
A plurality of third switches for switching connection and disconnection between one terminal of each sampling capacitor and the first output terminal or the second output terminal of the differential operational amplifier;
A sample-hold circuit, comprising: a reference potential generation source that is provided so that connection and disconnection can be switched by the plurality of second switches, and that changes a sampling operation center potential.
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