JP2014072970A - Controller and system having the same - Google Patents
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Abstract
Description
本発明は、コントローラ及びコントローラを有するシステムに関し、特にＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に供給される電源を制御するコントローラ、及びＣＰＵとそれに供給される電源を制御するコントローラを具備するシステムに適用可能な技術に関する。 The present invention relates to a controller and a system having the controller, and more particularly to a controller that controls power supplied to a CPU (Central Processing Unit), and a technique that can be applied to a system including a CPU and a controller that controls power supplied to the CPU. About.
特開２００３−２８９３９号公報（特許文献１）には、その図４に電池電圧モニタ回路７８と、二次電池７０とを有する内部電源回路６４が開示されている。CPUが電池電圧モニタ回路７８を介して二次電池７０の放電容量の状態を把握することが、特許文献１では記載されている。
Japanese Patent Laying-Open No. 2003-28939 (Patent Document 1) discloses an internal power supply circuit 64 having a battery voltage monitor circuit 78 and a secondary battery 70 in FIG.
特許文献１では、電源を制御するコントローラの消費電力を低減することが意識されていない。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
In
一実施の形態によれば、コントローラは、電圧レギュレータから出力される電圧を、第１電圧から第２電圧へ連続的（リニア）に低下させるとき、前記第１電圧に対応した第１目標電圧と前記第２電圧に対応した第２目標電圧との間の電圧である第３目標電圧と、前記第３目標電圧とは異なる電圧である第４目標電圧を順次発生する電圧発生回路を有する。コントローラは、電圧レギュレータから出力される電圧に従った測定電圧が前記第３目標電圧に応じた電圧に達したとき、前記第４目標電圧が形成され、測定電圧が第４目標電圧に応じた電圧に達したか否かの判定がされる。 According to one embodiment, when the controller continuously decreases the voltage output from the voltage regulator from the first voltage to the second voltage (linear), a first target voltage corresponding to the first voltage, A voltage generating circuit for sequentially generating a third target voltage that is a voltage between the second target voltage corresponding to the second voltage and a fourth target voltage that is different from the third target voltage; When the measured voltage according to the voltage output from the voltage regulator reaches the voltage according to the third target voltage, the controller forms the fourth target voltage, and the measured voltage is a voltage according to the fourth target voltage. It is determined whether or not
前記一実施の形態によれば、リニアに低下する電圧レギュレータの出力電圧に応じて、リニアに変化する電圧を直接モニタしなくても、電圧レギュレータから出力される電圧の状態を監視することが可能となり、コントローラの低消費電力化が図れる。 According to the embodiment, it is possible to monitor the state of the voltage output from the voltage regulator without directly monitoring the linearly changing voltage according to the output voltage of the voltage regulator that linearly decreases. Thus, the power consumption of the controller can be reduced.
先ず、以下に述べる実施の形態の概要について、図７を用いて説明する。以下の説明では、同じ機能を果たす部分には同じ記号を付して、繰り返しの説明を避ける様にしている。そのため、説明が省略されている部分については、同じ記号が付されている部分の説明を参照されたい。 First, an outline of an embodiment described below will be described with reference to FIG. In the following description, parts having the same functions are denoted by the same symbols so as to avoid repeated description. Therefore, for the parts whose explanation is omitted, refer to the explanation of the parts given the same symbols.
図７において、２５は、図示されていないメモリ（例えば、ＤＤＲメモリ）に格納されているプログラムに従って動作するマイクロプロセッサ（以下、ＣＰＵと称する）である。特に制限されないが、このＣＰＵ２５は、所謂ノート型パーソナルコンピュータ（以下、ノートＰＣと称する）に設けられ、プログラムに従ってアプリケーションを実行する。ノートＰＣでは、バッテリでの長時間動作が望まれる。ＣＰＵ２５は、高速にアプリケーションを実行するために、比較的高い周波数で駆動される等のために、消費電力が大きい。例えば、実行すべきアプリケーションに応じて駆動する周波数及びＣＰＵ２５の電源電圧をきめ細かく制御することにより、ノートＰＣの駆動時間を長くする等のことが実施される。ＣＰＵ２５に供給される電源電圧をきめ細かく制御するために、コントローラ１が設けられる。ＣＰＵ２５に供給される電源電圧は電圧レギュレータ３０−１〜３０−３により形成される。電圧レギュレータ３０−１〜３０−３をコントローラ１が制御して、電圧レギュレータ３０−１〜３０−３の負荷に相当するＣＰＵ２５に供給される電源電圧がきめ細かく制御される。後で、実施の形態１で詳細に説明するが、負荷であるＣＰＵ２５に供給される電源電圧は、コイル２８−１〜２８−３と電圧レギュレータ３０−１〜３０−３とキャパシタ２９とにより形成されるが、ここでは、説明を容易にするために、ＣＰＵ２５に供給される電源電圧は電圧レギュレータ３０−１〜３０−３により形成されると記載している。なお、後で詳しく説明するが、電圧レギュレータ３０−１〜３０−３は、互いに同じ構成にされている。そのため、同図では電圧レギュレータ３０−１についてのみ、その構成が示されている。
In FIG. 7,
ＣＰＵ２５に供給される電源電圧は、ＣＰＵ２５に比較的高速な動作が要求されるとき、比較的高い電圧値とされる。一方、ＣＰＵ２５に対して比較的低速な動作が要求されるときには、電源電圧の値は比較的低い値とされる。これにより、ＣＰＵ２５およびノートＰＣでの低消費電力化が図られる。電源電圧は、電圧レギュレータ３０−１〜３０−３により形成されるが、コントローラ１は、ＣＰＵ２５に供給されている電源電圧に応じた電圧（以下、測定電圧と称することもある）と目標とする電圧（以下、目標電圧と称することもある）とを比較し、目標電圧に対応した電圧が、電圧レギュレータから出力されるように、フィードバック制御を行う。
The power supply voltage supplied to the
低消費電力化を図るために、電源電圧を低くする場合、電圧レギュレータ３０−１〜３０−３の動作を停止させ、容量２９等に保持されている電圧でＣＰＵ２５を駆動することがある。この場合でも、測定電圧を監視し、所定の電圧値に到達したとき、電圧レギュレータを動作させて、電圧レギュレータから給電を開始する必要がある。容量２９等に保持されている電荷は、負荷であるＣＰＵ２５等により放電されるため、電源電圧は時間的に連続的（リニア）に変化する。そのため、電源電圧に応じた測定電圧もリニアに変化するため、測定電圧をアナログ／デジタル変換（以下、ＡＤ変換と称することもある）して、所定の電圧値に到達したかを検出することが考えられるが、ＡＤ変換が必要となるため、コントローラの消費電力が増加することが考えられる。また、ＡＤ変換をするためのＡＤ変換回路（以下、ＡＤＣとも称することがある）が必要とされ、素子数の増加も考えられる。
In order to reduce power consumption, when the power supply voltage is lowered, the operation of the voltage regulators 30-1 to 30-3 may be stopped and the
実施の形態によれば、目標電圧を形成するデジタル／アナログ変換回路（以下、デジタル／アナログ変換をＤＡ変換と称し、ＤＡ変換回路をＤＡＣと称することもある）２２が、たとえば、現在の電源電圧に対応した第１目標電圧と低下させたときの電源電圧（所定の電源電圧）に対応した第２目標電圧との間の電圧を離散的に形成する。すなわち、第１目標電圧と第２目標電圧との間の電圧である第３目標電圧と、同じく第１目標電圧と第２目標電圧との間の電圧であって、第３目標電圧よりも低い第４目標電圧が形成される。ＤＡＣ２２から出力される目標電圧と測定電圧との間の差電圧が検出比較回路１０１に供給される。電源電圧が低下し、第３目標電圧に達すると、検出比較回路１０１から到達した旨の信号が形成される。到達した旨の信号が形成されると、ＤＡＣ２２から上記第４目標電圧が形成される。次に、第４目標電圧と測定電圧との間の電位差が検出比較回路１０１により判定される。このようにして、ＡＤＣを設けなくても、電源電圧を低下させる場合、そのときの電源電圧の値を把握することが可能となり、消費電力の低減を図ることが可能となる。
According to the embodiment, a digital / analog conversion circuit (hereinafter, digital / analog conversion may be referred to as DA conversion, and DA conversion circuit may be referred to as DAC) 22 that forms a target voltage may be, for example, a current power supply voltage. And a second target voltage corresponding to the power supply voltage (predetermined power supply voltage) at the time of reduction are discretely formed. That is, the third target voltage, which is a voltage between the first target voltage and the second target voltage, and the voltage between the first target voltage and the second target voltage, which is lower than the third target voltage. A fourth target voltage is formed. A difference voltage between the target voltage output from the
なお、電源電圧が、所定の電源電圧に到達すると、電圧レギュレータは動作を開始され、電源電圧が更に低下しないように給電が行われる。また、電源電圧の値を把握することができるため、電源電圧を低下させているときに、目標電圧を変更して、電源電圧を上昇させる場合でも、上昇する際の起点の電圧を知ることができる。ＤＡＣ２２は、目標電圧を順次形成するので、電圧発生回路と見なすこともできる。
When the power supply voltage reaches a predetermined power supply voltage, the voltage regulator starts operation, and power is supplied so that the power supply voltage does not further decrease. In addition, since the value of the power supply voltage can be grasped, even when the power supply voltage is lowered and the target voltage is changed and the power supply voltage is raised, it is possible to know the starting voltage at the time of the rise. it can. Since the
≪実施の形態≫
（コントローラおよびシステム）
まず、図１を用いて、コントローラおよびそれを用いたシステムについて説明する。図１において、１はコントローラであり、システムは、コントローラ１と、電圧レギュレータ３０−１〜３０−３と、電圧レギュレータから電圧が供給されるＣＰＵ２５とを備える。同図において、実線で囲まれたコントローラ１は、１つの半導体チップに形成されている。
<< Embodiment >>
(Controller and system)
First, a controller and a system using the controller will be described with reference to FIG. In FIG. 1,
コントローラ１は、ＰＩＮ制御部６、フラッシュメモリ７、パラメータレジスタ８、パフォーマンスレジスタ９、ＭＣＵ５、ＰＭＢＵＳ（Power Management Bus）インタフェース１０、ＳＶＩＤ（Serial VID）コマンド判定回路１２を備える。さらに、コントローラ１は、ハードロジック電源制御回路１３、アナログ電源制御回路１１、電源異常監視回路２、入力部１５２、出力部１５３、ＤＳＰ３６、制御回路３５、タイマ３４、メモリ３７を備える。
The
前述したＳＶＩＤコマンド判定回路１２は、ＳＶＩＤＢＵＳインタフェース（以下、ＳＶＩＤインタフェースとも称する場合がある）１４と、動作モードレジスタ１６と、電圧指示値レジスタ１８と、パワーステート指示値レジスタ１９と、テレメタリレジスタ１５とを備える。また、入力部１５２には、電圧レギュレータ３０−１〜３０−３から温度情報（同図ではＴＥＭＰと記載）と、ＣＰＵ２５に供給される電源電圧ＶＳＥＮ１が信号線を介して供給される。すなわち、入力部１５２にはＣＰＵに供給される電源電圧をモニタするためのモニタ電圧と、温度情報が入力される。出力部１５３は、コントローラ１から電圧レギュレータ３０−１〜３０−３へ信号を出力する部分である。ＣＰＵ２５は、特に制限されないが、１つの半導体チップで構成され、電圧レギュレータ３０−１〜３０−３から出力される電圧を電源電圧として受けて、図示されていないメモリに格納されたプログラムに従って様々な処理を行なう。また、ＣＰＵ２５は、ＳＶＩＤインタフェース１４を通じて、コントローラ１に指示を送る。ＰＩＮ制御部６は、外部の電位固定部２６から複数の電圧が供給される。この複数の固定の電圧の組み合わせを、ＰＩＮ制御部６は判定し、コントローラ１の外部端子（図示しない）が、どのように設定されているかを表わす設定情報をＭＣＵ５に出力する。すなわち、固定の電圧の組み合わせにより、外部端子の使い方が定められる。また、システム情報の選択も、ＰＩＮ制御部６に供給される複数の電圧の組み合わせによって行われる。例えば、この複数の電圧の組み合わせにより、後で述べるパフォーマンスレジスタやパラメータレジスタの値が機種毎に変えられる。
The above-described SVID
フラッシュメモリ７には、ＭＣＵ５が実行するためのプログラム（ＭＣＵプログラム）とＤＳＰ３６が実行するためのプログラム（ＤＳＰプログラム）が、予め格納される。例えば電源規格の変更があった場合、フラッシュメモリ７に格納されるプログラムを変更することにより、それに合わせたコントローラ１を提供することが可能となり、デバイスを再開発する手間を省くことができる。また、フラッシュメモリ７は、最大許容電圧値、最大許容温度、および最大許容電流などの初期値を定めた複数のパラメータのテーブルを記憶する。フラッシュメモリ７に格納されたＤＳＰプログラムは、例えばコントローラ１に電源を投入した際に、ＭＣＵ５がフラッシュメモリ７からメモリ３７へ転送する。
The flash memory 7 stores in advance a program (MCU program) to be executed by the
パラメータレジスタ８は、ＳＶＩＤインタフェース１４を通じて、デジタルステップ制御でのステップごとの電圧値の変化量（刻み電圧）、および放電モードでの下げたい最終電圧である指示電圧と放電モードを指示電圧に達する前に放電モードを終了するときの目標電圧Ｖｓとの差であるΔＶの値などを記憶する。
Through the SVID interface 14, the
パフォーマンスレジスタ９は、フラッシュメモリ７に格納された最大許容電圧値、最大許容温度、および最大許容電流などのデータ受け取り、記憶する。
The
パフォーマンスレジスタ９に格納される最大許容電圧値は、ＣＰＵ２５に印加することが可能な最大の電源電圧である。また、最大許容温度は、電圧レギュレータ３０−１〜３０−３等で測定される温度と比較される値で、ＣＰＵ２５或いは電圧レギュレータ等が動作する際に許容される最高の温度を意味する。更に、最大許容電流は、電圧レギュレータが供給することが可能な最大の電流値である。パフォーマンスレジスタ９に格納されたところのこれらの値を超えた場合は、コントローラ１はそれらの値を下げるように電圧レギュレータ３０−１〜３０−３などに指示信号を出力する。
The maximum allowable voltage value stored in the
ＭＣＵ５は、フラッシュメモリ７に格納されたＭＣＵプログラムに基づいた処理を行なう。処理を行う際には、一時的なデータが生じるが、この様なデータは図示されていないメモリに書き込み・読み出しが行われる。
The
ＰＭＢＵＳインタフェース１０は、外部のシステム制御部２７から信号を受けるとともに、外部のシステム制御部２７へ信号を出力する。このとき、信号の授受は、シリアル通信線を介してシリアルに行われる。また、ＳＶＩＤインタフェース１４は、シリアル通信線を通じて、ＣＰＵ２５からの信号を受けるとともに、ＣＰＵ２５へ信号を出力する。
The
動作モードレジスタ１６は、現在の動作モードを記憶する。たとえば、動作モードとして、後で説明するが、通常モード、放電モードなどがある。電圧指示値レジスタ１８は、電圧制御時の指示電圧の値を記憶する。パワーステート指示値レジスタ１９は、パワーステート制御時のパワーステートモードの指定値を記憶する。 The operation mode register 16 stores the current operation mode. For example, as will be described later, the operation mode includes a normal mode, a discharge mode, and the like. The voltage instruction value register 18 stores the value of the instruction voltage at the time of voltage control. The power state instruction value register 19 stores a designated value of the power state mode at the time of power state control.
テレメタリレジスタ１５は、電圧レギュレータ３０−１〜３０−３の出力電圧を表わすデジタル信号ＤＶ、電圧レギュレータ３０−１〜３０−３内の温度を表わすデジタル信号ＤＴ、および電圧レギュレータ３０−１〜３０−３に供給される電流値を表わすデジタル信号ＤＩを記憶する。
The
ハードロジック電源制御回路１３は、ＤＡＣ（デジタル／アナログ変換）デジタルステップ制御部２０と、位相クロック生成部２１とを備える。ＤＡＣデジタルステップ制御部２０は、複数回のステップで指示された電圧に達するように、各ステップでの電圧変化値を決定し、決定した電圧変化値をデジタル信号ＤＶとして出力する。位相クロック生成部２１は、動作させる電圧レギュレータ３０−１〜３０−３への制御信号ＳＭＯＤを活性化し、動作させる電圧レギュレータ３０−１〜３０−３へ位相のクロックを出力する。位相クロック生成部２１は、停止させる電圧レギュレータ３０−１〜３０−３への制御信号ＳＭＯＤを非活性化する。
The hard logic power
アナログ電源制御回路１１は、デジタル／アナログ変換回路（以下ＤＡＣと称する）２２と、差動アンプ２４と、エラーアンプ２３と、ＡＤＣ１７とを備える。ＤＡＣ２２は、ＤＡＣデジタルステップ制御部２０から出力されたデジタル信号ＤＶをアナログ電圧Ｖ１に変換する。差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する。すなわち、差動アンプ２４は、ＣＰＵ２５に供給される電源電圧（高電位側の電圧と低電位側の電圧との差電圧）を増幅して、出力する。エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅する。エラーアンプ２３から出力されるところの増幅された電圧は、指定された電圧とＣＰＵ２５に現在供給されている電源電圧との差を表わす電圧として、電圧レギュレータ３０−１〜３０−３へ供給される。ＡＤＣ１７は、電圧レギュレータ３０−１〜３０−３の出力電圧及び温度ＴＥＭＰをＡＤ（アナログ／デジタル）変換する。
The analog power
電源異常監視回路２は、電圧コンパレータ４と、電源異常監視部３とを備える。電圧コンパレータ４は、入力部１５２からＣＰＵ２５に供給されている電源電圧ＶＳＥＮ１をアナログ電圧として受け、所定の電圧（予め設定された電圧で、異常と判断する電圧）との間でアナログ処理により比較を実施する。電源異常監視部３は、電圧コンパレータ４の出力に従って、ＣＰＵ２５の電源電圧が異常であるか否かを監視する。
The power supply
電圧レギュレータ３０−１〜３０−３は、ＣＰＵ２５に電源電圧を供給する。この実施の形態では、各電圧レギュレータ３０−１〜３０−３のそれぞれは、特に制限されないが、１つの半導体パッケージに収められており、互いに同様な構成を有している。ここでは、代表として電圧レギュレータ３０−３についてのみ、その詳細な回路構成を示し、この代表の電圧レギュレータについてのみ動作等の説明をし、他の電圧レギュレータ３０−１及び３０−２については、その動作等の説明を省略する。
The voltage regulators 30-1 to 30-3 supply a power supply voltage to the
１つの半導体パッケージ（電圧レギュレータ３０−３）には、３個の半導体チップが封止されており、それぞれの半導体チップに、ハイサイドＭＯＳトランジスタ１９６、ロウサイドＭＯＳトランジスタ１９７、その他の部分（ＰＷＭ（Pulse Width Modulation）部１５１とＭＯＳ制御部１９８）が形成されている。なお、ハイサイドＭＯＳトランジスタ１９６は、電圧レギュレータ３０−３の出力と電源電圧（図では丸印で示されている）との間に接続され、ロウサイドＭＯＳトランジスタ１９７は、電圧レギュレータ３０−３の出力と回路の接地電圧との間に接続されている。
Three semiconductor chips are sealed in one semiconductor package (voltage regulator 30-3). Each of the semiconductor chips includes a high-
ＭＯＳ制御部１９８とＭＯＳトランジスタ１９６、１９７とにより、電圧変換を行うため、ＭＯＳ制御部１９８とＭＯＳトランジスタ１９６、１９７とにより、ＤＣ−ＤＣ変換器３３が構成されていると見なすこともできる。電圧レギュレータ３０−３は、制御信号ＳＭＯＤが活性化されると動作し、制御信号ＳＭＯＤが非活性化されると動作を停止する。
Since voltage conversion is performed by the
前述したＰＷＭ部１５１は、ＰＷＭ比較器３１と、ラッチ回路３２とを備える。ＰＷＭ比較器３１は、エラーアンプ２３の出力である誤差信号をもとにＰＷＭ信号を出力する。ラッチ回路３２のセット端子Ｓには、ＰＷＭ比較器３１の出力が入力される。ラッチ回路３２のリセット端子Ｒには、位相クロック生成部２１の出力であるクロックが入力される。ＤＣ−ＤＣ変換器３３は、ラッチ回路３２の出力を受け、ＣＰＵ２５へ電源電圧を供給する。すなわち、ラッチ回路３２から出力されるＰＷＭ信号によりＤＣ−ＤＣ変換器３３が制御される。
The
ラッチ回路３２から出力されるＰＷＭ信号により、ハイサイドＭＯＳトランジスタ１９６がオンされ、ロウサイドＭＯＳトランジスタ１９７がオフされると、コイル２８−３を介して、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１が上昇する。一方、ハイサイドＭＯＳトランジスタ１９６がオフされ、ロウサイドＭＯＳトランジスタ１９７がオンされると、コイル２８−３を介して、電圧ＶＳＥＮ１が降下する。なお、キャパシタ２９は、電圧ＶＳＥＮ１の安定化を図るために、コイル２８−１〜２８−３の共通接続点に設けられている。
When the high-
（通常モード）
前述した動作モードレジスタ１６に動作モードとして、通常モードが設定されていた場合を次に説明する。
(Normal mode)
The case where the normal mode is set as the operation mode in the
通常モードでは、ＣＰＵ電圧線の電圧ＶＳＥＮ１が一定の電圧になるように、ハイサイドＭＯＳトランジスタ１９６とロウサイドＭＯＳトランジスタ１９７のオン／オフが制御される。つまり、電圧が低い場合はハイサイドＭＯＳトランジスタ１９６をオンさせて（このときロウサイドＭＯＳトランジスタ１９７をオフ）、ＣＰＵ２５に供給される電源電圧を上昇させ、該電源電圧が高い場合はロウサイドＭＯＳトランジスタ１９７をオンさせて（このときハイサイドＭＯＳトランジスタ１９６をオフ）、電圧を降下させる。
In the normal mode, on / off of the high-
この実施の形態では、３個の電圧レギュレータ３０−１〜３０−３の出力がコイル２８−１〜２８−３を介してキャパシタ２９に接続される。３個の電圧レギュレータ３０のそれぞれにおけるハイサイドＭＯＳトランジスタ１９６及びロウサイドＭＯＳトランジスタ１９７のオン／オフの位相（タイミング）が互いに異なる（例えば、１２０度ずつ異なる）様にすることにより、よりリップルの少ない電源電圧をＣＰＵ２５へ供給することが可能となる。勿論、３相で有る必要はなく、負荷が比較的高くなるデスクトップPCやサーバ
ＰＣでは４〜８の様に相数が多くても、一方、負荷が比較的低いタブレットPC、ノートPCでは１〜３相でも良い。
In this embodiment, the outputs of the three voltage regulators 30-1 to 30-3 are connected to the
（放電モード）
次に動作モードレジスタ１６に放電モードが設定されている場合を説明する。
放電モードとは、ＤＣ−ＤＣ変換器３３をオフ状態に保ったまま、ＣＰＵ２５などで電荷が放電されていくことで、ＣＰＵ電圧線の電圧ＶＳＥＮ１を特定の電圧に下げるモードである。言い換えるならば、一定電圧になるように、電源電圧が低い場合はハイサイドＭＯＳトランジスタ１９６をオンさせて（ロウサイドＭＯＳトランジスタ１９７はオフ）電圧を上昇させたり、電圧が高い場合はロウサイドＭＯＳトランジスタ１９７をオンさせて（ハイサイドＭＯＳトランジスタ１９６はオフ）電圧を降下させたりするものではない。つまりＤＣ−ＤＣ変換器３３により、ＭＯＳトランジスタ１９６、１９７をオン／オフさせて、ＣＰＵ２５の電源電圧を一定電圧になるよう制御するものではない。なお、ＤＣ−ＤＣ変換器３３がオフ状態になればよいので、電圧レギュレータ３０をオフ状態にすることで、ＤＣ−ＤＣ変換器３３がオフ状態になる様にしても良い。
(Discharge mode)
Next, a case where the discharge mode is set in the
The discharge mode is a mode in which the voltage VSEN1 of the CPU voltage line is lowered to a specific voltage by discharging the electric charge by the
図１において、３６はＤＳＰであり、３７はＤＳＰ３６に接続されたメモリである。また、３４はタイマであり、３５は制御回路である。メモリ３７には、ＤＳＰ３６で実行されるべきプログラムが、フラッシュメモリ７から転送される。
In FIG. 1, 36 is a DSP, and 37 is a memory connected to the
コントローラ１の電源が投入されることにより、ＭＣＵ５は、フラッシュメモリ７に格納されているプログラム（ＭＣＵ用のプログラム）に従って動作を開始する。この動作の中で、ＭＣＵ５は、各種レジスタの設定等を実施するとともに、フラッシュメモリ７に格納されているＤＳＰ用プログラムを、メモリ３７に転送する。また、ＭＣＵ用プログラムに従って、ＭＣＵ５は、ＣＰＵ２５に供給される電源電圧を昇圧する様に動作を開始する。昇圧により電源電圧が所定値に達すると、ＭＣＵ５はＤＳＰ３６を起動する。これにより、ＤＳＰ３６は、メモリ３７に格納されたＤＳＰ用プログラムに従って動作を開始する。
When the
ＤＳＰ用プログラムに従って、ＤＳＰ３６は、タイマ３４を起動し、起動後、低消費モード（待機状態）へ移行する。タイマ３４に設定されたところの所定時間を経過すると、タイマ３４から起動信号が発生する。この起動信号を受けて、ＡＤＣ１７が動作を開始する。ＡＤＣ１７が動作を開始することにより、入力部１１２からのアナログ電圧及びアナログ温度のデジタル信号への変換が行われる。また、タイマ３４から発生する起動信号は、制御回路３５に供給される。制御回路３５はこの起動信号を検出して、ＤＳＰへ割り込み要求を発生する。割り込み要求を受けたＤＳＰ３６は、この割り込み要求により、待機状態（省電力モード）から動作状態へ移行し、当該割り込み要求に応じたＤＳＰ用プログラム（メモリ３７に格納されている）を実行する。後で、説明するが、このときに実行されるＤＳＰ用プログラムは、テレメタリ処理用のプログラムである。ＤＳＰ３６は、テレメタリ処理用のＤＳＰプログラムの実行を完了すると、再び待機状態へ移行し、次に起動信号が制御回路３５から供給される迄待機する。また、ＡＤＣ１７についても、起動信号が供給された後、アナログ／デジタル変換が終了すると、アナログ／デジタル変換用のクロック信号の供給が中止され、再び起動信号が供給されるまで、待機状態となる。この様に、ＤＳＰ３６及びＡＤＣ１７は、所定の動作（テレメタリ処理用の動作及びアナログ／デジタル変換動作）が終了すると、待機状態に移行するため、消費電力の低減を図ることが可能となる。一方、タイマ３４により、周期的（所定の時間間隔）で起動信号が発生されるため、所定の時間間隔で、テレメタリ処理を実行することが出来る。タイマ３４から所定の時間間隔で起動信号が発生する様にするために、所定時間は予めタイマ３４に固定値として設定しておいても良いし、ＤＳＰプログラム或いはＭＣＵプログラムに、所定時間を組み込んでおき、ＭＣＵ５によりＤＳＰ３６が起動されたときに、ＤＳＰ３６によってタイマ３４に所定時間を設定しても良いし、ＭＣＵ５が起動したときにタイマ３４を設定しても良い。いずれの場合でも、タイマ３４は、所定の時間間隔で周期的に、起動信号を発生する。
In accordance with the DSP program, the
次にテレメタリ処理について説明する。テレメタリ処理（動作）とは、ＣＰＵ２５の電圧状態などの状態情報を定期的に調べるものであり、そのデータはコントローラ内に保持される。またＣＰＵ２５或いはシステム制御部２７は、コントローラからそのデータを取り出すことできる。細かく電源電圧の状態等を把握するためには、より短い時間間隔で定期的にテレメタリ処理を実施することが望ましい。
Next, the telemetallic process will be described. The telemetallic process (operation) is to periodically check the state information such as the voltage state of the
ＡＤＣ１７は、起動信号に応答して、アナログ／デジタル変換用のクロック信号が供給され、動作を開始する。アナログ／デジタル変換（以下ＡＤ変換と称する）用のクロック信号により、μsecオーダごとの第１のタイミングで入力部１５２から信号を受け、電圧レギュレータ３０−１〜３０−３の出力電圧（電源電圧ＶＳＥＮ１）をＡＤ変換して、変換により得られたデジタル信号ＤＶをＤＳＰ３６へ出力する。
In response to the activation signal, the
また、ＡＤＣ１７は、ＡＤ用のクロック信号によって、μsecオーダごとの第２のタイミングでエラーアンプ２３からの出力を受け、電圧レギュレータ３０−１〜３０−３に供給される電流値を表わす電圧値（エラーアンプ２３から出力される）をＡＤ変換して、得られたデジタル信号ＤＩ′をＤＳＰ３６へ出力する。
Further, the
また、ＡＤＣ１７は、ＡＤ用のクロック信号によって、μsecオーダごとの第３のタイミングで入力部１５２から温度信号（ＴＥＭＰ）を受け、電圧レギュレータ３０−１〜３０−３内の温度チップ（図示せず）から出力される温度を表わす電圧値をＡＤ変換して、得られたデジタル信号ＤＴ′をＤＳＰ３６へ出力する。
Further, the
次に、ＤＳＰ３６は、上記したデジタル信号ＤＶ、ＤＩ、ＤＴに対して所定の演算処理を実施し、テレメタリレジスタ１５内に記憶されているデジタル情報（信号）ＤＶ、ＤＩ、ＤＴを、最新の情報へ更新する。
Next, the
ＣＰＵ２５或いはＭＣＵ５は、必要に応じて、テレメタリレジスタ１５のデジタル情報ＤＶ、ＤＩ、ＤＴ（電源電圧に関する情報ＤＶ、電流に関する情報ＤＩ、温度に関する情報ＤＴ）を読出す。
The
このように、タイマ３４及び制御回路３５からの起動信号により、電圧レギュレータ３０−１〜３０−３、ＣＰＵ２５の電源電圧等に関する情報を定期的に取り込み、ＤＳＰ３６により定期的に演算処理をしてテレメタリレジスタ１５に格納する。また、ＤＳＰプログラムを用いて演算処理を行うため、プログラムやパラメータを変更することで、テレメタリ動作の特性を容易に変更できる。たとえば、システムによって管理する温度と実際に実装した場合の温度との間に差が生じることがある。この場合でも、実装した実情に合わせて温度に関するパラメータ、たとえば最高温度を変更することができる。これにより、実際の実装に合わせたテレメタリ動作を設定できる。
In this way, information on the voltage regulators 30-1 to 30-3, the power supply voltage of the
この実施の形態では、出力電圧、出力電流、温度などの複数の情報を定期的にチェックする例を示したが、勿論、１つの情報を定期的にチェックする様にしても良い。 In this embodiment, an example in which a plurality of pieces of information such as output voltage, output current, and temperature are periodically checked has been described. Of course, one piece of information may be periodically checked.
（ＳＶＩＤＢＵＳインタフェース）
次に、ＳＶＩＤＢＵＳインタフェースを介した動作を説明する。動作については、電圧制御およびパワーステート制御を述べる。
(Svidbus interface)
Next, the operation through the SVIBUS interface will be described. Regarding the operation, voltage control and power state control will be described.
（電圧制御）
図３は、電圧制御動作の処理手順を表わすフローチャートである。ＣＰＵ２５は、電圧値Ｖｔを指定した電圧制御コマンドをシリアル通信線へ出力する（ステップＳ８０１）。ＳＶＩＤＢＵＳインタフェース１４は、シリアル通信線から受信したコマンドを解釈し、電圧制御をＤＡＣデジタルステップ制御部２０に指示する（ステップＳ８０２）。ＤＡＣデジタルステップ制御部２０は、指示された通常指示電圧Ｖｔを目標値とし、この目標値に達するために、次のステップでのデジタル電圧ＤＶを出力する（ステップＳ８０３）。ＤＡＣ２２は、デジタル電圧ＤＶをアナログ電圧Ｖ１に変換する（ステップＳ８０４）。差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する（ステップＳ８０５）。エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅して、増幅された電圧を、指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータ３０−１〜３０−３へ出力する。電圧レギュレータ３０−１〜３０−３は、エラーアンプ２３から出力される電圧に基づいて、出力する電圧を補正する（ステップＳ８０６）。
(Voltage control)
FIG. 3 is a flowchart showing the processing procedure of the voltage control operation. The
例えば、通常指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が低い場合は、ハイサイドＭＯＳトランジスタ１９６がオンすることで、高電位側の電圧ＶＳＥＮ１を上昇させる。これに対して、通常指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が高い場合は、ロウサイドＭＯＳトランジスタ１９７がオンすることで、高電位側の電圧ＶＳＥＮ１を降下させる。その後、ステップＳ８０３に戻り、処理が繰返される。これにより、高電位側の電圧ＶＳＥＮ１が通常指示電圧Ｖｔになるように制御される。このように、ここでの電圧制御動作は、ＭＣＵ５を介さず、ハードロジック電源制御回路１３を介して動作しているため、速くすることができる。すなわち、高速な動作を実現出来る。
For example, when the voltage VSEN1 on the high potential side is lower than the normal instruction voltage Vt, the high
（パワーステート制御）
パワーステート制御とは、複数の電圧レギュレータのうち動作させる電圧レギュレータ数を設定して制御するものである。ＣＰＵで消費される電流の大小によって、パワーステートモードは切り替えられる。図４は、パワーステート制御の動作の処理手順を表わすフローチャートである。
(Power state control)
Power state control is to set and control the number of voltage regulators to be operated among a plurality of voltage regulators. The power state mode is switched depending on the current consumed by the CPU. FIG. 4 is a flowchart showing the processing procedure of the power state control operation.
ＣＰＵ２５は、パワーステート制御コマンドをシリアル通信線へ出力する（ステップＳ７０１）。ＳＶＩＤＢＵＳインタフェース１４は、シリアル通信線から受信したコマンドを解釈し、パワーステート制御を位相クロック生成部２１に指示する（ステップＳ７０２）。位相クロック生成部２１は、動作させる電圧レギュレータ３０−１〜３０−３と、動作させる電圧レギュレータ３０−１〜３０−３への位相クロックの位相を決定する。例えば、パワーステートモードに「０」が指定された場合には、これがパワーステート指示値レジスタ１９に格納される。位相クロック生成部２１は、負荷電流をＣＰＵ２５に与えるために、複数の動作させる電圧レギュレータ３０−１〜３０−３の選択と、それらの電圧レギュレータ３０−１〜３０−３に与えるクロックの位相を決定する。
The
パワーステートモード「０」が指定される場合は、通常負荷電流が大きく、高精度の電圧の安定性が要求される場合が多い。このため、高速に定期的に処理される。また、パワーステートモードに「１」が指定された場合には、これらがパワーステート指示値レジスタ１９に格納される。位相クロック生成部２１は、電圧レギュレータ３０−１〜３０−３のうちの動作させる１つの電圧レギュレータを選択し、その電圧レギュレータに与えるクロックの位相を決定する。パワーステートモード「１」が指定される場合は、通常負荷電流が小さい場合が多い。このため、定期的に処理されるものの、パワーステートモードに「０」に比べ電圧レギュレータの消費電力が下がる。パワーステートモードに「２」が指定された場合には、これらがパワーステート指示値レジスタ１９に格納される。位相クロック生成部２１は、電圧レギュレータ３０−１〜３０−３のうちの動作させる１つの電圧レギュレータを選択する。負荷電流を与えるために、指定電圧（これはＣＰＵ２５によって別のコマンドによってパラメータレジスタ８内に記憶される）以下となったときに動作させる電圧レギュレータへ与えるクロックの位相を決定する（ステップＳ７０３）。パワーステートモード「２」が指定される場合は、通常パワーステートモード「１」よりもさらに負荷電流が小さい場合が多い。このため、不定期で電圧降下時のみ処理され、パワーステートモードに「１」に比べ電圧レギュレーターの消費電力が下がる。
When the power state mode “0” is designated, the load current is usually large and high-accuracy voltage stability is often required. For this reason, it is periodically processed at high speed. Further, when “1” is designated in the power state mode, these are stored in the power state
位相クロック生成部２１は、動作させる電圧レギュレータ３０−１〜３０−３のいずれか１つまたは複数に対し制御信号ＳＭＯＤを活性化し、動作させる電圧レギュレータ３０−１〜３０−３へ決定された位相のクロックを出力する。電圧レギュレータ３０−１〜３０−３は、活性化された制御信号ＳＭＯＤを受けると、位相クロック生成部２１から送られるクロックに基づいて、電圧を出力する（ステップＳ７０４）。
The
位相クロック生成部２１は、停止させる電圧レギュレータ３０−１〜３０−３のいずれか１つまたは複数に対し制御信号ＳＭＯＤを非活性化する。電圧レギュレータ３０−１〜３０−３は、非活性化された制御信号ＳＭＯＤを受けると、電圧の出力を停止する（ステップＳ７０５）。
The
以上により、パワーステート制御コマンドに応答して、電圧レギュレータが指定されたパワーステートモードに応じた動作を行う。図４では、ＳＭＯＤを活性化するステップとＳＭＯＤを非活性化するステップとが、別々のステップ７０４と７０５として示してあるが、これは指定されたパワーステートモードにより、動作させる電圧レギュレータと停止させる電圧レギュレータがある場合を示している。すなわち、ステップ７０４で電圧レギュレータを動作させた後、その電圧レギュレータをステップ７０５で停止させることを意味しているのでは無い。 As described above, in response to the power state control command, the voltage regulator performs an operation according to the designated power state mode. In FIG. 4, the step of activating SMOD and the step of deactivating SMOD are shown as separate steps 704 and 705, which are stopped by the voltage regulator to be operated according to the designated power state mode. The case where there is a voltage regulator is shown. That is, this does not mean that after the voltage regulator is operated in step 704, the voltage regulator is stopped in step 705.
（ＰＭＢＵＳインタフェース）
ＰＭＢＵＳインタフェース１０を介した制御を説明する。ＰＭＢＵＳを介した通信は、シリアル通信により行われ、ＳＶＩＤＢＵＳインタフェース１４による通信と同様に、電源電圧制御、パワーステート制御を実行するためのコマンド等がシステム制御部２７から供給される。なお、図面が複雑になるのを避けるために、図１では、ＭＣＵ５とそれ以外との接続は省略されている。
(PMBUS interface)
Control via the
（電圧制御）
図５は、ＰＭＢＵＳを介した命令を実行する手順を表わすフローチャートである。システム制御部２７は、電圧値Ｖｔを指示した電圧制御コマンドをＰＭＢＵＳへ出力する（ステップＳ４０１）。ＰＭＢＵＳインタフェース１０は、ＰＭＢＵＳから受信したコマンドを解釈し、電圧制御をＭＣＵ５に指示する（ステップＳ４０２）。ＭＣＵ５は、電圧制御をＤＡＣデジタルステップ制御部２０に指示する。ＤＡＣデジタルステップ制御部２０は、指示された通常指示電圧Ｖｔを目標値とし、この目標値に達するための、次のステップでのデジタル電圧ＤＶを出力する（ステップＳ４０３）。ＤＡＣ２２は、デジタル電圧ＤＶをアナログ電圧Ｖ１に変換する（ステップＳ４０４）。差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する。エラーアンプ２３は、ＤＡＣ２２から出力される電圧Ｖ１と、差動アンプ２４から出力される電圧Ｖ２との差を増幅して、増幅された電圧を指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータ３０−１〜３０−３へ出力する。電圧レギュレータ３０−１〜３０−３は、エラーアンプ２３から出力される電圧に基づいて、出力する電圧を補正する。たとえば、通常指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が低い場合は、ハイサイドＭＯＳトランジスタ１９６がオンすることで、高電位側の電圧ＶＳＥＮ１を上昇させる。また、通常指示電圧Ｖｔより高電位側の電圧ＶＳＥＮ１が高い場合は、ロウサイドＭＯＳトランジスタ１９７がオンすることで、高電位側の電圧ＶＳＥＮ１を降下させる。その後、ステップＳ４０３に戻り、処理が繰返される。
(Voltage control)
FIG. 5 is a flowchart showing a procedure for executing an instruction via PMBUS. The
ＰＭＢＵＳインタフェース１０は、上述した電源電圧制御に用いられるだけでなく、システム制御部２７からＭＣＵ５にコマンドを供給する働きを有する。このために、ＰＭＢＵＳインタフェース１０は、システム制御部２７から特定の要求があった場合、ＭＣＵ５に対して割り込み要求を発生する。ＭＣＵ５は、この割り込み要求を解釈し、解釈の結果に従った処理を実施する。また、割り込み要求に対してアクノリッジ／非アクノリッジの回答もＰＭＢＵＳインタフェース１０を介してシステム制御部２７に行う。複数種類のコマンドが、ＭＣＵ５には供給される。コマンドに応じて実施される処理としては、パフォーマンスレジスタ９の書き換え、テレメタリレジスタ１５の読み出し、電圧指示値レジスタ１８の書き換え、パワーステート指示値レジスタ１９の書き換え処理等の各レジスタからのパラメータの読み出し、書き換え等がある。勿論、使用者の要望に応じてコマンドの種類は追加されることもある。これらの処理は、ＳＶＩＤＢＵＳインタフェース１４を用いた電源電圧制御等が実施されているときであっても、システム制御部２７から不定期に発生する。
The
（テレメタリ動作）
図６は、テレメタリ動作の処理手順を表わすフローチャートである。ＡＤＣ１７は、μsecオーダごとの第１のタイミングで、電圧レギュレータ３０−１〜３０−３の出力電圧をＡＤ変換して、デジタル信号ＤＶ′をＤＳＰ３６へ出力する。また、ＡＤＣ１７は、μsecオーダごとの第２のタイミングで、電圧レギュレータ３０−１〜３０−３に供給される電流値を表わす電圧値をＡＤ変換して、デジタル信号ＤＩ′をＤＳＰ３６へ出力する。また、ＡＤＣ１７は、μsecオーダごとの第３のタイミングで、電圧レギュレータ３０−１〜３０−３内の温度チップから出力される温度を表わす電圧値をＡＤ変換して、デジタル信号ＤＴ′をＤＳＰ３６へ出力する（ステップＳ５０１）。
(Telemetallized operation)
FIG. 6 is a flowchart showing the processing procedure of the telemetallic operation. The
次に、ＤＳＰ３６は、デジタル信号ＤＶ′に対して、メモリ３７に格納されているプログラムに従い所定の演算を実行し、実行結果を、最新のデジタル信号ＤＶとしてテレメタリレジスタ１５へ出力する。ＤＳＰ３６は、デジタル信号ＤＩ′に対して、メモリ３７に格納されているプログラムに従い所定の演算を実行し、実行結果を、最新のデジタル信号ＤＩとしてテレメタリレジスタ１５へ出力する。ＤＳＰ３６は、デジタル信号ＤＴ′に対して、メモリ３７に格納されているプログラムに従い所定の演算を実行し、実行結果を、最新のデジタル信号ＤＴとしてテレメタリレジスタ１５へ出力する（ステップＳ５０２）。演算の実行結果をテレメタリレジスタ１５へ出力した後、プログラムに従ってＤＳＰ３６は、省電力モードへ移行する。
Next, the
次に、テレメタリレジスタ１５に格納されたところのデジタル信号ＤＶ、デジタル信号ＤＩ、およびデジタル信号ＤＴは、ＳＶＩＤＢＵＳを介してＣＰＵ２５により読み込まれたり、或いは上述した様に、ＭＣＵ５がテレメタリレジスタ１５の値を読み、それをＰＭＢＵＳインタフェース１０を介してシステム制御部２７へ供給する（ステップＳ５０３）。
Next, the digital signal DV, the digital signal DI, and the digital signal DT stored in the
図２は、テレメタリ演算とＰＭＢＵＳインタフェース１０からＭＣＵ５へ供給される割り込み処理との関係を示すタイミング図である。
FIG. 2 is a timing chart showing the relationship between the telemetry operation and the interrupt processing supplied from the
ＤＳＰ３６は、前述した様に、制御回路３５から周期的に割り込み信号が供給される。この割り込み信号により、図２においてテレメタリ演算と示されている演算処理（ＡＤＣ１７から供給されるデータＤＶ、ＤＩ、ＤＴのそれぞれに対して）を実施する。一方、ＭＣＵ５は、ＰＭＢＵＳインタフェース１０から供給される要求を受けて、図２においてＰＭＢＵＳコマンドと示されている割り込み要求に対応した処理を実施する。この実施の形態によれば、ＭＣＵ５とＤＳＰ３６は分離（例えば、図１に示されている様に、ＭＣＵ５のバスとＤＳＰ３６のバスは分離）され、それぞれ独立に動作する様にされている。すなわち、ＭＣＵ５はフラッシュメモリ７に格納されているプログラムに従って動作し、ＤＳＰ３６はメモリ３７に格納されているプログラムに従って動作する。そのため、図２に示されている様に、システム制御部２７から供給されるＰＭＢＵＳコマンドの解析およびその実行とテレメタリ演算とが、時間的に重なっても、それぞれの処理を実施することができる。これにより、システム制御部２７へのアクノリッジが遅れることによる通信エラーの発生を防ぐことが可能となる。また、システム制御部２７からの要求を、テレメタリ演算の処理よりも、高い優先度となる様に設定しても、テレメタリ演算を周期的に実施することができ、より正確な電源電圧、電源電流および温度を測定することが可能となる。なお、ＰＭＢＵＳコマンドの例としては、先の述べた様な各レジスタ（例えば、動作モードレジスタ１６）への書き込み／読み出し用のコマンド、およびＰＭＢＵＳを用いて電圧制御を実施する際のコマンド等がある。
As described above, the
また、ＤＳＰ３６は、制御部３７からの割り込み要求を受け、テレメタリ演算を実施した後は、省電力モードへ移行する様に、そのプログラムが作成されている。そのため、図２に示されているように、処理が終了すると、ＤＳＰ３６は省電力モードへ移行する。また、ＡＤＣ１７についても、ＤＳＰ３６が省電力モードへ移行するのに合わせて、ＡＤ変換用のクロックの供給が中止され、ＡＤＣ１７の消費電力も低減される。一方、ＭＣＵ５は、テレメタリ演算を実施しないため、ＰＭＢＵＳコマンドに応じた処理を実施した後、省電力モードへ移行する様に、そのプログラムが作成されている。これにより、ＭＣＵ５も、コマンドに応じた処理を実行した後、図２に示されている様に省電力モードへ移行し、ＭＣＵ５での消費電力も低減される。
In addition, after receiving an interrupt request from the control unit 37 and performing a telemetallic operation, the
図７には、実施の形態に係るコントローラ１およびそれを用いたシステムのブロックが示されている。図７に示したコントローラ１は、図１に示したコントローラ１における一部を変更したものである。図７において、図１と同じ符号が付されている部分は、図１と同じであるので、詳細な説明は省略する。以下、図１と異なるところについて説明をする。
FIG. 7 shows a
図７において、１０３はモードコントロール回路であり、ＳＶＩＤコマンド判定回路１２を介してＣＰＵ２５から指令が供給される。１０１は、検出比較回路（検出回路）であり、モードコントロール回路１０３により、その動作が制御される。また、位相クロック生成部２１も、図７に示した実施の形態においては、モードコントロール回路１０３により、その動作が制御される。検出比較回路１０１は、モードコントロール回路１０３によって動作状態にされると、所定の電圧１０２とエラーアンプ２３の出力電圧とを比較し、比較結果を位相クロック生成部２１およびＭＣＵ５に供給する。なお、ＣＰＵ２５からモードコントロール回路１０３への指示も、シリアル通信線を介して供給される。
In FIG. 7,
１０４は、エラーアンプ２３の出力電圧を電流に変換する電流センス回路である。電流センス回路１０４は、ＰＷＭ部１５１（図１）でハイサイドＭＯＳＦＥＴ１９６(図１)およびロウサイドＭＯＳＦＥＴ１９７(図１)を駆動しているときに、エラーアンプ２３の出力電圧を電流に変換する。これにより、ＰＷＭ信号でＤＣ−ＤＣ変換器３３(図１)が動作しているときの駆動電流に応じた電流がＡＤＣ１７を介してＤＳＰ３６に供給される。ＤＳＰ３６は、供給された駆動電流に応じた電流に対応するデジタルデータに所定の演算を行い、演算の結果をコマンド判定回路１２内のレジスタ（たとえば前述べたテレメタリレジスタ１５）に書き込む。ＭＣＵ５は、このレジスタに書き込まれた値を判定し、レジスタ（たとえば前述したパラメータレジスタ８）の値を変更する。このレジスタの値に従って、ＤＡＣデジタルステップ制御部２０がＤＡＣ２２を制御する。
A
次に図８を用いて、上述した通常モードから放電モードへ移行するさいの動作を説明する。図８には、ＤＡＣ１１の出力電圧（目標電圧）、ＣＰＵ２５に供給される電源電圧、エラーアンプ２３の出力電圧、電圧レギュレータ３０−１に供給されるクロック信号のそれぞれの波形が示されている。なお、同図では、横軸は時間を示し、縦軸は電圧を示している。
Next, the operation when shifting from the normal mode to the discharge mode will be described with reference to FIG. FIG. 8 shows waveforms of the output voltage (target voltage) of the
シリアル通信線を介して、ＣＰＵ２５から動作モードレジスタに、ＰＷＭ信号を用いた上記通常モードが指定されると、ＤＡＣ２２からは、希望の電源電圧（図８の（Ａ）では電圧Ｖ１）に応じた目標電圧が出力される。このとき、ＣＰＵ２５の電源電圧は、センスアンプ２４により検出され、測定電圧としてエラーアンプ２３に供給される。エラーアンプ２３は、ＤＡＣ２２からの目標電圧と測定電圧との差を検出し、電圧レギュレータ３０−１〜３０−３に供給する。また、このとき、位相クロック生成部２１は、図８の（Ｃ）に示されているように、周期的なクロック信号Ｃｌｏｃｋを形成し、図１に示したＰＷＭ部１５１へ供給する。この周期的なクロック信号Ｃｌｏｃｋとエラーアンプ２３からの出力により、ハイサイドＭＯＦＥＴ１９６およびロウサイドＭＯＳＦＥＴ１９７を駆動するＰＷＭ信号が形成される。このようにして、図８に示されているように、電源電圧が、希望の電圧Ｖ１となるようにフィードバック制御される。
When the normal mode using the PWM signal is designated in the operation mode register from the
次に、時刻ｔ１において、シリアル通信線を介して、ＣＰＵ２５から動作モードレジスタに、放電モードが指定されると、モードコントロール回路１０３により、位相クロック生成部２１によるクロック信号Ｃｌｏｃｋの生成が中止される。また、モードコントロール回路１０３によって、検出比較回路１０１が動作状態とされる。上記したエラーアンプ２３の出力電圧の値は、負荷電流によって決まる。この負荷電流によって決まる電圧を中心して、測定電圧と目標電圧の差（誤差量）に従って上下に電圧が変化する。そのため、目標電圧を大きく変更(低下）させた場合、誤差量が大きくなり、後で説明するが時刻ｔ３で電源電圧が希望の値に到達しても、エラーアンプ２３の応答遅れにより、電源電圧が更に低下するという状況が起こる。
Next, when the discharge mode is designated from the
一方、動作モードレジスタに、放電モードが指定されると、ＭＣＵ５は、ＤＡＣデジタルステップ制御部２０に対して、所定の刻み（ステップ）で、目標電圧が下がるようにＤＡＣ２２に供給されるＤＡＣデジタルステップ制御部２０の出力であるデジタルデータを変化させるように指示をする。これにより、図８の（Ａ）に２点破線で示されているように、ＤＡＣ２２から出力される目標電圧は段階的に低下する。これにより、エラーアンプ２３の出力電圧の値は、上記した中心の電圧近辺に滞在することになり、エラーアンプの遅延によるフィードバックの遅れを低減することが可能となる。
On the other hand, when the discharge mode is designated in the operation mode register, the
時刻ｔ１において、ＤＡＣ２２から出力されている目標電圧が低下すると、低下した時点では、センスアンプ２４の出力電圧（測定電圧）は目標電圧（第３目標電圧）よりも低くなるため、エラーアンプ２３の出力電圧は、中心電圧（所定の電圧１０２）よりも低い値となる。前記したように、放電モードでは、ハイサイドＭＯＳＦＥＴ１９６およびロウサイドＭＯＳＦＥＴ１９７から給電が行われない。そのため、ＣＰＵ２５に供給されている電源電圧は、容量２９等に蓄えられている電荷が放電することにより、次第に低下する。電源電圧が、放電により低下すると、エラーアンプ２３に供給されている電圧間の差が小さくなり、その出力電圧が、所定の電圧１０２に向けて上昇をする。この上昇により、エラーアンプ２３の出力電圧が、所定の電圧１０２に到達すると、検出比較回路１０１の出力が反転し、一致したことが検出され、ＭＣＵ５に伝えられる。
When the target voltage output from the
ＭＣＵ５は、検出比較回路１０１から一致の指示を受けると、コマンド判定回路１２を介してＤＡＣデジタルステップ制御部２０に対して、ＤＡＣ２２に供給されるデジタルデータを変更する様に指示する。この指示により、ＤＡＣデジタルステップ制御部２０は、ＤＡＣ２２から出力される目標電圧が１ステップ低下する様なデジタルデータを出力し、これを受けて、ＤＡＣ２２は、図８の（Ａ）に２点破線で示されている様に、目標電圧を１ステップ低下させる。エラーアンプ２３は、１ステップ低下された目標電圧（第４目標電圧）と、センスアンプ２４から出力されている測定電圧とを比較する。前述したのと同様に、エラーアンプ２３の出力電圧は、いったん所定の電圧１０２より低い電圧となり、その後で、所定の電圧１０２に到達する様に上昇する。以後、上述した動作が繰り返される。
When the
放電モードにおいて、ＣＰＵ２５に供給されるべき電源電圧が、希望の電源電圧Ｖ２に到達（図８の（Ａ）において時刻ｔ３）すると、ＭＣＵ５は、モードコントロール回路１０３に対して、ＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）制御を実行させるように指示を行う。ＰＦＭ制御の指示を受けることにより、モードコントロール回路１０３は、位相クロック生成部２１が、検出比較回路１０１からの出力電圧に従った位相を有するクロック信号Ｃｌｏｃｋを生成する様に、位相クロック生成部２１を制御する。これにより、電圧レギュレータ３０−１〜３０−３内のハイサイドＭＯＳＦＥＴとロウサイドＭＯＳＦＥＴは、目標電圧（希望の電源電圧Ｖ２に対応した目標電圧）と測定電圧との差に従って、オン／オフ制御される。なお、ＰＦＭ制御は、ＰＷＭ制御と異なり、たとえばハイサイドＭＯＳＦＥＴをオン状態にしているパルス幅（時間軸上でのパルス幅）が変わるのではなく、オン状態にしている周波数が変わる。すなわち、位相クロック生成部２１から出力されるクロック信号Ｃｌｏｃｋの周波数が、目標電圧と測定電圧との差に従って変化することにより、希望の電源電圧Ｖ２になるように制御される。このように、ＰＦＭ制御にすることにより、ＣＰＵ２５の電源電圧を低く（Ｖ２）したときの電圧レギュレータでの消費電力を低減することが可能となる。
In the discharge mode, when the power supply voltage to be supplied to the
また、ＰＦＭ制御へ移行する際、エラーアンプ２３から検出比較回路１０１へ供給されている電圧は、参照電圧として供給されている所定の電圧１０２から比較的離れた電圧値ではなく、比較的に近い電圧値となっている。そのため、ＰＦＭ制御へ移行した際に、電圧レギュレータの出力電圧が比較的大きく変化することを防ぐことが可能となり、電源電圧が希望の電圧値に収束する時間を短くすることが可能となる。
Further, when shifting to the PFM control, the voltage supplied from the
放電モードにおいて、電源電圧が希望の電源電圧Ｖ２に到達したか否かは、ＤＡＣ２２から出力されている目標電圧に対応したデジタルデータの値が、コマンド判定回路１２のレジスタに保持されているため、この値をＭＣＵ５で判定することで、判断することが可能である。
In the discharge mode, whether or not the power supply voltage has reached the desired power supply voltage V2 is determined because the value of the digital data corresponding to the target voltage output from the
放電モードの途中で、たとえば、ＣＰＵ２５から電源電圧の値を変更する指示（図８の（Ａ）において電圧Ｖｘ）が供給された場合（図８の（Ａ）において時刻ｔ２）、ＳＶＩＤコマンド判定回路１２から、ＤＡＣデジタルステップ制御部２０に対して出力するデジタルデータの変更が指示される。この場合も、時刻ｔ２における目標電圧に対応したデジタルデータが、ＤＡＣデジタルステップ制御部２０から出力されているため、変更の指示を受けた際のデジタルデータとの差分を把握することができる。すなわち、上昇を指示された時点での起点の電圧値と、上昇させるべき電圧値を知ることができ、同図の（Ａ）において、破線で示されている様に、時刻ｔ２から上昇させることができる。上昇させる場合は、モードコントロール回路１０３を介して、位相クロック生成部２１に対して周期的なクロック信号を形成させるようにして、ＰＷＭ制御を実施してもよいし、目標電圧と測定電圧に従った周波数のクロック信号を形成する様にして、ＰＦＭ制御を実施してもよい。
In the middle of the discharge mode, for example, when an instruction to change the value of the power supply voltage (voltage Vx in FIG. 8A) is supplied from the CPU 25 (time t2 in FIG. 8A), the SVID
上記したステップで低下させる電圧値は、固定値でも良いし、電源電圧を低下させる前、たとえば放電モードに移行する前における電流センス回路１０４からの電流値に従って決定してもよい。電流センス回路１０４からの電流値に従って決定する場合には、ＡＤＣ１７を介してＤＳＰ３６に供給される電流センス回路１０４の出力に従って、ＭＣＵ５が、１ステップで低下させる電圧値に応じたデジタルデータを形成し、コマンド判定回路１２を介してＤＡＣデジタルステップ制御部２０に保持させる。ＤＡＣデジタルステップ制御部２０は、この保持したデジタルデータに従って、ステップ毎に低下させたデジタルデータをＤＡＣ２２に供給して、目標電圧を形成する。また、ステップ毎に、低下させる電圧値は、異なるようにしてもよい。たとえば、放電モードにおいて、負荷（たとえばＣＰＵ２５）変動により、電源電圧の低下速度に合わせて、ステップ毎の低下電圧を変えるようにしてもよい。このためには、検出比較回路１０１からの出力をＭＣＵ５に割り込み信号として供給するようにし、所定時間よりも割り込み信号が短い期間で供給される場合には、ＤＡＣデジタルステップ制御部２０に格納されているデジタルデータをインクリメントし、１つのステップで低下させる目標電圧の値を大きくするようにしてもよい。これにより、より短時間で希望の電源電圧Ｖ２への低下を検出することができる。
The voltage value to be decreased in the above steps may be a fixed value, or may be determined according to the current value from the
上記した第３目標電圧は、図８からも理解されるように、電源電圧を低下させる前の電圧Ｖ１に対応した第１目標電圧と低下させた後の電圧Ｖ２に対応した第２目標電圧との間の電圧であって、上記第４目標電圧は上記第３目標電圧と第２目標電圧との間の電圧である。このように、ＤＡＣ２２は、ＤＡＣデジタルステップ制御部２０からのデジタルデータに従って電圧を形成するため、電圧発生回路と理解することもできる。また、検出比較回路１０１は、目標電圧と測定電圧との間の差電圧が、ほぼ０Ｖになったとき、言い換えるならばエラーアンプ２３の出力電圧が所定の電圧１０２に到達したか否かを、所定の電圧１０２と比較することにより、検出している。従って、検出比較回路１０１は、検出回路と見なすことができる。また、エラーアンプ２３の出力に従ってＤＡＣ２２に供給されるデジタルデータを形成するところのＡＤＣ１７、ＳＶＩＤコマンド判定回路１２、ＤＳＰ３６、ＤＡＣデジタルステップ制御部２０、およびＭＣＵ５は、デジタル制御部を構成していると見なすこともできる。
As can be understood from FIG. 8, the third target voltage described above includes the first target voltage corresponding to the voltage V1 before the power supply voltage is lowered and the second target voltage corresponding to the voltage V2 after the reduction. The fourth target voltage is a voltage between the third target voltage and the second target voltage. In this way, the
なお、電圧レギュレータは、たとえば、時刻ｔ１までは、３個の電圧レギュレータを活性化し、ＰＷＭ制御で電圧を供給する様にし、時刻ｔ３以降は、１個の電圧レギュレータ(たとえば、３０−１）のみを活性化し、ＰＦＭ制御で電圧を供給する様にしてもよい。 The voltage regulator, for example, activates three voltage regulators until time t1 and supplies voltage by PWM control, and only one voltage regulator (for example, 30-1) after time t3. And voltage may be supplied by PFM control.
図９には、図７で説明したコントローラ１の一部を変更した実施の形態が示されている。図９において、図７と同じ符号が付されている部分は、同じ機能を果たす部分であり、その説明は省略する。図７に示した実施の形態と異なる部分について、以下に説明をする。なお、図９では、図７に示したコントローラの構成のうちでも、この実施の形態を説明するのに必要でない部分は、図面が複雑になるのを避けるために、省略されている、
FIG. 9 shows an embodiment in which a part of the
低消費電力化を図るために、ＣＰＵ２５の動作状態に応じてＣＰＵ２５に供給される電源電圧を急速に変更することがある。たとえば、ＣＰＵ２５に対して高い負荷状態を短時間で実行させ、軽負荷状態を比較的長くするようなこと（いわゆる、Ｐｏｗｅｒ−ｂｏｏｓｔ）が考えられる。このような場合、電圧レギュレータ３０−１〜３０−３を駆動するクロック信号は比較的高くし、容量２９は比較的小さいことが望まれる。しかしながら、クロック信号の周波数を高くし、容量を小さくすると、ＣＰＵ２５の動作状態の変化あるいは変動により、電圧レギュレータの出力電圧の波形が大きく変化するということが生じる。
In order to reduce power consumption, the power supply voltage supplied to the
ＣＰＵ２５が高負荷状態から低負荷状態へ推移するとき、たとえば図８に示したように、コントローラ１および電圧レギュレータ３０−１〜３０−３により、電源電圧は電圧Ｖ１からＶ２へ変化させられる。この場合、コントローラ１は、電圧Ｖ１を給電するために、電圧レギュレータをＰＷＭ制御で駆動し、電圧Ｖ２を給電するために、電圧レギュレータをＰＦＭ制御で駆動する。このようにＰＷＭ制御とＰＦＭ制御とを使い分けることにより、電源効率の向上を図ることができる。
When the
ＰＷＭ制御とＰＦＭ制御の遷移は、一例を図７および図８で説明したが、図９に示されているシリアル通信線を介してＳＶＩＤコマンド判定回路１２へコマンドを供給することにより行われる。ＭＣＵ５は、ＳＶＩＤコマンド判定回路１２を介して供給されたコマンドに従って、モードコントロール回路１０３を制御する。モードコントロール回路１０３は、ＰＦＭ制御が指示された場合、検出比較回路１０１を動作させる。図９では、ＭＣＵ５により、モードコントロール回路１０３を制御する例を示しているが、図７と同様に、ＳＶＩＤコマンド判定回路１２によりモードコントロール回路１０３を制御する様にしてもよい。
The transition between the PWM control and the PFM control has been described with reference to FIGS. 7 and 8, and is performed by supplying a command to the SVID
これにより、ＰＦＭ制御においては、検出比較回路１０１は、エラーアンプ２３の出力電圧が所定の電圧１０２に達したことを検出し、それを位相クロック生成部２１に伝える。位相クロック生成部２１は、伝えられたタイミングでクロック信号Ｃｌｏｃｋを形成し、電圧レギュレータ３０−１〜３０−３に供給する。電圧レギュレータにおいては、クロック信号Ｃｌｏｃｋのタイミングに合わせて、固定時間だけ、ハイサイドＭＯＳＦＥＴまたはロウサイドＭＯＳＦＥＴをオン状態にする。エラーアンプ２３の出力電圧が所定の電圧に到達するタイミングは、目標電圧と測定電圧との差によって変化するため、ハイサイドＭＯＳＦＥＴ／ロウサイドＭＯＳＦＥＴをオン状態にする周波数が、目標電圧と測定電圧との差によって変わることになる。すなわち、ＣＰＵ２５に供給される電流変動は、ハイサイドＭＯＳＦＥＴ／ロウサイドＭＯＳＦＥＴをオン／オフさせる周波数によって補償される。低負荷状態では、ＣＰＵ２５に供給される電流が少なくなるため、周波数を抑えることにより、コントローラ１および電圧レギュレータでの消費電力を抑えることが可能となる。ＰＦＭ制御による電力供給を、以下ではＰＳ２モードと称する場合がある。
Thereby, in the PFM control, the detection /
一方、ＰＷＭ制御においては、エラーアンプ２３の出力電圧のレベルが、ＰＷＭ比較器３２１で検出され、その検出結果に従ってパルス発生回路３２２が動作し、パルス発生回路３２２によって、ハイサイドＭＯＳＦＥＴおよびロウサイドＭＯＳＦＥＴを駆動するＰＷＭ波形が形成される。このように、ＰＷＭ制御においては、ＣＰＵ２５へ供給する電流に応じて、ハイサイドＭＯＳＦＥＴ／ロウサイドＭＯＳＦＥＴのオン／オフしている時間が変わる（周期は一定）。なお、図９において、ＰＷＭ比較器３２１は、図１に示したＰＷＭ比較器３１に相当し、パルス発生回路３２２は、図１に示したラッチ回路３２とＭＯＳ制御部１９８とを含んでいると理解させたい。上記ＰＳ２モードと区別するために、ＰＷＭ制御による電力供給を、以下ではＰＳ１モードと称する場合がある。
On the other hand, in the PWM control, the level of the output voltage of the
ＰＳ２モードにおいては、検出比較回路１０１が使われるが、この比較のための参照電圧である所定の電圧１０２を高く設定すると、エラーアンプ２５の出力電圧が、この参照電圧に到達するまでに時間がかかるため、ハイサイドＭＯＳＦＥＴ／ロウサイドＭＯＳＦＥＴをオン／オフする周波数が、低くなる。その結果として、コントローラおよび電圧レギュレータの消費電力の低減を図ることは可能となるが、電源電圧におけるリップルが増え、またピーク電流が増加し、ハイサイドＭＯＳＦＥＴの導通損失が大きくなる。一方、参照電圧である所定の電圧１０２を低く設定すると、ハイサイドＭＯＳＦＥＴ／ロウサイドＭＯＳＦＥＴをオン／オフする周波数が、高くなる。そのため、この場合には、電圧レギュレータでの損失が増大する。
In the PS2 mode, the detection /
参照電圧である所定の電圧１０２の値は、上記したリップルの増加、ピーク電流の増加、導通損失および損失を考慮して設定される。ＰＳ１モードからＰＳ２モードへ移行する場合を考えた場合、ＰＳ１モードでの電流供給の能力が低下され、続いてＰＳ２モードへ移行すると考えられる。ＰＳ１モードで、電流供給の能力を低下する場合、ハイサイドＭＯＳＦＥＴのオン時間を短くするように、エラーアンプ２３の出力電圧の値は、低くなる。一方、ＰＳ２モードでの参照電圧は、上記した事項（リップルの増加、電圧レギュレータの損失増加等）を考慮して決定される。そのため、ＰＳ１モードからＰＳ２モードへ移行するときに、検出比較回路１０１に供給される参照電圧とエラーアンプ２３の出力電圧との間に比較的大きな電位差が生じる。たとえば、この移行時において、参照電圧に比べてエラーアンプ２３の出力電圧が低いと言う様な状態が生じる。このような状態が生じると、移行直後においては、検出比較回路１０１は一致を検出しないことになり、位相クロック生成部２１がクロック信号Ｃｌｏｃｋを形成せず、電圧レギュレータ３０−１〜３０−３が動作せずに、ＣＰＵ２５の電源電圧が一時的に低下（Ｄｒｏｏｐ）する。上記した様に、低消費電力化のために容量２９が小さくされた場合には、モード変更時に、特に電源電圧が比較的大きく低下することが考えられ、電源電圧がＣＰＵ２５の動作下限電圧を下回るような状況が発生することが危惧される。
The value of the
図９に示された実施の形態においては、参照電圧である所定の電圧１０２が供給される検出比較回路１０１の入力ノードに制御回路１０６が接続されている。制御回路１０６は、モードコントロール回路１０３からの信号により制御される。モードコントロール回路１０３は、ＰＷＭ制御からＰＦＭ制御へ移行するとき（たとえば、ＰＳ１モードからＰＳ２モードへ移行するとき）、制御回路１０６に対して、その出力を変更するように指示を発生する。後で図１０を用いて説明するが、この指示を受けて、制御回路１０６は、参照電圧を一時的に変更する（たとえば、参照電圧を低下させる）。これにより、ＰＳ１モードからＰＳ２モードへ移行するとき、参照電圧である所定の電圧１０２を低下させることができ、モード移行時に検出比較回路１０１の一対の入力ノード間に印加される電圧差（エラーアンプ２５の出力電圧と、制御回路１０６により変更された参照電圧との間の電圧差）を減らすことができる。そのため、ＰＦＭ制御に移行したとき、位相クロック生成部２１によるクロック信号Ｃｌｏｃｋの生成の遅延を低減することが可能となり、電源電圧が大きく低下するのを防ぐことが可能となる。
In the embodiment shown in FIG. 9, a
図１０は、制御回路１０６の回路図である。同図において、４００、４０３、４０４は抵抗素子であり、４０１および４０２はＭＯＳＦＥＴであり、４０５は容量素子である。抵抗素子４０３と４０４を電源Ｖｃと回路の接地電圧Ｖｅとの間に直列に接続することにより、電源電圧Ｖｃを抵抗素子４０３と４０４とで分圧し、参照電圧である所定の電圧１０２を形成する。抵抗素子４０４と並列接続された容量素子４０５は、参照電圧の安定化をはかるために設けられており、形成された参照電圧は、図９の検出比較回路１０１の入力ノードに供給される。抵抗素子４００とＭＯＳＦＥＴ４０１は、インバータ接続され、その出力がＭＯＳＦＥＴ４０２のゲートに供給されている。ＭＯＳＦＥＴ４０２は、抵抗素子４０４と並列接続され、スイッチ素子として機能する。ＭＯＳＦＥＴ４０１のゲートに図９のモードコントロール回路１０３からの信号が供給される。
FIG. 10 is a circuit diagram of the
ＰＷＭ制御からＰＦＭ制御へ移行する際に、モードコントロール回路１０３からは、ハイレベルからロウレベルへ変化し、所定時間後にロウレベルからハイレベルへ戻る制御信号が供給される。これにより、ＰＷＭ制御からＰＦＭ制御へ移行する際、ＭＯＳＦＥＴ４０２が上記の所定時間だけオン状態となり、参照電圧が低下される。
When shifting from PWM control to PFM control, the
図９と図１０との対応関係を述べておくと、抵抗素子４００とＭＯＳＦＥＴ４０１、４０２により制御回路１０６が構成され、抵抗素子４０３、４０４および容量素子４０５によって所定の電圧１０２が構成されている。
The correspondence between FIG. 9 and FIG. 10 is described. The
図１１には、制御回路１０６の変形例が示されている。図１１において、図１０と同じ部分には、同じ符号を付しており、その説明は省略する。図１１において、制御回路１０６は、モードコントロール回路１０３からの制御信号によってスイッチ制御されるスイッチ４０６、アンプ４０７およびＤＡＣ４０８を有する。ＰＷＭ制御（たとえば、ＰＳ１モード）のとき、モードコントロール回路１０３によってスイッチ４０６は、オン状態にされている。これにより、ＤＡＣ４０８からのアナログ電圧はアンプ４０７により増幅され、検出比較回路１０１の入力ノードに供給される。このとき、抵抗素子４０３および容量素子４０５により形成された参照電圧も検出比較回路１０１の入力ノードに供給されているが、アンプ４０７の出力電圧の値によって検出比較回路１０１の入力ノードの電圧はクランプされる。ＰＷＭ制御からＰＦＭ制御へ移行する際に、スイッチ４０６はモードコントロール回路１０３からの制御信号により、オフ状態にされる。これにより、検出比較回路１０１の入力ノードにおける電圧は、クランプされた電圧から、参照電圧（抵抗素子４０３と抵抗素子４０４による分圧電圧）へ変化する。このようにすることにより、ＰＷＭ制御からＰＦＭ制御へ移行する際、参照電圧よりも低いクランプ電圧が検出比較回路１０１の入力ノードに印加され、時間経過とともに入力ノードの電圧は、参照電圧に向けて変化する。この変形例においては、アンプ４０７の増幅率とＤＡＣ４０８に与えるデジタルデータにより、クランプ電圧を変更することができる。なお、ＤＡＣ４０８に与えるデジタルデータは、ＭＣＵ５により変更してもよいし、固定にしてもよい。
FIG. 11 shows a modification of the
図７に示した実施の形態に図９に示した実施の形態を適用した他の実施の形態がある。この実施の形態においては、図７に示した検出比較回路１０１の入力ノードに、図９に示した制御回路１０６の出力が接続される。すなわち、検出比較回路１０１（図７）と所定の電圧１０２（図７）との接続ノードに、制御回路１０６の出力が接続される。また、制御回路１０６の入力は、モードコントロール回路１０３（図７）に接続される。この場合も、ＰＷＭ制御により電源電圧を形成しているＰＳ２モードから、ＰＦＭ制御により電源電圧を形成するＰＳ１モードへ変更するとき、所定の電圧１０２（図７）の電圧が制御回路１０６によって一時的に低下される。
There is another embodiment in which the embodiment shown in FIG. 9 is applied to the embodiment shown in FIG. In this embodiment, the output of the
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.
１ コントローラ
５ ＭＣＵ
２２ ＡＤＣ
２３ エラーアンプ
２４ センスアンプ
２５ ＣＰＵ
３０−１〜３０−３ 電圧レギュレータ
１０１ 検出比較回路
１０３ モードコントロール回路
１０６ 制御回路
1
22 ADC
23
30-1 to 30-3
Claims (11)
前記電圧レギュレータから出力される電圧を、第１電圧から第２電圧へリニアに低下させるとき、前記第１電圧に対応した第１目標電圧と前記第２電圧に対応した第２目標電圧との間の電圧である第３目標電圧と、前記第３目標電圧とは異なる電圧である第４目標電圧を順次発生する電圧発生回路を具備し、
前記電圧レギュレータから出力される電圧に従った測定電圧が前記第３目標電圧に応じた電圧に達したとき、前記第４目標電圧が形成され、測定電圧が第４目標電圧に応じた電圧に達したか否かの判定が行われるコントローラ。 A controller for controlling a voltage regulator,
When the voltage output from the voltage regulator is linearly decreased from the first voltage to the second voltage, the voltage is between the first target voltage corresponding to the first voltage and the second target voltage corresponding to the second voltage. A voltage generation circuit for sequentially generating a third target voltage that is a voltage of the second target voltage and a fourth target voltage that is a voltage different from the third target voltage,
When the measured voltage according to the voltage output from the voltage regulator reaches a voltage according to the third target voltage, the fourth target voltage is formed, and the measured voltage reaches a voltage according to the fourth target voltage. A controller that determines whether or not
デジタルデータを形成するデジタル制御部と、
前記デジタル制御部からのデジタルデータをアナログ信号に変換するデジタル／アナログ変換回路と、
前記デジタル／アナログ変換回路から出力される目標電圧と、負荷に供給される電源電圧に応じた測定電圧とを比較するエラーアンプと、
前記エラーアンプの出力電圧と第１電圧との差を検出する検出回路とを具備し、
電源電圧を第２電圧から第３電圧へ変化させるとき、前記電源電圧を前記第２電圧にするときに前記エラーアンプに供給されるべき第１目標電圧と、前記電源電圧を前記第３電圧にするときに前記エラーアンプに供給されるべき第２目標電圧との間の第３目標電圧を、前記デジタル／アナログ変換回路が形成する様なデジタルデータを、前記デジタル制御部は形成し、前記検出回路により前記エラーアンプの出力電圧と前記第１電圧との間の差電圧が所定の値であることを検出したとき、前記第３目標電圧と前記第２目標電圧との間の第４目標電圧を、前記デジタル／アナログ変換回路が形成する様なデジタルデータを、前記デジタル制御部が形成するコントローラ。 A controller for controlling a voltage regulator that supplies a power supply voltage to a load,
A digital controller that forms digital data;
A digital / analog conversion circuit for converting digital data from the digital control unit into an analog signal;
An error amplifier that compares a target voltage output from the digital / analog conversion circuit with a measurement voltage corresponding to a power supply voltage supplied to a load;
A detection circuit for detecting a difference between the output voltage of the error amplifier and the first voltage;
When the power supply voltage is changed from the second voltage to the third voltage, the first target voltage to be supplied to the error amplifier when the power supply voltage is changed to the second voltage, and the power supply voltage is changed to the third voltage. The digital control unit forms digital data such that the digital / analog conversion circuit forms a third target voltage between the second target voltage to be supplied to the error amplifier and the detection A fourth target voltage between the third target voltage and the second target voltage when the circuit detects that the difference voltage between the output voltage of the error amplifier and the first voltage is a predetermined value; The digital control unit forms digital data that the digital / analog conversion circuit forms.
前記ＣＰＵに供給されるべき電源電圧を形成する電圧レギュレータと、
前記ＣＰＵと前記電圧レギュレータに接続され、前記ＣＰＵからのコマンドに従って、前記電圧レギュレータを制御するコントローラとを具備するシステムであって、
前記コントローラは、
デジタルデータを形成するデジタル制御部と、
前記デジタル制御部からのデジタルデータをアナログ信号に変換するデジタル／アナログ変換回路と、
前記デジタル／アナログ変換回路から出力される目標電圧と、負荷に供給される電源電圧に応じた測定電圧とを比較するエラーアンプと、
前記エラーアンプの出力電圧と第１電圧との間の差電圧を検出する検出回路とを有し、
前記ＣＰＵからのコマンドに応答して、電源電圧を第２電圧から第３電圧へ変化させるとき、前記電源電圧を前記第２電圧にするときに前記エラーアンプに供給されるべき第１目標電圧と、前記電源電圧を前記第３電圧にするときに前記エラーアンプに供給されるべき第２目標電圧との間の第３目標電圧を、前記デジタル／アナログ変換回路が形成する様なデジタルデータを、前記デジタル制御部は形成し、前記検出回路により前記エラーアンプの出力電圧と前記第１電圧との一致が検出されたとき、前記第３目標電圧と前記第２目標電圧との間の第４目標電圧を、前記デジタル／アナログ変換回路が形成する様なデジタルデータを、前記デジタル制御部が形成するシステム。 A CPU that operates according to a program;
A voltage regulator for forming a power supply voltage to be supplied to the CPU;
A system that is connected to the CPU and the voltage regulator, and that controls the voltage regulator according to a command from the CPU;
The controller is
A digital controller that forms digital data;
A digital / analog conversion circuit for converting digital data from the digital control unit into an analog signal;
An error amplifier that compares a target voltage output from the digital / analog conversion circuit with a measurement voltage corresponding to a power supply voltage supplied to a load;
A detection circuit for detecting a difference voltage between the output voltage of the error amplifier and the first voltage;
A first target voltage to be supplied to the error amplifier when changing the power supply voltage from the second voltage to the third voltage in response to a command from the CPU; Digital data such that the digital / analog conversion circuit forms a third target voltage between the second target voltage to be supplied to the error amplifier when the power supply voltage is the third voltage, The digital control unit is formed, and when a coincidence between the output voltage of the error amplifier and the first voltage is detected by the detection circuit, a fourth target between the third target voltage and the second target voltage. A system in which the digital control unit forms digital data such that the digital / analog conversion circuit forms a voltage.
目標電圧と、前記電圧レギュレータから負荷に供給されるところの電源電圧に応じた測定電圧とを比較するエラーアンプと、
前記エラーアンプの出力電圧と第１電圧との間の電位差を検出する検出回路と、
前記第１電圧の値を変更する制御回路とを具備し、
前記制御回路は、エラーアンプの出力により前記複数のＭＯＳＦＥＴをＰＷＭ制御しているモードから前記検出回路の出力により前記複数のＭＯＳＦＥＴをＰＦＭ制御するモードへの移行に応答して、前記第１電圧の値を変更するコントローラ。 A controller for controlling a voltage regulator having a plurality of MOSFETs,
An error amplifier that compares a target voltage with a measured voltage corresponding to a power supply voltage supplied to the load from the voltage regulator;
A detection circuit for detecting a potential difference between the output voltage of the error amplifier and the first voltage;
A control circuit for changing the value of the first voltage,
The control circuit responds to a transition from a mode in which the plurality of MOSFETs are PWM controlled by the output of the error amplifier to a mode in which the plurality of MOSFETs are PFM controlled by the output of the detection circuit. The controller whose value is to be changed.
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