JP2014033128A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関し、詳しくは異なるゲート絶縁膜を有する2種類のトランジスタを含むMOS半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a MOS semiconductor device including two types of transistors having different gate insulating films and a manufacturing method thereof.
MOS半導体装置では、駆動系と電源系のMOSトランジスタが含まれ、駆動系には主に薄膜のゲート酸化膜を有するMOSトランジスタが、電源系には主に厚膜のゲート酸化膜を有するMOSトランジスタが用いられている。 The MOS semiconductor device includes a driving system and a power system MOS transistor. The driving system mainly includes a thin gate oxide film, and the power system includes a thick gate oxide film. Is used.
このような膜厚の異なる2種類のゲート酸化膜の形成方法が特許文献1に開示されている。特許文献1では、シリコン基板上に薄膜の第1のゲート酸化膜を形成した後、第1の多結晶シリコン膜を形成し、厚膜のゲート酸化膜を形成する領域の第1のゲート酸化膜を除去してシリコン基板表面を露出させる。次に、熱酸化して露出したシリコン基板表面に厚膜の第2のゲート酸化膜を形成する。このとき、同時に第1の多結晶シリコン膜表面にも酸化シリコン膜が形成される。さらに第2の多結晶シリコン膜を堆積してから、第1の多結晶シリコン膜の上に重なった第2の多結晶シリコン膜を除去し、フッ酸で第1の多結晶シリコン膜表面の酸化シリコン膜を除去し、さらにその上に第3の多結晶シリコン膜を堆積し、第1〜第3の多結晶シリコン膜をエッチングしてゲート電極を形成する。
最近では、トランジスタの性能を高めるため、ゲート絶縁膜を酸化シリコン膜と酸窒化シリコン膜との積層構造として誘電率を大きくすることが行われている。 Recently, in order to improve the performance of a transistor, a dielectric constant is increased by using a gate insulating film as a stacked structure of a silicon oxide film and a silicon oxynitride film.
MOSトランジスタでは、特にPMOSトランジスタで高温、負電圧でトランジスタのしきい値が変動する負性バイアス熱不安定性(negative bias temperature instability:NBTI)という問題が、ゲート絶縁膜の厚膜化に伴い顕著になってきている。この現象は、酸化シリコン膜と酸窒化シリコン膜との積層構造では、膜厚が5nm以上で顕著となることが、本発明者らの検討により明らかになっている。 In the case of MOS transistors, the problem of negative bias temperature instability (NBTI), in which the threshold of the transistor varies at high temperatures and negative voltages, especially in PMOS transistors, is notable as the gate insulating film becomes thicker. It has become to. It has been clarified by the present inventors that this phenomenon becomes significant when the film thickness is 5 nm or more in the laminated structure of the silicon oxide film and the silicon oxynitride film.
本発明の一実施形態によれば、
第1のゲート絶縁膜を有する第1のMOSトランジスタと第2のゲート絶縁膜を有する第2のMOSトランジスタとを備えた半導体装置であって、
前記第1のゲート絶縁膜は酸化シリコン膜を含み、前記第2のゲート絶縁膜は酸化シリコン膜と酸窒化シリコン膜を含むことを特徴とする半導体装置、が提供される。
According to one embodiment of the present invention,
A semiconductor device comprising a first MOS transistor having a first gate insulating film and a second MOS transistor having a second gate insulating film,
There is provided a semiconductor device, wherein the first gate insulating film includes a silicon oxide film, and the second gate insulating film includes a silicon oxide film and a silicon oxynitride film.
また、本発明の別の実施形態によれば、
半導体基板上に第1の酸化シリコン膜を形成する工程と、
前記第1の酸化シリコン膜上に第1の多結晶シリコンを形成する工程と、
前記第の1酸化シリコン膜と前記第1の多結晶シリコンを除去して前記半導体基板の一部を露出させる工程と、
露出した前記半導体基板上に第2の酸化シリコン膜を形成するとともに、残った前記第1の多結晶シリコン表面に第2の酸化シリコン膜を形成する工程と、
前記第2の酸化シリコン膜表面に酸窒化シリコン膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法、が提供される。
Also, according to another embodiment of the present invention,
Forming a first silicon oxide film on the semiconductor substrate;
Forming a first polycrystalline silicon on the first silicon oxide film;
Removing the first silicon oxide film and the first polycrystalline silicon to expose a part of the semiconductor substrate;
Forming a second silicon oxide film on the exposed semiconductor substrate, and forming a second silicon oxide film on the remaining first polycrystalline silicon surface;
And a step of forming a silicon oxynitride film on the surface of the second silicon oxide film.
本発明の一実施形態によれば、厚膜ゲート絶縁膜のMOSトランジスタにゲート酸化膜を用い、薄膜ゲート絶縁膜のMOSトランジスタに酸化膜と酸窒化膜の積層構造を用いることにより、薄膜ゲート絶縁膜のMOSトランジスタの性能を向上した上で、厚膜ゲート絶縁膜のMOSトランジスタのNBTI劣化を防ぐことができる。 According to an embodiment of the present invention, a gate oxide film is used for a MOS transistor of a thick gate insulating film, and a stacked structure of an oxide film and an oxynitride film is used for a MOS transistor of a thin film gate insulating film. In addition to improving the performance of the film MOS transistor, it is possible to prevent the NBTI deterioration of the thick gate insulating film MOS transistor.
以下、本発明の実施形態例について図面を参照して説明するが、本発明はこれらの実施形態例のみに限定されるものでは無い。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention is not limited to these embodiments.
(実施形態例1)
図1〜図14は、本発明の一実施形態に係る半導体装置の製造方法を説明する工程図であり、模式断面図(図1,3,4,6−9,11,13)と平面図(図2,5,10,12,14)を示す。
(Example 1)
1 to 14 are process diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention, and are schematic cross-sectional views (FIGS. 1, 3, 4, 6-9, 11, 13) and plan views. (FIGS. 2, 5, 10, 12, and 14) are shown.
まず、図1、図2に示すようにチャネル注入によりN−well及びP−wellの形成された半導体基板(シリコン基板)1に、公知の方法によりN−well及びP−wellの境界に素子分離領域(STI)2を形成する。N−well上にはPMOSが、P−well上にはNMOSがそれぞれ形成される。なお、ウェル構造はこの例に限定されず、P型シリコン基板を用いる場合には、P−wellのない構造や、N−well中にP−wellを形成したトリプルウェル構造などを用いることができる。 First, as shown in FIG. 1 and FIG. 2, element isolation is performed on a semiconductor substrate (silicon substrate) 1 on which N-wells and P-wells are formed by channel implantation at the boundary between N-wells and P-wells by a known method. Region (STI) 2 is formed. A PMOS is formed on the N-well, and an NMOS is formed on the P-well. The well structure is not limited to this example. When a P-type silicon substrate is used, a structure without P-well or a triple well structure in which a P-well is formed in an N-well can be used. .
次に、図3に示すように、半導体基板1の全面に厚膜の第1ゲート絶縁膜(第1ゲート酸化膜)3を形成する。第1のゲート酸化膜3はこの例では堆積法により形成する場合を示しているが、基板酸化により形成してもよい。その場合はSTI2上には形成されず、STI2上面から後退した半導体基板1中にその膜厚の半分程度が形成される。第1ゲート酸化膜3は後述する薄膜の第2ゲート絶縁膜よりも厚い膜であればよいが、好ましくは5nm以上、より好ましくは10nm以上に形成される。
Next, as shown in FIG. 3, a thick first gate insulating film (first gate oxide film) 3 is formed on the entire surface of the
第1ゲート酸化膜3上に第1の多結晶シリコン膜(第1ポリシリコン膜)4を形成する。第1ポリシリコン膜4は、非ドープポリシリコンやリン(P)などのN型不純物をドープしたドープトポリシリコンを用いることができる。
A first polycrystalline silicon film (first polysilicon film) 4 is formed on the first
図4、図5に示すように、N−well上に第1(PMOS)ゲートスタック5を形成するため、フォトレジストマスク6を形成し、P−well上の第1ポリシリコン膜4をドライエッチング等で除去した後、さらにエッチングにより第1ゲート酸化膜3を除去する。その後、レジストマスク6を除去する。
As shown in FIGS. 4 and 5, a
次に、図6に示すように、第2ゲート酸化膜7を形成する。第2ゲート酸化膜7は、熱酸化法でも堆積法で形成してもよい。
Next, as shown in FIG. 6, a second
次に、図7に示すように、第2ゲート酸化膜7表面を窒化して酸窒化膜8を形成する。第2ゲート酸化膜7と酸窒化膜8との積層を第2ゲート絶縁膜9という。第2ゲート絶縁膜9は、第1ゲート酸化膜3よりも薄い膜であり、例えば、10nm未満、より好ましくは5nm未満とする。なお、酸窒化膜8の表面は実質的に窒化膜(シリコン窒化膜)となっていてもよい。窒化は、第2ゲート酸化膜7まで形成した基板を窒素プラズマ雰囲気中に曝すことで実施することができる。また、第2ゲート酸化膜7を堆積法で形成する場合、酸窒化膜8を連続して形成してもよい。例えば、CVD法で形成する場合、初期段階ではシリコン原料ガス(例えば、テトラエトキシシラン(TEOS)など)と酸化ガス(例えば、酸素やオゾン)を用いて第2ゲート酸化膜7を堆積し、途中から窒化ガス(例えば、アンモニアガス)を導入して酸窒化膜8を形成することができる。
Next, as shown in FIG. 7, the surface of the second
次に、図8に示すように、全面に第2の多結晶ポリシリコン膜(第2ポリシリコン膜)10を成膜する。第2ポリシリコン膜10は、非ドープポリシリコンやボロン(B)などのP型不純物をドープしたドープトポリシリコンを用いることができる。
Next, as shown in FIG. 8, a second polycrystalline polysilicon film (second polysilicon film) 10 is formed on the entire surface. The
次に、図9、図10に示すように、第2ポリシリコン膜10を化学機械研磨(CMP)方により平坦化する。このとき、第1ポリシリコン膜4上の第2ゲート絶縁膜9をエッチングストッパとし、さらに、第1ポリシリコン膜4上面を露出させ、第1ポリシリコン膜4と第2ポリシリコン膜10の高さを揃える。第1ゲートスタック5との境界に第2ゲート絶縁膜9(第2ゲート酸化膜7及び酸窒化膜8)が露出する。
Next, as shown in FIGS. 9 and 10, the
次に、図11、図12に示すように、全面にタングステン(W)等のメタル層11、キャップ層12としてのシリコン窒化膜を形成し、さらに、ゲートパターンを形成するマスクフォトレジスト13を形成する。
Next, as shown in FIGS. 11 and 12, a
最後に、図13,図14に示すように、マスクフォトレジスト13をマスクにキャップ層12をエッチングし、その後、STI2表面及び半導体基板1表面が露出するように下層の膜をエッチング除去し、PMOS領域に第1ポリシリコン膜4、メタル層11、キャップ層12の積層からなる第1ゲート電極(PMOSゲート)14を、NMOS領域に第2ポリシリコン膜10、メタル層11、キャップ層12の積層からなる第2ゲート電極(NMOSゲート)15を形成する。露出した半導体基板1表面には、PMOS形成領域にはP型不純物を注入して第1MOSトランジスタのソース・ドレイン16A、16Bを形成し、NMOS領域にはN型不純物を注入して第2MOSトランジスタのソース・ドレイン17A、17Bを形成する。
Finally, as shown in FIGS. 13 and 14, the
その後は、公知の方法により第1及び第2MOSトランジスタに接続するコンタクトや配線等を形成し、半導体装置が完成する。 Thereafter, contacts and wirings connected to the first and second MOS transistors are formed by a known method, and the semiconductor device is completed.
以上の例では、PMOSトランジスタとNMOSトランジスタを形成する場合に、PMOSトランジスタのゲート絶縁膜に厚膜の酸窒化膜を含まない第1ゲート絶縁膜を適用することで、NBTI特性に優れたPMOSトランジスタを得ることができ、一方、酸窒化膜を含む薄膜の第2ゲート絶縁膜を適用したNMOSでは誘電率が高められることでトランジスタ特性が向上する。 In the above example, when the PMOS transistor and the NMOS transistor are formed, the PMOS transistor having excellent NBTI characteristics by applying the first gate insulating film not including the thick oxynitride film to the gate insulating film of the PMOS transistor. On the other hand, in the NMOS to which the thin second gate insulating film including the oxynitride film is applied, the transistor characteristics are improved by increasing the dielectric constant.
なお、本発明は例示した上記実施形態例に限定されるものではない。例えば、MOSトランジスタの構造として、PMOSとNMOSを形成する場合について説明したが、しきい値特性の異なるPMOS同士、又はNMOS同士を形成する場合について適用することができる。又、ゲート電極構造として、ポリシリコン膜上にメタル層を形成した、いわゆる、ポリメタル構造について説明したが、ポリシリコン膜上にタングステンシリサイド(WS)等のシリサイドを形成した、いわゆる、ポリサイド構造や、ポリシリコン膜のみを用いたポリゲート構造であってもよい。又、ゲート電極としてSTIで囲まれた半導体基板1(活性領域)毎にそれぞれゲート電極を形成する例を説明したが、複数の活性領域を跨ぐ配線構造のゲート電極としてもよい。さらに、例示したようにPMOSとNMOSとが隣接している場合には、それぞれのゲート電極間を接続してCMOSを形成してもよい。 In addition, this invention is not limited to the said embodiment example illustrated. For example, although the case where the PMOS and NMOS are formed as the structure of the MOS transistor has been described, the present invention can be applied to the case where PMOSs or NMOSs having different threshold characteristics are formed. In addition, as the gate electrode structure, a so-called polymetal structure in which a metal layer is formed on a polysilicon film has been described. A poly gate structure using only a polysilicon film may be used. Further, although an example in which a gate electrode is formed for each semiconductor substrate 1 (active region) surrounded by STI as a gate electrode has been described, a gate electrode having a wiring structure straddling a plurality of active regions may be used. Furthermore, when the PMOS and the NMOS are adjacent to each other as illustrated, the CMOS may be formed by connecting the respective gate electrodes.
上記実施形態例1のように、PMOSとNMOSを形成する場合、それぞれのゲート電極を構成する第1ポリシリコン膜4及び第2ポリシリコン膜10には、それぞれのトランジスタのチャネルとなる半導体基板1と同一導電型(ソース・ドレインと逆導電型)の不純物を導入することで、高信頼性、高速性のPMOS及びNMOSを作成することができる。
When the PMOS and NMOS are formed as in the first embodiment, the
(実施形態例2)
上記実施形態例1では、厚膜の第1ゲート絶縁膜3を最初に形成し、薄膜の第2ゲート絶縁膜9を後に形成する例を示したが、逆に薄膜の第2ゲート絶縁膜9を先に形成し、第2ポリシリコン膜10を形成した後、図4のように、NMOS領域側に第2ゲートスタックを形成し、その後、厚膜の第1ゲート酸化膜3、第1ポリシリコン膜4を形成し、図9に示すように、第1ポリシリコン膜4と第2ポリシリコン膜10の高さを揃えるようにしてもよい。
In the first embodiment, the thick first
1 半導体基板(シリコン基板)
2 STI
3 第1のゲート絶縁膜(第1ゲート絶縁膜)
4 第1の多結晶シリコン膜(第1ポリシリコン膜)
5 第1ゲートスタック
6 フォトレジスト
7 第2ゲート酸化膜
8 酸窒化膜
9 第2のゲート絶縁膜
10 第2の多結晶シリコン膜(第2ポリシリコン膜)
11 メタル層
12 キャップ層
13 フォトレジスト
14 第1ゲート電極(PMOSゲート)
15 第2ゲート電極(NMOSゲート)
16A、16B ソース・ドレイン(PMOS)
17A、17B ソース・ドレイン(NMOS)
1 Semiconductor substrate (silicon substrate)
2 STI
3 First gate insulating film (first gate insulating film)
4 First polycrystalline silicon film (first polysilicon film)
5
15 Second gate electrode (NMOS gate)
16A, 16B Source / drain (PMOS)
17A, 17B Source / drain (NMOS)
Claims (12)
前記第1のゲート絶縁膜は酸化シリコン膜を含み、前記第2のゲート絶縁膜は酸化シリコン膜と酸窒化シリコン膜を含むことを特徴とする半導体装置。 A semiconductor device comprising a first MOS transistor having a first gate insulating film and a second MOS transistor having a second gate insulating film,
The semiconductor device, wherein the first gate insulating film includes a silicon oxide film, and the second gate insulating film includes a silicon oxide film and a silicon oxynitride film.
前記第1の酸化シリコン膜上に第1の多結晶シリコンを形成する工程と、
前記第の1酸化シリコン膜と前記第1の多結晶シリコンを除去して前記半導体基板の一部を露出させる工程と、
露出した前記半導体基板上に第2の酸化シリコン膜を形成するとともに、残った前記第1の多結晶シリコン表面に第2の酸化シリコン膜を形成する工程と、
前記第2の酸化シリコン膜表面に酸窒化シリコン膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 Forming a first silicon oxide film on the semiconductor substrate;
Forming a first polycrystalline silicon on the first silicon oxide film;
Removing the first silicon oxide film and the first polycrystalline silicon to expose a part of the semiconductor substrate;
Forming a second silicon oxide film on the exposed semiconductor substrate, and forming a second silicon oxide film on the remaining first polycrystalline silicon surface;
And a step of forming a silicon oxynitride film on the surface of the second silicon oxide film.
前記第2の多結晶シリコンと前記第1の多結晶シリコン表面上の前記酸窒化シリコン膜とを前記第1の多結晶シリコンが露出するまで研磨する工程と、
を具備することを特徴とする請求項7に記載の半導体装置の製造方法。 Forming a second polycrystalline silicon on the silicon oxynitride film;
Polishing the second polycrystalline silicon and the silicon oxynitride film on the surface of the first polycrystalline silicon until the first polycrystalline silicon is exposed;
The method of manufacturing a semiconductor device according to claim 7, comprising:
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