JP2014022656A - Pattern formation method, and method of manufacturing semiconductor device by using the same - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、サイドウォール方式のダブルパターン技術(SADPT:Self aligned Double Patterning Technology)を用いたパターン形成方法およびそれを用いた半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a pattern forming method using a sidewall type double patterning technology (SADPT) and a method of manufacturing a semiconductor device using the same.
近年、半導体装置の微細化に伴い、リソグラフィ技術による単一工程でのパターン形成が困難となっている。これに対処する一つの方策としてサイドウォール方式のダブルパターン技術(SADPT)が用いられるようになってきた。 In recent years, with the miniaturization of semiconductor devices, it is difficult to form a pattern in a single process using a lithography technique. As one measure for coping with this, a sidewall type double pattern technology (SADPT) has come to be used.
例えば、特開2011−40561号公報(特許文献1)は、SADPT法の一例を記載している。この特許文献1の図1A乃至図1Kに記載されたSADPT法の概略は、以下のようになっている。
For example, JP 2011-40561 A (Patent Document 1) describes an example of the SADPT method. The outline of the SADPT method described in FIG. 1A to FIG. 1K of
先ず、特許公報1の図1Aに示されるように、シリコン基板上に、ゲート絶縁膜およびゲート電極となる金属膜を形成する。
First, as shown in FIG. 1A of
次に、特許公報1の図1Bに示されるように、金属膜上にBARC(Bottom Anti-Reflection Coating)膜およびホトレジストからなる犠牲膜(第1パターン)を形成する。
Next, as shown in FIG. 1B of
次に、特許公報1の図1Cに示されるように、犠牲膜にリソグラフィ法により所定のパターンを形成する。
Next, as shown in FIG. 1C of
次に、特許公報1の図1Dに示されるように、パターニングされた犠牲膜をマスクとしてBARC膜をエッチングする。
Next, as shown in FIG. 1D of
次に、特許公報1の図1Eに示されるように、MLD(Molecular Layer Deposition)法を用いて全面にMLDシリコン酸化膜を形成する。
Next, as shown in FIG. 1E of
次に、特許公報1の図1Fに示されるように、全面エッチバックすることにより犠牲膜およびBARC膜の側壁上にMLDシリコン酸化膜からなるサイドウォール膜を形成する。これにより犠牲膜の上面が露出する。
Next, as shown in FIG. 1F of
次に、特許公報1の図1Gに示されるように、上面が露出した犠牲膜を選択的に除去する。これにより犠牲膜の下に位置するBARC膜の上面が露出する。
Next, as shown in FIG. 1G of
さらに、特許公報1の図1Hに示されるように、上面が露出したBARC膜を選択的に除去する。これにより金属膜の上にはサイドウォール膜のパターン(第2パターン)が残存する。
Further, as shown in FIG. 1H of
次に、特許公報1の図1Iに示されるように、サイドウォール膜をマスクとして金属膜およびゲート絶縁膜をエッチングしゲート電極を形成する。
Next, as shown in FIG. 1I of
そして、特許公報1の図1Jに示されるように、マスクとして用いたサイドウォール膜を除去する。
Then, as shown in FIG. 1J of
以上のSADPT法を用いることにより、第1パターンの倍ピッチの間隔で最終的なゲート電極を形成することができる。したがって、リソグラフィで形成する第1パターンを解像限界となる最小加工寸法で形成する必要がなくなり、解像限界のパターンを形成する困難が解消される利点がある。 By using the above SADPT method, final gate electrodes can be formed at intervals of double the pitch of the first pattern. Therefore, it is not necessary to form the first pattern formed by lithography with the minimum processing dimension that is the resolution limit, and there is an advantage that the difficulty of forming the pattern of the resolution limit is eliminated.
しかしながら、半導体装置の微細化がさらに進むと、リソグラフィで形成する第1パターン自体を解像限界以下で形成しなければならない状況が発生する。これに対処するために、リソグラフィで形成したホトレジストパターンを縮退させるスリミング法が検討されている。 However, when the semiconductor device is further miniaturized, a situation occurs in which the first pattern itself formed by lithography must be formed below the resolution limit. In order to cope with this, a slimming method for degenerating a photoresist pattern formed by lithography has been studied.
スリミング法は、ホトレジストパターンをマスクとして下層膜をエッチングする際に、ホトレジストパターンおよび下層膜を厚さ方向のみならず横方向にもエッチングしてエッチングされた後の下層膜の幅を最初のホトレジストパターンの幅よりも縮退させて形成する方法である。この方法では第1パターン自体を最小加工寸法以下で形成するので、最終マスクとなる第2パターンはより微細なパターンを実現できる利点がある。 In the slimming method, when the lower layer film is etched using the photoresist pattern as a mask, the width of the lower layer film after etching the photoresist pattern and the lower layer film not only in the thickness direction but also in the lateral direction is determined as the first photoresist pattern. It is a method of forming by degenerating from the width of. In this method, since the first pattern itself is formed with a minimum processing dimension or less, the second pattern serving as the final mask has an advantage that a finer pattern can be realized.
特開2007−96099号公報(特許文献2)は、ホトレジストパターンを縮退させて微細なパターンを形成するスリミング法の一例を記載している。 Japanese Patent Application Laid-Open No. 2007-96099 (Patent Document 2) describes an example of a slimming method for forming a fine pattern by degenerating a photoresist pattern.
しかしながら、発明者らの検討によれば、上記のスリミング法によりパターンを縮退させると、パターンが倒壊するあるいは断線するなどの問題が発生することが明らかとなった。 However, according to the study by the inventors, it has been clarified that when the pattern is degenerated by the above-described slimming method, problems such as collapse or disconnection of the pattern occur.
上記問題に鑑みて、本発明のパターン形成方法は、半導体基板上にハードマスク膜を形成する工程と、ハードマスク膜上に第1の幅を有する第1犠牲膜パターンを形成する工程と、第1犠牲膜パターンの表面に熱酸化膜を形成する工程と、熱酸化膜を除去して第1の幅より小さい第2の幅を有する第1パターンを形成する工程と、第1パターンを覆い、隣接する2つの第1パターンの間に凹部を形成するように全面に第2犠牲膜を形成する工程と、凹部を埋設するように全面に第3犠牲膜を形成する工程と、第3犠牲膜をエッチバックして凹部に第3犠牲膜を埋設すると共に第2犠牲膜の上面を露出させる工程と、上面が露出した第2犠牲膜を除去することによって第1パターンの両側面に接して形成される開孔を有する第2パターンを形成する工程と、を含んで構成される。 In view of the above problems, the pattern forming method of the present invention includes a step of forming a hard mask film on a semiconductor substrate, a step of forming a first sacrificial film pattern having a first width on the hard mask film, A step of forming a thermal oxide film on the surface of one sacrificial film pattern; a step of removing the thermal oxide film to form a first pattern having a second width smaller than the first width; and covering the first pattern; A step of forming a second sacrificial film over the entire surface so as to form a recess between two adjacent first patterns, a step of forming a third sacrificial film over the entire surface so as to bury the recess, and a third sacrificial film Is etched back to embed a third sacrificial film in the recess and expose the upper surface of the second sacrificial film, and remove the second sacrificial film from which the upper surface is exposed to contact both side surfaces of the first pattern. Forming a second pattern having a perforated hole Configured to include that a step.
本発明のパターン形成方法によれば、第1犠牲膜パターンを形成した後、第1犠牲膜パターンの表面に熱酸化法を用いて熱酸化膜を形成し、その熱酸化膜を除去することにより、第1犠牲膜パターンよりも幅の狭い第1パターンを形成する方法を用いているので、第1パターンの倒壊や断線を回避できるという効果がある。 According to the pattern forming method of the present invention, after the first sacrificial film pattern is formed, a thermal oxide film is formed on the surface of the first sacrificial film pattern using a thermal oxidation method, and the thermal oxide film is removed. Since the method of forming the first pattern having a narrower width than the first sacrificial film pattern is used, there is an effect that the collapse or disconnection of the first pattern can be avoided.
[関連技術]
最初に、本発明の理解を容易にするために、発明者らが行った実験検討結果の一例について、図1〜図3を用いて説明する。図1〜図3は、SADPT法における第1パターン形成工程にスリミング法を用いる検討を行った結果を示す図である。
[Related technologies]
First, in order to facilitate understanding of the present invention, an example of the results of experimental studies conducted by the inventors will be described with reference to FIGS. FIG. 1 to FIG. 3 are diagrams showing the results of studies using the slimming method in the first pattern formation step in the SADPT method.
まず、図1を参照すると、半導体基板であるシリコン基板1上に形成されたパッド酸化膜2上に、シリコン窒化膜からなるハードマスク膜3を形成し、さらに、第1パターンとなる第1犠牲膜4を堆積する。第1犠牲膜にはCVD(Chemical Vapor Deposition)法で形成する多結晶シリコン膜を用いた。
First, referring to FIG. 1, a
その後、最終的に形成すべき第1パターン幅をWとした場合、幅が2W、ピッチが4Wとなるホトレジストパターン5を形成した。ここでは、ArFレーザーを光源とする液浸露光装置を用いた。この液浸露光装置における解像限界、すなわち最小加工寸法F値は40nmである。2WはF値の40nmに相当し、WはF値より小さい20nmに相当する。
Thereafter, when the first pattern width to be finally formed is W, a
この状態でホトレジストパターン5をマスクとして第1犠牲膜4をドライエッチングする。幅が20nmの第1パターンを得るためには、このドライエッチングにおいて、第1犠牲膜4を膜厚方向にエッチングしつつ、ホトレジストマスク5および第1犠牲膜4を横方向にもエッチングして、幅を40nmから20nmまで縮退させる必要がある。
In this state, the first
このドライエッチングには、臭化水素(HBr)と、塩素(Cl2)と、窒素(N2)の混合ガスプラズマを用いると共に、異方性エッチングに等方性エッチングが付加される高周波バイアスパワーを印加する条件を用いる。このように、異方性エッチングに等方性エッチングが付加されたドライエッチングは、極めて不安定であり、例えばパターンの粗密差の影響を強く受ける。粗な領域に位置するパターンは、密な領域に位置するパターンに比べて横方向エッチング量が多くなってしまい、ばらつきが増大する問題がある。 In this dry etching, a mixed gas plasma of hydrogen bromide (HBr), chlorine (Cl 2 ), and nitrogen (N 2 ) is used, and high-frequency bias power that adds isotropic etching to anisotropic etching Is used. As described above, dry etching in which isotropic etching is added to anisotropic etching is extremely unstable, and is strongly influenced by, for example, a pattern density difference. The pattern located in the rough region has a problem that the amount of etching in the lateral direction is larger than that of the pattern located in the dense region, and the variation increases.
また、第1犠牲膜として用いる多結晶シリコン膜は、膜自体が多結晶構造であるために結晶粒界を有している。粒界部分はエッチング速度が速くなるために結果的に第1パターンの側壁には凹凸が発生する。この凹凸は両側の側壁に発生するため、幅が著しく狭い部分が生じる。 The polycrystalline silicon film used as the first sacrificial film has a crystal grain boundary because the film itself has a polycrystalline structure. Since the grain boundary portion has a high etching rate, unevenness is generated on the side wall of the first pattern as a result. Since the unevenness is generated on the side walls on both sides, a portion having an extremely narrow width is generated.
図2は、上記ドライエッチングを行って第1パターン4’aを形成した後、マスクとして用いたホトレジストパターン5を除去した後の平面模式図である。図3は同じく断面図である。
FIG. 2 is a schematic plan view after the dry etching is performed to form the first pattern 4'a and then the
上述のように第1パターン4’aの側壁に凹凸が発生するために、図2に示すように、本来均等な幅の直線で形成されなければならないパターンの幅が位置によって変化し、目標とする幅Wのパターンが形成されていない。すなわち、ラインエッジラフネスの悪化等の形状異常が発生するという問題があった。
As described above, since the unevenness is generated on the side wall of the
また、図3の断面図に示すように、同一断面であっても、厚さ方向に凹凸が発生して目標寸法Wよりも細い部分が生じており、機械的強度が脆弱な状態となっている。この結果、極端な場合にはパターンの倒壊や断線が生じる。 Further, as shown in the cross-sectional view of FIG. 3, even in the same cross section, unevenness is generated in the thickness direction, resulting in a portion thinner than the target dimension W, and the mechanical strength is weak. Yes. As a result, the pattern collapses or breaks in extreme cases.
このような問題は、第1パターンの幅が30nmより大きい場合は問題とならなかったが、半導体装置の微細化に伴って要求される第1パターンの幅が30nm以下になると顕在化してきた。さらに微細化が進めば、より深刻な問題となる。 Such a problem does not become a problem when the width of the first pattern is larger than 30 nm, but has become apparent when the width of the first pattern required with the miniaturization of the semiconductor device becomes 30 nm or less. Further miniaturization will become a more serious problem.
[実施形態]
次に、本発明の実施形態の要旨について説明する。
[Embodiment]
Next, the gist of the embodiment of the present invention will be described.
上記問題に鑑みて、本発明の一実施形態に係るパターン形成方法は、半導体基板上にハードマスク膜を形成する工程と、ハードマスク膜上に第1の幅を有する第1犠牲膜パターンを形成する工程と、第1犠牲膜パターンの表面に熱酸化膜を形成する工程と、熱酸化膜を除去して第1の幅より小さい第2の幅を有する第1パターンを形成する工程と、第1パターンを覆い、隣接する2つの第1パターンの間に凹部を形成するように全面に第2犠牲膜を形成する工程と、凹部を埋設するように全面に第3犠牲膜を形成する工程と、第3犠牲膜をエッチバックして凹部に第3犠牲膜を埋設すると共に第2犠牲膜の上面を露出させる工程と、上面が露出した第2犠牲膜を除去することによって第1パターンの両側面に接して形成される開孔を有する第2パターンを形成する工程と、を含んで構成される。 In view of the above problems, a pattern forming method according to an embodiment of the present invention includes a step of forming a hard mask film on a semiconductor substrate and a first sacrificial film pattern having a first width on the hard mask film. A step of forming a thermal oxide film on the surface of the first sacrificial film pattern, a step of removing the thermal oxide film to form a first pattern having a second width smaller than the first width, Forming a second sacrificial film over the entire surface so as to cover one pattern and forming a recess between two adjacent first patterns; and forming a third sacrificial film over the entire surface so as to bury the recess. Etching back the third sacrificial film to bury the third sacrificial film in the recess and exposing the upper surface of the second sacrificial film; and removing the second sacrificial film with the upper surface exposed to remove both sides of the first pattern A second having an opening formed in contact with the surface; Configured to include a step of forming a pattern.
上記第1犠牲膜には、非晶質シリコン膜、もしくは多結晶シリコン膜を用いることができる。上記の材料の中でも、結晶性を持たず、ドライエッチングが容易な非晶質シリコン膜が好ましい。 As the first sacrificial film, an amorphous silicon film or a polycrystalline silicon film can be used. Among the above materials, an amorphous silicon film that does not have crystallinity and is easy to dry-etch is preferable.
上記第2犠牲膜には、第1犠牲膜に対してエッチングの選択性を確保できると共に、段差被覆性に優れる熱CVD(Chemical Vapor Deposition)法、ALD(Atomic Layer Deposition)法、MLD(Molecular Layer Deposition)法のいずれかの方法で形成できる膜を用いることが必要である。スパッタ法や回転塗布法では下地段差の形状に忠実な形状で膜を形成することができないので不適である。材料には、シリコン酸化膜やシリコン窒化膜を用いることができる。 The second sacrificial film can ensure etching selectivity with respect to the first sacrificial film, and has excellent step coverage, such as thermal CVD (Chemical Vapor Deposition), ALD (Atomic Layer Deposition), MLD (Molecular Layer). It is necessary to use a film that can be formed by any one of the Deposition methods. Sputtering and spin coating are not suitable because a film cannot be formed in a shape faithful to the shape of the underlying step. As the material, a silicon oxide film or a silicon nitride film can be used.
上記第3犠牲膜には、第2犠牲膜に対してエッチングの選択性を確保できると共に、埋設性に優れる熱CVD法、ALD法、MLD法、回転塗布法のいずれかの方法で形成できる膜を用いることが必要である。プラズマCVD法やスパッタ法では凹部内にボイドが発生するので好ましくない。材料としてはシリコン膜が好ましい。 The third sacrificial film can be formed by any of the thermal CVD method, ALD method, MLD method, and spin coating method, which can ensure etching selectivity with respect to the second sacrificial film and has excellent embedding properties. Must be used. The plasma CVD method or the sputtering method is not preferable because voids are generated in the recesses. The material is preferably a silicon film.
次に、本発明の実施形態の効果について説明する。 Next, effects of the embodiment of the present invention will be described.
本発明の実施形態に係るパターン形成方法では、ドライエッチング法を用いたスリミング、すなわち、膜厚方向にエッチングしながら横方向にもエッチングしてパターン寸法を縮退させる方法を用いていない。本発明の実施形態に係るパターン形成方法では、第1犠牲膜パターンを形成した後、第1犠牲膜パターンの表面に膜厚制御性に優れる熱酸化法を用いて熱酸化膜を形成し、その熱酸化膜を除去することにより、第1犠牲膜パターンよりも幅の狭い第1パターンを形成する方法を用いているので、第1パターンの倒壊や断線を回避できるという効果がある。 The pattern forming method according to the embodiment of the present invention does not use slimming using a dry etching method, that is, a method of reducing the pattern size by etching in the lateral direction while etching in the film thickness direction. In the pattern forming method according to the embodiment of the present invention, after forming the first sacrificial film pattern, a thermal oxide film is formed on the surface of the first sacrificial film pattern using a thermal oxidation method having excellent film thickness controllability, Since the method of forming the first pattern narrower than the first sacrificial film pattern is used by removing the thermal oxide film, there is an effect that the collapse and disconnection of the first pattern can be avoided.
以下、図面を参照して、本発明の第1の実施例について詳細に説明する。 Hereinafter, a first embodiment of the present invention will be described in detail with reference to the drawings.
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、XYZ座標系を設定し、各構成の配置を説明する。この座標系において、Z方向は半導体基板(シリコン基板)の表面に垂直な方向であり、X方向は半導体基板(シリコン基板)の表面と水平な面においてZ方向と直交する方向であって、Y方向は半導体基板(シリコン基板)の表面と水平な面においてX方向と直交する方向である。 In the following drawings, the scale and number of each structure are different from each other in order to make each configuration easy to understand. In addition, an XYZ coordinate system is set and the arrangement of each component will be described. In this coordinate system, the Z direction is a direction perpendicular to the surface of the semiconductor substrate (silicon substrate), the X direction is a direction perpendicular to the Z direction on a plane parallel to the surface of the semiconductor substrate (silicon substrate), and Y The direction is a direction orthogonal to the X direction on a plane parallel to the surface of the semiconductor substrate (silicon substrate).
以下、図4〜図14を用いて、SADPT法に基づく本発明の第1の実施例によるパターン形成方法について説明する。図4〜図14において、平面図を示す図7以外は全て対応する断面図である。 The pattern forming method according to the first embodiment of the present invention based on the SADPT method will be described below with reference to FIGS. 4 to 14 are all corresponding cross-sectional views except for FIG. 7 showing a plan view.
本第1の実施例では、半導体基板に、最小加工寸法より小さい同一の幅Wを有して等ピッチ(2W)で配置される複数のトレンチパターンを形成するパターン形成方法を例にして説明する。ここでは、幅2Wは「第1の幅」とも呼ばれ、幅Wは「第2の幅」とも呼ばれる。また、本第1の実施例における最小加工寸法F値は40nmとする。さらに、本第1の実施例では、半導体基板としてシリコン基板を用いる。
In the first embodiment, a pattern forming method for forming a plurality of trench patterns having the same width W smaller than the minimum processing size and arranged at an equal pitch (2 W) on a semiconductor substrate will be described as an example. . Here, the
まず、図4を参照すると、シリコン基板1上の全面に厚さ5nmの酸化シリコン膜からなるパッド酸化膜2を形成する。パッド酸化膜2の形成は、必ずしも必要ではなく、省略することもできる。
First, referring to FIG. 4, a
次に、図5に示すように、パッド酸化膜2上に、厚さ50nmのシリコン窒化膜からなるハードマスク膜3および厚さ100nmの第1犠牲膜4を順次堆積する。第1パターンとなる第1犠牲膜4は、非晶質シリコン膜、もしくは多結晶シリコン膜を用いることができる。中でも、酸素アッシング耐性が強く、結晶粒界を持たない非晶質シリコン膜を、第1犠牲膜4として用いることが好ましい。ここでは、第1犠牲膜4として非晶質シリコン膜を用いた。
Next, as shown in FIG. 5, a
非晶質シリコン膜は、例えばモノシラン(SiH4)を原料ガスとするCVD法で形成することができる。その後、リソグラフィの最小加工寸法Fに等しい40nmとなる幅(第1の幅)2Wのホトレジストパターン5を形成する。ホトレジストパターン5の配置ピッチは4Wとする。
The amorphous silicon film can be formed by, for example, a CVD method using monosilane (SiH 4 ) as a source gas. Thereafter, a
次に、図6を参照すると、ホトレジストパターン5をマスクとして、非晶質シリコン膜からなる第1犠牲膜4を異方性ドライエッチングする。この異方性ドライエッチングでは、パターンのスリミングを行わない。すなわち、等方性エッチングを伴わないエッチング条件を用いる。エッチング条件としては、例えば、圧力4mTorr、高周波パワー500W、高周波バイアスパワー200Wとする臭化水素、塩素、窒素の混合ガスプラズマを用いる。非晶質シリコン膜は結晶粒界を有しておらず、また上記エッチングでは等方性エッチングを伴わないので、パターンの倒壊や断線を回避することができる。
Next, referring to FIG. 6, the first
次に、マスクとして用いたホトレジストパターン5を酸素アッシングにより除去する。ここでは、第1犠牲膜4を酸素プラズマではエッチングされない非晶質シリコン膜で構成しているので、酸素アッシングによる寸法変動は生じない。したがって、幅が第1の幅2W(40nm)で、ピッチが4Wとなる第1犠牲膜パターン4aが形成される。第1犠牲膜パターン4a以外の領域にはハードマスク膜3の上面が露出する。
Next, the
図7は、図6の平面図である。図7は、第1犠牲膜パターン4aのX方向の両端部が均等な幅(第1の幅)2Wを有する直線で形成されていることを示している。
FIG. 7 is a plan view of FIG. FIG. 7 shows that both end portions in the X direction of the first
次に、図8を参照すると、第1犠牲膜パターン4aを形成した後、熱酸化法により第1犠牲膜パターン4aの表面に厚さW(20nm)のシリコン酸化膜7を形成する。熱酸化には、ISSG(In Situ Steam Generation)酸化法を用いる。ISSG酸化法は、被酸化物の表面凹凸を解消するようにシリコン酸化膜が形成される特長があるので、より高精度に膜厚を制御できる。具体的には、例えば、酸素と水素のガス流量比が99:1で酸化温度800℃〜1100℃の条件を用いることができる。
Next, referring to FIG. 8, after forming the first
周知のように、シリコンの熱酸化では、形成されたシリコン酸化膜の膜厚の1/2に相当する分のシリコンが消費される。したがって、厚さWのシリコン酸化膜を形成した場合の第1犠牲膜パターン4aの一側面における縮退量はW/2、すなわち10nmとなる。二つの側面の合計で20nm(W)縮退する。その結果、残存する第1犠牲膜パターン4aの幅は第2の幅W(20nm)となる。また、隣接するシリコン酸化膜7の間には幅(第2の幅)Wの開口が形成された状態となる。
As is well known, in the thermal oxidation of silicon, silicon corresponding to ½ of the thickness of the formed silicon oxide film is consumed. Therefore, the amount of degeneracy on one side surface of the first
前述のように、本第1の実施例では、第1犠牲膜4に非晶質シリコン膜を用いているので、多結晶シリコンのような粒界酸化に起因する側面の凹凸も抑制される。第1犠牲膜4に非晶質シリコン膜を用いて粒界酸化を抑制する効果に加えて、ISSG酸化による効果により第1犠牲膜パターン4aの表面に高精度に制御された凹凸のないシリコン酸化膜7を形成することができる。これにより、後の工程で実施される下層材料へのパターン転写を高精度に行うことができる。なお、第1犠牲膜パターン4a以外の領域に位置するシリコン基板1は、耐酸化性を有するシリコン窒化膜からなるハードマスク膜3でカバーされている。これにより、シリコン基板1の熱酸化を回避している。
As described above, in the first embodiment, since the amorphous silicon film is used for the first
次に、図9を参照すると、シリコン酸化膜7を形成した後、ウェットエッチング技術を用いて、第1犠牲膜パターン4aの表面に形成されたシリコン酸化膜7を除去する。ウェットエッチングには、第1犠牲膜パターン4aおよびハードマスク膜3との選択比が高いLAL30等のフッ酸含有溶液を用いる。この溶液では、第1犠牲膜4はエッチングされない。これにより、第1犠牲膜パターン4aの幅(第1の幅)2W(40nm)がW(20nm)だけ縮退した、F値以下の幅(第2の幅)W(20nm)を有する新たな第1パターン4bが形成される。この時、隣接する第1パターン4bの間隔は3W(60nm)となっている。
Next, referring to FIG. 9, after the
シリコン酸化膜7が均一な膜厚で形成されているため、ウェットエッチングでシリコン酸化膜7を除去することによって形成される第1パターン4bの側面には凹凸が生じない。したがって、第1パターン4bのX方向の寸法を最終的な目標寸法Wとすることができる。また、パターンの倒壊、断線、ラインエッジラフネスの悪化等の問題も発生しない。
Since the
次に、図10を参照すると、非晶質シリコン膜からなる第1パターン4bを形成した後、全面に第2犠牲膜8を形成する。第2犠牲膜8は、第1パターン4bに対してエッチングの選択性が確保できる材料で構成する。
Next, referring to FIG. 10, after forming the
本第1の実施例では第1パターン4bをシリコン膜で構成しているので、エッチングの選択性が確保できる材料として、第2犠牲膜8には例えばシリコン酸化膜を用いる。シリコン酸化膜は、例えばMLD(分子層成長)法により形成する。MLD法により形成されるシリコン酸化膜は、段差被覆性に優れる利点がある。
In the first embodiment, since the
MLD法は、半導体基板表面にシリコン原料を吸着させる工程と、吸着したシリコン原料を酸化させる工程とを繰り返し実施する。具体的には、MLD法は、半導体基板がセットされた成膜室にシリコン原料ガスを供給して半導体基板表面に吸着させる工程、成膜室から未吸着のシリコン原料ガスを排気する工程、成膜室に酸化ガスを供給し吸着しているシリコン原料を酸化する工程、および成膜室から未反応の酸化ガスを排気する工程、からなっている。 In the MLD method, a step of adsorbing a silicon material on the surface of a semiconductor substrate and a step of oxidizing the adsorbed silicon material are repeatedly performed. Specifically, the MLD method includes a step of supplying a silicon source gas to a film formation chamber in which a semiconductor substrate is set and adsorbing it on the surface of the semiconductor substrate, a step of exhausting unadsorbed silicon source gas from the film formation chamber, The method includes a step of supplying an oxidizing gas to the film chamber and oxidizing the adsorbed silicon raw material, and a step of exhausting unreacted oxidizing gas from the film forming chamber.
シリコン原料ガスには、例えばジメチルアミノシラン(DMAS)のような2価のアミノシランの他、1価もしくは3価のアミノシランを用いることができる。酸化ガスにはオゾンなどを用いることができる。成膜室の圧力は、例えば65Paとし、成膜温度は、例えば300℃とすることができる。 As the silicon source gas, for example, divalent aminosilane such as dimethylaminosilane (DMAS), or monovalent or trivalent aminosilane can be used. As the oxidizing gas, ozone or the like can be used. The pressure in the film forming chamber can be set to 65 Pa, for example, and the film forming temperature can be set to 300 ° C., for example.
本第1の実施例では、DMASとオゾンの組み合わせを用い、厚さがW(20nm)のシリコン酸化膜からなる第2犠牲膜8を形成した。これにより、隣接する第1パターン4bの間には、第2犠牲膜8で構成され、幅が第2の幅W(20nm)の凹部8aが形成される。
In the first embodiment, the second
なお、図10の段階で第2犠牲膜8を形成した後、第1パターン4bの延在方向(図7のY方向)の端部側壁に形成された第2犠牲膜8をリソグラフィとエッチングにより除去する工程を実施する。この工程を実施しないと、最終的に形成される隣接トレンチが第1パターン4bの延在方向の端部で接続した状態となり、独立した構成物とならない不都合が生じる。
After the second
次に、図11を参照すると、第2犠牲膜8を全面に形成した後、凹部8aを埋設するように、第3犠牲膜9を形成する。第3犠牲膜9は、第2犠牲膜8に対してエッチングの選択性が確保できる材料で構成する。
Next, referring to FIG. 11, after the second
本第1の実施例では第2犠牲膜8をシリコン酸化膜で構成しているので、エッチングの選択性が確保できる材料として、第3犠牲膜9には例えばシリコン膜を用いる。第3犠牲膜9は、例えばモノシランを原料ガスとするCVD法により形成する非晶質シリコン膜で形成することができる。CVD法で第3犠牲膜9を形成する場合は、凹部8aを完全に埋設するために、凹部8aの幅の半分以上の膜厚で形成する。
In the first embodiment, since the second
次に、図12を参照すると、第3犠牲膜9を全面に形成した後、ドライエッチング法により第3犠牲膜9と、第1パターン4bの上面4cより上方に形成されている第2犠牲膜8bと、を連続的にエッチバックし、第1パターン4bの上面4cと、凹部8aに埋設された第3犠牲膜9aの上面9bと、第2犠牲膜8の上面8cを露出させる。このエッチバックでは、第3犠牲膜9と第2犠牲膜8とのエッチング選択性を確保する必要はなく、むしろエッチング速度が等しくなる条件を用いることが好ましい。
Next, referring to FIG. 12, after the third
なお、各々の上面の半導体基板1の表面1aからの高さは必ずしも同じである必要はない。したがって、このエッチバック工程では、最初に第3犠牲膜9を選択的にドライエッチングして第1パターン4bの上方に形成されている第2犠牲膜8bの上面を露出させ、次に、上面が露出している第2犠牲膜8bを選択的にドライエッチングして第1パターン4bの上面4cを露出させる方法を用いても良い。
Note that the height of each upper surface from the surface 1a of the
次に、図13を参照すると、各々の上面4c、9b、8cを露出させた後、シリコン膜からなる第1パターン4bおよび第3犠牲膜9aに対して選択性が確保できる異方性ドライエッチング条件を用いて、上面8cが露出している第2犠牲膜8d、8eを選択的に除去する。この異方性ドライエッチングには、エッチングガスとして供給する、例えばオクタフロロシクロブタン(C4F8)とアルゴン(Ar)と酸素の混合ガスプラズマを用いる。圧力を7Pa、高周波パワー800W、バイアスパワー1500Wなどの条件を適用することができる。この場合、シリコン酸化膜に対して、シリコンのエッチング速度を1/25に抑制することができ、第1パターン4bおよび第3犠牲膜9aの膜減りを回避することができる。
Next, referring to FIG. 13, anisotropic dry etching that can ensure selectivity with respect to the
これにより、第1パターン4bと第3犠牲膜9aの間に開口8fが形成される。開口8fの底面には、シリコン窒化膜からなるハードマスク膜3が露出する。平面視において、第1パターン4bと開口8fと第3犠牲膜9aからなる第2パターン50が形成される。第1パターン4bと開口8fと第3犠牲膜9aはいずれも同じ幅(第2の幅)W(20nm)で形成される。したがって、第2パターン50は、図6で最初に形成した第1犠牲膜パターン4aの1/2ピッチのライン/スペースパターンとなっている。
Thereby, an
次に図14を参照すると、第2パターン50を形成した後、第2パターン50をマスクとして、シリコン窒化膜からなるハードマスク膜3およびパッド酸化膜2を異方性ドライエッチングし半導体基板1の表面1aが露出する。続いて、シリコンからなる半導体基板1を異方性ドライエッチングし、幅および間隔が(第2の幅)W(20nm)となるライン/スペースパターンのシリコントレンチ14を形成する。シリコントレンチ14を形成している間に、シリコン膜で構成される第1パターン4bおよび第3犠牲膜9aは消滅する。その後、第2犠牲膜8を除去する。
Next, referring to FIG. 14, after the
上記本発明の第1の実施例によるパターン形成方法は、半導体基板1上にハードマスク膜3を形成する工程と、ハードマスク膜3上に最小加工寸法F値の幅(第1の幅)を有する第1犠牲膜パターン4aを形成する工程と、第1犠牲膜パターン4aの表面に熱酸化膜7を形成する工程と、熱酸化膜7を除去して最小加工寸法F値より小さい幅(第2の幅)を有する第1パターン4bを形成する工程と、第1パターン4bを覆い、隣接する2つの第1パターン4bの間に凹部8aを形成するように全面に第2犠牲膜8を形成する工程と、凹部8aを埋設するように全面に第3犠牲膜9を形成する工程と、第3犠牲膜9をエッチバックして凹部8aに第3犠牲膜9を埋設すると共に第2犠牲膜8bの上面を露出させる工程と、上面が露出した第2犠牲膜8bを除去することによって第1パターン4bの両側面に接して形成される開孔8fを有する第2パターン50を形成する工程と、を有している。
In the pattern forming method according to the first embodiment of the present invention, the step of forming the
上記のように、本第1の実施例では、第1犠牲膜パターン4aを縮退させて第1パターン4bに変換する工程において、スリミング法を用いずに、第1犠牲膜パターン4aを熱酸化してシリコン酸化膜7を形成し、シリコン酸化膜7をウェットエッチングする方法を用いている。その結果、シリコン酸化膜7の膜厚はばらつきなく、均等に形成されているため、ウェットエッチングでシリコン酸化膜7を除去した後の、第1パターン4bの幅は最終的なねらい目寸法(第2の幅)Wとなり、パターンの倒壊、断線、ラインエッジラフネスの悪化等の問題を回避して、製造歩留まりを向上させることができる。
As described above, in the first embodiment, in the step of degenerating the first
なお、本第1の実施例では、第2パターン50が等ピッチ間隔となるように、パターン配置と熱酸化膜厚を調整した。しかしながら、これに限るものではなく、要求されるレイアウトに応じて第1犠牲膜パターンの配置と熱酸化膜の膜厚を調整することにより、任意の不等ピッチパターンを形成することも可能である。
In the first embodiment, the pattern arrangement and the thermal oxide film thickness are adjusted so that the
以下、図面を参照して、本発明の第2の実施例について詳細に説明する。 Hereinafter, a second embodiment of the present invention will be described in detail with reference to the drawings.
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、XYZ座標系を設定し、各構成の配置を説明する。この座標系において、Z方向はシリコン基板の表面に垂直な方向であり、X方向はシリコン基板の表面と水平な面においてZ方向と直交する方向であって、Y方向はシリコン基板の表面と水平な面においてX方向と直交する方向である。また、X’方向は、X方向に対して斜めに傾いた方向である。 In the following drawings, the scale and number of each structure are different from each other in order to make each configuration easy to understand. In addition, an XYZ coordinate system is set and the arrangement of each component will be described. In this coordinate system, the Z direction is a direction perpendicular to the surface of the silicon substrate, the X direction is a direction perpendicular to the Z direction in a plane parallel to the surface of the silicon substrate, and the Y direction is horizontal to the surface of the silicon substrate. This is a direction orthogonal to the X direction on a smooth surface. The X ′ direction is a direction inclined obliquely with respect to the X direction.
図15〜図18を用いて、上記第1の実施例のSADPT技術を用いた、本発明の第2の実施例による半導体装置の製造方法について説明する。第2の実施例では、半導体装置としてDRAM(dynamic random access memory)メモリセルを例として説明する。 A method of manufacturing a semiconductor device according to the second embodiment of the present invention using the SADPT technique of the first embodiment will be described with reference to FIGS. In the second embodiment, a dynamic random access memory (DRAM) memory cell will be described as an example of the semiconductor device.
本第2の実施例のDRAMメモリセルは、埋め込みワード線構造、すなわちワード配線が半導体基板内に埋め込まれる構造である。したがって、ワード配線を埋め込むためのトレンチを形成する必要があり、このトレンチ形成に上記第1の実施例のパターン形成方法を用いることができる。 The DRAM memory cell of the second embodiment has a buried word line structure, that is, a structure in which word wiring is buried in a semiconductor substrate. Therefore, it is necessary to form a trench for embedding the word wiring, and the pattern forming method of the first embodiment can be used for this trench formation.
まず、図15の平面図を用いて、本第2の実施例のDRAMメモリセルの平面レイアウトについて説明する。 First, the planar layout of the DRAM memory cell of the second embodiment will be described with reference to the plan view of FIG.
シリコンからなる半導体基板上において、X方向に傾斜するX’方向に延在して設けられる素子分離領域11でY方向に挟まれる複数の帯状活性領域ARが配置される。複数の帯状活性領域ARに跨ってY方向に延在する複数のワード線WL(WL1、WL2、WL3)が配置される。2本のワード線を挟むようにダミーワード線DWL(DWL1、DWL2)が配置される。
On the semiconductor substrate made of silicon, a plurality of band-shaped active regions AR sandwiched in the Y direction by
図15では、隣接する第1および第2のワード線WL1、WL2をX方向に挟んで第1および第2のダミーワード線DWL1、DWL2が配置されている。ワード線WLとダミーワード線DWLは同一の構造で構成されるが、ワード線WLはトランジスタの構成に寄与するのに対し、ダミーワード線DWLは帯状活性領域AR内に小分割される活性領域AR1を形成するための分断領域、すなわち素子分離領域として機能するものである。このため、ダミーワード線DWLには、ワード線WLとは異なった電圧が印加される。 In FIG. 15, the first and second dummy word lines DWL1, DWL2 are arranged with the adjacent first and second word lines WL1, WL2 sandwiched in the X direction. Although the word line WL and the dummy word line DWL have the same structure, the word line WL contributes to the transistor configuration, whereas the dummy word line DWL is subdivided into the band-shaped active region AR. It functions as a segmented region for forming, that is, an element isolation region. Therefore, a voltage different from that of the word line WL is applied to the dummy word line DWL.
第1のダミーワード線DWL1と第2のダミーワード線DWL2とに挟まれる活性領域AR1は、第1および第2のワード線WL1、WL2が配置されることにより、第1および第2のキャパシタ接続拡散層19a、19bとビット線接続拡散層18に分割される。
The active region AR1 sandwiched between the first dummy word line DWL1 and the second dummy word line DWL2 is connected to the first and second capacitors by arranging the first and second word lines WL1 and WL2. Divided into
第1のキャパシタ接続拡散層19aと第1のワード線WL1とビット線接続拡散層18とで第1トランジスタTr1が構成される。また、第2のキャパシタ接続拡散層19bと第2のワード線WL2とビット線接続拡散層18とで第2トランジスタTr2が構成される。ビット線接続拡散層18は、二つのトランジスタTrに共通する配置となる。ビット線接続拡散層に接続して、Y方向に垂直なX方向に延在するビット線16が配置される。
The first capacitor
次に、本第2の実施例のDRAMメモリセルの製造方法について説明する。 Next, a method for manufacturing the DRAM memory cell of the second embodiment will be described.
ワード線WLおよびダミーワード線DWLの各々の幅および間隔はいずれも等しくWで構成される。したがって、第1の実施例の図6に示した第1犠牲膜パターン4aは、図15に点線で示した第1犠牲膜パターン形成領域100に形成される。
Each of the word line WL and the dummy word line DWL has the same width and interval of W. Therefore, the first
具体的には、半導体基板上にX’方向に延在する素子分離領域11を公知のSTI(Shallow Trench Isolation)法により形成し、帯状活性領域ARを形成する。素子分離領域を形成するために用いたマスク材料を除去した後、図5と同様に、シリコン窒化膜からなるハードマスク膜3および第1犠牲膜4を順次形成する。さらにリソグラフィによりホトレジストマスク5を形成する。
Specifically, the
ホトレジストマスク5はX方向の幅が最小加工寸法F値(実施例1と同様に40nmとする)となる第1の幅2Wで形成する。この時、ホトレジストマスク5は、図15に示した第1犠牲膜パターン形成領域100の位置に形成する。すなわち、後の工程で形成される第1のワード線WL1と第2のワード線WL2とに跨る位置、および第2のダミーワード線DWL2と第3のワード線WL3とに跨る位置に等ピッチ(4W)間隔で形成する。各々のホトレジストマスク5のX方向の側面は、ワード線もしくはダミーワード線のX方向の中心となる直線に平面的に一致するように形成する。
The
以下、図6〜図13で説明した工程にしたがって、開口8fを有する第2パターン50を形成する。
Thereafter, the
次に、図14と同様にワード線用の溝(トレンチ)14を形成するが、本第2の実施例では、図15に示すように、第2パターン50が活性領域AR1を構成する半導体基板と素子分離領域11に跨ってY方向に延在する構成となる。
Next, a trench (trench) 14 for word lines is formed as in FIG. 14. In the second embodiment, as shown in FIG. 15, the semiconductor substrate in which the
したがって、図14の工程でハードマスク膜3をエッチングした段階では、開口8fの底面に、活性領域AR1を構成するシリコンの上面と素子分離領域11を構成する絶縁膜の上面がY方向に交互に露出する状態となる。そのため、ハードマスク膜3をエッチングした後、第1パターン4bおよび第3犠牲膜9aをマスクとして、最初に素子分離領域11を構成する絶縁膜を所定の深さに異方性ドライエッチングする。絶縁膜の異方性ドライエッチングにはフッ素含有プラズマを用いる。
Therefore, at the stage where the
その後、活性領域AR1を構成するシリコンを同じ深さまで異方性ドライエッチングする。シリコンの異方性ドライエッチングには、臭化水素と塩素を含有するガスプラズマを用いる。これにより、ワード線用の溝(トレンチ)14を形成することができる。ワード線用の溝(トレンチ)14は、第1犠牲膜パターン4aの1/2ピッチで形成され、幅および間隔はいずれも最小加工寸法F値よりも小さい第2の幅W(20nm)で形成される。
Thereafter, anisotropic dry etching is performed on the silicon constituting the active region AR1 to the same depth. Gas anisotropic plasma containing hydrogen bromide and chlorine is used for anisotropic dry etching of silicon. Thereby, a groove (trench) 14 for the word line can be formed. The trenches (trench) 14 for the word lines are formed with a ½ pitch of the first
次に、図16を参照すると、溝(トレンチ)14を形成した後、溝(トレンチ)14の内面に熱酸化および熱窒化プロセス等を用いてゲート絶縁膜6を形成する。さらに、窒化チタン12a、タングステン12b等を、たとえばCVD法にて堆積させ、エッチバックすることにより、ワード線WLをおよびダミーワード線DWLを形成する。
Next, referring to FIG. 16, after forming the trench (trench) 14, the gate insulating film 6 is formed on the inner surface of the trench (trench) 14 using thermal oxidation, thermal nitridation process, or the like. Further,
次に図17に示すように、残存したタングステンの上面およびワード線用溝(トレンチ)14の内壁を覆うように、図示はしていないがシリコン窒化膜等でライナー膜をたとえばCVD法にて形成する。そして、ライナー膜上に埋込絶縁膜17を堆積する。
Next, as shown in FIG. 17, although not shown, a liner film is formed by, for example, a CVD method so as to cover the upper surface of the remaining tungsten and the inner wall of the word line trench (trench) 14. To do. Then, a buried insulating
その後、CMP(Chemical Mechanical Polishing)を行って、ハードマスク膜3が露出するまで表面を平坦化する。これにより、埋込ワード線WLおよび埋め込みダミーワード線DWLが形成される。さらにフォトリソグラフィ技術およびドライエッチング技術を用いて、ハードマスク膜3の一部を除去し、ビットコンタクト領域22の上面に接続するビットコンタクトホールを形成する。
Thereafter, CMP (Chemical Mechanical Polishing) is performed to flatten the surface until the
ビットコンタクトホールの底面には半導体基板1の上面が露出する。ビットコンタクトホールを導体で埋設しビットコンタクトプラグを形成した後に、N型不純物(ヒ素等)をイオン注入し、シリコン基板表面近傍にN型不純物拡散層18を形成する。形成したN型不純物拡散層18は、トランジスタのソース・ドレイン領域18として機能する。
The upper surface of the
その後、N型不純物拡散層18の上面に接続するように、ポリシリコン膜、タングステン膜、シリコン窒化膜等の積層膜をたとえばCVD法にて形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングし、ビット線16を形成する。ビット線16は、ワード線WLと交差するX方向に延在するパターンとして形成される。
Thereafter, a laminated film such as a polysilicon film, a tungsten film, or a silicon nitride film is formed by, for example, a CVD method so as to be connected to the upper surface of the N-type
次に図18に示すように、ビット線16の側面を覆うシリコン窒化膜を形成した後に、その上面を覆うライナー絶縁膜24をシリコン窒化膜等でたとえばCVD法を用いて形成する。
Next, as shown in FIG. 18, after forming a silicon nitride film covering the side surface of the
ビット線16間のスペース部を充填するように、層間絶縁膜25を形成する。その後、ライナー絶縁膜24の上面が露出するまでCMPを行って平坦化した後に、フォトリソグラフィ技術およびドライエッチング技術を用いて、層間絶縁膜25、ライナー絶縁膜24を貫通して容量コンタクトホール27を形成する。容量コンタクトホール27の内部に、N型不純物(リン等)をドーピングしたポリシリコンを、例えばCVD法を用いて埋め込む。
An interlayer insulating
続いて、埋設絶縁膜上の余剰なポリシリコンをたとえばCMPにより除去し、さらにポリシリコンをエッチバックし、容量コンタクトホール27内に残したポリシリコンで容量コンタクトプラグ27bを形成する。ポリシリコンにドーピングされたN型不純物によって、活性領域AR1の表面近傍にN型不純物拡散層が形成される。形成されたN型不純物拡散層は、トランジスタの第1および第2のソース・ドレイン領域19a、19bとして機能する。
Subsequently, excess polysilicon on the buried insulating film is removed by CMP, for example, and the polysilicon is etched back to form a capacitor contact plug 27 b with the polysilicon left in the
そして、容量コンタクトホール内の残った部分にCVD法を用いてタングステン等の配線材料層を埋め込む。続いて、埋設絶縁膜上の余剰な配線材料層をCMPにより除去し、上記プラグに接続する容量コンタクトパッド32を形成する。
Then, a wiring material layer such as tungsten is buried in the remaining portion in the capacitor contact hole by using the CVD method. Subsequently, an excessive wiring material layer on the buried insulating film is removed by CMP to form a
次に、容量コンタクトパッド32上を覆うように、シリコン窒化膜を用いてストッパー膜33を形成する。容量コンタクトパッド32上に窒化チタン等でキャパシタ素子の下部電極34を形成する。
Next, a
そして、下部電極34の表面を覆うように容量絶縁膜35を形成した後に、窒化チタン等でキャパシタ素子の上部電極36を形成する。
Then, after forming the capacitive insulating
その後、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置を形成する。 Thereafter, although not shown in the drawing, the wiring forming process is repeated to form a multilayer wiring, thereby forming a semiconductor device.
本第2の実施例では、上記第1の実施例の方法を用いて、埋め込みワード線WLおよび埋め込みダミーワード線DWL用の溝(トレンチ)14を最小加工寸法以下となる幅および間隔で形成している。従来技術のスリミング法によるSADPT法を用いずに、高精度の溝(トレンチ)14を形成することができるので、埋め込みワード線WLおよび埋め込みダミーワード線DWLの断線やラインエッジラフネスに起因する抵抗ばらつきの増大を回避することができる。
In the second embodiment, the trenches (trench) 14 for the buried word line WL and the buried dummy word line DWL are formed with a width and an interval equal to or less than the minimum processing size by using the method of the first embodiment. ing. Since a highly
以下、図面を参照して、本発明の第3の実施例について詳細に説明する。 Hereinafter, a third embodiment of the present invention will be described in detail with reference to the drawings.
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、XYZ座標系を設定し、各構成の配置を説明する。この座標系において、Z方向はシリコン基板の表面に垂直な方向であり、X方向はシリコン基板の表面と水平な面においてZ方向と直交する方向であって、Y方向はシリコン基板の表面と水平な面においてX方向と直交する方向である。また、X’方向は、X方向に対して斜めに傾いた方向である。 In the following drawings, the scale and number of each structure are different from each other in order to make each configuration easy to understand. In addition, an XYZ coordinate system is set and the arrangement of each component will be described. In this coordinate system, the Z direction is a direction perpendicular to the surface of the silicon substrate, the X direction is a direction perpendicular to the Z direction in a plane parallel to the surface of the silicon substrate, and the Y direction is horizontal to the surface of the silicon substrate. This is a direction orthogonal to the X direction on a smooth surface. The X ′ direction is a direction inclined obliquely with respect to the X direction.
上記第2の実施例では、X方向の幅および間隔が最小加工寸法F値(2W)となる第1犠牲膜パターンを等ピッチ(4W)間隔で配置するSADPT法により、F値以下の幅を有するワード線WLおよびダミーワード線DWLを等ピッチ間隔で形成する方法について説明した。 In the second embodiment, the width below the F value is obtained by the SADPT method in which the first sacrificial film pattern whose width and interval in the X direction are the minimum processing dimension F value (2 W) is arranged at an equal pitch (4 W) interval. The method of forming the word lines WL and the dummy word lines DWL having the same pitch has been described.
これに対して、本第3の実施例では、ダミーワード線DWL用の溝を形成しない、すなわちX方向の幅と間隔が異なる等ピッチで第1犠牲膜パターンを形成するSADPT法について、図19および図20を用いて説明する。なお、上記第2の実施例と構成が同じ部分については説明を省略する。 On the other hand, in the third embodiment, the SADPT method in which the trench for the dummy word line DWL is not formed, that is, the first sacrificial film pattern is formed at an equal pitch having a different width and interval in the X direction is shown in FIG. This will be described with reference to FIG. Note that the description of the same parts as those in the second embodiment is omitted.
図19は、本第3の実施例のDRAMメモリセルの平面レイアウトを示している。 FIG. 19 shows a planar layout of the DRAM memory cell of the third embodiment.
図15に記載した第2の実施例の平面レイアウトと異なる点は、個々の活性領域AR1がY方向に延在する第2素子分離領域11aによってX’方向に分断されていることにある。第2素子分離領域11aは、シリコン基板に形成した溝を絶縁膜で埋設する構成となっており、X’方向に延在する第1素子分離領域11と同時に形成される。絶縁膜を埋設することにより素子分離する構成となっているので、第2素子分離領域11aにダミーワード線DWLを形成する必要がない。したがって、本第3の実施例のような平面レイアウトでは、ワード線埋め込み用の溝のみを形成すれば良い。
The difference from the planar layout of the second embodiment shown in FIG. 15 is that each active region AR1 is divided in the X ′ direction by the second
本第3の実施例では、まず、図19に示すように、X’方向に延在する複数の第1素子分離領域11とY方向に延在する複数の第2素子分離領域11aを形成することによって、複数の活性領域AR1を形成する。
In the third embodiment, first, as shown in FIG. 19, a plurality of first
次に、上記第1の実施例の図5に示したように、半導体基板上にシリコン窒化膜からなるハードマスク膜3を形成する。さらに、非晶質シリコン膜からなる第1犠牲膜4を形成する。
Next, as shown in FIG. 5 of the first embodiment, a
その後、リソグラフィによりホトレジストマスク5を形成する。この時、ホトレジストマスク5は、図19に点線で示した第1犠牲膜パターン形成領域100aの位置に形成する。すなわち、後の工程で形成される第1のワード線WL1と第2のワード線WL2に跨る位置、および第3のワード線WL3と第4のワード線WL4に跨る位置に形成する。各々のホトレジストマスク5のX方向の側面は、各々のワード線のX方向の中心となる直線に平面的に一致するように形成する。
Thereafter, a
このように配置するためには、ホトレジストパターン5のX方向の幅を最小加工寸法F値(2W)とし、間隔を4Wとする。すなわち、幅と間隔が異なるホトレジストパターン5を等ピッチ(6W)間隔で配置する。この後、ホトレジストパターン5をマスクとして第1犠牲膜4を異方性ドライエッチングし、第1犠牲膜パターン4aを形成する。
In order to arrange in this way, the width of the
以下、第1の実施例の図8から図14に示した、本発明の第1の実施例によるSADPT法にしたがって、ワード線埋め込み用の溝(トレンチ)14のみを形成することができる。その後、第2の実施例と同様の工程を経てDRAMメモリセルを形成する。 Hereinafter, according to the SADPT method according to the first embodiment of the present invention shown in FIGS. 8 to 14 of the first embodiment, only the trench (trench) 14 for burying the word line can be formed. Thereafter, DRAM memory cells are formed through the same steps as in the second embodiment.
図20は、図19のA−A’線の断面図である。シリコン基板に、幅および間隔が最小加工寸法F値(2W)より小さい第2のWの第1および第2の埋め込みワード線WL1、WL2が形成され、隣接する活性領域AR1の間(第2および第3の埋め込みワード線WL2とWL3の間)には、ダミーワード線DWLに代えて第2素子分離領域11aが配置された、DRAMメモリセルの構成が示されている。
20 is a cross-sectional view taken along line A-A ′ of FIG. A first W and a second buried word line WL1 and WL2 having a second width smaller than the minimum processing dimension F value (2W) are formed on the silicon substrate, and are formed between adjacent active regions AR1 (second and second). A configuration of a DRAM memory cell in which a second
なお、本第3の実施例では第1犠牲膜パターン4aの間隔、すなわち第1パターン4bの間隔(凹部8aの幅)が広くなる。そのため、図11に示したように、凹部8aをCVD法で形成するシリコン膜からなる第3犠牲膜9で埋設することに困難が伴う。第3犠牲膜の形成にCVD法を用いた場合、凹部8aの幅が広くなるほど厚い第3犠牲膜を形成しなければならなくなるからである。
In the third embodiment, the interval between the first
このような場合は、CVD法で形成するシリコン膜に代えて、回転塗布法で形成するシリコン含有反射防止膜などの有機膜を用いることができる。回転塗布法では流動しながら凹部を埋設するように形成されるので厚い膜を形成する必要がない。また、膜中にシリコンを含有しているので、第2犠牲膜8に対するドライエッチングの選択性を確保することも可能となる。
In such a case, instead of the silicon film formed by the CVD method, an organic film such as a silicon-containing antireflection film formed by the spin coating method can be used. In the spin coating method, it is formed so as to bury the concave portion while flowing, so that it is not necessary to form a thick film. Further, since silicon is contained in the film, it is possible to ensure the selectivity of dry etching with respect to the second
本第3の実施例によれば、第1犠牲膜パターン4aの幅と間隔を変えることにより種々のパターン形成に対応できる自由度が向上する利点がある。
According to the third embodiment, there is an advantage that the degree of freedom to cope with various pattern formations is improved by changing the width and interval of the first
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range.
例えば、以上説明した実施例においては、第1犠牲膜パターン4aの幅を最小加工寸法F値として説明したが、これに限るものではなく、F値より大きい第1犠牲膜パターン4aを形成して最終的にF値より小さい第2パターン50を形成することとしても良い。
For example, in the embodiment described above, the width of the first
本発明は、DRAMセルトランジスタ、DRAM周辺トランジスタやロジックデバイス用トランジスタを製造する用途に応用可能である。また、ゲート絶縁膜は、CVD成膜装置で成膜したSiONゲート絶縁膜、ALD成膜装置で成膜したSiONゲート絶縁膜、窒化層と酸化層とを規則的に積層化したゲート絶縁膜、又は窒化層を有する高誘電率ゲート絶縁膜であってよい。高誘電率ゲート絶縁膜の材料は、HfO2、Al2O3、ZrO2、およびTiO2のグループから選択されてよい。 The present invention can be applied to applications for manufacturing DRAM cell transistors, DRAM peripheral transistors, and logic device transistors. The gate insulating film includes a SiON gate insulating film formed by a CVD film forming apparatus, a SiON gate insulating film formed by an ALD film forming apparatus, a gate insulating film in which a nitride layer and an oxide layer are regularly stacked, Alternatively, it may be a high dielectric constant gate insulating film having a nitride layer. The material of the high dielectric constant gate insulating film may be selected from the group of HfO 2 , Al 2 O 3 , ZrO 2 , and TiO 2 .
1 シリコン基板(半導体基板)
1a 表面
2 パッド酸化膜
3 ハードマスク膜
4 第1犠牲膜
4a 第1犠牲膜パターン
4b 第1パターン
4c 第1パターンの上面
5 ホトレジストパターン
6 ゲート絶縁膜
7 シリコン酸化膜
8 第2犠牲膜
8a 凹部
8b 第2犠牲膜
8c 第2犠牲膜の上面
8d 第2犠牲膜
8e 第2犠牲膜
8f 開口
9 第3犠牲膜
9a 第3犠牲膜
9b 第3犠牲膜の上面
11 素子分離領域(第1素子分離領域)
11a 第2素子分離領域
12a 窒化チタン
12b タングステン
14 トレンチ(溝)
16 ビット線
17 埋込絶縁膜
18 ビット線接続拡散層(N型不純物拡散層;ソース・ドレイン領域)
19a、19b キャパシタ接続拡散層(ソース・ドレイン領域)
22 ビットコンタクト領域
24 ライナー絶縁膜
25 層間絶縁膜
27 容量コンタクトホール
27b 容量コンタクトプラグ
32 容量コンタクトパッド
33 ストッパー膜
34 下部電極
35 容量絶縁膜
36 上部電極
50 第2パターン
100、100a 第1犠牲膜パターン形成領域
Tr1 第1トランジスタ
Tr2 第2トランジスタ
AR 帯状活性領域
AR1 活性領域
WL1、WL2、WL3 ワード線
DWL1、DWL2 ダミーワード線
X X方向
X’ X’方向
Y Y方向
Z Z方向
1 Silicon substrate (semiconductor substrate)
11a Second
16
19a, 19b Capacitor connection diffusion layer (source / drain region)
22
Claims (12)
前記ハードマスク膜上に第1の幅を有する第1犠牲膜パターンを形成する工程と、
前記第1犠牲膜パターンの表面に熱酸化膜を形成する工程と、
前記熱酸化膜を除去して前記第1の幅より小さい第2の幅を有する第1パターンを形成する工程と、
前記第1パターンを覆い、隣接する2つの前記第1パターンの間に凹部を形成するように全面に第2犠牲膜を形成する工程と、
前記凹部を埋設するように全面に第3犠牲膜を形成する工程と、
前記第3犠牲膜をエッチバックして前記凹部に前記第3犠牲膜を埋設すると共に前記第2犠牲膜の上面を露出させる工程と、
上面が露出した前記第2犠牲膜を除去することによって前記第1パターンの両側面に接して形成される開孔を有する第2パターンを形成する工程と、
を含んで構成されるパターン形成方法。 Forming a hard mask film on the semiconductor substrate;
Forming a first sacrificial film pattern having a first width on the hard mask film;
Forming a thermal oxide film on the surface of the first sacrificial film pattern;
Removing the thermal oxide film to form a first pattern having a second width smaller than the first width;
Forming a second sacrificial film over the entire surface so as to cover the first pattern and form a recess between two adjacent first patterns;
Forming a third sacrificial film over the entire surface so as to bury the concave portion;
Etching back the third sacrificial film to bury the third sacrificial film in the recess and exposing the upper surface of the second sacrificial film;
Forming a second pattern having openings formed in contact with both side surfaces of the first pattern by removing the second sacrificial film with the upper surface exposed;
A pattern forming method comprising:
前記ハードマスク膜上に前記第1犠牲膜を堆積する工程と、
ホトレジストパターンをマスクとして前記第1犠牲膜を異方性エッチングする工程と、
前記ホトレジストパターンを除去して、前記第1犠牲膜パターンを形成する工程と、
から成る、請求項2に記載のパターン形成方法。 The step of forming the first sacrificial layer pattern includes:
Depositing the first sacrificial film on the hard mask film;
Anisotropically etching the first sacrificial film using a photoresist pattern as a mask;
Removing the photoresist pattern to form the first sacrificial film pattern;
The pattern forming method according to claim 2, comprising:
前記第2パターンをマスクとして前記ハードマスク膜を異方性エッチングして、前記半導体基板の表面を露出させる工程と、
前記第1パターンおよび前記第3犠牲膜をマスクとして前記半導体基板を異方性エッチングして、溝を形成する工程と、
前記溝の内面にゲート絶縁膜を形成する工程と、
を含む半導体装置の製造方法。 A method for manufacturing a semiconductor device using the second pattern formed by the pattern forming method according to claim 1,
Anisotropically etching the hard mask film using the second pattern as a mask to expose the surface of the semiconductor substrate;
Forming a groove by anisotropically etching the semiconductor substrate using the first pattern and the third sacrificial film as a mask;
Forming a gate insulating film on the inner surface of the groove;
A method of manufacturing a semiconductor device including:
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