JP2014022488A - Semiconductor integrated circuit device and manufacturing method of dram consolidation semiconductor integrated circuit device - Google Patents
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Abstract
Description
本願は、半導体集積回路装置(または半導体装置)およびDRAM(Dynamic Random Access Memory)混載半導体集積回路装置の製造方法に関し、特にDRAM部を有する半導体集積回路装置のデバイス構造技術および、その製造技術に適用して有効な技術に関する。 The present application relates to a method of manufacturing a semiconductor integrated circuit device (or semiconductor device) and a DRAM (Dynamic Random Access Memory) mixed semiconductor integrated circuit device, and more particularly to a device structure technology of a semiconductor integrated circuit device having a DRAM portion and a manufacturing technology thereof. And effective technology.
日本特開2008−130614号公報(特許文献1)は、COB(Capacitor Over Bitline)型のメモリセル構造を有する一般的なDRAMに関するものである。そこには、シリンダ型MIM(Metal−Insulator−Metal)メモリキャパシタにおいて、下地絶縁膜からの酸化性不純物の導入を防止するために、下部電極の外側に酸化性不純物拡散阻止膜を設ける技術が開示されている。 Japanese Unexamined Patent Publication No. 2008-130614 (Patent Document 1) relates to a general DRAM having a COB (Capacitor Over Bitline) type memory cell structure. There is disclosed a technique of providing an oxidizing impurity diffusion blocking film outside a lower electrode in a cylinder type MIM (Metal-Insulator-Metal) memory capacitor in order to prevent introduction of oxidizing impurities from a base insulating film. Has been.
日本特開2007−201101号公報(特許文献2)または、これに対応する米国特許第7659567号公報(特許文献3)は、DRAM&ロジック混載チップに関するものである。そこには、ロジック領域のメタル配線層と同層に、DRAM領域のメモリキャパシタを形成する技術が開示されている。 Japanese Patent Laid-Open No. 2007-201101 (Patent Document 2) or US Pat. No. 7,659,567 (Patent Document 3) corresponding to this relates to a DRAM and logic mixed chip. There is disclosed a technique for forming a memory capacitor in a DRAM region in the same layer as a metal wiring layer in a logic region.
DRAM&ロジック混載チップすなわち、埋め込み(Embedded)DRAMを有するLSI(Large Scale Integration)においては、プリメタル(Premetal)絶縁層の厚さの増大によるロジック部における信号遅延を回避するため、メモリ容量を上方の多層埋め込み配線層に侵入させた「配線層侵入型メモリ容量」が提案されている。 In an LSI (Large Scale Integration) having an embedded DRAM & logic chip, that is, an embedded DRAM, in order to avoid a signal delay in the logic portion due to an increase in the thickness of a premetal insulating layer, the memory capacity is increased in the upper multilayer. There has been proposed a “wiring layer intrusion memory capacity” that has penetrated into a buried wiring layer.
しかし、本願発明者が検討したところによると、配線層侵入型メモリ容量においては、MIM(Metal Insulator Metal)型メモリ容量の下部電極(たとえば、窒化チタン電極)の側面とLow−k層間絶縁膜(すなわち低誘電率絶縁膜)が接しているため、下部電極の構成原子(たとえば、窒素)が外部へ拡散しやすいことが明らかとなった。このような窒素のLow−k層間絶縁膜(低誘電率絶縁膜)中への拡散があると、隣接するメモリ容量間の絶縁膜の信頼性が低下して、保持データが失われる恐れがある。 However, according to a study by the present inventor, in the wiring layer intrusion type memory capacitor, the side surface of the lower electrode (for example, titanium nitride electrode) of the MIM (Metal Insulator Metal) type memory capacitor and the low-k interlayer insulating film ( That is, since the low dielectric constant insulating film is in contact, it has been clarified that the constituent atoms (for example, nitrogen) of the lower electrode are easily diffused to the outside. If there is such diffusion of nitrogen into the low-k interlayer insulating film (low dielectric constant insulating film), the reliability of the insulating film between adjacent memory capacitors is lowered, and there is a risk that retained data is lost. .
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 Means for solving such problems will be described below, but other problems and novel features will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。 An outline of representative ones of the embodiments disclosed in the present application will be briefly described as follows.
すなわち、本願の一実施の形態の概要は、配線層侵入型メモリ容量を有するDRAM&ロジック混載型半導体集積回路装置に於いて、低誘電率絶縁膜とMIM型メモリ容量の側面間に、硬質絶縁膜を介在させるものである。 That is, an outline of an embodiment of the present application is that a hard insulating film is interposed between the low dielectric constant insulating film and the side surface of the MIM type memory capacitor in a DRAM & logic mixed type semiconductor integrated circuit device having a wiring layer intrusion memory capacity. Is interposed.
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 The effects obtained by the representative ones of the embodiments disclosed in the present application will be briefly described as follows.
すなわち、前記本願の一実施の形態によれば、MIM型メモリ容量の下部電極から低誘電率絶縁膜への元素の拡散を防止することができる。 That is, according to the embodiment of the present application, it is possible to prevent diffusion of elements from the lower electrode of the MIM type memory capacitor to the low dielectric constant insulating film.
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
[Outline of Embodiment]
First, an outline of a typical embodiment disclosed in the present application will be described.
1.以下を含む半導体集積回路装置:
(a)第1の主面および第2の主面を有する半導体基板;
(b)前記第1の主面上に設けられたDRAM領域およびロジック領域;
(c)前記第1の主面上であって、前記DRAM領域および前記ロジック領域に設けられたプリメタル絶縁層;
(d)前記プリメタル絶縁層上であって、前記DRAM領域および前記ロジック領域に設けられ、低誘電率絶縁膜を有する多層埋め込み配線層;
(e)前記DRAM領域内に、前記プリメタル絶縁層から前記多層埋め込み配線層に亘って、複数のシリンダ状MIM型メモリ容量;
(f)各シリンダ状MIM型メモリ容量の側面と、前記低誘電率絶縁膜との間を覆う硬質絶縁膜。
1. Semiconductor integrated circuit devices including:
(A) a semiconductor substrate having a first main surface and a second main surface;
(B) a DRAM region and a logic region provided on the first main surface;
(C) a premetal insulating layer provided on the first main surface and provided in the DRAM region and the logic region;
(D) A multilayer embedded wiring layer provided on the premetal insulating layer and provided in the DRAM region and the logic region and having a low dielectric constant insulating film;
(E) a plurality of cylindrical MIM memory capacities in the DRAM region extending from the premetal insulating layer to the multilayer embedded wiring layer;
(F) A hard insulating film covering a space between the side surface of each cylindrical MIM type memory capacitor and the low dielectric constant insulating film.
2.前記項1の半導体集積回路装置において、前記低誘電率絶縁膜は、多孔質膜である。
2. In the semiconductor integrated circuit device according to
3.前記項1または2の半導体集積回路装置において、前記硬質絶縁膜は、シリコン系絶縁膜である。
3. In the semiconductor integrated circuit device according to
4.前記項1または2の半導体集積回路装置において、前記硬質絶縁膜は、酸化シリコン系絶縁膜である。
4). In the semiconductor integrated circuit device according to
5.前記項1または2の半導体集積回路装置において、前記硬質絶縁膜は、プラズマTEOS−CVDによる酸化シリコン系絶縁膜である。
5. In the semiconductor integrated circuit device according to
6.前記項1から5のいずれか一つの半導体集積回路装置において、各シリンダ状MIM型メモリ容量は、以下を有する:
(e1)下部電極;
(e2)前記下部電極内に設けられた容量絶縁膜;
(e3)前記容量絶縁膜上であって、前記下部電極内に設けられた上部電極、
ここで、前記下部電極は、容量コンタクトプラグと接続されている。
6). In the semiconductor integrated circuit device according to any one of
(E1) lower electrode;
(E2) a capacitive insulating film provided in the lower electrode;
(E3) An upper electrode provided on the capacitive insulating film and provided in the lower electrode;
Here, the lower electrode is connected to a capacitor contact plug.
7.以下の工程を含むDRAM混載半導体集積回路装置の製造方法:
(a)ウエハの第1の主面上に、プリメタル絶縁層を形成する工程;
(b)前記プリメタル絶縁層上に、低誘電率絶縁膜を有する多層埋め込み配線層を形成する工程;
(c)前記多層埋め込み配線層を貫通し、前記プリメタル絶縁層の内部に至る複数のシリンダ状ホールを形成することにより、容量コンタクトプラグの上端を前記シリンダ状ホールの底面から露出させる工程;
(d)各シリンダ状ホールの側面、前記底面および、その外部に、硬質絶縁膜を成膜する工程;
(e)前記硬質絶縁膜に対して、異方性ドライエッチングを施すことにより、自己整合的に、前記容量コンタクトプラグの前記上端を露出させる工程;
(f)前記工程(e)の後、各シリンダ状ホールの前記側面、前記底面および、その前記外部に、下部メタル電極膜を成膜する工程。
7). A method of manufacturing a DRAM-embedded semiconductor integrated circuit device including the following steps:
(A) forming a premetal insulating layer on the first main surface of the wafer;
(B) forming a multilayer embedded wiring layer having a low dielectric constant insulating film on the premetal insulating layer;
(C) exposing a top end of the capacitive contact plug from a bottom surface of the cylindrical hole by forming a plurality of cylindrical holes extending through the multilayer embedded wiring layer and reaching the inside of the premetal insulating layer;
(D) a step of forming a hard insulating film on the side surface, the bottom surface, and the outside of each cylindrical hole;
(E) exposing the upper end of the capacitive contact plug in a self-aligning manner by performing anisotropic dry etching on the hard insulating film;
(F) After the step (e), forming a lower metal electrode film on the side surface, the bottom surface, and the outside of each cylindrical hole.
8.前記項7のDRAM混載半導体集積回路装置の製造方法において、前記低誘電率絶縁膜は、多孔質膜である。
8). In the method of manufacturing a DRAM-embedded semiconductor integrated circuit device according to
9.前記項7または8のDRAM混載半導体集積回路装置の製造方法において、前記硬質絶縁膜は、シリコン系絶縁膜である。
9. In the method of manufacturing a DRAM-embedded semiconductor integrated circuit device according to
10.前記項7または8のDRAM混載半導体集積回路装置の製造方法において、前記硬質絶縁膜は、酸化シリコン系絶縁膜である。
10. In the method of manufacturing a DRAM mixed semiconductor integrated circuit device according to
11.前記項7または8のDRAM混載半導体集積回路装置の製造方法において、前記硬質絶縁膜は、プラズマTEOS−CVDによる酸化シリコン系絶縁膜である。
11. In the manufacturing method of a DRAM mixed semiconductor integrated circuit device according to
12.前記項7から11のいずれか一つのDRAM混載半導体集積回路装置の製造方法において、更に、以下の工程を含む:
(g)各シリンダ状ホールの前記外部の前記下部メタル電極膜を除去する工程;
(h)前記工程(g)の後、各シリンダ状ホールの前記側面、前記底面および、その前記外部に、MIM型メモリ容量の容量絶縁膜を成膜する工程;
(i)前記高誘電率絶縁膜上に、前記MIM型メモリ容量の上部メタル電極を成膜する工程。
12 The method for manufacturing a DRAM-embedded semiconductor integrated circuit device according to any one of
(G) removing the outer metal electrode film outside the cylindrical holes;
(H) After the step (g), forming a capacitor insulating film of an MIM type memory capacitor on the side surface, the bottom surface, and the outside of each cylindrical hole;
(I) A step of forming an upper metal electrode of the MIM type memory capacitor on the high dielectric constant insulating film.
〔本願における記載形式、基本的用語、用法の説明〕
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
[Description format, basic terms, usage in this application]
1. In the present application, the description of the embodiment may be divided into a plurality of sections for convenience, if necessary, but these are not independent from each other unless otherwise specified. Each part of a single example, one part is the other part of the details, or part or all of the modifications. Moreover, as a general rule, the same part is not repeated. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ(能動素子)単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等(たとえば単結晶シリコン基板)上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に代表されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOS(Complemetary Metal Oxide Semiconductor)型集積回路に代表されるCMIS(Complemetary Metal Insulator Semiconductor)型集積回路を例示することができる。 Further, in the present application, the term “semiconductor device” or “semiconductor integrated circuit device” mainly refers to various types of transistors (active elements) alone, and resistors, capacitors, etc. as semiconductor chips (eg, single crystal). A silicon substrate) or a semiconductor chip packaged. Here, as a representative of various transistors, a MISFET (Metal Insulator Semiconductor Effect Transistor) typified by a MOSFET (Metal Oxide Field Effect Transistor) can be exemplified. At this time, as a typical integrated circuit configuration, a CMIS (Complementary Metal Insulator Semiconductor) integrated circuit represented by a CMOS (Complementary Metal Oxide Semiconductor) integrated circuit combining an N-channel MISFET and a P-channel MISFET. Can be illustrated.
今日の半導体集積回路装置、すなわち、LSI(Large Scale Integration)のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル(Premetal)工程(第1層配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程)あたりまでのFEOL(Front End of Line)工程である。二つ目は、第1層配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで(ウエハレベルパッケージプロセスにおいては、当該プロセスも含む)のBEOL(Back End of Line)工程である。 The wafer process of today's semiconductor integrated circuit device, that is, LSI (Large Scale Integration), is usually considered in two parts. That is, the first is from the introduction of a silicon wafer as a raw material to the premetal process (formation of an interlayer insulation film between the lower end of the first layer wiring layer and the gate electrode structure, contact hole formation, tungsten plug, embedding, etc. FEOL (Front End of Line) process. The second is BEOL (Back End of) which starts from the formation of the first layer wiring layer and extends to the formation of the pad opening in the final passivation film on the aluminum-based pad electrode (including the process in the wafer level package process). Line) process.
これに対応して、第1層配線層下端とゲート電極構造の間の層間絶縁膜をストレス付与膜やエッチストップ膜を含めて「プリメタル絶縁膜」とよび、その層を「プリメタル絶縁層」と呼ぶ。また、埋め込み配線を有するデバイスに於いては、第1層埋め込み配線層から最上層埋め込み配線層までを「多層埋め込み配線層」と呼ぶ。 Correspondingly, the interlayer insulating film between the lower end of the first layer wiring layer and the gate electrode structure is called a “premetal insulating film” including a stress applying film and an etch stop film, and the layer is called a “premetal insulating layer”. Call. Further, in a device having an embedded wiring, a portion from the first embedded wiring layer to the uppermost embedded wiring layer is referred to as a “multilayer embedded wiring layer”.
2.同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。従って、本願に於いては、たとえば、「Aを主要な成分とする」、「Aを主要な材料とする」、「Aを主要な構成要素とする」等というときは、たとえば、80%程度以上が、Aであることを表すものとする。 2. Similarly, in the description of the embodiment and the like, the material, composition, etc. may be referred to as “X consisting of A”, etc., except when clearly stated otherwise and clearly from the context, except for A It does not exclude what makes an element one of the main components. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but also includes SiGe alloys, other multi-component alloys containing silicon as a main component, and members containing other additives. Needless to say. Therefore, in the present application, for example, when “A is a main component”, “A is a main material”, “A is a main component”, etc., for example, about 80% The above represents A.
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、TEOSベース酸化シリコン(TEOS−based silicon oxide)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、CVD酸化膜のほか、SOG(Spin On Glass)、ナノクラスタリングシリカ(NSC:Nano−Clustering Silica)等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、FSG(Fluorosilicate Glass)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon−doped Silicon oxide)またはOSG(Organosilicate Glass)等のLow−k絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Low−k絶縁膜(ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む)も酸化シリコン膜または酸化シリコン系絶縁膜である。 Similarly, “silicon oxide film”, “silicon oxide insulating film” and the like are not only relatively pure undoped silicon oxide but also other silicon oxide as main components. Including membrane. For example, a silicon oxide insulating film doped with impurities such as TEOS-based silicon oxide (TEOS-based silicon oxide), PSG (phosphorus silicon glass), BPSG (borophosphosilicate glass) is also a silicon oxide film. In addition to a thermal oxide film and a CVD oxide film, a coating system film such as SOG (Spin On Glass) or nano-clustering silica (NSC) is also a silicon oxide film or a silicon oxide insulating film. In addition, a low-k insulating film such as FSG (Fluorosilicate Glass), SiOC (Silicon Oxide silicide), carbon-doped silicon oxide (OSD), or OSG (Organosilicate Glass) is similarly used. It is a membrane. Further, a silica-based Low-k insulating film (porous insulating film, including “porous” or “porous”) including a hole in a member similar to these is also a silicon oxide film or silicon oxide. It is a system insulating film.
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、「SiCN」というときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。 In addition to silicon oxide insulating films, silicon nitride insulating films that are commonly used in the semiconductor field include silicon nitride insulating films. Materials belonging to this system include SiN, SiCN, SiNH, SiCNH, and the like. Here, “silicon nitride” includes both SiN and SiNH unless otherwise specified. Similarly, “SiCN” includes both SiCN and SiCNH, unless otherwise specified.
なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、SiC,SiN等に近い。 Although SiC has properties similar to SiN, SiON should be classified as a silicon oxide insulating film in many cases, but in the case of an etch stop film, it is close to SiC, SiN, or the like.
窒化シリコン膜は、SAC(Self−Aligned Contact)技術におけるエッチストップ膜、すなわち、CESL(Contact Etch−Stop Layer)として、多用されるほか、SMT(Stress Memorization Technique)における応力付与膜としても使用される。 A silicon nitride film is frequently used as an etch stop film in SAC (Self-Aligned Contact) technology, that is, CESL (Contact Etch-Stop Layer), and also as a stress applying film in SMT (Stress Measurement Technique). .
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ni(ニッケル)膜以外にも、例えばNi−Pt合金膜(NiとPtの合金膜)、Ni−V合金膜(NiとVの合金膜)、Ni−Pd合金膜(NiとPdの合金膜)、Ni−Yb合金膜(NiとYbの合金膜)またはNi−Er合金膜(NiとErの合金膜)のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。 Similarly, the term “nickel silicide” usually refers to nickel monosilicide, but includes not only relatively pure ones but also alloys, mixed crystals, and the like whose main components are nickel monosilicide. Further, the silicide is not limited to nickel silicide, but may be cobalt silicide, titanium silicide, tungsten silicide, or the like that has been proven in the past. In addition to the Ni (nickel) film, for example, a Ni-Pt alloy film (Ni and Pt alloy film), a Ni-V alloy film (Ni and V alloy film), A nickel alloy film such as a Ni—Pd alloy film (Ni—Pd alloy film), a Ni—Yb alloy film (Ni—Yb alloy film) or a Ni—Er alloy film (Ni—Er alloy film) is used. be able to. These silicides having nickel as a main metal element are collectively referred to as “nickel-based silicide”.
3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの10度程度のずれは、ほぼ平行に属する。 3. Similarly, suitable examples of graphics, positions, attributes, and the like are given, but it is needless to say that the present invention is not strictly limited to those cases unless explicitly stated otherwise, and unless otherwise apparent from the context. Therefore, for example, “square” includes a substantially square, “orthogonal” includes a case where the two are substantially orthogonal, and “match” includes a case where the two substantially match. The same applies to “parallel” and “right angle”. Therefore, for example, a deviation of about 10 degrees from perfect parallel belongs to substantially parallel.
また、ある領域(たとえば、ウエハの表面)について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の80%以上は、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」ということができる。このことは、「全周」、「全長」等についても同じである。 In addition, with respect to a certain region (for example, the surface of the wafer), “whole”, “whole”, “whole area” and the like include cases of “substantially whole”, “substantially whole”, “substantially whole area”, and the like. Therefore, for example, 80% or more of a certain region can be referred to as “substantially the whole”, “substantially general”, and “substantially the entire region”. The same applies to “all circumferences”, “full lengths”, and the like.
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の20%程度未満であれば、ほぼ矩形ということができる。このことは、「環状」等についても同じである。 Further, regarding the shape of a certain object, “rectangular” includes “substantially rectangular”. Therefore, for example, if the area of the portion different from the rectangle is less than about 20% of the whole, it can be said to be almost rectangular. The same applies to “annular” and the like.
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが20%未満程度であれば、個々の要素は「ほぼ周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば20%未満程度であれば、全体として「ほぼ周期的」ということができる。 Also, with regard to periodicity, “periodic” includes almost periodic, and for each element, for example, if the deviation of the period is less than about 20%, each element is said to be “almost periodic”. it can. Furthermore, if what is out of this range is, for example, less than about 20% of all elements that are targets of the periodicity, it can be said to be “substantially periodic” as a whole.
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。 Note that the definitions in this section are general, and when there are different definitions in the following individual descriptions, priority is given to the individual descriptions for this part. However, the definition, provisions, etc. of this section are still valid for parts that are not stipulated in the individual description part, unless explicitly denied.
4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。 4). In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.
5.「ウエハ」というときは、通常は半導体集積回路装置(半導体装置、電子装置も同じ)をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。 5. “Wafer” usually refers to a single crystal silicon wafer on which a semiconductor integrated circuit device (same as a semiconductor device and an electronic device) is formed, but an insulating substrate such as an epitaxial wafer, an SOI substrate, an LCD glass substrate and the like. Needless to say, a composite wafer such as a semiconductor layer is also included.
6.本願に於いて、「DRAMアレー領域」とは、DRAMメモリセルがマトリクス状に敷き詰められている領域を指し、「DRAM領域」とは、DRAMアレー領域および「DRAM周辺回路領域」を指す。ここで、DRAM周辺回路領域は、メモリアレー領域の周辺近傍にあって、センスアンプ、ワード線ドライバ等が設けられた領域を指す。「ロジック領域」は、DRAM領域以外の領域で、他のメモリ領域をのぞく、ロジック回路が形成されている領域を指す。 6). In the present application, “DRAM array region” refers to a region where DRAM memory cells are spread in a matrix, and “DRAM region” refers to a DRAM array region and a “DRAM peripheral circuit region”. Here, the DRAM peripheral circuit region refers to a region in the vicinity of the periphery of the memory array region where a sense amplifier, a word line driver, and the like are provided. The “logic area” refers to an area other than the DRAM area, in which a logic circuit is formed except for other memory areas.
また、「低誘電率層間絶縁膜」、「Low−k層間絶縁膜」、「低誘電率絶縁膜」等とは、たとえば、SiOC,SiOCH等に代表される非多孔質絶縁膜または多孔質絶縁膜であって、通常の非低誘電率TEOS系酸化シリコンCVD膜等よりも、低誘電率の絶縁膜を言う。特に、「多孔質低誘電率層間絶縁膜」、「多孔質Low−k層間絶縁膜」等というときは、分子性多孔質(Molecular−pore−stack)および、ポロジェン(Porogen)等に由来する構造的多孔質(または物理的多孔質)の両方を含む。 “Low dielectric constant interlayer insulating film”, “Low-k interlayer insulating film”, “low dielectric constant insulating film” and the like are, for example, non-porous insulating films or porous insulating films represented by SiOC, SiOCH, etc. An insulating film having a lower dielectric constant than a normal non-low dielectric constant TEOS-based silicon oxide CVD film or the like. In particular, “porous low dielectric constant interlayer insulating film”, “porous low-k interlayer insulating film” and the like are structures derived from molecular porous, porogen, etc. Both porous (or physically porous).
7.本願に於いて、「メモリ容量収納シリンダ」とは、メモリ容量形成用絶縁膜層に空けられた円形、楕円形、六角形等の多角形その他の水平断面を有するホールである。なお、本願では、主に「配線層侵入型メモリ容量」を有する埋め込み型(Embedded)DRAMを主に扱うが、本願で言う「配線層侵入型メモリ容量」とは、プリメタル絶縁層から多層埋め込み配線層等の配線層に亘って形成されたメモリ容量を言う。また、「シリンダ状MIM型メモリ容量」とは、その主要部が、メモリ容量収納シリンダ内に収容されたメモリ容量であって、たとえば、白金、ルテニウム、チタン等の金属、酸化ルテニウム等の導電性金属酸化物、窒化チタン等の導電性金属窒化物等を両電極材料とするものを言う。 7). In the present application, the “memory capacity storage cylinder” is a hole having a horizontal cross section such as a circle, an ellipse, a hexagon or the like, which is opened in an insulating film layer for forming a memory capacity. In the present application, mainly an embedded DRAM having a “wiring layer intrusive memory capacity” is mainly handled. In the present application, the “wiring layer intrusive memory capacity” refers to a multilayer embedded wiring from a premetal insulating layer. A memory capacity formed over a wiring layer such as a layer. The “cylindrical MIM type memory capacity” is a memory capacity whose main part is housed in a memory capacity housing cylinder, for example, a metal such as platinum, ruthenium, titanium, or a conductive material such as ruthenium oxide. A metal oxide, a conductive metal nitride such as titanium nitride, or the like is used as a material for both electrodes.
更に、「メモリ容量の下部電極」とは、微視的な位置的上下を問わず、個々の電極ごとにメタルプラグに電気的に接続される部分を言う。一方、「メモリ容量の上部電極」とは、下部電極に対向する電極を言う。なお、本願では、容量プレートと上部電極は、異なる概念である。 Further, the “lower electrode of the memory capacitor” refers to a portion that is electrically connected to the metal plug for each individual electrode regardless of the microscopic positional top and bottom. On the other hand, the “upper electrode of the memory capacitor” refers to an electrode facing the lower electrode. In the present application, the capacitor plate and the upper electrode have different concepts.
また、本願に於いて、「硬質絶縁膜」とは、非ポーラス系SiOC,非ポーラス系SiOCH等の非多孔質低誘電率絶縁膜よりも、誘電率が高い主に無機系の非多孔質絶縁膜であって、メモリ容量を構成する元素の不所望な拡散を防止する作用を有する絶縁膜を言う。なお、銅拡散バリア膜としても多用されているSiC,SiCN等は、硬質絶縁膜に含まれる。具体的には、たとえば、CVD(Chemical Vapor Deposition)による無機系非多孔質酸化シリコン系絶縁膜、無機系非多孔質窒化シリコン系絶縁膜等である。無機系非多孔質酸化シリコン系絶縁膜の例としては、たとえば、TEOSベースP−CVD(Plasma−CVD)酸化シリコン膜、オゾンTEOS熱CVD酸化シリコン膜、モノシランベースP−CVD−SiON膜、ALD(Atomic Layer Deposition)による酸化シリコン膜等である。また、無機系非多孔質窒化シリコン系絶縁膜の例としては、たとえば、モノシランベースP−CVD窒化シリコン膜等がある。 Further, in the present application, the “hard insulating film” is mainly a non-porous non-porous insulating material having a dielectric constant higher than that of non-porous low dielectric constant insulating films such as non-porous SiOC and non-porous SiOCH. An insulating film having a function of preventing undesired diffusion of elements constituting a memory capacitor. Note that SiC, SiCN, etc., which are often used as a copper diffusion barrier film, are included in the hard insulating film. Specifically, for example, an inorganic non-porous silicon oxide insulating film, an inorganic non-porous silicon nitride insulating film, etc. formed by CVD (Chemical Vapor Deposition). Examples of inorganic non-porous silicon oxide insulating films include, for example, TEOS-based P-CVD (Plasma-CVD) silicon oxide films, ozone TEOS thermal CVD silicon oxide films, monosilane-based P-CVD-SiON films, ALD ( A silicon oxide film or the like by atomic layer deposition). Examples of inorganic non-porous silicon nitride insulating films include monosilane-based P-CVD silicon nitride films.
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
[Details of the embodiment]
The embodiment will be further described in detail. In the drawings, the same or similar parts are denoted by the same or similar symbols or reference numerals, and description thereof will not be repeated in principle.
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。 In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, it may be hatched to clearly indicate that it is not a void.
なお、二者択一の場合の呼称に関して、一方を「第1」等として、他方を「第2」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第1」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。 In addition, regarding the designation in the case of the alternative, when one is referred to as “first” or the like and the other is referred to as “second” or the like, it is exemplified in association with the representative embodiment. Of course, for example, “first” is not limited to the illustrated option.
なお、DRAM部を有する半導体チップにおいて、メモリキャパシタの周辺の絶縁膜に関する種々の改良について記載した先行特許出願としては、たとえば日本特願第2011−191983号(日本出願日2011年9月2日)がある。 For example, Japanese Patent Application No. 2011-191983 (Japan filing date September 2, 2011) as a prior patent application describing various improvements related to an insulating film around a memory capacitor in a semiconductor chip having a DRAM portion. There is.
1.本願の一実施の形態の半導体集積回路装置におけるデバイス構造の一例等の説明(主に図1から図4)
以下の例では、主に折り返しビット線(Folded Bitline)構造のDRAMレイアウトを例に取り具体的に説明するが、オープンビット線(Open Bitline)構造のDRAMレイアウトでも良いことは言うまでもない。また、以下の例では、いわゆる最密充填折り返しビット線レイアウト(Closed Packed Folded Bitline Layout)を例に取り具体的に説明するが、いわゆるハーフピッチ折り返しビット線レイアウト(Half Pitch Folded Bitline Layout)でも良いことは言うまでもない。
1. Description of an example of a device structure in the semiconductor integrated circuit device of one embodiment of the present application (mainly FIGS. 1 to 4)
In the following example, a DRAM layout with a folded bit line (Folded Bitline) structure will be specifically described as an example, but it goes without saying that a DRAM layout with an open bit line (Open Bitline) structure may be used. In the following example, a so-called close packed folded bit line layout will be specifically described by way of example, but a so-called half pitch folded bit line layout may be used. Needless to say.
なお、以下では、主に、埋め込み型DRAMを例に取り具体的に説明するが、専用DRAMでも良いことは言うまでもない。 In the following, specific description will be given mainly using an embedded DRAM as an example, but it is needless to say that a dedicated DRAM may be used.
以下の例では、埋め込み配線材料として、銅を主要な成分とする配線材料を例に取り具体的に説明するが、これに限定されるものではないことは言うまでもない。また、絶縁性バリア膜については、SiCN膜を例に取り具体的に説明するが、これに限定されるものではなく、SiN,SiCその他でも良いことは言うまでもない。更に、低誘電率絶縁膜として、以下では、主にポーラス系SiOC膜、ポーラス系SiOCH膜を例に取り具体的に説明するが、これに限定されるものではなく、非ポーラス系SiOC膜、非ポーラス系SiOCH膜その他でも良いことは言うまでもない。また、パッド層のメタル部材については、アルミニウム系部材を例に取り具体的に説明するが、これに限定されるものではなく、銅系部材でも、タングステン系部材でも、その他の金属部材でも良いことは言うまでもない。更に、タングステン系のプラグやビット線は、通常、主要部のタングステン部材と、その下側および側方のチタン、窒化チタン等のバリア膜等から構成されているが、煩雑さを避けるため、詳細構造は省略する。同様に、銅配線は、通常、主要部の銅系部材と、その下側および側方のタンタル、窒化タンタル等のバリア膜等から構成されているが、煩雑さを避けるため、詳細構造は省略する。なお、バリア膜としては、タンタル系、チタン系のほか、ルテニウム系バリア膜その他が適用できることは言うまでもない。 In the following example, a wiring material containing copper as a main component will be specifically described as an embedded wiring material. However, it is needless to say that the present invention is not limited to this. The insulating barrier film will be specifically described by taking a SiCN film as an example. However, the present invention is not limited to this, and needless to say, SiN, SiC or the like may be used. Further, the low dielectric constant insulating film will be specifically described below mainly using a porous SiOC film and a porous SiOCH film as an example, but the present invention is not limited thereto. It goes without saying that a porous SiOCH film or the like may be used. The metal member of the pad layer will be specifically described by taking an aluminum member as an example, but is not limited to this, and may be a copper member, a tungsten member, or another metal member. Needless to say. Furthermore, tungsten-based plugs and bit lines are usually composed of a tungsten member as a main part and barrier films such as titanium and titanium nitride below and on the side, but in order to avoid complexity, details The structure is omitted. Similarly, the copper wiring is usually composed of a copper-based member of the main part and barrier films such as tantalum and tantalum nitride on the lower and side thereof, but the detailed structure is omitted in order to avoid complexity. To do. Needless to say, as the barrier film, in addition to tantalum and titanium, a ruthenium barrier film and the like can be applied.
図1は本願の一実施の形態の半導体集積回路装置におけるデバイス構造の一例を説明するための半導体チップの全体上面図である。図2は図1のDRAMアレー領域コーナ部切り出し領域R1の模式回路図である。図3は図2に対応する部分のチップ上面拡大図である。図4は図1のA−A’断面にほぼ対応する模式的デバイス断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置におけるデバイス構造の一例等を説明する。 FIG. 1 is an overall top view of a semiconductor chip for explaining an example of a device structure in a semiconductor integrated circuit device according to an embodiment of the present application. FIG. 2 is a schematic circuit diagram of the DRAM array area corner cutout region R1 of FIG. FIG. 3 is an enlarged top view of a chip corresponding to FIG. FIG. 4 is a schematic device cross-sectional view substantially corresponding to the cross section A-A ′ of FIG. 1. Based on these, an example of a device structure in the semiconductor integrated circuit device according to the embodiment of the present application will be described.
まず、図1に示すように、半導体チップ2の上面1aは、一般に、チップ周辺領域5とチップ内部領域6に分けることができる。そして、半導体チップ2の上面1aの内部領域6には、DRAM領域3が設けられており、これ以外の領域には、たとえば、CMOSロジック回路領域(ロジック領域4)、アナログ回路領域、他のメモリ領域(SRAM領域、不揮発性メモリ領域)、I/O回路領域等が設けられている。DRAM領域3(メモリ領域)は、単位メモリセルUC(図2参照、以下同じ)がマトリクス状に敷き詰められたDRAMアレー領域(メモリアレー領域)3cとその周辺のDRAM周辺回路領域(メモリ周辺領域)3pに分かれている。メモリ周辺領域3pには、たとえば、センスアンプSA1,SA2(図2参照、以下同じ)、ワード線ドライバWD1、WD2,WD3,WD4等のメモリ周辺回路が設けられている。
First, as shown in FIG. 1, the
次に、図2に図1のメモリ領域3の模式的回路図を示す。図2に示すように、メモリアレー領域3cには、縦方向に、複数のワードラインWL1,WL2,WL3,WL4が設けられており、横方向には、これらと直交するように、複数のビットラインBL1,BL2,BL3,BL4が設けられている。この例では、たとえば、各ワードラインWL1,WL2,WL3,WL4は、交互に、メモリアレー領域3cの反対側のメモリ周辺領域3pに配置されたワード線ドライバWD1、WD2,WD3,WD4によって制御されている。一方、各ビットラインBL1,BL2,BL3,BL4は、1本おきに対を形成し、その対について、交互に、メモリアレー領域3cの反対側のメモリ周辺領域3pに配置されたセンスアンプSA1,SA2に接続されている。なお、ワード線ドライバWD1、WD2,WD3,WD4の配置やセンスアンプSA1,SA2の配置、およびビットラインBL1,BL2,BL3,BL4の対形成方式は、ここに示したものに限定されないことはいうまでもない。
Next, FIG. 2 shows a schematic circuit diagram of the
ワードラインWL1,WL2,WL3,WL4とビットラインBL1,BL2,BL3,BL4の所定の交点近傍には、N型MISFET(アクセストランジスタ)Q1,Q2,Q3、Q4、Q5,Q6,Q7,Q8およびメモリキャパシタC1、C2,C3,C4,C5,C6,C7,C8の対から構成された単位メモリセルUCが各ビットラインおよび各ワードラインに接続されている。ここで、各メモリキャパシタC1、C2,C3,C4,C5,C6,C7,C8の一方の端子は、プレート電位Vp(ハーフプリチャージ方式では、電源電位の1/2の中間電位)に接続されている。 Near a predetermined intersection of the word lines WL1, WL2, WL3, WL4 and the bit lines BL1, BL2, BL3, BL4, N-type MISFETs (access transistors) Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8 and A unit memory cell UC composed of pairs of memory capacitors C1, C2, C3, C4, C5, C6, C7, and C8 is connected to each bit line and each word line. Here, one terminal of each of the memory capacitors C1, C2, C3, C4, C5, C6, C7, and C8 is connected to a plate potential Vp (in the half precharge method, an intermediate potential that is 1/2 of the power supply potential). ing.
次に、図1のメモリ領域コーナ部周辺切り出し領域R1の拡大平面図を図3に示す。図3に示すように、半導体基板1sの表面1a(第1の主面)には、マトリクス状に複数のメモリアレー内アクティブ領域ACが設けられている。ここで、メモリアレー内アクティブ領域AC等以外の領域は、たとえば、STI(Shallow Trench Isolation)領域7(素子分離領域)となっている。
Next, FIG. 3 shows an enlarged plan view of the memory region corner portion peripheral cutout region R1 of FIG. As shown in FIG. 3, a plurality of active areas AC in the memory array are provided in a matrix on the
半導体基板1sの表面1a上には、例えば、縦方向に複数のワードラインWL(この例では、たとえば、ポリシリコンを主要な材料とする)が配置されており、横方向に、複数のビットラインBL(この例では、たとえば、タングステンを主要な材料とする)が相互にほぼ直交するように、配置されている。これらのビットラインBL下であって、メモリアレー内アクティブ領域AC上の所定の部分には、ビット線コンタクトWプラグ12が設けられている。一方、複数のワードラインWLと複数のビットラインBLの所定の交点近傍であって、メモリアレー内アクティブ領域AC上には、容量コンタクトWプラグ14(この例では、たとえば、タングステンを主要な材料とする)が設けられており、それらの上には、容量下部電極32が設けられている。これらの容量下部電極32の上方には、メモリアレー領域3cをほぼ蓋うように、容量プレート35(この例では、たとえば、タングステンを主要な材料とする)が設けられている。
On the
次に、図1のA−A’断面に対応するチップ断面図を図4に示す。図4に示すように、半導体基板1s(たとえばP型単結晶シリコン基板)の表面1a(第1の主面)であって、ロジック領域4には、P型ウエル領域WPGおよびN型ウエル領域WNGが設けられている。一方、半導体基板1sの表面1aであって、DRAM領域3には、ディープN型ウエル領域DWNが設けられており、その表面には、P型ウエル領域WPCが設けられている。これらの不純物ドープ領域以外の半導体基板1sの裏面1b(第2の主面)等は、基板P型領域1pとなっており、半導体基板1sの表面1aのDRAM領域3およびロジック領域4の間等には、STI(Shallow Trench Isolation)領域7(素子分離領域)が設けられている。
Next, FIG. 4 shows a chip cross-sectional view corresponding to the A-A ′ cross section of FIG. 1. As shown in FIG. 4, on the
P型ウエル領域WPGの表面には、たとえばN型MISFET(Qng)を構成するN型ソースドレイン領域8nが設けられており、N型ウエル領域WNGの表面には、P型MISFET(Qpg)を構成するP型ソースドレイン領域8pが設けられている。一方、P型ウエル領域WPCの表面には、たとえば、N型MISFET(Qnc1、Qnc2)を構成するN型ソースドレイン領域8nが設けられている。各一対のN型ソースドレイン領域8n上には、ゲート絶縁膜9を介して、ゲート電極10(たとえば、ポリシリコン電極)が設けられており、その周りには、サイドウォール11が設けられている。また、各ゲート電極10上、各N型ソースドレイン領域8nおよびP型ソースドレイン領域8p上には、シリサイド膜15(たとえば、ニッケルシリサイド膜)が設けられている。
For example, an N-type source /
なお、この例では、DRAM領域3のN型MISFET(Qnc1、Qnc2)を構成するN型ソースドレイン領域8n上およびゲート電極10上にも、シリサイド膜15が設けられているが、これらは言うまでもないことであるが任意である。すなわち、DRAM領域3のN型MISFET(Qnc1、Qnc2)を構成するN型ソースドレイン領域8n上には、シリサイド膜15を形成しない選択肢もある。その場合は、リーク電流が低減するメリットがあるが、その結果、DRAM領域3のN型MISFET(Qnc1、Qnc2)を構成するゲート電極10上にも、シリサイド膜15が設けられないこととなると、ワード線の抵抗が比較的高くなる懸念があるが、ゲート電極の抵抗値の上昇はロジック領域ほど重要ではない。これに関しては、ソースドレイン抵抗に関してもほぼ同様である。一方、DRAM領域3のN型MISFET(Qnc1、Qnc2)を構成するN型ソースドレイン領域8n上およびゲート電極10上にも、シリサイド膜15が設けられていると、リーク電流は、若干増加するが、ワード線抵抗およびソースドレイン抵抗の低減効果がある。一般に、埋め込み型DRAMは、リーク電流よりも、速度が重視される傾向にあるので、ワード線抵抗およびソースドレイン抵抗の低減は、全体としての性能向上に寄与するところが大きい。なお、シリサイド膜の材料については、ニッケル系シリサイドのほか、白金系シリサイド、チタン系シリサイド、コバルト系シリサイド、タングステン系シリサイド等でも良い。
In this example, the
半導体基板1sの表面1a上には、プリメタル絶縁層PMが設けられており、これは、たとえば下層プリメタル絶縁層PM1,中層プリメタル絶縁層PM2,および上層プリメタル絶縁層PM3から構成されている。この例に於いては、下層プリメタル絶縁層PM1は、ゲート構造を収容する層であり、中層プリメタル絶縁層PM2は、メモリキャパシタCa,Cb(シリンダ状MIM型メモリ容量)の下端部およびビットラインBLを収容する層であり、上層プリメタル絶縁層PM3は、メモリキャパシタCa,Cbの中央部を収容する層である。
A premetal insulating layer PM is provided on the
プリメタル絶縁層PM上には、たとえば、数層から十数層の埋め込み配線層から構成されえた多層配線層M(多層埋め込み配線層)が設けられており、この多層埋め込み配線層Mは、たとえば、第1層埋め込み配線層M1,第2層埋め込み配線層M2,第3層埋め込み配線層M3,第4層埋め込み配線層M4,最上層埋め込み配線層M5等から構成されている。第1層埋め込み配線層M1は、この例では、メモリキャパシタCa,Cbの中央部およびシングルダマシン法による第1層埋め込み配線21w(たとえば、銅埋め込み配線、以下同じ)を収容する層であり、第2層埋め込み配線層M2は、メモリキャパシタCa,Cbの上端部およびデュアルダマシン法による第2層埋め込み配線22w(ビアを含む)を収容する層である。第3層埋め込み配線層M3は、デュアルダマシン法による第3層埋め込み配線23w(ビアを含む)を収容する層であり、第4層埋め込み配線層M4は、デュアルダマシン法による第4層埋め込み配線24w(ビアを含む)を収容する層であり、最上層埋め込み配線層M5は、最上層埋め込み配線25w(ビアを含む)を収容する層である。
On the premetal insulating layer PM, for example, a multilayer wiring layer M (multilayer embedded wiring layer) composed of several to a dozen layers of embedded wiring layers is provided. The first buried wiring layer M1, the second buried wiring layer M2, the third buried wiring layer M3, the fourth buried wiring layer M4, the uppermost buried wiring layer M5, and the like. In this example, the first buried wiring layer M1 is a layer that accommodates the central portion of the memory capacitors Ca and Cb and the first layer buried
多層配線層M上には、たとえば、アルミニウム系ボンディングパッド等のボンディングパッド29(またはパッド層配線等を含む)等を収容するパッド層APが設けられている。 On the multilayer wiring layer M, for example, a pad layer AP for receiving a bonding pad 29 (or including a pad layer wiring or the like) such as an aluminum-based bonding pad is provided.
次に、図4における絶縁膜構造の詳細の一例を説明する。半導体基板1sの表面1a上には、ゲート構造を覆うように、必要に応じて、比較的薄いエッチストップ膜、ストレス付与膜等を介して、たとえば、プラズマTEOS系酸化シリコン膜(たとえば、厚さ150nm程度)等から主に構成された下層プリメタル主絶縁膜19f(非多孔質非低誘電率絶縁膜)が形成されている。この下層プリメタル主絶縁膜19f等を貫通して、タングステンプラグ等から構成されたビット線コンタクトプラグ16および下層ロジック部コンタクトプラグ18fが埋め込まれている。
Next, an example of details of the insulating film structure in FIG. 4 will be described. On the
下層プリメタル主絶縁膜19f上には、たとえば、プラズマTEOS系酸化シリコン膜(たとえば、厚さ20nm程度)すなわちプラズマCVDによるTEOS系酸化シリコン膜等から主に構成されたビット線下地絶縁膜20bが形成されている。ビット線下地絶縁膜20b上には、たとえば、プラズマTEOS系酸化シリコン膜(たとえば、厚さ150nm程度)等から主に構成された中層プリメタル主絶縁膜19sが形成されており、これ、およびビット線下地絶縁膜20bを貫通して、タングステンプラグ等から構成された中層ロジック部コンタクトプラグ18sが埋め込まれている。また、ビット線下地絶縁膜20bおよび中層プリメタル主絶縁膜19s内には、それらの上端がそれぞれメモリキャパシタCa,Cbの容量下部電極32(たとえばTiN膜)に接続されるように、タングステンプラグ等から構成された上層容量コンタクトプラグ17sが埋め込まれている。
On the lower premetal main insulating
中層プリメタル主絶縁膜19s上には、たとえば、プラズマCVDによるSiON膜(たとえば、厚さ30nm程度)がプリメタル中間エッチストップ絶縁膜20sとして設けられている。このプリメタル中間エッチストップ絶縁膜20s上には、たとえば、プラズマTEOS系酸化シリコン膜(たとえば、厚さ180nm程度)等から主に構成された上層プリメタル主絶縁膜19tが設けられている。プリメタル中間エッチストップ絶縁膜20sおよび上層プリメタル主絶縁膜19tを貫通して、タングステンプラグ等から構成された上層ロジック部コンタクトプラグ18tが埋め込まれている。
On the intermediate pre-metal main insulating
上層プリメタル主絶縁膜19t上には、たとえば、プラズマCVDによるSiCN膜(たとえば、厚さ20nm程度)が第1層配線絶縁性バリア膜21bとして形成されている。第1層配線絶縁性バリア膜21b上には、たとえば、プラズマCVDによる多孔質SiOC膜等の多孔質低誘電率絶縁膜から主に構成された第1層配線主層間絶縁膜21d(多孔質低誘電率酸化シリコン系絶縁膜)が形成されている。第1層配線主層間絶縁膜21dの厚さは、たとえば、80nm程度を好適なものとして例示することができる。第1層配線主層間絶縁膜21dとしては、多孔質低誘電率絶縁膜のほか、非多孔質低誘電率絶縁膜(たとえば、非ポーラス系SiOC膜)でも良い。
On the upper premetal main insulating
第1層配線主層間絶縁膜21d上には、たとえば、プラズマCVDによるSiCN膜(たとえば、厚さ30nm程度)が第2層配線絶縁性バリア膜22bとして形成されている。第2層配線絶縁性バリア膜22bt上には、たとえば、プラズマCVDによる多孔質SiOC膜等の多孔質低誘電率絶縁膜から主に構成された第2層配線主層間絶縁膜22d(多孔質低誘電率酸化シリコン系絶縁膜)が形成されている。第2層配線主層間絶縁膜22dの厚さは、たとえば、150nm程度を好適なものとして例示することができる。
On the first layer wiring main
ロジック領域4における第2層配線主層間絶縁膜22d上には、プラズマCVDによるSiCN膜(たとえば、厚さ15nm程度)が第3層配線絶縁性バリア膜23bとして形成されている。次に、DRAM領域3について説明すると、中層プリメタル主絶縁膜19sから第2層配線主層間絶縁膜22dに形成されたメモリ容量収納シリンダ36(この例では、楕円断面シリンダ)内には、メモリ容量Ca,Cb等の主要部が埋め込まれている。各メモリ容量Ca,Cbは、たとえば厚さ5nm程度の容量下部電極32(たとえばTiN膜)、厚さ5nm程度のメモリ容量絶縁膜33(たとえばZrO2膜)、厚さ30nm程度の容量上部電極34(たとえばTiN膜)、厚さ40nm程度の容量プレート35(たとえばW膜)等から構成されている。この例では、これらのうち、容量下部電極32以外は、複数のメモリ容量Ca,Cbで共有されている。各メモリ容量Ca,Cbの上端部は、たとえば、プラズマTEOS系酸化シリコン膜(たとえば、厚さ30nm程度)等から主に構成された上部硬質絶縁膜31等を介して、第2層配線主層間絶縁膜22d等の表面に形成された上部電極&容量プレート収納リセス30内に収容されている。容量プレート35の端部には、平坦化用酸化シリコン系絶縁膜39が残存している。なお、メモリ容量絶縁膜33の材料(高誘電率材料)としては、二酸化ジルコニウム(ZrO2)、ジルコニウムアルミネート(ZrAlOx)等のジルコニウム系高誘電率絶縁体のほか、酸化タンタル系高誘電率絶縁体、アルミナ系高誘電率絶縁体、ペロブスカイト(Perovskite)系高誘電率絶縁体等を好適なものとして例示することができる。
On the second-layer wiring main
ここで、各メモリ容量Ca,Cbの側面、すなわち、容量下部電極32等の側面とメモリ容量収納シリンダ36の側面の間には、低誘電率絶縁膜との直接の接触を回避するように、たとえば、プラズマTEOS系酸化シリコン膜(たとえば、厚さ5nm程度)等から主に構成された硬質絶縁膜37が設けられている。この硬質絶縁膜37の厚さの好適な範囲は、たとえば、3nm程度から10nm程度である。すなわち、あまり薄いと、たとえば、窒化チタン中の窒素の多孔質低誘電率絶縁膜等への拡散を阻止することができず、あまり厚いと、メモリ容量のサイズが大きくなってしまう。
Here, between the side surfaces of the respective memory capacitors Ca and Cb, that is, between the side surfaces of the capacitor
硬質絶縁膜37および上部硬質絶縁膜31の材質としては、プラズマTEOS系酸化シリコン膜、SiON膜等のCVD等による非多孔質非低誘電率酸化シリコン系絶縁膜、窒化シリコン膜、SiCN膜等のCVD等による非多孔質非低誘電率窒化シリコン系絶縁膜、SiC膜、SiCN膜等のCVD等による非多孔質非低誘電率炭化シリコン系絶縁膜等を好適なものとして例示することができる。なお、ここで、CVDは、ALD(Atomic Layer Deposition)を含む。なお、硬質絶縁膜37および上部硬質絶縁膜31の材質は、同一の方が加工上便利であるが、異なる材質でも良いことは言うまでもない。
Examples of the material of the hard insulating
このように、硬質絶縁膜37を介在させることで、メモリ用容量間の絶縁膜の信頼性を向上させることができる。特に、メモリ容量の側面に接する低誘電率絶縁膜が多孔質の場合は、特に、窒素等の拡散能が高くなるので、このような介在層を挿入することは特に重要である。また、硬質絶縁膜37をシリコン系絶縁膜とすると、デバイスの他の部分で多用されているように、膜の性質が安定しており、デバイスの信頼性に悪影響を与えない。特に、酸化シリコン系絶縁膜を硬質絶縁膜37とした場合は、膜のひずみ等も小さく、シリンダの底部分の除去も比較的簡単である。更に、プラズマTEOS−CVDによる酸化シリコン系絶縁膜を硬質絶縁膜37とした場合は、工程で汎用されているもので、比較的低温(サーマルバジェット上で有利)で硬質の膜を得ることができるメリットがある。また、シリンダ状MIMメモリ容量を有する埋め込みDRAMにおいては、必然的に、低誘電率絶縁膜と直接接触する可能性が高くなるので、このような介在硬質膜の導入は、特に有効である。
Thus, by interposing the hard insulating
また、容量プレート35の上面と、第2層埋め込み配線22wの上面はほぼ同じ高さになっており、容量プレート35の上面には、たとえば、第3層配線絶縁性バリア膜23bとほぼ同じ厚さのプラズマCVDによるSiCN膜(例えば、厚さ15nm程度)が容量プレート上絶縁性バリア膜35bとして形成されている。
Further, the upper surface of the
平坦化用酸化シリコン系絶縁膜39、第3層配線絶縁性バリア膜23bおよび容量プレート上絶縁性バリア膜35bの上面には、たとえば、プラズマCVDによるSiCN膜(例えば、厚さ15nm程度)が第3層配線補助絶縁性バリア膜23cとして形成されている。
On the upper surfaces of the planarizing silicon
第3層配線補助絶縁性バリア膜23c上には、たとえば、プラズマCVDによる多孔質SiOC膜等の多孔質低誘電率絶縁膜から主に構成された第3層配線主層間絶縁膜23d(多孔質低誘電率酸化シリコン系絶縁膜)が形成されている。
On the third layer wiring auxiliary insulating
第3層配線主層間絶縁膜23d上には、たとえば、プラズマCVDによるSiCN膜(たとえば、厚さ30nm程度)が第4層配線絶縁性バリア膜24bとして形成されている。なお、第4層埋め込み配線層M4,最上層埋め込み配線層M5等の層間絶縁膜の詳細構造については、繰り返しになるので説明は省略する。
On the third-layer wiring main
最上層埋め込み配線層M5上には、絶縁性バリア膜を含むパッド下層間絶縁膜27(たとえば、主要部は非多孔質非低誘電率酸化シリコン系絶縁膜)が形成されており、更にその上には、通常、プラズマTEOS系酸化シリコン膜、プラズマCVDによる窒化シリコン膜等の非多孔質非低誘電率シリコン系絶縁膜等から構成されたファイナルパッシベーション膜28が設けられている。
On the uppermost buried wiring layer M5, an under-pad
2.本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセス等の説明(主に図5から図22)
以下の製法は、セクション1で説明したデバイス構造に対する製法の一例であり、種々変形可能であることは言うまでもない。
2. Description of Main Processes in Manufacturing Method of Semiconductor Integrated Circuit Device of One Embodiment of the Present Application (Mainly FIGS. 5 to 22)
The following manufacturing method is an example of a manufacturing method for the device structure described in
なお、FEOL工程については、ゲートファースト(Gate First)方式およびポリシリコンゲート構造を前提として説明しているが、FUSI方式、ゲートラスト(Gate Last)方式、ソースドレインファースト(S/D First)方式、ゲートファースト方式とゲートラスト方式を折衷した折衷方式(Hybrid Process)等でも良いことはいうまでもない。 The FEOL process is described on the premise of a gate first method and a polysilicon gate structure. However, a FUSI method, a gate last method, a source drain first (S / D first) method, Needless to say, an eclectic method (hybrid process) in which the gate-first method and the gate-last method are compromised may be used.
図5は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(第2層埋め込み配線形成完了時点)における模式的デバイス断面図である。図6は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(上部電極&容量プレート収納リセス形成完了時点)における模式的デバイス断面図である。図7は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(上部硬質絶縁膜形成完了時点)における模式的デバイス断面図である。図8は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(メモリ容量収納シリンダ形成完了時点)における模式的デバイス断面図である。図9は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(硬質絶縁膜形成完了時点)における模式的デバイス断面図である。図10は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(硬質絶縁膜加工完了時点)における模式的デバイス断面図である。図11は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(容量下部電極用TiN膜形成完了時点)における模式的デバイス断面図である。図12は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(容量下部電極TiN膜加工用レジスト膜形成完了時点)における模式的デバイス断面図である。図13は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(容量下部電極加工完了時点)における模式的デバイス断面図である。図14は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(メモリ容量絶縁膜形成完了時点)における模式的デバイス断面図である。図15は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(容量上部電極用TiN膜形成完了時点)における模式的デバイス断面図である。図16は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(容量プレートW膜形成完了時点)における模式的デバイス断面図である。図17は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(容量プレート上絶縁性バリア膜形成完了時点)における模式的デバイス断面図である。図18は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(容量プレート等加工完了時点)における模式的デバイス断面図である。図19は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(平坦化用酸化シリコン系絶縁膜形成完了時点)における模式的デバイス断面図である。図20は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(平坦化完了時点)における模式的デバイス断面図である。図21は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(第3層配線補助絶縁性バリア膜形成完了時点)における模式的デバイス断面図である。図22は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図4に対応する部分の製造工程中(第3層埋め込み配線層形成完了時点)における模式的デバイス断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセス等を説明する。 FIG. 5 is a schematic device cross section during the manufacturing process of the portion corresponding to FIG. 4 (at the time of completion of the formation of the second layer embedded wiring) for explaining the main process in the manufacturing method of the semiconductor integrated circuit device according to the embodiment of the present application. FIG. FIG. 6 is a schematic view during the manufacturing process of the portion corresponding to FIG. 4 (at the time when the upper electrode and capacitor plate storage recess formation is completed) for explaining the main process in the manufacturing method of the semiconductor integrated circuit device according to the embodiment of the present application. It is device sectional drawing. 7 is a schematic device cross-sectional view during the manufacturing process of the portion corresponding to FIG. 4 (at the time of completion of the formation of the upper hard insulating film) for explaining the main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present application. It is. FIG. 8 is a schematic device cross-sectional view during the manufacturing process of the portion corresponding to FIG. 4 (at the completion of the formation of the memory capacity storage cylinder) for explaining the main process in the manufacturing method of the semiconductor integrated circuit device of one embodiment of the present application. It is. FIG. 9 is a schematic device sectional view in the manufacturing process (at the time of completion of hard insulating film formation) of a portion corresponding to FIG. 4 for explaining the main process in the manufacturing method of the semiconductor integrated circuit device of one embodiment of the present application. is there. FIG. 10 is a schematic device sectional view in the manufacturing process (at the time of completion of hard insulating film processing) of a portion corresponding to FIG. 4 for explaining the main process in the manufacturing method of the semiconductor integrated circuit device of one embodiment of the present application. is there. FIG. 11 is a schematic device during the manufacturing process of the portion corresponding to FIG. 4 (at the time of completion of the formation of the TiN film for the capacitor lower electrode) for explaining the main process in the manufacturing method of the semiconductor integrated circuit device according to the embodiment of the present application. It is sectional drawing. FIG. 12 is a diagram showing a main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present application, during the manufacturing process of the portion corresponding to FIG. 4 (at the time when the formation of the resist film for processing the capacitor lower electrode TiN film) is completed. It is typical device sectional drawing. FIG. 13 is a schematic device sectional view in the manufacturing process of the portion corresponding to FIG. 4 (at the time of processing of the capacitor lower electrode) for explaining the main process in the manufacturing method of the semiconductor integrated circuit device of one embodiment of the present application. is there. 14 is a schematic device cross-sectional view during the manufacturing process (at the time of completion of the formation of the memory capacitor insulating film) of the portion corresponding to FIG. 4 for explaining the main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present application. It is. FIG. 15 is a schematic device during the manufacturing process of the portion corresponding to FIG. 4 (at the time of completion of the formation of the TiN film for the capacitor upper electrode) for explaining the main process in the manufacturing method of the semiconductor integrated circuit device according to the embodiment of the present application. It is sectional drawing. FIG. 16 is a schematic device cross-sectional view during the manufacturing process (at the time of completion of the formation of the capacitor plate W film) of the portion corresponding to FIG. 4 for explaining the main process in the manufacturing method of the semiconductor integrated circuit device of one embodiment of the present application. It is. FIG. 17 is a schematic view during the manufacturing process of the portion corresponding to FIG. 4 (when the formation of the insulating barrier film on the capacitor plate is completed) for explaining the main process in the manufacturing method of the semiconductor integrated circuit device according to the embodiment of the present application. It is device sectional drawing. FIG. 18 is a schematic device cross-sectional view during the manufacturing process of the portion corresponding to FIG. 4 (at the completion of processing such as a capacitor plate) for explaining the main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present application. is there. FIG. 19 is a schematic view during the manufacturing process of the portion corresponding to FIG. 4 for explaining the main process in the manufacturing method of the semiconductor integrated circuit device according to the embodiment of the present application (when the formation of the planarizing silicon oxide insulating film is completed). FIG. FIG. 20 is a schematic device sectional view in the manufacturing process (at the time of planarization completion) of the portion corresponding to FIG. 4 for describing the main processes in the manufacturing method of the semiconductor integrated circuit device of one embodiment of the present application. FIG. 21 is a diagram illustrating a main process in the method of manufacturing a semiconductor integrated circuit device according to the embodiment of the present application, during the manufacturing process of the portion corresponding to FIG. 4 (when the third-layer wiring auxiliary insulating barrier film formation is completed). It is typical device sectional drawing. FIG. 22 is a schematic device during the manufacturing process of the portion corresponding to FIG. 4 (at the time of completion of the formation of the third buried wiring layer) for explaining the main process in the manufacturing method of the semiconductor integrated circuit device according to the embodiment of the present application. It is sectional drawing. Based on these, the main processes and the like in the manufacturing method of the semiconductor integrated circuit device according to the embodiment of the present application will be described.
第2層埋め込み配線層M2の完成までの工程は、汎用の工程であり、また、以後の処理とは直接関係を有さないので、以下では、原則として、第2層埋め込み配線層M2の完成後の工程を主に説明する。なお、ウエハ投入時のウエハとしては、例えば、300φのP型シリコン単結晶ウエハ(たとえば、厚さ800マイクロメートル程度)を例に取り説明するが、ウエハの径は、300φのほか、450φでも、200φその他でも良い。 The process up to the completion of the second buried wiring layer M2 is a general-purpose process and has no direct relationship with the subsequent processing. Therefore, in the following, in principle, the second buried wiring layer M2 is completed. The subsequent steps will be mainly described. In addition, as a wafer at the time of wafer introduction, for example, a 300-type P-type silicon single crystal wafer (for example, a thickness of about 800 micrometers) will be described as an example. 200φ and others may be used.
図5に示すように、ウエハ1の表面1a側のほぼ全面であって、第2層配線主層間絶縁膜22d等の上に、たとえば、プラズマCVDにより、第3層配線絶縁性バリア膜23bとして、たとえば、SiCN膜(たとえば、厚さ15nm程度)を成膜する。ここで、「ほぼ全面」というのは、通常、ウエハ上に選択的でなくCVDや塗布により所定の膜を成膜(形成)する場合、諸般の事情により、ウエハの周辺部には膜が付かないか、又は、付いたとしても、早晩、除去等されるからである。このことは、以降の成膜プロセスについてもまったく同じである。
As shown in FIG. 5, the third layer wiring insulating
更に、第3層配線絶縁性バリア膜23b上であって、ウエハ1の表面1a側のほぼ全面に、酸化シリコン系犠牲絶縁膜26として、たとえば、プラズマCVDにより、TEOS系酸化シリコン膜(すなわち非多孔質非低誘電率絶縁膜)を成膜する。ここで成膜する酸化シリコン系犠牲絶縁膜26の厚さは、たとえば、10nm程度を好適なものとして例示することができる。
Further, a TEOS-based silicon oxide film (that is, a non-silicon oxide-based sacrificial insulating
次に、図6に示すように、たとえば、通常のリソグラフィにより、ウエハ1の表面1a側に上部電極&容量プレート収納リセス加工用レジスト膜を形成し、それをマスクとして、たとえば、ドライエッチング(たとえば、フルオロカーボン系ガス雰囲気)により、上部電極&容量プレート収納リセス30を形成する。その後、不要になった上部電極&容量プレート収納リセス加工用レジスト膜をアッシング等により除去する。
Next, as shown in FIG. 6, for example, a resist film for recess processing of the upper electrode and capacitor plate storage is formed on the
次に、図7に示すように、たとえば、ウエハ1の表面1a側のほぼ全面に、上部硬質絶縁膜31として、たとえば、プラズマCVDにより、TEOS系酸化シリコン膜(すなわち非多孔質非低誘電率絶縁膜)を成膜する。ここで成膜する上部硬質絶縁膜31の厚さは、たとえば、35nm程度を好適なものとして例示することができる。
Next, as shown in FIG. 7, for example, a TEOS-based silicon oxide film (that is, a non-porous non-low dielectric constant) is formed on almost the entire surface on the
次に、図8に示すように、たとえば、通常のリソグラフィにより、ウエハ1の表面1a側に、メモリ容量収納シリンダ形成用レジスト膜を形成し、それをマスクとして、たとえば、異方性ドライエッチング(たとえば、フルオロカーボン系ガス雰囲気)により、複数のメモリ容量収納シリンダ36を形成する。その後、不要になったメモリ容量収納シリンダ形成用レジスト膜をアッシング等により除去する。
Next, as shown in FIG. 8, a resist film for forming a memory capacity storage cylinder is formed on the
次に、図9に示すように、硬質絶縁膜37として、たとえば、プラズマCVDにより、TEOS系酸化シリコン膜(すなわち非多孔質非低誘電率絶縁膜)を成膜する。ここで成膜する硬質絶縁膜37の厚さは、たとえば、5nm程度を好適なものとして例示することができる。プラズマCVDによるTEOS系酸化シリコン膜は、コンフォーマル(Conformal)であるが、ギャップフィル(Gap Fill)性は、高くなく、シリンダの底の膜厚は、自動的に薄くなるので、自己整合的にシリンダの底の膜を除去するのに有利である。しかし、プロセス的には、ALD(プリカーサは、たとえば、SiCl4/H2O)による酸化シリコン膜の方が、コンフォーマルが高いので、シリンダの内面に均一に比較的薄い膜をつける点では、有利である。ただし、通常のプラズマCVD,熱CVD等の通常CVDの方が、処理時間は短い。通常CVDとしては、準常圧熱(Sub−Atomospheric Thermal)CVDによるオゾンTEOS系酸化シリコン膜等が有力であり、コンフォーマル性は、プラズマCVDによるTEOS系酸化シリコン膜よりも高いが、ギャップフィル性も高い。
Next, as shown in FIG. 9, as the hard insulating
硬質絶縁膜37の形成法に関しては、一般にCVD(ALDを含む)が有利である。これは、塗布系の膜は、一般に、ギャップフィル性が高すぎるからである。また、硬質絶縁膜37の材質に関しては、形成時の熱的負担が大きくないことを条件として、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜、炭化窒化シリコン系絶縁膜、炭化シリコン系絶縁膜、窒化酸化シリコン系絶縁膜等を好適なものとして例示することができる。
As for the method of forming the hard insulating
次に、図10に示すように、たとえば、異方性ドライエッチング(たとえば、フルオロカーボン系ガス雰囲気)により、自己整合的にメモリ容量収納シリンダ36の底および、その外部の硬質絶縁膜37を除去する。
Next, as shown in FIG. 10, the bottom of the memory
次に、図11に示すように、たとえば、ウエハ1の表面1a側のほぼ全面に、容量下部電極32として、たとえば、ALDまたはMOCVD(Metal Organic CVD)により、5nm程度の厚さの窒化チタン膜を成膜する。
Next, as shown in FIG. 11, for example, a titanium nitride film having a thickness of about 5 nm is formed on almost the entire surface on the
次に、図12に示すように、ウエハ1の表面1a側のほぼ全面に、たとえば、ポジ型レジストを塗布して、全面露光した後、現像すると、メモリ容量収納シリンダ36内のみに容量下部電極加工用レジスト膜38が残る。
Next, as shown in FIG. 12, for example, a positive resist is applied to almost the entire surface on the
次に、図13に示すように、容量下部電極加工用レジスト膜38をマスクとして、ウエハ1の表面1a側に対して、たとえば、ドライエッチング(例えば、ハロゲン系ガス雰囲気)を実行することで、容量下部電極32をパターニングする。その後、不要になった容量下部電極加工用レジスト膜38をアッシング等により除去する。
Next, as shown in FIG. 13, for example, by performing dry etching (for example, a halogen-based gas atmosphere) on the
次に、図14に示すように、ウエハ1の表面1a側のほぼ全面に、たとえば、ALD等により、メモリ容量絶縁膜33として、酸化ジルコニウム膜(たとえば、厚さ5nm程度)を成膜する。
Next, as shown in FIG. 14, a zirconium oxide film (for example, a thickness of about 5 nm) is formed as the memory
次に、図15に示すように、酸化ジルコニウム膜33上のほぼ全面に、たとえば、ALDまたはMOCVD等により、容量上部電極34として、TiN膜(たとえば、厚さ30nm程度)を成膜する。
Next, as shown in FIG. 15, a TiN film (for example, a thickness of about 30 nm) is formed as the capacitor
次に、図16に示すように、容量上部電極34上のほぼ全面に、例えば、熱CVD等により、容量プレート35として、比較的厚いタングステン膜(たとえば、厚さ40nm程度)を成膜する。
Next, as shown in FIG. 16, a relatively thick tungsten film (for example, about 40 nm thick) is formed as the
次に、図17に示すように、ウエハ1の表面1a側のほぼ全面に、たとえば、プラズマCVDにより、容量プレート上絶縁性バリア膜35bとして、SiCN膜(たとえば、厚さ15nm程度)を成膜する。
Next, as shown in FIG. 17, a SiCN film (for example, a thickness of about 15 nm) is formed as an insulating
次に、図18に示すように、ウエハ1の表面1a側に、例えば、通常のリソグラフィにより、容量プレート加工用レジスト膜を形成し、これをマスクとして、異方性ドライエッチング等により、順次、容量プレート上絶縁性バリア膜35b、容量プレート35、容量上部電極34およびメモリ容量絶縁膜33をパターニングする。ここで、エッチング雰囲気として、容量プレート上絶縁性バリア膜35bに対しては、たとえば、フルオロカーボン系エッチングガス雰囲気またはSF6系エッチングガス雰囲気を好適なものとして例示することができる。容量プレート35に対しては、たとえば、塩素系および弗素系ガスを含むエッチングガス雰囲気を好適なものとして例示することができる。容量上部電極34およびメモリ容量絶縁膜33に対しては、たとえば、BCl3等のエッチングガス雰囲気を好適なものとして例示することができる。その後、不要になった容量プレート加工用レジスト膜をアッシング等により除去する。
Next, as shown in FIG. 18, a capacitor plate processing resist film is formed on the
次に、図19に示すように、ウエハ1の表面1a側のほぼ全面に、たとえば、プラズマCVDにより、平坦化用酸化シリコン系絶縁膜39として、TEOS系酸化シリコン膜(すなわち非多孔質非低誘電率絶縁膜)を成膜する。
Next, as shown in FIG. 19, a TEOS-based silicon oxide film (that is, a non-porous non-low film) is formed on the entire surface on the
次に、図20に示すように、ウエハ1の表面1a側に対して、たとえば、CMP(Chemical Mechanical Polishing)等の平坦化処理を実行する。その結果、たとえば、平坦化用酸化シリコン系絶縁膜39並びに上部硬質絶縁膜31の凹部以外の部分、および酸化シリコン系犠牲絶縁膜26が除去される。
Next, as shown in FIG. 20, a planarization process such as CMP (Chemical Mechanical Polishing) is performed on the
次に、図21に示すように、ウエハ1の表面1a側のほぼ全面に、たとえば、プラズマCVDにより、第3層配線補助絶縁性バリア膜23cとして、SiCN膜(たとえば、厚さ15nm程度)を成膜する。
Next, as shown in FIG. 21, a SiCN film (for example, a thickness of about 15 nm) is formed on almost the entire surface of the
次に、図22に示すように、ウエハ1の表面1a側のほぼ全面に、たとえば、プラズマCVDにより、第3層配線主層間絶縁膜23d(多孔質低誘電率酸化シリコン系絶縁膜)として、SiOC膜(たとえば、厚さ150nm程度)等を成膜する。次に、第2層埋め込み配線層M2と同様に、たとえば、デュアルダマシン法により、たとえば、銅埋め込み配線23wを埋め込む。
Next, as shown in FIG. 22, as a third-layer wiring main
その後は、図4に示すように、以上の工程を繰り返して、最上層埋め込み配線層M5まで形成した後、パッド層APを形成し、必要に応じて、バックグラインディングおよびダイシング等を実行して、ウエハ1を個々のチップ2に分割する。
Thereafter, as shown in FIG. 4, the above steps are repeated until the uppermost buried wiring layer M5 is formed, then the pad layer AP is formed, and backgrinding, dicing, etc. are performed as necessary. The
3.前記実施の形態(変形例を含む)に関する補足的説明並びに全般についての考察(主に図23)
図23は本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造のアウトラインを説明するための図4に対応するデバイス模式断面図である。これに基づいて、前記実施の形態(変形例を含む)に関する補足的説明並びに全般についての考察を行う。
3. Supplementary explanation about the above-described embodiment (including modifications) and general consideration (mainly FIG. 23)
FIG. 23 is a device schematic cross-sectional view corresponding to FIG. 4 for explaining the outline of the device structure in the semiconductor integrated circuit device according to the embodiment of the present application. Based on this, a supplementary explanation regarding the above-described embodiment (including modifications) and a general consideration will be given.
(1)COB(Capacitor Over Bitline)型埋め込みDRAMの問題点:
先に説明したように、埋め込み型DRAM(DRAM混載ロジックチップ)においては、たとえば、COB型DRAMを例にとれば、微細化のため、シリンダ状メモリ容量の高さがますます高くなる傾向にある。そして、プリメタル絶縁層内にメモリ容量を収納しようとすると(「プリメタル層内収容型メモリ容量」という)、プリメタル絶縁層の厚さが増加する結果、ロジック領域に於いて、コンタクトプラグがますます長くなってしまう。これでは、速度が重要なロジック領域の性能を維持することが困難となる。そこで、配線層侵入型メモリ容量とすることで、プリメタル絶縁層の厚さの不所望な増加を回避することとなる。しかし、多層埋め込み配線層の下半部には、一般に、低誘電率絶縁膜(非多孔質低誘電率絶縁膜または多孔質低誘電率絶縁膜)が使用される場合が多いので、シリンダ状メモリ容量の側面(具体的には、下部電極等)等が、直接、低誘電率絶縁膜と接触する事態が発生する。ここで、メモリ容量の下部電極等として、多用されるチタン、タンタル等の高融点金属窒化物(TiN,TaN等)等を例にとり考察すると、一般に、これらの高融点金属窒化物内の窒素は、不安定であり、周辺に拡散しやすい部材があると、その部分を通して、外部に拡散して抜けてゆく傾向(メモリ電極からの窒素離脱)を有する。プリメタル層内収容型メモリ容量であれば、プリメタル絶縁膜として採用される比較的硬質(大雑把に言って、熱シリコン酸化膜を標準として、誘電率が低くなるほど、機械的強度は低下する)の酸化シリコン系絶縁膜(非多孔質非低誘電率酸化シリコン系絶縁膜)で囲まれているので、問題となることはない。一方、配線層侵入型メモリ容量となると、侵入する部分は、主に多層埋め込み配線層の下半部となるので、前記の「メモリ電極からの窒素離脱」によるメモリ容量間のリーク増加が問題となる。この傾向は、第1層埋め込み配線層M1から上、数層に亘り、多孔質低誘電率絶縁膜となる傾向が強い昨今の先端デバイスでは、更に強くなる。これは、非多孔質低誘電率絶縁膜よりも機械的強度が弱い多孔質低誘電率絶縁膜は、一般に、窒素に対する拡散能が高いと考えられるからである。
(1) Problems of COB (Capacitor Over Bitline) type embedded DRAM:
As described above, in the embedded DRAM (DRAM-embedded logic chip), for example, in the case of a COB type DRAM, for example, the height of the cylindrical memory capacity tends to become higher due to miniaturization. . When trying to store the memory capacity in the premetal insulation layer (referred to as “memory capacity in the premetal layer”), as the thickness of the premetal insulation layer increases, the contact plug becomes longer and longer in the logic area. turn into. This makes it difficult to maintain the performance of logic areas where speed is important. Therefore, by using a wiring layer interstitial memory capacity, an undesired increase in the thickness of the premetal insulating layer can be avoided. However, in general, a low dielectric constant insulating film (a non-porous low dielectric constant insulating film or a porous low dielectric constant insulating film) is often used in the lower half of the multilayer embedded wiring layer. A situation occurs in which the side surface of the capacitor (specifically, the lower electrode or the like) directly contacts the low dielectric constant insulating film. Here, considering the refractory metal nitrides such as titanium and tantalum (TiN, TaN, etc.) frequently used as the lower electrode of the memory capacity, etc., in general, the nitrogen in these refractory metal nitrides is If there is a member which is unstable and easily diffuses in the periphery, the member tends to diffuse to the outside and escape through the portion (desorption of nitrogen from the memory electrode). Relatively hard oxidation (generally speaking, the lower the dielectric constant, the lower the mechanical strength), which is adopted as a premetal insulating film if it is a premetal layer-containing memory capacity. Since it is surrounded by a silicon-based insulating film (non-porous non-low dielectric constant silicon oxide-based insulating film), there is no problem. On the other hand, in the case of the wiring layer intrusion memory capacity, the intrusion portion is mainly the lower half of the multi-layer embedded wiring layer. Therefore, the increase in leakage between the memory capacitors due to the above-mentioned “nitrogen separation from the memory electrode” is a problem. Become. This tendency becomes even stronger in recent advanced devices that tend to be porous low dielectric constant insulating films over several layers above the first buried wiring layer M1. This is because a porous low dielectric constant insulating film having a lower mechanical strength than a non-porous low dielectric constant insulating film is generally considered to have a high diffusibility for nitrogen.
(2)前記本願の各実施の形態(変形例を含む)のデバイス構造のアウトライン:
そこで、前記本願の各実施の形態(変形例を含む)においては、図23に示すように、多層埋め込み配線層Mに低誘電率絶縁膜LKを有する埋め込み型DRAMにおいて、シリンダ状配線層侵入型メモリ容量Ca,Cbの側面と低誘電率絶縁膜LKの間に、硬質絶縁膜37を介在させることにより、メモリ容量の下部電極と低誘電率絶縁膜LKの直接接触を回避している。
(2) Outline of device structure of each embodiment (including modification) of the present application:
Therefore, in each of the embodiments (including modifications) of the present application, as shown in FIG. 23, in a buried DRAM having a low dielectric constant insulating film LK in a multilayer buried wiring layer M, a cylindrical wiring layer penetration type is provided. By interposing the hard insulating
(3)前記本願の各実施の形態(変形例を含む)のプロセスのアウトライン:
日本特開2008−130614号公報(特許文献1)に開示された技術においては、メモリ容量の下方から酸素が拡散することを阻止するため、シリンダの底に酸素拡散阻止膜(SiN膜)を残す必要がある。しかし、本願の各実施の形態(変形例を含む)においては、そのような要請がないので、図10に示すように、マスク等を使用せず、自己整合的にシリンダの底の硬質絶縁膜を除去することができる。図11に示すように、容量下部電極32は、上層容量コンタクトプラグ17sと直接、コンタクトを取る必要があり、メモリ容量収納シリンダ36(たとえば、径:150nm程度、深さ:400nm程度)は、幅が微細で深さが深いので、自己整合的に除去できることは、プロセス的に重要である。
(3) Process outline of each embodiment (including modifications) of the present application:
In the technique disclosed in Japanese Unexamined Patent Publication No. 2008-130614 (Patent Document 1), an oxygen diffusion blocking film (SiN film) is left at the bottom of the cylinder in order to prevent oxygen from diffusing from below the memory capacity. There is a need. However, in each of the embodiments (including modifications) of the present application, there is no such request. Therefore, as shown in FIG. 10, a hard insulating film at the bottom of the cylinder is self-aligned without using a mask or the like. Can be removed. As shown in FIG. 11, the capacitor
4.サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
4). Summary The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.
例えば、前記実施の形態に於いては、主に埋め込みメタル配線を例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、アルミニウム系メタル配線等の非埋め込みメタル配線を使用したものにも適用できることは言うまでもない。 For example, in the above-described embodiment, specific description has been given mainly using the embedded metal wiring as an example. However, the present invention is not limited to this, and non-embedded metal wiring such as aluminum-based metal wiring is used. It goes without saying that it can also be applied to what has been done.
また、前記実施の形態に於いては、主に、P型単結晶シリコン基板にデバイスを形成するものを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、N型またはP型のシリコン単結晶基板、N型またはP型の各種エピタキシャル基板、絶縁基板(SOI基板等を含む)および他の半導体基板上の各種半導体層上に形成されるものでもよいことはいうまでもない。 Further, in the above-described embodiment, the description has been specifically given mainly by taking the case of forming a device on a P-type single crystal silicon substrate as an example. However, the present invention is not limited to this, and N-type or It goes without saying that it may be formed on various semiconductor layers on a P-type silicon single crystal substrate, various N-type or P-type epitaxial substrates, insulating substrates (including SOI substrates) and other semiconductor substrates. Absent.
更に、前記実施の形態に於いては、主に、COB型DRAMを例に取り具体的に説明したが、その他の形式のDRAMにも適用できることは言うまでもない。 Further, in the above-described embodiment, the COB type DRAM has been mainly described as an example, but it goes without saying that it can be applied to other types of DRAMs.
1 半導体ウエハ
1a ウエハ又はチップの表面(第1の主面)
1b ウエハ又はチップの裏面(第2の主面)
1s 半導体基板(P型単結晶シリコン基板)
1p 基板P型領域
2 半導体チップまたはチップ領域
3 DRAM領域
3c DRAMアレー領域
3p メモリ周辺領域(DRAM周辺回路領域)
4 ロジック領域
5 チップ周辺領域
6 チップ内部領域
7 STI領域(素子分離領域)
8n N型ソースドレイン領域
8p P型ソースドレイン領域
9 ゲート絶縁膜
10 ゲート電極
11 サイドウォール
12 ビット線コンタクトWプラグ
14,14a,14b 容量コンタクトWプラグ
15 シリサイド膜
16 ビット線コンタクトプラグ
17f 下層容量コンタクトプラグ
17s 上層容量コンタクトプラグ
18f 下層ロジック部コンタクトプラグ
18s 中層ロジック部コンタクトプラグ
18t 上層ロジック部コンタクトプラグ
19f 下層プリメタル主絶縁膜
19s 中層プリメタル主絶縁膜
19t 上層プリメタル主絶縁膜
20b ビット線下地絶縁膜
20s プリメタル中間エッチストップ絶縁膜
21b 第1層配線絶縁性バリア膜
21d 第1層配線主層間絶縁膜(多孔質低誘電率酸化シリコン系絶縁膜)
21w 第1層埋め込み配線
22b 第2層配線絶縁性バリア膜
22d 第2層配線主層間絶縁膜(多孔質低誘電率酸化シリコン系絶縁膜)
22w 第2層埋め込み配線(ビアを含む)
23b 第3層配線絶縁性バリア膜
23c 第3層配線補助絶縁性バリア膜
23d 第3層配線主層間絶縁膜(多孔質低誘電率酸化シリコン系絶縁膜)
23w 第3層埋め込み配線(ビアを含む)
24b 第4層配線絶縁性バリア膜
24d 第4層配線主層間絶縁膜
24w 第4層埋め込み配線(ビアを含む)
25d 最上層配線主層間絶縁膜
25w 最上層埋め込み配線(ビアを含む)
26 酸化シリコン系犠牲絶縁膜
27 パッド下層間絶縁膜
28 ファイナルパッシベーション膜
29 ボンディングパッド
30 上部電極&容量プレート収納リセス
31 上部硬質絶縁膜
32 容量下部電極(TiN膜)
33 メモリ容量絶縁膜(ZrO2膜)
34 容量上部電極(TiN膜)
35 容量プレート(W膜)
35b 容量プレート上絶縁性バリア膜
36 メモリ容量収納シリンダ
37 硬質絶縁膜
38 容量下部電極加工用レジスト膜
39 平坦化用酸化シリコン系絶縁膜
AC メモリアレー内アクティブ領域
AP パッド層
BL,BL1,BL2,BL3,BL4 ビットライン
C1、C2,C3,C4,C5,C6,C7,C8,Ca,Cb メモリキャパシタ(シリンダ状MIM型メモリ容量)
DWN DRAM領域のディープN型ウエル領域
LK 低誘電率絶縁膜
M 多層配線層(多層埋め込み配線層)
M1 第1層埋め込み配線層
M2 第2層埋め込み配線層
M3 第3層埋め込み配線層
M4 第4層埋め込み配線層
M5 最上層埋め込み配線層
PM プリメタル絶縁層
PM1 下層プリメタル絶縁層
PM2 中層プリメタル絶縁層
PM3 上層プリメタル絶縁層
Q1,Q2,Q3、Q4、Q5,Q6,Q7,Q8、Qnc1、Qnc2 メモリセル部のN型MISFET
Qnc1、Qnc2 DRAM領域のN型MISFET
Qng ロジック領域のN型MISFET
Qpg ロジック領域のP型MISFET
R1 DRAMアレー領域コーナ部切り出し領域
SA1,SA2 センスアンプ
UC 単位メモリセル
Vp プレート電位
WD1、WD2,WD3,WD4 ワード線ドライバ
WL,WL1,WL2,WL3,WL4 ワードライン
WNG ロジック領域のN型ウエル領域
WPC DRAM領域のP型ウエル領域
WPG ロジック領域のP型ウエル領域
1b Back surface of wafer or chip (second main surface)
1s semiconductor substrate (P-type single crystal silicon substrate)
1p substrate P-
4
8n N-type source /
21w First layer embedded
22w Second layer embedded wiring (including vias)
23b Third layer wiring insulating
23w Third layer embedded wiring (including vias)
24b Fourth-layer wiring insulating
25d Top layer wiring main
26 Silicon oxide-based sacrificial insulating
33 Memory capacity insulating film (ZrO 2 film)
34 Capacitor upper electrode (TiN film)
35 Capacity plate (W film)
35b Insulating barrier film on
DWN Deep N type well region in DRAM region LK Low dielectric constant insulating film M Multilayer wiring layer (Multilayer embedded wiring layer)
M1 First buried wiring layer M2 Second buried wiring layer M3 Third buried wiring layer M4 Fourth buried wiring layer M5 Uppermost buried wiring layer PM Premetal insulating layer PM1 Lower premetal insulating layer PM2 Middle premetal insulating layer PM3 Upper layer Pre-metal insulation layer Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Qnc1, Qnc2 N-type MISFET of memory cell part
Qnc1, Qnc2 N-type MISFET in DRAM area
Nng MISFET in Qng logic area
P-type MISFET in Qpg logic area
R1 DRAM array area Corner cut-out area SA1, SA2 Sense amplifier UC Unit memory cell Vp Plate potential WD1, WD2, WD3, WD4 Word line driver WL, WL1, WL2, WL3, WL4 Word line WNG N-type well area WPC in logic area P-type well region of DRAM region WPG P-type well region of logic region
Claims (12)
(a)第1の主面および第2の主面を有する半導体基板;
(b)前記第1の主面上に設けられたDRAM領域およびロジック領域;
(c)前記第1の主面上であって、前記DRAM領域および前記ロジック領域に設けられたプリメタル絶縁層;
(d)前記プリメタル絶縁層上であって、前記DRAM領域および前記ロジック領域に設けられ、低誘電率絶縁膜を有する多層埋め込み配線層;
(e)前記DRAM領域内に、前記プリメタル絶縁層から前記多層埋め込み配線層に亘って、複数のシリンダ状MIM型メモリ容量;
(f)各シリンダ状MIM型メモリ容量の側面と、前記低誘電率絶縁膜との間を覆う硬質絶縁膜。 Semiconductor integrated circuit devices including:
(A) a semiconductor substrate having a first main surface and a second main surface;
(B) a DRAM region and a logic region provided on the first main surface;
(C) a premetal insulating layer provided on the first main surface and provided in the DRAM region and the logic region;
(D) A multilayer embedded wiring layer provided on the premetal insulating layer and provided in the DRAM region and the logic region and having a low dielectric constant insulating film;
(E) a plurality of cylindrical MIM memory capacities in the DRAM region extending from the premetal insulating layer to the multilayer embedded wiring layer;
(F) A hard insulating film covering a space between the side surface of each cylindrical MIM type memory capacitor and the low dielectric constant insulating film.
(e1)下部電極;
(e2)前記下部電極内に設けられた容量絶縁膜;
(e3)前記容量絶縁膜上であって、前記下部電極内に設けられた上部電極、
ここで、前記下部電極は、容量コンタクトプラグと接続されている。 6. The semiconductor integrated circuit device according to claim 5, wherein each cylindrical MIM type memory capacity has the following:
(E1) lower electrode;
(E2) a capacitive insulating film provided in the lower electrode;
(E3) An upper electrode provided on the capacitive insulating film and provided in the lower electrode;
Here, the lower electrode is connected to a capacitor contact plug.
(a)ウエハの第1の主面上に、プリメタル絶縁層を形成する工程;
(b)前記プリメタル絶縁層上に、低誘電率絶縁膜を有する多層埋め込み配線層を形成する工程;
(c)前記多層埋め込み配線層を貫通し、前記プリメタル絶縁層の内部に至る複数のシリンダ状ホールを形成することにより、容量コンタクトプラグの上端を前記シリンダ状ホールの底面から露出させる工程;
(d)各シリンダ状ホールの側面、前記底面および、その外部に、硬質絶縁膜を成膜する工程;
(e)前記硬質絶縁膜に対して、異方性ドライエッチングを施すことにより、自己整合的に、前記容量コンタクトプラグの前記上端を露出させる工程;
(f)前記工程(e)の後、各シリンダ状ホールの前記側面、前記底面および、その前記外部に、下部メタル電極膜を成膜する工程。 A method of manufacturing a DRAM-embedded semiconductor integrated circuit device including the following steps:
(A) forming a premetal insulating layer on the first main surface of the wafer;
(B) forming a multilayer embedded wiring layer having a low dielectric constant insulating film on the premetal insulating layer;
(C) exposing a top end of the capacitive contact plug from a bottom surface of the cylindrical hole by forming a plurality of cylindrical holes extending through the multilayer embedded wiring layer and reaching the inside of the premetal insulating layer;
(D) a step of forming a hard insulating film on the side surface, the bottom surface, and the outside of each cylindrical hole;
(E) exposing the upper end of the capacitive contact plug in a self-aligning manner by performing anisotropic dry etching on the hard insulating film;
(F) After the step (e), forming a lower metal electrode film on the side surface, the bottom surface, and the outside of each cylindrical hole.
(g)各シリンダ状ホールの前記外部の前記下部メタル電極膜を除去する工程;
(h)前記工程(g)の後、各シリンダ状ホールの前記側面、前記底面および、その前記外部に、MIM型メモリ容量の容量絶縁膜を成膜する工程;
(i)前記高誘電率絶縁膜上に、前記MIM型メモリ容量の上部メタル電極を成膜する工程。 12. The method of manufacturing a DRAM-embedded semiconductor integrated circuit device according to claim 11, further comprising the following steps:
(G) removing the outer metal electrode film outside the cylindrical holes;
(H) After the step (g), forming a capacitor insulating film of an MIM type memory capacitor on the side surface, the bottom surface, and the outside of each cylindrical hole;
(I) A step of forming an upper metal electrode of the MIM type memory capacitor on the high dielectric constant insulating film.
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JP2012158406A JP2014022488A (en) | 2012-07-17 | 2012-07-17 | Semiconductor integrated circuit device and manufacturing method of dram consolidation semiconductor integrated circuit device |
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US10504844B2 (en) | 2017-03-03 | 2019-12-10 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor device |
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- 2012-07-17 JP JP2012158406A patent/JP2014022488A/en active Pending
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