JP2014017012A - パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲスト・アドレスからホスト・アドレスへの変換 - Google Patents

パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲスト・アドレスからホスト・アドレスへの変換 Download PDF

Info

Publication number
JP2014017012A
JP2014017012A JP2013199633A JP2013199633A JP2014017012A JP 2014017012 A JP2014017012 A JP 2014017012A JP 2013199633 A JP2013199633 A JP 2013199633A JP 2013199633 A JP2013199633 A JP 2013199633A JP 2014017012 A JP2014017012 A JP 2014017012A
Authority
JP
Japan
Prior art keywords
partition
address translation
address
memory
assigned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013199633A
Other languages
English (en)
Other versions
JP5735070B2 (ja
Inventor
Suresh Sugumar
スグマー スレーシュ
S Panesar Kiran
エス パネサー キラン
Narayan N Iyer
エヌ アイヤー ナラヤン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2014017012A publication Critical patent/JP2014017012A/ja
Application granted granted Critical
Publication of JP5735070B2 publication Critical patent/JP5735070B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G06F12/063—Address space extension for I/O modules, e.g. memory mapped I/O
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/109—Address translation for multiple virtual address spaces, e.g. segmentation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
    • G06F9/45533—Hypervisors; Virtual machine monitors
    • G06F9/45537—Provision of facilities of other operating environments, e.g. WINE
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/145—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being virtual, e.g. for virtual blocks or segments before a translation mechanism
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1052—Security improvement

Abstract

【課題】パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲスト・アドレスからホスト・アドレスへの変換の装置、方法およびシステムの実施形態が開示される。
【解決手段】ある実施形態では、装置がインターフェース、パーティション分割論理、第一のアドレス変換論理および第二のアドレス変換論理を含む。インターフェースがパーティション分割されたシステムにおいてメモリにアクセスする要求をデバイスから受け取る。パーティション分割論理は、前記デバイスが第一のパーティションに割り当てられているか、第二のパーティションに割り当てられているかを判別する。第一のアドレス変換論理は、第一のパーティション内の第一のゲスト・アドレスを第一のホスト・アドレスに変換する。第二のアドレス変換論理は、第二のパーティション内の第二のゲスト・アドレスを第二のホスト・アドレスに変換する。
【選択図】図１

Description

本開示は、情報処理の分野に係り、より詳細には情報処理システムのパーティション分割の分野に係る。
一般に、情報処理システムにおけるパーティション分割（partitioning）の概念は、システムをパーティションに分けることをいう。ここで、各パーティションは、完全かつ独立なシステムとして運用されうるシステム資源の一群である。パーティションに割り当てられうるシステム資源は、プロセッサ、プロセッサ・コア（この場合、マルチコア・プロセッサの個々のコアが異なるパーティションに割り当てられうる）、システム・メモリの部分および入出力（「I/O」）装置を含む。
種々の型のパーティション分割が知られている。「ソフト」なパーティション分割では、システム資源はパーティション間で共有されてもよい。ソフト・パーティション分割の一つの形は仮想化である。これは、一つまたは複数のオペレーティング・システム（「OS」）の複数のインスタンスが単一のシステム上で走ることを許容するものであるが、各OSはシステムおよびその資源に対して完全で直接的な制御をもつよう設計される。仮想化は典型的には仮想機械モニタ（VMM: virtual machine monitor）として知られるソフトウェアを使って実装される。これは、システムの物理的な資源を直接制御し、各OSに対して、そのOSが完全かつ直接的に制御しうる、一つまたは複数の仮想プロセッサを含む仮想資源を有する「仮想機械」（VM: virtual machine）を呈示する。VMMは、VM間で物理的な資源を要求および／または割り振りするといった仮想化ポリシーを実装するためのシステム環境（「仮想化環境」）を維持する。VM上で走る各OS、そして他の任意のソフトウェアは、「ゲスト」または「ゲスト・ソフトウェア」と称され、一方、「ホスト」または「ホスト・ソフトウェア」は仮想化環境の外で走るVMMのようなソフトウェアであり、仮想化環境を認識していても、していなくてもよい。
ソフト・パーティション分割は典型的には、パーティション分割されたシステムのあるパーティション内で走るVMM、ハイパーバイザ、OSまたは他のそのようなソフトウェアが、物理的な資源の共有を実施するよう設計されることを要求する。これは、他のパーティション内で走っている任意のそのようなソフトウェアが物理的な資源を直接制御することを防ぐことを含んでいてもよい。
「ハード」なパーティション分割では、各システム資源は典型的にはそれぞれのパーティションの専用である。ハード・パーティション分割は、何らかのOS、VMM、ハイパーバイザまたは他のそのようなソフトウェアが各パーティション内で走らされるようにするが、該ソフトウェアはパーティション分割されたシステムのために設計されている必要はない。そのようなソフトウェアはそのパーティションの物理的な資源を直接制御してもよいからである。
本発明は、限定ではなく例として付属の図面において図解されている。
情報処理システムにおける本発明のある実施形態を示す図である。 デバイスのドメインへの割り当てを示す図である。 デバイスがシステム・メモリにアクセスするためのアドレス変換を示す図である。 メモリ・アクセス・データ構造中のある項目を示す図である。 図１の実施形態のパーティション分割論理を示す図である。 本発明の方法実施形態を示す図である。
従来技術の欠点を軽減または解消する。
請求項記載の手段によって解決する。
本発明は、のちに述べるようなパーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲストからホストへのアドレス変換のための装置、方法およびシステムにおいて具現されうる。本記載においては、本発明のより包括的な理解を与えるために、コンポーネントおよびシステム構成といった数多くの個別的な詳細が述べられることがあるが、当業者は、本発明がそうした個別的な詳細なしでも実施されうることを認識するであろう。さらに、いくつかのよく知られた構造、回路などは、本発明を無用にかすませるのを避けるために詳細に示しはしなかった。
本発明の実施形態は、パーティション分割されたシステムの仮想化機能を向上させるのに使用されうる。
本発明の実施形態の要素は、ハードウェア、ソフトウェア、ファームウェアまたはハードウェア、ソフトウェアもしくはファームウェアの任意の組み合わせで実装できる。ハードウェアという用語は一般に、電子的部品、電磁的部品、工学的部品、電気光学的部品、機械的部品、電気機械部品などといった物理的な構造を有する要素を指す。ソフトウェアという用語は一般に、論理構造、方法、手順、プログラム、ルーチン、プロセス、アルゴリズム、公式、表式（expression）などを指す。ファームウェアという用語は一般に、論理構造、方法、手順、プログラム、ルーチン、プロセス、アルゴリズム、公式または表式がハードウェア構造（たとえば、フラッシュメモリまたは読み出し専用メモリ）の中に実装または具現されたものを指す。ファームウェアの例はマイクロコード、書き込み可能制御記憶（writable control store）およびマイクロプログラムされた構造である。
図１は、情報処理システム１００における本発明のある実施形態を示している。情報処理システム１００は、裸のプラットフォーム・ハードウェア１１０を含む。これは何らかのOS、VMMまたはその他のソフトウェアを実行できるいかなる装置であってもよい。たとえば、裸のプラットフォーム・ハードウェア１１０は、パーソナル・コンピュータ、メインフレーム・コンピュータ、ポータブル・コンピュータ、ハンドヘルド機器、セットトップボックス、サーバーまたは他の任意のコンピュータ・システムのハードウェアでありうる。この実施形態では、裸のプラットフォーム・ハードウェア１１０は、一つまたは複数のプロセッサ・パッケージ１２０、チップセット（単数または複数）１３０、システム・メモリ１４０およびデバイス１５１、１５２、１５３および１５４を含む。
プロセッサ１２０は、一つまたは複数の実行コアをもついかなるコンポーネントであってもよい。ここで、各実行コアは、インテル（登録商標）ペンティアム（登録商標）プロセッサ・ファミリー、アイテニアム（登録商標）プロセッサ・ファミリーもしくはインテル（登録商標）・コーポレイションからの他のプロセッサ・ファミリーのプロセッサまたは他の会社からの他のプロセッサといった汎用マイクロプロセッサまたはデジタル信号プロセッサまたはマイクロコントローラを含む多様な異なる型のプロセッサのいずれに基づいていてもよいし、あるいは再構成可能コア（reconfigurable core）（たとえば現場プログラム可能なゲートアレイ［field programmable gate array］）であってもよい。図１はそのようなプロセッサ１２０を一つしか示していないが、裸のプロセシング・ハードウェア１１０はプロセッサをいくつ含んでいてもよく、それにはそれぞれ実行コアの数がいくつでもよいマルチコア・プロセッサがいくつ含まれていてもよく、それぞれスレッドの数がいくつでもよいマルチスレッド・プロセッサがいくつ含まれていてもよい。
チップセット１３０は、メモリ動作、入出力動作、構成設定、制御、内部もしくは外部インターフェース、接続または通信機能（たとえば「グルー（glue）」ロジックおよびバス・ブリッジ）ならびに／またはプロセッサ１２０および／またはシステム１００のための任意の同様の機能をサポートする回路および論理のいかなるグループであってもよい。チップセット１３０の個々の要素は、単一チップ、一対のチップ上にグループ化されてもよいし、複数のチップの間に分散されてもよいし、および／またはプロセッサ１２０を含む一つまたは複数のプロセッサに部分的に、全面的に、冗長にもしくは分散アプローチに従って統合されてもよい。
システム・メモリ１４０は、データおよび／またはプログラム・コードといった情報が保存されうるいかなる媒体であってもよく、静的もしくは動的ランダム・アクセス・メモリ、半導体ベースの読み出し専用メモリもしくはフラッシュメモリ、磁気もしくは光学式ディスク・メモリまたはプロセッサ１２０によって読むことのできる他の任意の型の媒体あるいはそのような媒体の任意の組み合わせといったものでありうる。
デバイス１５１、１５２、１５３および１５４はそれぞれ、任意の数の任意の型のI/Oデバイス、周辺デバイスまたはその他のデバイスを表しうる。キーボード、マウス、トラックボール、ポインティング・デバイス、モニタ、プリンタ、メディア・カード、ネットワーク・インターフェース、情報記憶デバイスなどといったものである。デバイス１５１、１５２、１５３および１５４のそれぞれは、離散コンポーネントとして具現されてもよいし、あるいはその任意の一つまたは複数が任意の他のデバイスと一緒に統合コンポーネントに含められていてもよい。ある実施形態では、デバイス１５１、１５２、１５３および１５４はそれぞれ、多機能I/Oデバイス、周辺デバイスまたはその他のデバイス内における異なる機能を表す。
プロセッサ１２０、チップセット１３０、システム・メモリ１４０ならびにデバイス１５１、１５２、１５３および１５４は、任意の既知のアプローチに従って互いと結合され、あるいは互いと通信してもよい。該既知のアプローチは、直接的または間接的に、一つまたは複数のパラレル、シーケンシャル、パイプライン式、非同期式、同期式、有線、無線または他のバスもしくはポイントツーポイントの接続を通じて、といったものである。たとえば、チップセット１３０は、デバイス１５１、１５２、１５３および１５４からのトランザクションを受信するインターフェース１３３を含む。裸のプラットフォーム・ハードウェア１１０はまた、追加的なデバイス、エージェント、コンポーネントまたは接続をいくつ含んでいてもよい。
裸のプラットフォーム・ハードウェア１１０は、パーティション分割技術に従って、パーティション１１１および１１２にパーティション分割される。マルチコア・プロセッサ１２０のコア１２１、チップセット１３０のアドレス変換（address translation）論理１３１、システム・メモリ１４０の部分１４１ならびにデバイス１５１と１５３がパーティション１１１に割り振られる。マルチコア・プロセッサ１２０のコア１２２、チップセット１３０のアドレス変換論理１３２、システム・メモリ１４０の部分１４２ならびにデバイス１５２と１５４がパーティション１１２に割り振られる。各パーティションはまた、追加的なプロセッサ、コア、チップセットもしくはその他の論理、メモリの部分、デバイスまたは上記したかさもなくば情報処理の分野で知られている他の任意の物理的な資源も含んでいてもよい。
裸のプラットフォーム・ハードウェア１１０に加えて、図１は、パーティション１１１内にVMM１１５によって維持される仮想化環境１１３と、パーティション１１２内にVMM１１６によって維持される仮想化環境１１４を示している。VMM１１５および１１６は、VM、すなわち裸のプラットフォーム・ハードウェア１１０の抽象化をゲストに呈示するために、あるいはさもなくばVMを生成し、VMを管理し、仮想化ポリシーを実装するために、裸のプラットフォーム・ハードウェア１１０にインストールされた、あるいは裸のプラットフォーム・ハードウェア１１０にとってアクセス可能な、任意のソフトウェア、ファームウェアまたはハードウェア・ホストでありうる。VMM１１５および１１６はそれぞれ、同じVMMのインスタンスであってもよいし、あるいは二つの異なるVMMのインスタンスであってもよい。
ゲストは、VMM１１５または１１６の別のインスタンスも含めいかなるOS、いかなるVMMでも、いかなるハイパーバイザでも、あるいはいかなるアプリケーションもしくはその他のソフトウェアであってもよい。各ゲストは、VM内に呈示されるプロセッサおよびプラットフォームのアーキテクチャに従って、プロセッサおよびプラットフォーム・レジスタ、メモリおよび入出力デバイスといった裸のプラットフォーム・ハードウェア１１０の物理的な資源にアクセスすることを期待する。図１は４つのVMを示している。VM１６１にはゲストOS１７１およびゲスト・アプリケーション１８１およびデバイス・ドライバ１８５がインストールされており、VM１６３にはゲストOS１７３およびゲスト・アプリケーション１８３およびデバイス・ドライバ１８７がインストールされており、VM１６２にはゲストOS１７２およびゲスト・アプリケーション１８２およびデバイス・ドライバ１８６がインストールされており、VM１６４にはゲストOS１７４およびゲスト・アプリケーション１８４およびデバイス・ドライバ１８８がインストールされている。図１は４つのVMおよびVM当たり一つのアプリケーションと一つのドライバしか示していないが、本発明の範囲内で、いくつのVMが生成されてもよいし、各VM上でいくつのアプリケーションおよび／またはドライバが走ってもよい。
ゲストがアクセスできる資源は、「特権（privileged）」または「非特権（non-privileged）」のいずれかとして分類されうる。特権資源については、VMMが、その資源に対する究極的な制御は保持しつつ、ゲストによって所望される機能を容易にする。非特権資源はVMMによって制御される必要はなく、ゲストが直接アクセスしてよい。
さらに、各ゲストOSは例外（たとえば、ページ・フォールトおよび一般保護違反）、割り込み（たとえばハードウェア割り込みおよびソフトウェア割り込み）ならびにプラットフォーム・イベント（たとえば初期化およびシステム管理割り込み）といったさまざまなイベントを扱うことを期待する。これらの例外、割り込みおよびプラットフォーム・イベントは、ここでは集団的および個別的に、「仮想化イベント（virtualization event）」と称される。これらの仮想化イベントのいくつかは、VMの適切な動作、ゲストからのVMMの保護およびゲストどうしの間の保護を保証するためにVMMによって扱われる必要があるので、「特権イベント」と称される。
任意の所与の時点において、プロセッサ・コアはVMMまたは任意のゲストからの命令を実行していることがありうる。VMMまたはゲストは、プロセッサ・コア上で走っていてもよいし、プロセッサ・コアの制御で走っていてもよい。特権イベントが発生するか、ゲストが特権資源にアクセスしようとしたとき、制御はゲストからVMMに移されうる。ゲストからVMMへの制御の移転はここでは「VMから出ること（VM exit）」と称される。VMMは、イベントを扱うか資源へのアクセスを容易にするかしたのち、制御をゲストに返しうる。VMMからゲストへの制御の移転はここでは「VMにはいること（VM entry）」と称される。
仮想化をサポートするため、I/Oトランザクションにおいて、デバイス（たとえばデバイス１５１、１５２、１５３または１５４）をシステム・メモリ１４０内のドメイン（後述）にマッピングするよう、アドレス変換論理（たとえばアドレス変換論理１３１または１３２）が使用されうる。I/Oトランザクションは典型的にはDMA要求（すなわちI/Oデバイスからの、システム・メモリ１４０に直接アクセスする要求）であるが、他のいかなる型のトランザクションでもよい。アドレス変換論理は、I/Oデバイス割り当ておよび／または管理を容易にするか向上させることをサポートする。アドレス変換論理は、図１に示されるようにチップセット１３０に含まれてもよいし、部分的または全体的にプロセッサ１２０または他の任意のプロセッサ、コプロセッサ、チップセットもしくはその他のコンポーネント内に実装されてもよい。
ドメインは、抽象的には、システム中で、システム・メモリ１４０のある部分集合が割り振られる孤立した環境として定義される。たとえば、VM１６１、１６２、１６３および１６４のそれぞれはドメインと考えてよい。あるドメインに割り振られたシステム・メモリ部分に直接アクセスすることが許されているデバイスは、そのドメインの割り当てデバイス（assigned device）と称される。ドメインの孤立は、その割り振られたメモリに対する、そのドメインに割り当てられたのでないデバイスからのアクセスを遮断することによって達成される。複数の孤立ドメインをサポートすることは、すべてのデバイスが何らかのドメインに割り当てられることを保証し、各割り当てデバイスからのアクセスをそのドメインに割り振られたメモリに対するアクセスのみに制限することによってできる。
各ドメインは、システム・メモリまたは物理的なアドレス空間のあるビューをもち、それはシステムにとってのメモリのビューとは異なることもある。システムにとってのメモリのビューに従ってシステム・メモリにアクセスするために使われるアドレスを、ホスト物理アドレス（HPA: host physical address）と称する。ドメインの資源によってその物理的なアドレス空間にアクセスするために使われるアドレスを、ゲスト物理アドレス（GPA: guest physical address）と称する。ドメインは、そのGPA空間がHPA空間と同じであるか、HPA空間の部分集合である場合には、非再配置である（non-relocated）と考えられる。ドメインは、その割り振られたHPA空間にアクセスするためにそのGPA空間が変換される場合には、再配置である（relocated）と考えられる。GPA空間とHPA空間の論理的な分離は、メモリ保護を実施する基礎を与える。それは、アドレス保護ならびに可能性としては、あるドメインの割り当てデバイスによって生成されたGPAを検証し、可能性としてはそのGPAを有効なHPAに変換することができる変換機構とを必要とする。アドレス変換論理１３１および１３２のようなアドレス変換論理は、時にDMA再マッピング（DMA remapping）と称されるこの機能のためのハードウェア・サポートを提供する。
図２は、ドメインへのデバイスの割り当てまたはマッピングの例を示す図である。図２では、デバイス１５１はシステム・メモリ１４０内のドメイン２４０にマッピングされている。ドメイン２４０はデバイス・ドライバ２４１を含みうる。デバイス・ドライバ２４１は、デバイス１５１を制御するか、他の仕方でサポートするいかなるソフトウェアでもよい。ドメイン２４０へのデバイス１５１のマッピングは、アドレス変換論理１３１によってサポートされる。
アドレス変換論理１３１は、レジスタ・セット２３１、再マッピング構造２３２および論理回路２３３を含む。レジスタ・セット２３１はいくつかのレジスタを含み、それらのレジスタは、再マッピング構造２３２、論理回路２３３および諸デバイスのためのプログラムまたはドライバによって使用される制御または状態情報のための記憶を提供する。再マッピング構造２３２は、GPAからHPAへの再マッピングまたはアドレス変換において使用される基本構造、記憶またはテーブルを提供する。論理回路２３３は、再マッピングまたはアドレス変換動作を実行するための回路を含む。
図１に戻ると、デバイス１５１、１５２、１５３および１５４のそれぞれは、異なるドメインに割り当てられているものとして示されている。パーティション１１１内のアドレス変換論理１３１はVM１６１のドメインへのデバイス１５１のマッピングおよびVM１６３のドメインへのデバイス１５３のマッピングをサポートする。VM１６１のドメイン内のデバイス・ドライバ１８５はデバイス１５１を制御する。VM１６３のドメイン内のデバイス・ドライバ１８７はデバイス１５３を制御する。パーティション１１２内のアドレス変換論理１３２はVM１６２のドメインへのデバイス１５２のマッピングおよびVM１６４のドメインへのデバイス１５４のマッピングをサポートする。VM１６２のドメイン内のデバイス・ドライバ１８６はデバイス１５２を制御する。VM１６４のドメイン内のデバイス・ドライバ１８８はデバイス１５４を制御する。
一般に、ゲストは、たとえばI/O動作を試みるときにVMから出ることを引き起こすことによって、VMMを通じてシステム資源にアクセスする。しかしながら、デバイス１５１はVM１６１に割り当てられ、そのドライバ１８５はVM１６１上で走るので、ゲストOS１７１およびアプリケーション１８１は、VMから出てVMM４２０に移ることを引き起こすことなく、デバイス１５１にアクセスできる。さらに、デバイス１５１はVM１６１のドメインに割り当てられたメモリに、たとえばDMA要求を通じて、VMから出ることを引き起こすことなくアクセスしうる。アドレス変換論理１３１はこの機能を、デバイス１５１によって使われるGPAを対応するHPAに変換し、デバイス１５１からその割り振られたドメイン外のメモリ位置へのアクセスを拒否することによってサポートする。同様に、ゲストOS１７２およびアプリケーション１８２は、デバイス１５２にアクセスしうる。デバイス１５２はVM１６２のドメインに割り振られたメモリにアクセスしうる。ゲストOS１７３およびアプリケーション１８３は、デバイス１５３にアクセスしうる。デバイス１５３はVM１６３のドメインに割り振られたメモリにアクセスしうる。ゲストOS１７４およびアプリケーション１８４は、デバイス１５４にアクセスしうる。デバイス１５４はVM１６４のドメインに割り振られたメモリにアクセスしうる。これらはみな、VMから出ることを引き起こすことなくできる。
図３は、DMA再マッピングのためのアドレス変換の例を示している。図３では、デバイス１５１はドメインＡに割り当てられ、デバイス１５３はドメインＢに割り当てられている。各デバイスはI/O要求またはDMA要求をDMA_ADRに対して実行しうる。物理メモリのセクション３４１および３４５がドメインＡに割り振られているが、アドレス変換論理１３１は、デバイス１５１からのDMA_ADRに対する要求を、物理メモリ１４０のセクション３４１にマッピングする。同様に、物理メモリのセクション３４３および３４７がドメインＢに割り振られているが、アドレス変換論理１３１は、デバイス１５３からのDMA_ADRに対する要求を、物理メモリ１４０のセクション３４７にマッピングする。セクション３４１、３４３、３４５および３４７は、システムのメモリ管理モデルに従ったページのサイズであってもよいし、物理メモリの一部分の他のいかなるサイズであってもよい。
システム・メモリのゲスト・ビュー３５０は、デバイス１５１および１５３の観点から論理的に見たものである。デバイス１５１はセクション３５１をシステムのアドレス空間として見る一方、デバイス１５３はセクション３５３をシステムのアドレス空間として見る。ドメインの生成および管理を担うVMM１１５または他のソフトウェアは、各ドメインのために物理メモリ１４０を割り振り、アドレス変換論理１３１内にGPAからHPAへの変換関数を構築する。
アドレス変換論理１３１によって実装されるアドレス変換関数は、システムの物理メモリ管理モデルに依存する。たとえば、ホスト物理メモリが連続的な領域としてドメインに割り振られる場合には、変換関数は単純なオフセット加算でもよい。代替的に、アドレス変換論理１３１は、アドレス変換を実行するためにあるデータ構造を参照してもよい。たとえば、ホスト物理メモリは、ページの粒度で管理される。他の実施形態は、個々のデバイスがアクセスすることを許されるアドレス範囲を定義するデータ構造を使用しうる。他の実施形態は、これらまたはその他の技法の任意の組み合わせを使用しうる。
アドレス変換論理１３１によって参照されるデータ構造（「メモリ・アクセス・データ構造」）は、一レベルのテーブルまたは多レベルのテーブルといった、いかなる形のデータ構造であってもよい。メモリ・アクセス・データ構造または該メモリ・アクセス・データ構造の任意の部分は、再マッピング構造２３２またはシステム・メモリ１４０内のメモリ・アクセス・テーブル１４１のように、アドレス変換論理１３１にとってアクセス可能であるいかなる記憶スペースに保存されていてもよい。メモリ・アクセス・データ構造内の情報の全部または一部は、一つまたは複数の記憶スペース内にコピーまたは複製されうる。たとえば、メモリ・アクセス・テーブル１４１からの項目またはアドレス変換論理１３１による変換の結果は、再マッピング構造または他のどこかにおけるトランスレーション・ルックアサイド（translation look-aside）などのバッファ内に保存されうる。
図４は、本発明のある実施形態に基づくメモリ・アクセス・データ構造内の項目４００を示している。項目４００は三つのフィールドを含んでおり、各フィールドはビット位置をいくつ含んでいてもよい。GPAフィールド４１０は、デバイスがシステム・メモリにアクセスするために使用しうるGPAまたはGPAの一部を保存するものである。HPAフィールド４２０は、上記のような何らかのメモリ・アドレス変換関数に従ってGPAフィールド４１０に保存されているGPAに対応する、HPAまたはHPAの一部を保存するものである。ある実施形態では、GPAフィールド４１０およびHPAフィールド４２０内に保存されているアドレスのそれぞれは、システム・メモリのあるページの基底アドレスを指定する。それにより、システム・メモリ内のある単一のページへのすべてのアクセスは、メモリ・アクセス・データ構造中においては一つの項目しか必要としない。そのような実施形態では、あるいは他の実施形態でも、メモリ・アクセス・データ構造における単一の項目は、単一のアドレスというよりはある範囲のアドレスを表しうる。
メモリ・アクセス属性フィールド４３０は、フィールド４１０および４２０内の項目に対応するメモリ・アクセス属性を保存するものである。たとえば、メモリ・アクセス・フィールド４３０を使って保存するものとしては、対応するアドレスもしくはアドレス範囲へのDMA（または他のI/O）トランザクションが許可されるかどうかを示す値、対応するアドレスもしくはアドレス範囲へのDMA（または他のI/O）トランザクションに際してプロセッサ・キャッシュが監視される（snooped）必要があるかどうかを示す値ならびに対応するアドレスもしくはアドレス範囲へのDMA（または他のI/O）トランザクションに関係した他の任意の値もしくは指標がありうる。
図１に戻ると、システム１００はパーティション１１１および１１２にパーティション分割されている。パーティション分割は、いかなる既知のアプローチに従って実装されてもよい。たとえば、システム初期化の時点でパーティション分割ファームウェアまたはソフトウェアを実行して、デバイスを含むハードウェア資源を各パーティションに割り当てることによってシステムを構成設定するなどである。
デバイスのパーティションへの割り当てを達成および／または維持するのは、いくらでもある手法のいずれに従って行ってもよい。第一の手法では、ある特定のパーティションに対応するメモリ部分にデバイスが割り当てられうる。たとえば、メモリのある部分がある特定のパーティションに割り振られるのは、一つまたは複数の下位アドレス（lower addresses）、上位アドレス（upper addresses）および／またはオフセットを、そのパーティションに対応する一つまたは複数のメモリ範囲またはその他のレジスタ、その他の記憶位置もしくはデータ構造項目に保存することによってでありうる。その場合、デバイスを、メモリのその部分の中でトランザクションを発したりおよび／またはトランザクションに応答したりすることに制限するために、アクセス制御リスト、マップもしくはその他のデータ構造が使用されうる。アクセス制御リスト、マップもしくはその他のデータ構造では、デバイスは、いかなる一意的な識別子で識別されてもよい。識別子はたとえばバス、デバイス、機能番号（BDF: bus, device, function number）といったもので、これは、システム中のある特定のバス上のある特定のデバイス内の該デバイスの特定の機能に従ってデバイスを識別するものである。
第二の手法によれば、パーティションに直接デバイスが割り当てられてもよい。たとえば、システム中の各デバイスの識別子（たとえばBDF）および該デバイスが割り当てられたパーティションの識別子を保存するために、パーティション分割ファームウェアまたはソフトウェアによってあるデータ構造が生成および／または維持されてもよい。あるいはまた、ある種のデバイスは、自分が割り当てられたパーティションの識別子を保存するようプログラムされていてもよい。他のアプローチも本発明の範囲内で可能である。
そのようなデバイス割り当て手法のいずれかに従って、パーティション分割論理１９０は、あるトランザクションに関わるデバイスが割り当てられたのがどのパーティションであるかを判別する。ある実施形態では、パーティション分割論理１９０は、デバイスが割り当てられたパーティションを判別するのを、トランザクションに含まれるBDFのようなトランザクションに関連するデバイス識別子を、アクセス制御リストまたは他のそのようなデータ構造中で探索することによって行う。アクセス制御リストは、デバイスが割り当てられているメモリの部分を指示し、それが今度はデバイスが割り当てられているパーティションを指示する。別の実施形態では、トランザクションに関連するデバイス識別子を使って、テーブル、マップまたは他のデータ構造中で、そのデバイスが割り当てられたパーティションを直接示す項目がみつけられてもよい。別の実施形態では、トランザクション・プロトコルが、パーティションを直接特定する手段を含んでいてもよい。それはたとえば、要求元デバイスがトランザクション内にパーティション識別子を含めるようにすることによる。
図５は、図１の実施形態に基づくパーティション分割論理１９０を示している。探索（look-up）モジュール５１０はあるデバイスに関わるトランザクションを受け取り、そのデバイスがどのパーティションに割り当てられているかを、上記のようにして、あるいは他の任意の手法に従って判別する。経路制御（routing）モジュール５２０は、そのデバイスが割り当てられたパーティションを見出すために、そのトランザクションをアドレス変換論理に経路制御する。たとえば、デバイス１５１からのDMA要求のために、デバイス１５１がパーティション１１１に割り当てられていることを探索モジュール５１０が判別し、よって経路制御モジュール５２０はDMA要求をアドレス変換論理１３１に経路制御する。
探索モジュール５１０は、デバイスがどのパーティションに割り当てられているかを、上記のようにして、あるいは他の任意の手法に従って判別するために、アクセス制御リスト、デバイス・アクセス・マップ、メモリ範囲レジスタまたはその他の記憶位置もしくはデータ構造のうちいかなる一つまたはいかなる組み合わせを参照してもよい。図５の実施形態では、パーティション分割論理１９０はデバイス・アクセス・マップ５３０を含んでいる。デバイス・アクセス・マップ５３０は、デバイス対パーティションの割り当てを判別するために探索モジュール５１０が使用する情報のための記憶位置を表す。そのような情報は、デバイス対パーティション割り当てを直接判別するために使われる情報であってもよい。デバイスからメモリ、メモリからパーティションのテーブルもしくはリストまたは他の任意のシステム資源マッピングといったといったものである。そのような情報はまた、そのような情報が保存されうるシステム１００内の任意の位置（単数または複数）へのポインタまたは参照であってもよい。デバイス・アクセス・マップ５３０および／またはそれが参照する任意のレジスタ、メモリ・アドレスまたはその他の記憶位置もしくはデータ構造は、先述したパーティション分割ファームウェアまたはソフトウェアによって初期化および／または維持されても、他の任意のOS、VMMもしくは他のそのようなソフトウェアによって初期化および／または維持されてもよい。
図５の実施形態では、パーティション分割論理１９０は、探索モジュール５１０による任意の前の判別からの結果を保存するためのルックアサイド・キャッシュ５４０をも含む。たとえば、探索モジュール５１０がデバイスが割り振られているパーティションを判別するためにBDFを使う場合、そのパーティションに割り当てられているアドレス変換論理の識別子がルックアサイド・キャッシュ項目中に保存されることがある。その後、そのBDFからアドレス変換論理へのマッピングは、探索モジュール５１０によって判別されるのではなく、ルックアサイド・キャッシュ５４０中に見出されうる。
パーティション分割論理１９０は、システム１００から除去されたデバイスに対応するルックアサイド・キャッシュ項目を無効化するためにルックアサイド・キャッシュ・マネージャ５５０をも含む。たとえば、取り外し可能なデバイス・ボードまたはカードが周辺バス・スロットから除去される場合、キャッシュ・マネージャ５５０は、そのデバイス・ボードまたはカードに対応するルックアサイド・キャッシュ５４０中の全項目を無効にする。すると、新しいデバイス・ボードまたはカードがそのスロットに挿入され、異なるパーティションに割り当てられることができる。
図６は、本発明のある実施形態を方法６００において示している。方法６００は、パーティション分割されたシステムにおいてデバイスがメモリにアクセスするためのゲストからホストへのアドレス変換のための方法である。方法実施形態は、この点において限定されるものではないが、図６の方法実施形態を記述するために、図１のシステム１００の記載が参照される。
ボックス６１０では、システム、たとえばシステム１００が二つのパーティション、たとえばパーティション１１１および１１２にパーティション分割される。パーティション分割は、システム・メモリの諸部分、I/Oデバイスおよびアドレス変換論理といったシステム資源を各パーティションに割り振ることを含む。たとえば、デバイス１５１はパーティション１１１に割り振られてもよく、デバイス１５２はパーティション１１２に割り振られてもよい。デバイス１５１および１５２は、同じゲスト物理アドレス（たとえばDMA_ADR）を含む、システム・メモリのゲスト・ビューを有していてもよい。
ボックス６２０では、デバイス１５１が、システム・メモリにアクセスすることに関わるトランザクション、たとえばDMA要求を開始する。トランザクションはデバイス識別子、たとえばデバイス１５１のBDFおよびゲスト物理アドレス、たとえばDMA_ADRを含んでいる。
ボックス６２２では、デバイス識別子を使って、デバイスが割り当てられているパーティション、たとえばパーティション１１１を判別する。ボックス６２４では、ルックアサイド・キャッシュ項目が生成される。キャッシュ項目は、前記デバイス識別子およびパーティション１１１に割り振られているアドレス変換論理、たとえばアドレス変換論理１３１の識別子を含む。
ボックス６３０では、トランザクションがアドレス変換論理１３１に経路制御され、それによりデバイス１５１によって使用されるゲスト物理アドレスDMA_ADRとデバイス１５２によって使用されるゲスト物理アドレスDMA_ADRとの曖昧さが除去される。ボックス６３２では、アドレス変換論理１３１はゲスト物理アドレスDMA_ADRをパーティション１１１内のホスト物理アドレスに変換する。ボックス６３４では、ボックス６３２で見出されたホスト物理アドレスに対して、ボックス６２０で開始されたトランザクションが完遂される。
ボックス６４０では、デバイス１５１は、システム・メモリにアクセスすることに関わるもう一つのトランザクション、たとえばDMA要求を開始する。トランザクションはデバイス識別子、たとえばデバイス１５１のBDFおよびゲスト物理アドレス、たとえばDMA_ADRを含んでいる。
ボックス６４２では、デバイス識別子がルックアサイド・キャッシュ内でみつけられる。ボックス６４４では、トランザクションが、ルックアサイド・キャッシュ内にみつかった項目に基づいてアドレス変換論理１３１に経路制御される。ボックス６４６では、アドレス変換論理１３１がゲスト物理アドレスDMA_ADRをパーティション１１１内のホスト物理アドレスに変換する。ボックス６４８では、ボックス６４６で見出されたホスト物理アドレスに対して、ボックス６４０で開始されたトランザクションが完遂される。
ボックス６５０では、デバイス１５１がシステム１００から除去される。ボックス６５２では、デバイス１５１に対応するルックアサイド・キャッシュ項目が無効にされる。
本発明の範囲内で、方法６００は図示されているボックスが省略されて実行されたり、追加的なボックスが加えられて実行されたり、あるいは並べ替え、省略もしくは追加されたボックスの組み合わせをもって実行されたりしてもよい。たとえば、トランザクションがパーティション識別子を含む場合には、ボックス６２２および６２４は省略されうる。
本発明のある実施形態に基づいて設計されているコンポーネントまたはコンポーネントの一部は、創造（creation）からシミュレーションへ、さらに製造へとさまざまな段階で設計されうる。ある設計を表すデータは、該設計をいくつかの仕方で表しうる。第一に、シミュレーションにおいて有用なように、ハードウェアは、ハードウェア記述言語または別の機能記述言語を使って表されてもよい。追加的または代替的に、論理および／またはトランジスタ・ゲートをもつ回路レベルのモデルが設計プロセスの何らかの段階で生成されてもよい。さらに、たいていの設計は、何らかの段階で、さまざまなデバイスの物理的な配置を表すデータでモデル化されうるレベルに達しうる。通常の半導体製造技法が使用される場合、デバイス配置モデルを表すデータは、集積回路を製造するために使われる諸マスクのための異なるマスク層の上のさまざまな特徴の存在または不在を指定するデータであってもよい。
設計のいかなる表現においても、データはいかなる形の機械可読媒体に保存されてもよい。該機械可読媒体は、変調されているか他の仕方で情報を伝達するよう生成されている光学的もしくは電気的な波、メモリまたはディスクのような磁気的もしくは光学的記憶であってもよい。これらの媒体のいずれも、前記設計または本発明の実施形態で使用される他の情報を「運ぶ（carry）」あるいは「指示する（indicate）」ことができる。前記情報を示すか運ぶかする電気的搬送波が送信されるとき、その電気信号のコピー、バッファリングまたは再送信が実行される限りにおいて、新たなコピーが作られている。こうして、通信プロバイダーまたはネットワーク・プロバイダーは、本発明の技術を具現する物、たとえば搬送波のコピーを作ることを構成しうる。
こうして、パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲストからホストへのアドレス変換のための装置、方法およびシステムを開示してきた。ある種の実施形態について記述し、付属の図面で示してきたが、そのような実施形態が単に例示的なものであり、広い本発明を制限するものでないこと、本発明は図示および記述された個別的な構築および構成に限定されるものではないことは理解されるものとする。本開示を検討すれば、当業者にはさまざまな修正が思いつきうるからである。成長が速く、さらなる進歩が簡単には予見されないこのような技術分野においては、開示された実施形態は、本開示の原理や付属の請求項の範囲から外れることなく、実施を可能にする技術的進歩によって容易にされるように、構成および詳細においてすぐ修正可能でありうる。
いくつかの態様を記載しておく。
（態様１）
パーティション分割されたシステムにおいてメモリにアクセスする要求をデバイスから受信するインターフェースと；
仮想機械から出て仮想機械モニタに移ることを引き起こすことなく前記パーティション分割されたシステムにおいて前記デバイスが第一のパーティションに割り当てられているか第二のパーティションに割り当てられているかを判別するパーティション分割論理と；
第一のゲスト・アドレスを前記第一のパーティション中の第一のホスト・アドレスに変換する第一のアドレス変換論理と；
第二のゲスト・アドレスを前記第二のパーティション中の第二のホスト・アドレスに変換する第二のアドレス変換論理とを有する装置。
（態様２）
前記パーティション分割論理が、前記デバイスが前記第一のパーティションに割り当てられていると判別するのに応答して、前記要求を前記第一のアドレス変換論理に転送し、前記デバイスが前記第二のパーティションに割り当てられていると判別するのに応答して、前記要求を前記第二のアドレス変換論理に転送することもする、態様１記載の装置。
（態様３）
前記パーティション分割論理が、前記要求に含まれているデバイス識別子を使ってパーティション識別子を決定する探索モジュールを含んでいる、態様１記載の装置。
（態様４）
前記探索モジュールが前記デバイス識別子を、あるデータ構造中で項目をみつけるために使う、態様３記載の装置。
（態様５）
前記項目が、前記デバイスがアクセスを有するメモリ範囲を示す、態様４記載の装置。
（態様６）
前記項目がパーティション識別子を示す、態様４記載の装置。
（態様７）
前記パーティション分割論理が、前記判別の結果を保存するキャッシュを含む、態様１記載の装置。
（態様８）
前記デバイスが、前記要求に含まれているパーティション識別子に基づいて、前記デバイスが第一のパーティションに割り当てられているか第二のパーティションに割り当てられているかを判別する、態様２記載の装置。
（態様９）
前記パーティション分割論理がさらに、キャッシュ項目に対応するデバイスがシステムから除去されるのに応答して前記キャッシュ項目を無効にする、態様７記載の装置。
（態様１０）
インターフェースによって、パーティション分割されたシステムにおいてメモリにアクセスする要求をデバイスから受信する段階と；
パーティション分割論理によって、仮想機械から出て仮想機械モニタに移ることを引き起こすことなく前記パーティション分割されたシステムにおいて前記デバイスが第一のパーティションに割り当てられているか第二のパーティションに割り当てられているかを判別する段階と；
前記パーティション分割論理によって、前記デバイスが前記第一のパーティションに割り当てられていると判別するのに応答して、前記要求を第一のアドレス変換論理に転送する段階と、
前記パーティション分割論理によって、前記デバイスが前記第二のパーティションに割り当てられていると判別するのに応答して、前記要求を第二のアドレス変換論理に転送する段階とを有する方法。
（態様１１）
前記パーティション分割論理に含まれる探索モジュールによって、前記要求に含まれているデバイス識別子を使ってパーティション識別子を決定する段階をさらに有する、態様１０記載の方法。
（態様１２）
前記探索モジュールによって、前記デバイス識別子を、あるデータ構造中で項目をみつけるために使う段階をさらに有する、態様１１記載の方法。
（態様１３）
前記項目が、前記デバイスがアクセスを有するメモリ範囲を示す、態様１２記載の方法。
（態様１４）
前記項目がパーティション識別子を示す、態様１２記載の方法。
（態様１５）
前記パーティション分割論理によって、前記判別の結果をキャッシュに保存する段階をさらに有する、態様１０記載の方法。
（態様１６）
前記パーティション分割論理によって、前記判別する段階が、前記デバイスが前記第一のパーティションに割り当てられているか前記第二のパーティションに割り当てられているかの以前の判別の結果を保存しているキャッシュ項目を読むことを含む、態様１０記載の方法。
（態様１７）
前記パーティション分割論理によって、前記デバイスがシステムから除去されるのに応答して、前記キャッシュ項目を無効にする段階をさらに有する、態様１６記載の方法。
（態様１８）
メモリの第一の部分；
第一のデバイス；および
前記メモリの第一の部分における第一のゲスト・アドレスを第一のホスト・アドレスに変換する第一のアドレス変換論理を含む第一のパーティションと；
メモリの第二の部分；
第二のデバイス；および
前記メモリの第二の部分における第二のゲスト・アドレスを第二のホスト・アドレスに変換する第二のアドレス変換論理を含む第二のパーティションと；
仮想機械から出て仮想機械モニタに移ることを引き起こすことなく前記第一のデバイスからの第一の要求を前記第一のアドレス変換論理に転送し、前記第二のデバイスからの第二の要求を前記第二のアドレス変換論理に転送するパーティション分割論理とを有するシステム。
（態様１９）
前記パーティション分割論理が前記第一の要求を転送するのが、第一のデバイス識別子を使って、前記第一のデバイスが前記第一のパーティションに割り当てられていることを示す項目をデータ構造中でみつけるのに応答してである、態様１８記載のシステム。
（態様２０）
前記メモリが動的ランダム・アクセス・メモリである、態様１８記載のシステム。
１００ システム
１１０ 裸のプラットフォーム・ハードウェア
１１１ パーティション
１１２ パーティション
１１３ 仮想化環境
１１４ 仮想化環境
１１５ VMM
１１６ VMM
１２０ プロセッサ
１２１ コア
１２２ コア
１３０ チップセット
１３１ アドレス変換論理
１３２ アドレス変換論理
１３３ インターフェース
１４０ システム・メモリ
１４１ メモリ・アクセス・テーブル
１４１ メモリ部分
１４２ メモリ部分
１５１ デバイス
１５２ デバイス
１５３ デバイス
１５４ デバイス
１６１ VM
１６２ VM
１６３ VM
１６４ VM
１７１ ゲストOS
１７２ ゲストOS
１７３ ゲストOS
１７４ ゲストOS
１８１ ゲスト・アプリケーション
１８２ ゲスト・アプリケーション
１８３ ゲスト・アプリケーション
１８４ ゲスト・アプリケーション
１８５ デバイス・ドライバ
１８６ デバイス・ドライバ
１８７ デバイス・ドライバ
１８８ デバイス・ドライバ
１９０ パーティション分割論理
２３１ レジスタ・セット
２３２ 再マッピング構造
２３３ 論理回路
２４０ ドメイン
２４１ デバイス・ドライバ
３４１ セクション
３４３ セクション
３４５ セクション
３４７ セクション
３５０ ゲスト・ビュー
３５１ セクション
３５３ セクション
４００ 項目
４１０ GPA
４２０ HPA
４３０ メモリ・アクセス・属性
５１０ 探索モジュール
５２０ 経路制御モジュール
５３０ デバイス・アクセス・マップ
５４０ ルックアサイド・キャッシュ
５５０ ルックアサイド・キャッシュ・マネージャ
６００ 方法
６１０ システムのパーティション分割
６２０ DMA要求
６２２ パーティションを判別
６２４ キャッシュ項目を生成
６３０ 要求をアドレス変換論理に経路制御
６３２ GPAをHPAに変換
６３４ DMA実行
６４０ 別のDMA要求
６４２ キャッシュ項目を読む
６４４ 要求をアドレス変換論理に経路制御
６４６ GPAをHPAに変換
６４８ DMA実行
６５０ デバイスを除去
６５２ キャッシュ項目を無効に

Claims (7)

  1. パーティション分割されたシステムにおいてメモリにアクセスする要求をデバイスから受信するインターフェースと；
    第一のパーティション中の第一のアドレス変換ハードウェアであって、ゲスト・アドレスを前記第一のパーティション中の第一のホスト・アドレスに変換する第一のアドレス変換ハードウェアと；
    第二のパーティション中の第二のアドレス変換ハードウェアであって、前記ゲスト・アドレスを前記第二のパーティション中の第二のホスト・アドレスに変換する第二のアドレス変換ハードウェアと；
    仮想機械から出て仮想機械モニタに移ることを引き起こすことなく前記デバイスが前記第一のパーティションに割り当てられているか前記第二のパーティションに割り当てられているかを判別し、前記デバイスが前記第一のパーティションに割り当てられていると判別するのに応答して前記要求を前記第一のアドレス変換ハードウェアに転送し、前記デバイスが前記第二のパーティションに割り当てられていると判別するのに応答して前記要求を前記第二のアドレス変換ハードウェアに転送するパーティション分割ハードウェアとを有する装置であって、
    前記パーティション分割ハードウェアが、デバイス対パーティション割り当てを決定する探索モジュールと、前記探索モジュールによる以前のデバイス対パーティション割り当てをそれぞれ記憶する複数のエントリーを含むキャッシュとを含む、
    装置。
  2. 前記パーティション分割ハードウェアがさらに、前記探索モジュールによって使用される情報を記憶するデバイス・アクセス・マップを含む、請求項１記載の装置。
  3. 前記パーティション分割ハードウェアがさらに、前記探索モジュールによる決定に応答してトランザクションを前記第一のアドレス変換ハードウェアに経路制御する経路制御モジュールをさらに含む、請求項１記載の装置。
  4. 前記第一のアドレス変換ハードウェアが、変換を実行するためにデータ構造を参照し、前記データ構造は、メモリ・アクセス属性を記憶するメモリ・アクセス属性フィールドを含む、請求項１記載の装置。
  5. 前記メモリ・アクセス属性フィールドが、対応するアドレスへのDMAトランザクションが許可されるかどうかを示す値を記憶する、請求項４記載の装置。
  6. 前記メモリ・アクセス属性フィールドが、前記対応するアドレスへのDMAトランザクションに際してキャッシュが監視されるべきかどうかを示す第二の値を記憶する、請求項５記載の装置。
  7. パーティション分割されたシステムにおいてメモリにアクセスする要求をデバイスから受信する段階と；
    前記デバイスが前記パーティション分割されたシステムにおける第一のパーティションに割り当てられているか第二のパーティションに割り当てられているかを判別する段階と；
    パーティション分割論理のキャッシュ中に記憶するキャッシュ項目を生成する段階であって、各キャッシュ項目はデバイスについてのデバイス識別子および判別されたパーティションに割り当てられたアドレス変換論理の識別子を含む、段階と；
    前記デバイスが前記第一のパーティションに割り当てられていると判別するのに応答して前記要求を前記第一のパーティションの第一のアドレス変換論理に転送する段階と；
    メモリにアクセスする第二の要求を前記デバイスから受信する段階と；
    前記キャッシュ中の前記キャッシュ・エントリーに基づいて前記第二の要求を前記第一のアドレス変換論理に経路制御する段階と；
    前記デバイスの前記システムからの除去に応答して前記キャッシュ・エントリーを無効化する段階とを含む、
    方法。
JP2013199633A 2006-12-27 2013-09-26 パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲスト・アドレスからホスト・アドレスへの変換 Active JP5735070B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/616,662 2006-12-27
US11/616,662 US7685401B2 (en) 2006-12-27 2006-12-27 Guest to host address translation for devices to access memory in a partitioned system

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011176569A Division JP2012022694A (ja) 2006-12-27 2011-08-12 パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲスト・アドレスからホスト・アドレスへの変換

Publications (2)

Publication Number Publication Date
JP2014017012A true JP2014017012A (ja) 2014-01-30
JP5735070B2 JP5735070B2 (ja) 2015-06-17

Family

ID=39048237

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2007332036A Pending JP2008165789A (ja) 2006-12-27 2007-12-25 パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲスト・アドレスからホスト・アドレスへの変換
JP2011176569A Pending JP2012022694A (ja) 2006-12-27 2011-08-12 パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲスト・アドレスからホスト・アドレスへの変換
JP2013199633A Active JP5735070B2 (ja) 2006-12-27 2013-09-26 パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲスト・アドレスからホスト・アドレスへの変換

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2007332036A Pending JP2008165789A (ja) 2006-12-27 2007-12-25 パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲスト・アドレスからホスト・アドレスへの変換
JP2011176569A Pending JP2012022694A (ja) 2006-12-27 2011-08-12 パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲスト・アドレスからホスト・アドレスへの変換

Country Status (8)

Country Link
US (1) US7685401B2 (ja)
EP (1) EP1959348B1 (ja)
JP (3) JP2008165789A (ja)
KR (1) KR100914081B1 (ja)
CN (1) CN101236529B (ja)
DE (2) DE102007062744B4 (ja)
FR (1) FR2910985B1 (ja)
GB (1) GB2445831B (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
US9317309B2 (en) * 2006-12-28 2016-04-19 Hewlett-Packard Development Company, L.P. Virtualized environment allocation system and method
US7673113B2 (en) * 2006-12-29 2010-03-02 Intel Corporation Method for dynamic load balancing on partitioned systems
US20080229053A1 (en) * 2007-03-13 2008-09-18 Edoardo Campini Expanding memory support for a processor using virtualization
US7979869B2 (en) * 2007-09-28 2011-07-12 Oracle America, Inc. Method and system for performing I/O operations using a hypervisor
US20090217280A1 (en) * 2008-02-21 2009-08-27 Honeywell International Inc. Shared-Resource Time Partitioning in a Multi-Core System
US8910169B2 (en) 2008-09-30 2014-12-09 Intel Corporation Methods and systems to perform a computer task in a reduced power consumption state
US8442059B1 (en) 2008-09-30 2013-05-14 Gridiron Systems, Inc. Storage proxy with virtual ports configuration
US8417895B1 (en) * 2008-09-30 2013-04-09 Violin Memory Inc. System for maintaining coherency during offline changes to storage media
US8838850B2 (en) * 2008-11-17 2014-09-16 Violin Memory, Inc. Cluster control protocol
US8443150B1 (en) 2008-11-04 2013-05-14 Violin Memory Inc. Efficient reloading of data into cache resource
US8775741B1 (en) 2009-01-13 2014-07-08 Violin Memory Inc. Using temporal access patterns for determining prefetch suitability
US8788758B1 (en) 2008-11-04 2014-07-22 Violin Memory Inc Least profitability used caching scheme
US8285961B2 (en) * 2008-11-13 2012-10-09 Grid Iron Systems, Inc. Dynamic performance virtualization for disk access
US8667366B1 (en) 2009-04-17 2014-03-04 Violin Memory, Inc. Efficient use of physical address space for data overflow and validation
US8417871B1 (en) 2009-04-17 2013-04-09 Violin Memory Inc. System for increasing storage media performance
US8713252B1 (en) 2009-05-06 2014-04-29 Violin Memory, Inc. Transactional consistency scheme
US8402198B1 (en) 2009-06-03 2013-03-19 Violin Memory, Inc. Mapping engine for a storage device
US9069676B2 (en) 2009-06-03 2015-06-30 Violin Memory, Inc. Mapping engine for a storage device
JP5491102B2 (ja) * 2009-08-27 2014-05-14 ルネサスエレクトロニクス株式会社 データプロセッサ
US8402246B1 (en) 2009-08-28 2013-03-19 Violin Memory, Inc. Alignment adjustment in a tiered storage system
WO2011044154A1 (en) * 2009-10-05 2011-04-14 Marvell Semiconductor, Inc. Data caching in non-volatile memory
US8688897B2 (en) * 2010-05-28 2014-04-01 International Business Machines Corporation Cache memory management in a flash cache architecture
US9229757B2 (en) 2010-07-19 2016-01-05 International Business Machines Corporation Optimizing a file system interface in a virtualized computing environment
US8863117B2 (en) 2010-07-19 2014-10-14 International Business Machines Corporation Optimizing a file system interface in a virtualized computing environment
US8959288B1 (en) 2010-07-29 2015-02-17 Violin Memory, Inc. Identifying invalid cache data
US8832384B1 (en) 2010-07-29 2014-09-09 Violin Memory, Inc. Reassembling abstracted memory accesses for prefetching
US8954959B2 (en) * 2010-09-16 2015-02-10 Red Hat Israel, Ltd. Memory overcommit by using an emulated IOMMU in a computer system without a host IOMMU
US8972689B1 (en) 2011-02-02 2015-03-03 Violin Memory, Inc. Apparatus, method and system for using real-time performance feedback for modeling and improving access to solid state media
US8635416B1 (en) 2011-03-02 2014-01-21 Violin Memory Inc. Apparatus, method and system for using shadow drives for alternative drive commands
WO2013100959A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Processor accelerator interface virtualization
US9348757B2 (en) * 2012-10-08 2016-05-24 International Business Machines Corporation System supporting multiple partitions with differing translation formats
US9355040B2 (en) 2012-10-08 2016-05-31 International Business Machines Corporation Adjunct component to provide full virtualization using paravirtualized hypervisors
US9600419B2 (en) 2012-10-08 2017-03-21 International Business Machines Corporation Selectable address translation mechanisms
US9740624B2 (en) * 2012-10-08 2017-08-22 International Business Machines Corporation Selectable address translation mechanisms within a partition
US9280488B2 (en) 2012-10-08 2016-03-08 International Business Machines Corporation Asymmetric co-existent address translation structure formats
US9355032B2 (en) 2012-10-08 2016-05-31 International Business Machines Corporation Supporting multiple types of guests by a hypervisor
GB2511794B (en) * 2013-03-13 2020-12-02 Advanced Risc Mach Ltd A Protection Unit and Method for Controlling Access by Plural Processes to a Storage Unit
WO2014174580A1 (ja) 2013-04-22 2014-10-30 富士通株式会社 情報処理装置、方法、及びプログラム
US9411765B2 (en) * 2013-12-20 2016-08-09 Qualcomm Incorporated Methods of using a peripheral component interconnect express (PCIE) device in a virtual environment
JP6190046B2 (ja) * 2014-04-24 2017-08-30 株式会社日立製作所 ストレージシステム
US9612970B2 (en) 2014-07-17 2017-04-04 Qualcomm Incorporated Method and apparatus for flexible cache partitioning by sets and ways into component caches
US10089238B2 (en) 2014-07-17 2018-10-02 Qualcomm Incorporated Method and apparatus for a shared cache with dynamic partitioning
US10180908B2 (en) 2015-05-13 2019-01-15 Qualcomm Incorporated Method and apparatus for virtualized control of a shared system cache
US11163682B2 (en) * 2015-12-29 2021-11-02 Intel Corporation Systems, methods, and apparatuses for distributed consistency memory
US20180203807A1 (en) * 2017-01-13 2018-07-19 Arm Limited Partitioning tlb or cache allocation
CN110336563A (zh) * 2019-05-09 2019-10-15 核芯互联(北京)科技有限公司 一种工作模式选择方法、装置、系统及存储介质
CN112667354B (zh) * 2020-12-30 2022-05-06 上海壁仞智能科技有限公司 计算机可读取存储介质、虚拟化寄存器装置及访问该装置的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006039057A2 (en) * 2004-09-30 2006-04-13 Intel Corporation Performance enhancement of address translation using translation tables covering large address spaces
WO2006039177A1 (en) * 2004-09-30 2006-04-13 Intel Corporation Fault processing for direct memory access address translation

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0619747B2 (ja) * 1984-01-18 1994-03-16 株式会社日立製作所 Ｉ／ｏ命令実行方法、ｉ／ｏ割込処理方法およびそれらを用いた計算機システム
US4843541A (en) * 1987-07-29 1989-06-27 International Business Machines Corporation Logical resource partitioning of a data processing system
US5426748A (en) * 1992-01-03 1995-06-20 International Business Machines Corporation Guest/host extended addressing method and means with contiguous access list entries
US6381682B2 (en) * 1998-06-10 2002-04-30 Compaq Information Technologies Group, L.P. Method and apparatus for dynamically sharing memory in a multiprocessor system
US6976083B1 (en) * 1999-02-19 2005-12-13 International Business Machines Corporation Apparatus for providing direct data processing access using a queued direct input-output device
US6438671B1 (en) * 1999-07-01 2002-08-20 International Business Machines Corporation Generating partition corresponding real address in partitioned mode supporting system
JP2001051900A (ja) * 1999-08-17 2001-02-23 Hitachi Ltd 仮想計算機方式の情報処理装置及びプロセッサ
US7003771B1 (en) * 2000-06-08 2006-02-21 International Business Machines Corporation Logically partitioned processing system having hypervisor for creating a new translation table in response to OS request to directly access the non-assignable resource
JP2002132518A (ja) * 2000-10-25 2002-05-10 Fujitsu Ltd 仮想計算機システムおよび仮想計算機間の入出力装置交換方法
JP4018900B2 (ja) * 2001-11-22 2007-12-05 株式会社日立製作所 仮想計算機システム及びプログラム
US20030110205A1 (en) * 2001-12-07 2003-06-12 Leith Johnson Virtualized resources in a partitionable server
US7124273B2 (en) * 2002-02-25 2006-10-17 Intel Corporation Method and apparatus for translating guest physical addresses in a virtual machine environment
US6834296B2 (en) * 2002-03-01 2004-12-21 International Business Machines Corporation Apparatus and method of multicasting or broadcasting data from one partition of a partitioned computer system to a plurality of other partitions
US7054985B2 (en) * 2002-07-23 2006-05-30 Hewlett-Packard Development Company, L.P. Multiple hardware partitions under one input/output hub
US6895491B2 (en) * 2002-09-26 2005-05-17 Hewlett-Packard Development Company, L.P. Memory addressing for a virtual machine implementation on a computer processor supporting virtual hash-page-table searching
US20040098544A1 (en) * 2002-11-15 2004-05-20 Gaither Blaine D. Method and apparatus for managing a memory system
US7076634B2 (en) * 2003-04-24 2006-07-11 International Business Machines Corporation Address translation manager and method for a logically partitioned computer system
US7424709B2 (en) 2003-09-15 2008-09-09 Intel Corporation Use of multiple virtual machine monitors to handle privileged events
US7200687B2 (en) * 2003-09-25 2007-04-03 International Business Machines Coporation Location-based non-uniform allocation of memory resources in memory mapped input/output fabric
CN1253829C (zh) * 2003-10-15 2006-04-26 大唐微电子技术有限公司 一种优化存储器逻辑分区结构的非cpu集成电路卡
US7467381B2 (en) * 2003-12-16 2008-12-16 Intel Corporation Resource partitioning and direct access utilizing hardware support for virtualization
US7426625B2 (en) * 2004-03-31 2008-09-16 International Business Machines Corporation Data processing system and computer program product for support of system memory addresses with holes
US7257811B2 (en) * 2004-05-11 2007-08-14 International Business Machines Corporation System, method and program to migrate a virtual machine
US8914606B2 (en) * 2004-07-08 2014-12-16 Hewlett-Packard Development Company, L.P. System and method for soft partitioning a computer system
JP4982971B2 (ja) * 2004-09-29 2012-07-25 ソニー株式会社 情報処理装置、プロセス制御方法、並びにコンピュータ・プログラム
US7302547B2 (en) * 2004-09-30 2007-11-27 Hewlett-Packard Development Company, L.P. Method and system for supporting virtual mappings for shared firmware
US9058292B2 (en) * 2004-12-29 2015-06-16 Intel Corporation System and method for one step address translation of graphics addresses in virtualization
US7395405B2 (en) 2005-01-28 2008-07-01 Intel Corporation Method and apparatus for supporting address translation in a virtual machine environment
US7334076B2 (en) * 2005-03-08 2008-02-19 Microsoft Corporation Method and system for a guest physical address virtualization in a virtual machine environment
US20060288130A1 (en) 2005-06-21 2006-12-21 Rajesh Madukkarumukumana Address window support for direct memory access translation
US7987464B2 (en) * 2006-07-25 2011-07-26 International Business Machines Corporation Logical partitioning and virtualization in a heterogeneous architecture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006039057A2 (en) * 2004-09-30 2006-04-13 Intel Corporation Performance enhancement of address translation using translation tables covering large address spaces
WO2006039177A1 (en) * 2004-09-30 2006-04-13 Intel Corporation Fault processing for direct memory access address translation
JP2008515093A (ja) * 2004-09-30 2008-05-08 インテル コーポレイション 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上
JP2008515057A (ja) * 2004-09-30 2008-05-08 インテル・コーポレーション ダイレクトメモリアクセスアドレス変換のためのフォールト処理

Also Published As

Publication number Publication date
EP1959348B1 (en) 2018-05-16
EP1959348A2 (en) 2008-08-20
US20080162864A1 (en) 2008-07-03
FR2910985A1 (fr) 2008-07-04
JP2008165789A (ja) 2008-07-17
DE102007063946B4 (de) 2024-04-25
GB2445831A (en) 2008-07-23
KR20080063125A (ko) 2008-07-03
JP2012022694A (ja) 2012-02-02
FR2910985B1 (fr) 2015-09-04
CN101236529A (zh) 2008-08-06
CN101236529B (zh) 2013-02-06
KR100914081B1 (ko) 2009-08-27
GB2445831B (en) 2010-03-31
DE102007062744B4 (de) 2018-09-06
JP5735070B2 (ja) 2015-06-17
DE102007062744A1 (de) 2008-08-14
US7685401B2 (en) 2010-03-23
GB0724597D0 (en) 2008-01-30
EP1959348A3 (en) 2009-07-22

Similar Documents

Publication Publication Date Title
JP5735070B2 (ja) パーティション分割されたシステムにおいて、デバイスがメモリにアクセスするための、ゲスト・アドレスからホスト・アドレスへの変換
JP5214611B2 (ja) 仮想マシン環境におけるゲスト間での情報の共有
US7467381B2 (en) Resource partitioning and direct access utilizing hardware support for virtualization
JP4668166B2 (ja) ゲストがメモリ変換されたデバイスにアクセスする方法及び装置
US8041920B2 (en) Partitioning memory mapped device configuration space
KR101179341B1 (ko) 메모리 액세스 데이터 구조에 기초하는 직접 캐시 액세스트랜잭션의 수행
US7376949B2 (en) Resource allocation and protection in a multi-virtual environment
US8225071B2 (en) Accessing multiple page tables in a computer system
US8473565B2 (en) Abstracting special file interfaces to concurrently support multiple operating system levels
CN109074316B (zh) 页面错误解决方案
US9875132B2 (en) Input output memory management unit based zero copy virtual machine to virtual machine communication
US20110264841A1 (en) Sharing of class data among virtual machine applications running on guests in virtualized environment using memory management facility
US10713081B2 (en) Secure and efficient memory sharing for guests
US20100169884A1 (en) Injecting transactions to support the virtualization of a physical device controller
US20070220231A1 (en) Virtual address translation by a processor for a peripheral device
CN113626148B (zh) 一种基于混合虚拟化的终端虚拟机生成系统及方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140805

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150415

R150 Certificate of patent or registration of utility model

Ref document number: 5735070

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250