JP2014016773A - レジスタレスアーキテクチャによるキャッシュレスマルチプロセッサ - Google Patents
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Abstract
【解決手段】共有メモリを複数バンクに分割し、各メモリバンクに個別のプロセッサ要素を接続する。プロセッサ要素は接続されたメモリバンクから命令コードとオペランドを受け取り、演算を実行した後、演算結果を隣接するプロセッサ要素に送付し、次の命令実行時のアキュムレータの値とする。プロセッサ要素は、レジスタファイルがないためプロセッサ要素間で必要となるデータ転送はアキュムレータとプログラムカウンタおよび少数の制御信号のみである。複数のプロセッサが通常の演算命令を順次実行する限りにおいて命令コードおよびオペランドの同時読み出しアクセスが衝突することはなく、調停が必要となるのは共有メモリのランダムアクセス時およびジャンプ命令実行時のみである。
【選択図】図1
Description
101A〜D デュアルポートメモリ
102A〜D プロセッサ
103 メモリ出力データ
103A〜D メモリ出力信号
103P 命令コードOP
103Y オペランドY
104A〜D プログラムカウンタ及び状態信号
105 アキュムレータ
105A〜D アキュムレータ信号
105F キャリーフラグC
105X レジスタX
106A〜D メモリバンク0書込み信号
107A〜D メモリバンク1書込み信号
108A〜D メモリバンク2書込み信号
109A〜D メモリバンク3書込み信号
110 ロック解除信号バス
Claims (7)
- 複数のプロセッサバンクを有するマルチプロセッサシステムにおいて、各プロセッサバンクは、対応するメモリバンクをそれぞれ有し、各プロセッサバンクは、前記対応するメモリバンクからのメモリ出力信号線を介して、命令コード及び1語長のオペランドが即値として読みこまれ、更なるレジスタを介することなく第1の処理を実行することを特徴とするマルチプロセッサシステム。
- 請求項1において、複数のメモリバンクは、1つのメモリユニットからなり、このメモリユニットにおいて下位ビットが異なるアドレスが付されることによって、各プロセッサバンク毎にメモリバンクが割り当てられていることを特徴とするマルチプロセッサシステム。
- 請求項1または2において、各プロセッサは、第1の処理の実行後、ジャンプ命令及び状態信号の結果をプログラムカウンタ信号として、かつ、演算命令の結果をアキュムレータ信号として、次のプロセッサに送信することを特徴とするマルチプロセッサシステム。
- 請求項1乃至3のいずれかにおいて、プログラムカウンタの下位ビットを除いた部分が予め次のメモリバンクに送信され、次のアドレスに対する命令及びオペランドのフェッチの際に用いられることを特徴とするマルチプロセッサシステム。
- 請求項1乃至4のいずれかににおいて、前記第1の処理は、アキュムレータの値とオペランドの値の2項演算に基づいて行われ、演算結果がアキュムレータ信号として次のプロセッサに出力されることを特徴とするマルチプロセッサシステム。
- 請求項1乃至5のいずれかにおいて、メモリバンク上のオペランドを読み込み前に書き換えておくことにより、汎用レジスタとして用いることが可能であることを特徴とするマルチプロセッサシステム。
- 請求項1乃至6のいずれかにおいて、メモリバンク上のオペランドの書き換えの際、対象メモリバンクにおけるオペランドの読み込みまでライトバック処理を遅延させることを特徴とするマルチプロセッサシステム。
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2012
- 2012-07-09 JP JP2012153499A patent/JP5967646B2/ja active Active
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Also Published As
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