JP2014016259A - 半導体素子およびその製造方法、並びに電子機器 - Google Patents
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Abstract
【解決手段】本発明に係る半導体素子100は、溝部14内に配線20が設けられている絶縁基板10と、配線20とシリコン体80との間に配置され互いを電気的に接続するコンタクト部30と、を含み、コンタクト部30は、配線20側に設けられている第1バンプ32と、シリコン体80側に設けられているバリア層36と、第1バンプ32とバリア層36との間に設けられている第2バンプ34と、を有し、第1バンプ32の材質は、金または白金であり、第2バンプ34の材質は、金である。
【選択図】図3
Description
System)技術を用いて、小型な半導体素子を実現する技術が注目されている。
本適用例に係る半導体素子は、
溝部内に配線が設けられている絶縁基板と、
前記配線と前記シリコン体との間に配置され互いを電気的に接続するコンタクト部と、を含み、
前記コンタクト部は、
前記配線側に設けられている第1バンプと、
前記シリコン体側に設けられているバリア層と、
前記第1バンプと前記バリア層との間に設けられている第2バンプと、
を有し、
前記第1バンプの材質は、金または白金であり、
前記第2バンプの材質は、金である。
本適用例に係る半導体素子において、
前記バリア層の材質は、チタンタングステンまたは窒化チタンであってもよい。
本適用例に係る半導体素子において、
前記絶縁基板と前記シリコン体との間に設けられている絶縁層を含でいてもよい。
本適用例に係る半導体素子の製造方法は、
溝部が設けられている絶縁基板を準備する工程と、
前記溝部内に、配線および第1バンプを積層する工程と、
シリコン基板に、バリア層および第2バンプを積層する工程と、
前記第1バンプと前記第2バンプとを重ねて、前記絶縁基板上に前記シリコン基板を載置する工程と、
前記絶縁基板と前記シリコン基板とを接合する工程と、
を含み、
前記配線の厚さ、前記第1バンプの厚さ、前記第2バンプの厚さ、および前記バリア層の厚さの合計は、前記溝部の深さよりも大きく、
前記第1バンプの材質は、金または白金であり、
前記第2バンプの材質は、金である。
本適用例に係る電子機器は、
本適用例に係る半導体素子を含む。
まず、本実施形態に係る半導体素子について、図面を参照しながら説明する。図1は、本実施形態に係る半導体素子100を模式的に示す平面図である。図2は、本実施形態に係る半導体素子100を模式的に示す図1のII−II線断面図である。図3は、本実施形態に係る半導体素子100を模式的に示す図1のII−II線断面図であって、図2の破線で囲まれた領域Aの拡大図である。図4は、本実施形態に係る半導体素子100を模式的に示す図1のIV−IV線断面図である。
クト部30、密着層38、および配線22を介して、接続端子52と電気的に接続されている。第2固定電極部89は、第1固定電極部88と電気的に分離されている。
らに、バンプ32,34を金−金接合することができ、半導体素子100は、より高い信頼性を有することができる。
次に、本実施形態に係る半導体素子の製造方法について、図面を参照しながら説明する。図5〜図9は、本実施形態に係る半導体素子100の製造工程を模式的に示す断面図であって、図3に対応している。
われ、より具体的なエッチング技術として、ボッシュ(Bosch)法を用いることができる。本工程では、シリコン基板80aをパターニング(エッチング)することにより、固定部81,82、連結部84,85、可動部86、および可動電極部87を一体的に形成することができる。
次に、本実施形態の変形例に係る半導体素子について、図面を参照しながら説明する。図10は、本実施形態の変形例に係る半導体素子200を模式的に示す断面図であって、図3に対応している。以下、本実施形態の変形例に係る半導体素子200において、本実施形態に係る半導体素子100の例と異なる点について説明し、同様の点については説明を省略する。
次に、本実施形態に係る電子機器について、図面を参照しながら説明する。本実施形態に係る電子機器は、本発明に係る半導体素子を含む。以下では、本発明に係る半導体素子として、半導体素子100を含む電子機器について、説明する。
Claims (5)
- 溝部内に配線が設けられている絶縁基板と、
前記配線とシリコン体との間に配置され互いを電気的に接続するコンタクト部と、
を含み、
前記コンタクト部は、
前記配線側に設けられている第1バンプと、
前記シリコン体側に設けられているバリア層と、
前記第1バンプと前記バリア層との間に設けられている第2バンプと、
を有し、
前記第1バンプの材質は、金または白金であり、
前記第2バンプの材質は、金である、半導体素子。 - 請求項1において、
前記バリア層の材質は、チタンタングステンまたは窒化チタンである、半導体素子。 - 請求項1または2において、
前記絶縁基板と前記シリコン体との間に設けられている絶縁層を含む、半導体素子。 - 溝部が設けられている絶縁基板を準備する工程と、
前記溝部内に、配線および第1バンプを積層する工程と、
シリコン基板に、バリア層および第2バンプを積層する工程と、
前記第1バンプと前記第2バンプとを重ねて、前記絶縁基板上に前記シリコン基板を載置する工程と、
前記絶縁基板と前記シリコン基板とを接合する工程と、
を含み、
前記配線の厚さ、前記第1バンプの厚さ、前記第2バンプの厚さ、および前記バリア層の厚さの合計は、前記溝部の深さよりも大きく、
前記第1バンプの材質は、金または白金であり、
前記第2バンプの材質は、金である、半導体素子の製造方法。 - 請求項1ないし3のいずれか1項に記載の半導体素子を含む、電子機器。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US10641788B2 (en) | 2016-09-30 | 2020-05-05 | Seiko Epson Corporation | Electronic device, electronic device apparatus, electronic apparatus, and moving object |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007335457A (ja) * | 2006-06-12 | 2007-12-27 | Denso Corp | センサ装置 |
JP2011191593A (ja) * | 2010-03-16 | 2011-09-29 | Canon Inc | マイクロ構造体及びその製造方法 |
JP2012098208A (ja) * | 2010-11-04 | 2012-05-24 | Seiko Epson Corp | 機能素子、機能素子の製造方法、物理量センサーおよび電子機器 |
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2012
- 2012-07-10 JP JP2012154355A patent/JP2014016259A/ja not_active Withdrawn
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