JP2013541796A - Phase change memory with dual write driver - Google Patents
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Abstract
二重書込みドライバを有する相変化メモリ(PCM)。PCM装置は、第1および第2の端部を有するビット線を備えるメモリアレイであって、ビット線の第1および第2の端部の間でビット線に結合されたPCMセルにアクセスするためのメモリアレイと、PCMセルに書き込むときにPCMセルに電流を同時に供給するための、ビット線の第1および第2の端部にそれぞれ結合された第1および第2の書込みドライバと、PCMセルから読み取るときにPCMセルの抵抗を検出するための、ビット線の第2の端部に結合されたセンス増幅器と、を備える。書込み電流要件を減じた装置、方法、およびシステムが得られる。 Phase change memory (PCM) with dual write driver. The PCM device is a memory array comprising a bit line having first and second ends for accessing a PCM cell coupled to the bit line between the first and second ends of the bit line. A first and second write driver coupled to first and second ends of the bit line for simultaneously supplying current to the PCM cell when writing to the PCM cell, and the PCM cell, respectively A sense amplifier coupled to the second end of the bit line for detecting the resistance of the PCM cell when reading from. Devices, methods, and systems are obtained that have reduced write current requirements.
Description
本発明は、一般に相変化メモリ(Phase Change Memory, PCM)に関し、より詳細には、二重書込みドライバを有するPCMに関する。 The present invention relates generally to phase change memory (PCM), and more particularly to a PCM having a dual write driver.
従来の相変化メモリ(PCM)デバイスは、アモルファス相(非晶相)と結晶相の間で安定的に移行することができるカルコゲニドなどの相変化材料を使用してデータを保存する。アモルファス相(または非晶状態)および結晶相(または結晶状態)は、異なる抵抗値を示し、メモリデバイス内のメモリセルの異なる論理状態を区別するために使用される。具体的には、アモルファス相は比較的高い抵抗を示し、結晶相は比較的低い抵抗を示す。 Conventional phase change memory (PCM) devices store data using phase change materials such as chalcogenides that can stably transition between an amorphous phase (amorphous phase) and a crystalline phase. The amorphous phase (or amorphous state) and the crystalline phase (or crystalline state) exhibit different resistance values and are used to distinguish different logic states of memory cells in the memory device. Specifically, the amorphous phase exhibits a relatively high resistance, and the crystalline phase exhibits a relatively low resistance.
関連出願の相互参照
本出願は、参照によりその全体が本明細書に組み込まれ、2010年4月13日に出願された米国特許仮出願第61/323,396号明細書、および、2011年3月28日に出願された「PHASE CHANGE MEMORY WITH DOUBLE WRITE DRIVERS」という名称の米国特許出願第13/073,041号明細書(Pyeon)の優先権を主張するものである。
CROSS REFERENCE TO RELATED APPLICATIONS This application is hereby incorporated by reference in its entirety, and is hereby incorporated by reference. It claims the priority of US Patent Application No. 13 / 073,041 (Pyeon), filed on May 28, entitled “PHASE CHANGE MEMORY WITH DOUBLE WRITE DRIVERS”.
少なくとも1つのタイプの相変化メモリデバイス(PRAM)は、論理「1」を表すためにアモルファス状態を使用し、論理「0」を表すために結晶状態を使用する。PRAMデバイスにおいて、結晶状態は「セット状態」と称され、アモルファス状態は「リセット状態」と称される。したがって、PRAM内のメモリセルは、メモリセル内の相変化材料を結晶状態にセットすることにより論理「0」を記憶し、このメモリセルは、相変化材料をアモルファス状態にセットすることにより論理「1」を記憶する。 At least one type of phase change memory device (PRAM) uses an amorphous state to represent a logic “1” and a crystalline state to represent a logic “0”. In the PRAM device, the crystalline state is called “set state” and the amorphous state is called “reset state”. Thus, a memory cell in the PRAM stores a logic “0” by setting the phase change material in the memory cell to a crystalline state, and the memory cell stores a logic “0” by setting the phase change material to an amorphous state. 1 ”is stored.
PRAM内の相変化材料は、この材料を所定の融解温度より高い第1の温度に加熱し、次いでその材料を急速に冷却することによってアモルファス状態に変換される。相変化材料は、この材料を融解温度より低いが結晶化温度より高い第2の温度で継続的な時間にわたって加熱することによって結晶状態に変換される。したがって、上述したように加熱および冷却を用いてPRAMのメモリセル内の相変化材料をアモルファス状態と結晶状態の間で変換することにより、PRAM内のメモリセルにデータがプログラムされる。 The phase change material in the PRAM is converted to an amorphous state by heating the material to a first temperature above a predetermined melting temperature and then rapidly cooling the material. The phase change material is converted to a crystalline state by heating the material for a continuous time at a second temperature below the melting temperature but above the crystallization temperature. Thus, data is programmed into the memory cells in the PRAM by converting the phase change material in the memory cells of the PRAM between an amorphous state and a crystalline state using heating and cooling as described above.
PRAM内の相変化材料は通常、ゲルマニウム(Ge)、アンチモン(Sb)、およびテルル(Te)を含む化合物、すなわち「GST」化合物を含む。GST化合物は、加熱または冷却することによりアモルファス状態と結晶状態の間で素早く移行することができるので、PRAMによく適している。GST化合物に加えて、またはGST化合物の代替として、様々な他の化合物が相変化材料として使用されうる。他の化合物の例としては、GaSb、InSb、InSe、Sb2Te3、GeTeなどの2元素化合物、GeSbTe、GaSeTe、InSbTe、SnSb2Te4、InSbGeなどの3元素化合物、あるいはAgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81 Ge15Sb2S2などの4元素化合物があるが、それらに限定されるものではない。 Phase change materials in PRAM typically include compounds including germanium (Ge), antimony (Sb), and tellurium (Te), or “GST” compounds. GST compounds are well suited for PRAM because they can quickly transition between amorphous and crystalline states by heating or cooling. A variety of other compounds can be used as phase change materials in addition to or as an alternative to GST compounds. Examples of other compounds include two-element compounds such as GaSb, InSb, InSe, Sb 2 Te 3 and GeTe, three- element compounds such as GeSbTe, GaSeTe, InSbTe, SnSb 2 Te 4 and InSbGe, or AgInSbTe, (GeSn) There are four-element compounds such as SbTe, GeSb (SeTe), and Te 81 Ge 15 Sb 2 S 2 , but are not limited thereto.
PRAM内のメモリセルは「相変化メモリセル」と呼ばれる。相変化メモリセルは通常、上部電極、相変化材料層、下部電極コンタクト、下部電極、およびアクセストランジスタを備える。読取り動作は、相変化メモリセルに対して相変化材料層の抵抗を測定することによって実行され、プログラム動作は、相変化メモリセルに対して上述したように相変化材料層を加熱してから冷却することによって実行される。 Memory cells in the PRAM are called “phase change memory cells”. A phase change memory cell typically includes an upper electrode, a phase change material layer, a lower electrode contact, a lower electrode, and an access transistor. A read operation is performed by measuring the resistance of the phase change material layer relative to the phase change memory cell, and a program operation is performed by heating and cooling the phase change material layer as described above for the phase change memory cell. To be executed.
図1は、従来のMOSを有する相変化メモリ(PCM)セル10および従来のダイオードPCMセル20を示す概略回路図である。図1を参照すると、メモリセル10は、GST化合物を含む相変化抵抗素子11とネガティブ金属酸化物半導体(NMOS)トランジスタ12とを含む。相変化抵抗素子11はビット線BLとNMOSトランジスタ12の間に接続され、NMOSトランジスタ12は相変化抵抗素子11と接地の間に接続される。加えて、NMOSトランジスタ12はワード線WLに接続されたゲートを有する。
FIG. 1 is a schematic circuit diagram illustrating a phase change memory (PCM)
NMOSトランジスタ12は、ワード線WLに印加されたワード線電圧に応答してオンにされる。NMOSトランジスタ12がオンにされた場合、相変化抵抗素子11はビット線BLを通じて電流を受け取る。
The
図1を参照すると、メモリセル20は、ビット線BLに接続された相変化抵抗素子21と、相変化抵抗素子21とワード線WLの間に接続されたダイオード22と、を備える。
Referring to FIG. 1, the memory cell 20 includes a phase
相変化メモリセル20は、ワード線WLおよびビット線BLを選択することによってアクセスされる。相変化メモリセル20が適切に機能するためには、ワード線WLは、相変化抵抗素子21に電流が流れることができるように、ワード線WLが選択されたときにビット線BLより低い電圧レベルを有することが好ましい。ダイオード22は、ワード線WLがビット線BLより高い電圧を有する場合に相変化抵抗素子21に電流が流れないように、順方向バイアスをかけられる。ワード線WLがビット線BLより低い電圧レベルを有するようにするために、ワード線WLは一般に、選択されたときに接地に接続される。
Phase change memory cell 20 is accessed by selecting word line WL and bit line BL. In order for the phase change memory cell 20 to function properly, the word line WL has a lower voltage level than the bit line BL when the word line WL is selected so that a current can flow through the phase
図1では、相変化抵抗素子11および21は代替的に概して「記憶素子」と称されることがあり、NMOSトランジスタ12およびダイオード22は代替的に概して「選択素子」と称されることがある。
In FIG. 1, phase
相変化メモリセル10および20の動作について図2を参照しながら説明する。具体的には、図2は、メモリセル10および20の動作のプログラムを作る間の相変化抵抗素子11および21の温度特性を示すグラフである。図2では、参照番号1は、アモルファス状態に移行する間の相変化抵抗素子11および21の温度特性を示し、参照番号2は、結晶状態に移行する間の相変化抵抗素子11および21の温度特性を示す。
The operation of phase
図2を参照すると、アモルファス状態への移行では、GST化合物の温度を融解温度Tmより高い温度に上昇させるために、相変化抵抗素子11および21内のGST化合物に電流が期間T1にわたって印加される。期間T1の後、GST化合物の温度はすぐに低下し、すなわち「急冷され」、GST化合物はアモルファス状態になる。一方、結晶状態への移行では、GST化合物の温度を結晶化温度Txより高い温度に上昇させるために、相変化抵抗素子11および21内のGST化合物に電流が時間T2(T2>T1)にわたって印加される(Tx 2、GST化合物は、結晶状態をとるように、結晶化温度より低い温度にゆっくり冷却される。
Referring to FIG. 2, in the transition to the amorphous state, in order to raise the temperature of the GST compound to a temperature higher than the melting temperature Tm, a current is applied to the GST compound in the phase
相変化メモリデバイスは通常、メモリ・セル・アレイの形に配置された複数の相変化メモリセルを備える。メモリ・セル・アレイ内では、メモリセルのそれぞれが通常、対応するビット線および対応するワード線に接続される。例えば、メモリ・セル・アレイは、列の形で配置されたビット線と行の形で配置されたワード線とを備え、列と行の各交点の近傍に相変化メモリセルが位置してもよい。 Phase change memory devices typically comprise a plurality of phase change memory cells arranged in a memory cell array. Within the memory cell array, each of the memory cells is typically connected to a corresponding bit line and a corresponding word line. For example, a memory cell array comprises bit lines arranged in columns and word lines arranged in rows, and even if phase change memory cells are located near the intersections of columns and rows. Good.
特定のワード線に接続されている相変化メモリセルの行が、通常はその特定のワード線に適切な電圧レベルを印加することによって選択される。例えば、図1の左側に示されている相変化メモリセル10と同様の相変化メモリセルの行を選択するには、対応するワード線WLに比較的高い電圧レベルを印加してNMOSトランジスタ12をオンにする。あるいは、図1の右側に示されている相変化メモリセル20と同様の相変化メモリセルの行を選択するには、対応するワード線WLに比較的低い電圧レベルを印加して、ダイオード22に電流を流せるようにする。
The row of phase change memory cells connected to a particular word line is usually selected by applying an appropriate voltage level to that particular word line. For example, to select a row of phase change memory cells similar to the phase
PCMを有するSLC(単一レベル)セルは、ほぼ10〜100倍の抵抗差があるため、論理「1」(アモルファス、リセット状態)と論理「0」(結晶、セット状態)の間に大きな検出マージンを有する。しかしながら、MLC(マルチ・レベル・セル)の場合、2つの論理状態の間に明らかな差が継続しない。また、相変化メモリセルの密度が著しく大きくなってきているので、近くにあるセルおよび遠くにあるセルの書込み特性は解決されるべき問題の1つである。 SLC (single level) cells with PCM have a resistance difference of almost 10 to 100 times, so there is a large detection between logic "1" (amorphous, reset state) and logic "0" (crystal, set state) Has a margin. However, in the case of MLC (Multi Level Cell), no obvious difference continues between the two logic states. Also, as the density of phase change memory cells has increased significantly, the write characteristics of nearby and far cells are one of the problems to be solved.
2006年9月19日に発行され、参照により本明細書に組み込まれている、米国特許第7,110,286号明細書、Choiらの「PHASE‐CHANGE MEMORY DEVICE AND METHOD OF WRITING A PHASE‐CHANGE MEMORY DEVICE」(以下、Choi)では、ビット線の寄生抵抗因子によって誘起されるセル抵抗の変動を補償するために行アドレスに応じた異なるパルス制御が開示されている。Choiは、セルのセット抵抗およびリセット抵抗の変動を解決することができるが、行アドレスの入力でより複雑な制御を必要とする。また、Choiの変動差はプロセス条件およびプロセス技術に応じて変化する。 US Pat. No. 7,110,286, Choi et al., “PHASE-CHANGE MEMORY AND METHOD OF WRITETING A PHASE-CHANGE, issued September 19, 2006 and incorporated herein by reference. “MEMORY DEVICE” (hereinafter referred to as “Choi”) discloses different pulse control depending on the row address in order to compensate for the cell resistance variation induced by the parasitic resistance factor of the bit line. Choi can solve cell set resistance and reset resistance variations, but requires more complex control at the input of the row address. Further, the variation in Choi varies depending on process conditions and process technology.
したがって、PCMを使用する改良された装置、方法およびシステム、ならびに、かかる改良されたPCMを利用する不揮発性メモリデバイスおよびシステムの開発が必要である。 Accordingly, there is a need to develop improved apparatus, methods and systems that use PCM, and non-volatile memory devices and systems that utilize such improved PCM.
本発明の目的は、大きい書込み電流の影響を低減した相変化メモリ(PCM)を使用する装置、方法およびシステムを提供することである。 It is an object of the present invention to provide an apparatus, method and system using a phase change memory (PCM) that reduces the effects of large write currents.
本発明の一態様によれば、第1の端部および第2の端部を有するビット線を備えるメモリアレイであって、ビット線の第1の端部と第2の端部の間でビット線に結合されたPCMセルにアクセスするためのメモリアレイと、PCMセルに書き込むときにPCMセルに電流を同時に供給するための、ビット線の第1の端部およびビット線の第2の端部にそれぞれ結合された第1の書込みドライバおよび第2の書込みドライバと、PCMセルから読み取るときにPCMセルの抵抗を検出するための、ビット線の第2の端部に結合されたセンス増幅器と、を含む装置が提供される。 According to one aspect of the invention, there is provided a memory array comprising a bit line having a first end and a second end, wherein the bit line is between the first end and the second end of the bit line. A memory array for accessing a PCM cell coupled to the line, and a first end of the bit line and a second end of the bit line for simultaneously supplying current to the PCM cell when writing to the PCM cell A sense amplifier coupled to the second end of the bit line for detecting the resistance of the PCM cell when reading from the PCM cell; A device is provided.
好ましくは、第1の書込みドライバおよび第2の書込みドライバはそれぞれ、第1の列セレクタおよび第2の列セレクタを介してビット線の第1の端部およびビット線の第2の端部に結合される。 Preferably, the first write driver and the second write driver are coupled to the first end of the bit line and the second end of the bit line via the first column selector and the second column selector, respectively. Is done.
好ましくは、メモリアレイは、PCMセルを選択するための、PCMセルに結合されたワード線を備える。 Preferably, the memory array comprises a word line coupled to the PCM cell for selecting the PCM cell.
別法として、ワード線は、絶縁ゲート型電界効果トランジスタ(IGFET)またはダイオードによってPCMセルに結合される。 Alternatively, the word line is coupled to the PCM cell by an insulated gate field effect transistor (IGFET) or diode.
PCMセルはマルチ・レベル・セル(MLC)であることが有利である。 The PCM cell is advantageously a multi-level cell (MLC).
本発明の別の態様によれば、ビット線の第1の端部および前記ビット線の第2の端部にそれぞれ結合された第1の書込みドライバおよび第2の書込みドライバからPCMセルに電流を同時に供給することを含む、PCMセルにデータを書き込む方法が提供される。 In accordance with another aspect of the present invention, current is passed from the first write driver and the second write driver coupled to the first end of the bit line and the second end of the bit line, respectively, to the PCM cell. A method is provided for writing data to a PCM cell, including providing simultaneously.
好ましくは、この方法はワード線を使用してPCMセルを選択することを含む。 Preferably, the method includes selecting a PCM cell using a word line.
好ましくは、第1の書込みドライバおよび第2の書込みドライバからPCMセルに電流を同時に供給することは、第1の書込みドライバから第1の列セレクタを経由してPCMセルにかつ第2の書込みドライバから第2の列セレクタを経由してPCMセルに電流を同時に供給すること、を含む。 Preferably, simultaneously supplying current from the first write driver and the second write driver to the PCM cell is from the first write driver to the PCM cell via the first column selector and to the second write driver. To simultaneously supply current to the PCM cell via the second column selector.
本発明の別の態様によれば、第1の端部および第2の端部を有するビット線を含むメモリアレイであって、ビット線の第1の端部と第2の端部の間でビット線に結合されたPCMセルにアクセスするためのメモリアレイを有する相変化メモリ(PCM)装置と、PCMセルに書き込むときにPCMセルに電流を同時に供給するための、ビット線の第1の端部およびビット線の第2の端部にそれぞれ結合された第1の書込みドライバおよび第2の書込みドライバと、PCMセルから読み取るときにPCMセルの抵抗を検出するための、ビット線の第2の端部に結合されたセンス増幅器と、を含むシステムが提供される。 In accordance with another aspect of the present invention, a memory array including a bit line having a first end and a second end, between the first end and the second end of the bit line. A phase change memory (PCM) device having a memory array for accessing a PCM cell coupled to the bit line and a first end of the bit line for simultaneously supplying current to the PCM cell when writing to the PCM cell And a second write driver coupled to the second end of the bit line and a second end of the bit line, respectively, and a second of the bit line for detecting the resistance of the PCM cell when reading from the PCM cell And a sense amplifier coupled to the end.
好ましくは、第1の書込みドライバおよび第2の書込みドライバはそれぞれ、第1の列セレクタおよび第2の列セレクタを介してビット線の第1の端部およびビット線の第2の端部に結合される。 Preferably, the first write driver and the second write driver are coupled to the first end of the bit line and the second end of the bit line via the first column selector and the second column selector, respectively. Is done.
好ましくは、メモリアレイは、PCMセルを選択するための、PCMセルに結合されたワード線を備える。 Preferably, the memory array comprises a word line coupled to the PCM cell for selecting the PCM cell.
場合によっては、ワード線は、絶縁ゲート型電界効果トランジスタ(IGFET)またはダイオードによってPCMセルに結合される。 In some cases, the word line is coupled to the PCM cell by an insulated gate field effect transistor (IGFET) or diode.
PCMセルはマルチ・レベル・セル(MLC)であることが好ましい。 The PCM cell is preferably a multi-level cell (MLC).
したがって、改良された装置、方法およびシステムが提供されている。 Accordingly, improved apparatus, methods and systems are provided.
本発明のさらなる特徴および利点は、添付図面と組み合わせてなされる以下の詳細な説明から明らかになるであろう。 Further features and advantages of the present invention will become apparent from the following detailed description, taken in conjunction with the accompanying drawings.
添付図面にわたって同様の事項が同様の参照番号によって識別されることに留意されたい。 It should be noted that like items are identified by like reference numerals throughout the accompanying drawings.
本明細書で上述したように、書込みドライバから目的セルまでの距離によって引き起こされる書込み電流のばらつきは、相変化メモリ(PCM)セル、特にMLC(マルチ・レベル・セル)PCMセルのセル抵抗分布に影響を及ぼす。 As described earlier in this specification, the variation in write current caused by the distance from the write driver to the target cell is due to the cell resistance distribution of the phase change memory (PCM) cell, particularly the MLC (multi-level cell) PCM cell. affect.
図3は、従来のPCMデバイスのセルアレイ302内の回路の概略図である。セルアレイ302は、ワード線306によって選択可能な行とビット線308および列セレクタ310によって選択可能な列の形で配置された複数のPCMセル304を含む。矢印314は、書込みドライバ312から選択済みセル316を通って接地まで取られる書込み電流の経路を示す。
FIG. 3 is a schematic diagram of a circuit in a
図4を参照すると、書込みドライバ312からメモリセルの接地412までの4つの代表的な抵抗因子が概略的に示されており、下記のとおりである。
Rsel(Rセレクタ):列セレクタのトランジスタのチャネル抵抗402
Rbl(Rビット線):ビット線の寄生抵抗404
Rdiode(Rダイオード):ダイオードの順方向バイアス抵抗408
Rgnd(R接地):ワード線の抵抗(接合抵抗)+関連するMOSトランジスタのチャネル抵抗410
Referring to FIG. 4, four representative resistance factors from the
Rsel (R selector ):
Rbl (R bit line ):
Rdiode (R Diode): forward bias resistance of the
Rgnd (R ground ): resistance of the word line (junction resistance) +
支配的な消費電力因子および性能劣化として寄生容量を有するDRAMビット線とは異なり、相変化メモリは、VDDとVSSの間の直流路を流れる非常に大きい書込み電流を必要とする。したがって、ビット線上の抵抗因子は容量因子より重要である。寄生抵抗を低減するためには、ビット線の幅および高さを大きくすることができる。しかし、それにより、位相幾何学的困難性によって、ビット線の幅が広くセルの歩留まりが低いセルサイズになる。 Unlike DRAM bit line having a parasitic capacitance as the dominant power factors and performance degradation, phase change memory requires a very large write current flowing through the direct current path between V DD and V SS. Therefore, the resistance factor on the bit line is more important than the capacitance factor. In order to reduce the parasitic resistance, the width and height of the bit line can be increased. However, this results in a cell size with a wide bit line width and low cell yield due to topological difficulty.
図5Aを参照すると、2ビット/セルのマルチ・レベル・セル(MLC)PCMデバイスのデータ分布図500が示されている。MLCの実装には、ビット定義間に読取り動作マージン504、506、508を確保するために、各論理値502に対するセルの抵抗分布501のより正確な制御を必要とする。図5Bは、より多くのビットが単一セル内に割り当てられた場合を示し、各論理値512に対する3ビット/セルのMLC PCMデバイスのデータ分布図510を示す。読取り動作マージン514、516、518、520、522、524、526は小さくなる。
Referring to FIG. 5A, a data distribution diagram 500 for a 2-bit / cell multi-level cell (MLC) PCM device is shown. The MLC implementation requires more precise control of the cell resistance distribution 501 for each
図6を参照すると、PCMメモリ・セル・アレイ610の上部602および下部604に2つの物理的に分離された書込みドライバ602、604(本明細書では、二重書込みドライバとも称される)を設けた、本発明による第1の実施形態を含むPCMメモリ600のブロック図が示されている。好ましくは、上側にある書込みドライバ602と下側にある書込みドライバ604の両方が選択された同じセルに書込み電流を同時に供給する。上部書込みドライバ602および下部書込みドライバ604(本明細書では、それぞれ第1の書込みドライバおよび第2の書込みドライバとも称される)は、列セレクタ606を介して同じビット線608に接続されるかまたは電気的に結合される。「上部」および「下部」という用語は、本明細書では、各図を参照するときに便宜かつ明瞭にするために使用される。メモリ600は任意の位置に向きを決めることができ、これらも本発明の範囲内である。
Referring to FIG. 6, two physically separated write
従来の行デコーダ614および行プリデコーダ616がワード線306の選択を制御する。読取り/書込み制御論理612が、行デコーダ614、行プリデコーダ616、列セレクタ606、センス増幅器604、および書込みドライバ602を制御する。
A
本発明の一実施形態による二重書込みドライバ602、604を配置することにより、ビット線の寄生抵抗が最大でRblの50%低減される、すなわち、相変化メモリセルの中間が(二重)書込みドライバから離れた位置にあり、列セレクタのチャネル抵抗効果が、上側面の書込みドライバ602および下側面の書込みドライバ604からの同等の書込み駆動電流によって抑制されうる、という利点が提供される。
By arranging the
読取りセンス増幅器604は、二重書込みドライバ602、604とは異なり、ビット線608の一端に置かれることが好ましい。というのは、読取り検出が両側面で同時に行われずに、読取り動作に個別の制御が不要であるからである。他の好ましい実施形態は、本明細書において、以下に読取りセンス増幅器の位置を示して開示される。
Read
本発明の諸実施形態は、ビット線の寄生抵抗およびセレクタトランジスタのチャネル抵抗を効果的に低減する。図7Aは、ビット線608上の2つの抵抗因子の低減効果を示す。図7Bは、最悪の場合のセル、すなわち二重書込みドライバ602、604の間の真ん中にあるセルに対する、図7Aに示されているビット線608の等価回路710の概略図である。ビット線の抵抗および列セレクタのチャネル抵抗712が半減することに留意されたい。
Embodiments of the present invention effectively reduce the parasitic resistance of the bit line and the channel resistance of the selector transistor. FIG. 7A shows the effect of reducing two resistance factors on the
図8Aおよび8Bを参照すると、電流検出法800はRparasitic(R寄生)802(ビット線の寄生抵抗)の影響を受けるが、電圧検出法810はRparasitic(R寄生)802の影響を受けない。これらの検出法の関係は検出値の基本式から導出される。
8A and 8B, a
電流検出800は次のとおりである。
Ione=Vforce/(RGST_reset+Rparasitic)
Izero=Vforce/(RGST_set+Rparasitic)
Izero −Ione(電流検出マージン)=V*(RGST_reset−RGST_set)/(RGST_reset*RGST_set+R2 parasitic+Rparasitic(RGST_reset+RGST_set)
The
I one = V force / (R GST_reset + R parasitic )
I zero = V force / (R GST_set + R parasitic )
I zero −I one (current detection margin) = V * (R GST_reset −R GST_set ) / (R GST_reset * R GST_set + R 2 parasitic + R parasitic (R GST_reset + R GST_set )
電圧検出810は次のとおりである。
Vone=Iforce*(RGST_reset+Rparasitic)
Vzero=Iforce*(RGST_set+Rparasitic)
Vone−Vzero(電圧検出マージン)=Iforce*(RGST_reset−RGST_set)、Rparasiticは含まれない。
The
V one = I force * (R GST_reset + R parasitic )
V zero = I force * (R GST_set + R parasitic )
V one −V zero (voltage detection margin) = I force * (R GST_reset −R GST_set ), R parasitic is not included.
本発明の他の実施形態は、複数のメモリアレイの場合にさらに小さいチップサイズを提供することができる。共有されるセンス増幅器および書込みドライバはメモリアレイの中心の中に置くことができる。例えば、図9を参照すると、本発明の第2の実施形態のブロック図900が示されている。センス増幅器および書込みドライバ902は、上部メモリアレイと下部メモリアレイの間で共有され、あるいはより一般的には隣接するメモリアレイ間で共有される。図10に示されている第3の実施形態では、センス増幅器1002だけが上部メモリアレイと下部メモリアレイの間で共有される。
Other embodiments of the present invention can provide even smaller chip sizes in the case of multiple memory arrays. The shared sense amplifier and write driver can be placed in the center of the memory array. For example, referring to FIG. 9, a block diagram 900 of a second embodiment of the present invention is shown. The sense amplifier and write
本発明の諸実施形態は、同じビット線に対して両側配置した(メモリアレイの上部および下部の)有利な二重書込みドライバ構成を提供する。書込みドライバの片側だけが読取りセンス増幅器をもっている(上部または下部)。 Embodiments of the present invention provide advantageous dual write driver configurations (top and bottom of the memory array) that are located on both sides of the same bit line. Only one side of the write driver has a read sense amplifier (top or bottom).
本発明の諸実施形態は、各論理状態に対して狭いセル抵抗分布と併せてより良好な読取り動作検出マージンをも提供する。 Embodiments of the present invention also provide a better read operation detection margin in conjunction with a narrow cell resistance distribution for each logic state.
メモリアレイの中心に読取りセンス増幅器があり、メモリアレイの上側面および下側面に書込みドライバがある。 There is a read sense amplifier in the center of the memory array, and write drivers on the top and bottom sides of the memory array.
両側面の書込みドライバは同じビット線に対して同時に起動される。 The write drivers on both sides are activated simultaneously for the same bit line.
本発明の諸実施形態を実施するために任意のタイプの相変化メモリ(NMOSセレクタ、バイポーラ、およびダイオード)を使用することができる。 Any type of phase change memory (NMOS selector, bipolar, and diode) can be used to implement embodiments of the present invention.
本明細書で上述したように、図6、図9および図10に示されているメモリシステムは、それぞれ図11A、図11Bおよび図11Cに示されているように、電気デバイス1100に組み込むこともできる。電気デバイス1100は、例えば、メモリスティック、固体ディスク(SSD)、ラップトップコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、オーディオプレーヤなどであってもよく、その場合、本発明の諸実施形態の利点が特に有益となる。
As described hereinabove, the memory systems shown in FIGS. 6, 9 and 10 may also be incorporated into
本発明の上記の実施形態は例示のためのものにすぎない。したがって、本発明の範囲は添付の特許請求の範囲によってのみ限定されることが意図されている。 The above-described embodiments of the present invention are for illustration only. Accordingly, it is intended that the scope of the invention be limited only by the appended claims.
Claims (19)
前記ビット線の前記第1および第2の端部にそれぞれ結合され、前記PCMセルへの書き込み中に該PCMセルに電流を同時に供給する、第1および第2の書込みドライバと、
を備える装置。 A memory having a bit line having first and second ends and accessing a phase change memory (PCM) cell coupled to the bit line between the first and second ends of the bit line An array,
First and second write drivers coupled to the first and second ends of the bit line, respectively, for simultaneously supplying current to the PCM cell during writing to the PCM cell;
A device comprising:
前記PCMセルを選択することと、
ビット線の第1および第2の端部にそれぞれ結合された第1および第2の書込みドライバから選択された前記PCMセルに電流を同時に供給することと、
を含む方法。 A method of writing data to a phase change memory (PCM) cell, comprising:
Selecting the PCM cell;
Simultaneously supplying current to the selected PCM cells from first and second write drivers respectively coupled to first and second ends of the bit line;
Including methods.
前記第1の書込みドライバから第1の列セレクタを経由して前記PCMセルに、かつ前記第2の書込みドライバから第2の列セレクタを経由して前記PCMセルに、電流を同時に供給すること、
を含む、請求項9に記載の方法。 Simultaneously supplying current to the PCM cell from the first and second write drivers;
Simultaneously supplying current from the first write driver to the PCM cell via a first column selector and from the second write driver to the PCM cell via a second column selector;
The method of claim 9, comprising:
前記PCMセルに書き込む間に前記PCMセルに電流を同時に供給するための、前記ビット線の前記第1および第2の端部にそれぞれ結合された第1および第2の書込みドライバと、
を備えるシステム。 A memory array including a bit line having first and second ends for accessing a PCM cell coupled to the bit line between the first and second ends of the bit line A phase change memory (PCM) device having a memory array;
First and second write drivers respectively coupled to the first and second ends of the bit line for simultaneously supplying current to the PCM cell while writing to the PCM cell;
A system comprising:
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