JP2013513181A - 量子カルノー図 - Google Patents

Abstract

量子回路を複数のサブ回路に分解することを通して、量子カルノー図を決定するための技法と、量子カルノー図を決定するように構成されたコンピューティングデバイスが提供される。また、量子カルノー図に対応する可能な量子回路の中で最小数のゲートを含む量子回路を獲得するための技法と、獲得するように構成されたコンピューティングデバイスも提供される。

Description

本発明は、カルノー図に関し、より詳細には、本発明は、量子カルノー図に関する。

量子情報科学は、物理学の量子効果に依存する情報科学に関係する。量子情報科学は、計算モデルにおける理論的問題のほかに、量子情報で何が行え、何が行えないかを含む、量子物理学におけるより実験的なトピックも含む。そのような量子情報科学では、量子ビットおよび量子回路の様々な物理的実施に大きな努力が払われてきた。

量子回路は、量子計算のためのモデルであり、量子計算では、計算は、ｎビットレジスタの量子力学的類似物における一連の可逆的な変換である。カルノー図は、論理設計のための効率的な方法として使用されてきた。しかし、古典ブール代数によるヒルベルト空間における量子状態展開（quantum state evolution）の表現は、あまり簡単ではなく、したがって、万能量子回路の効率的な設計は、一般的なカルノー図を用いた場合、容易化されないことがある。

一実施形態では、量子回路に対応する量子カルノー図を決定するように構成されたコンピューティングデバイスが提供される。コンピューティングデバイスは、量子回路を複数のサブ回路に分解するように構成された分解器と、各サブ回路の可能な入力を受け取り、受け取った可能な入力に応答して各サブ回路の対応する出力を決定して、各サブ回路の入力／出力関係を獲得するように構成された第１の論理ユニットと、各サブ回路の入力／出力関係に基づいて、各サブ回路に対応するサブ量子カルノー図を構成するように構成された第２の論理ユニットと、各サブ量子カルノー図の同じ位置にあるエントリの積を獲得して、量子回路に対応する量子カルノー図を決定するように構成された第３の論理ユニットとを含む。

複数のサブ回路の各々は、１キュービットゲートと、Ｃ−ＮＯＴゲートとを含むことができる。

別の実施形態では、量子回路を設計するように構成されたコンピューティングデバイスが提供される。コンピューティングデバイスは、量子カルノー図における恒等（Ｉ）エントリ（identity (I) entries）以外のエントリを１つまたは複数の長方形グループにグループ化し、複数組の長方形グループを決定するように構成された第１のモジュールと、複数組の長方形グループに基づいて、量子カルノー図に対応する複数の量子回路を決定するように構成された第２のモジュールと、複数の量子回路の各々のために必要とされる１キュービットゲートおよびＣ−ＮＯＴゲートの数を決定するように構成された第３のモジュールと、複数の量子回路の中で最小数の１キュービットゲートおよびＣ−ＮＯＴゲートを有する量子回路を選択するように構成された選択器とを含む。長方形グループの各々は、近隣エントリから成り、各長方形グループの近隣エントリの数は、２^ｎ（ｎは０以上の整数）である。

第１のモジュールは、量子カルノー図の制御キュービットの各シーケンスに対して、複数組の長方形グループを決定するようにさらに構成することができる。

１キュービットゲートおよびＣ−ＮＯＴゲートの最小数は、以下の式に基づいて決定することができる。

ここで、ｍは、制御キュービットの数であり、Ｑ（ｍ／２）は、ｍ／２の商であり、Ｒ（ｍ／２）は、ｍ／２の余りであり、Ｎ_ｍは、１キュービットゲートおよびＣ−ＮＯＴゲートの最小数である。

コンピューティングデバイスは、フォームファクタの小さいポータブル電子デバイスまたはパーソナルコンピュータの一部として実施することができる。

また別の実施形態では、コンピューティングデバイス上で実施される量子回路を設計するための方法が提供される。方法は、量子カルノー図における恒等（Ｉ）エントリ以外のエントリを受け取って、１つまたは複数の長方形グループにグループ化し、複数組の長方形グループを決定すること、複数組の長方形グループに基づいて、量子カルノー図に対応する複数の量子回路を決定すること、複数の量子回路の各々のために必要とされる１キュービットゲートおよびＣ−ＮＯＴゲートの数を決定すること、および複数の量子回路の中で最小数の１キュービットゲートおよびＣ−ＮＯＴゲートを有する量子回路を選択することを含む。各長方形グループは、近隣エントリから成り、各長方形グループの近隣エントリの数は、２^ｎ（ｎは０以上の整数）である。

複数組の長方形グループは、量子カルノー図の制御キュービットの各シーケンスに対して決定することができる。

１キュービットゲートおよびＣ−ＮＯＴゲートの最小数は、以下の式に基づいて決定することができる。

ここで、ｍは、制御キュービットの数であり、Ｑ（ｍ／２）は、ｍ／２の商であり、Ｒ（ｍ／２）は、ｍ／２の余りであり、Ｎ_ｍは、ゲートの最小数である。

また別の実施形態では、コンピュータ可読命令を含む記憶媒体デバイスが提供される。コンピュータ可読命令は、コンピューティングデバイス上で実行された場合、コンピューティングデバイスに上述の方法を実行させる。

量子回路に対応する量子カルノー図を決定するように構成されたコンピューティングデバイスの例示的な一実施形態のうちの選択されたコンポーネントの概略図である。 図１に示されたコンピューティングデバイスによる、１つの例示的な量子回路の処理の例示的な一実施形態の概略図である。 量子カルノー図に基づいて量子回路を設計するように構成されたコンピューティングデバイスの例示的な一実施形態のうちの選択されたコンポーネントの概略図である。 図３に示された量子カルノー図の例の概略図である。 Ｃ^２（Ｘ）ゲートと、それが分解された構造との概略図である。 Ｃ^２（Ｘ）ゲートと、それが分解された構造との概略図である。 図３のコンピューティングデバイスを使用してＣ^ｍ（Ｘ）ゲートの場合の量子回路を構成するために必要とされる１キュービットゲートおよびＣ−ＮＯＴゲートの最小数を示すグラフである。 本開示に従って構成された例示的なコンピューティングデバイスを示すブロック図である。

以下の詳細な説明では、詳細な説明の一部を形成する添付の図面を参照する。図面では、同様の記号は一般に、同様の構成要素を識別するが、前後の脈絡から別の指示がなされる場合はこの限りではない。詳細な説明、図面、および特許請求の範囲において説明される例示的な実施形態は、限定的であることは意図されていない。本明細書で提示される主題の主旨または範囲から逸脱することなく、他の実施形態も利用することができ、他の変更も行うことができる。一般的なものとして本明細書で説明され、図に示された本開示の態様は、多種多様な異なる構成を取るように配置し、置き換え、組み合わせ、分離し、および設計することができ、本明細書ではそれらのすべてが明示的に企図されていることは容易に理解されよう。

一実施形態では、量子回路に対応する量子カルノー図を決定するように構成されたコンピューティングデバイスが提供される。コンピューティングデバイスは、量子回路を複数のサブ回路に分解するように構成された分解器と、各サブ回路の可能な入力を受け取り、受け取った可能な入力に応答して各サブ回路の対応する出力を決定して、各サブ回路の入力／出力関係を獲得するように構成された第１の論理ユニットと、各サブ回路の入力／出力関係に基づいて、各サブ回路に対応するサブ量子カルノー図を構成するように構成された第２の論理ユニットと、各サブ量子カルノー図の同じ位置にあるエントリの積を獲得して、量子回路に対応する量子カルノー図を決定するように構成された第３の論理ユニットとを含む。

複数のサブ回路の各々は、１キュービットゲートと、Ｃ−ＮＯＴゲートとを含むことができる。

別の実施形態では、量子回路を設計するように構成されたコンピューティングデバイスが提供される。コンピューティングデバイスは、量子カルノー図における恒等（Ｉ）エントリ以外のエントリを１つまたは複数の長方形グループにグループ化し、複数組の長方形グループを決定するように構成された第１のモジュールと、複数組の長方形グループに基づいて、量子カルノー図に対応する複数の量子回路を決定するように構成された第２のモジュールと、複数の量子回路の各々のために必要とされる１キュービットゲートおよびＣ−ＮＯＴゲートの数を決定するように構成された第３のモジュールと、複数の量子回路の中で最小数の１キュービットゲートおよびＣ−ＮＯＴゲートを有する量子回路を選択するように構成された選択器とを含む。長方形グループの各々は、近隣エントリから成り、各長方形グループの近隣エントリの数は、２^ｎ（ｎは０以上の整数）である。

第１のモジュールは、量子カルノー図の制御キュービットの各シーケンスに対して、複数組の長方形グループを決定するようにさらに構成することができる。

１キュービットゲートおよびＣ−ＮＯＴゲートの最小数は、以下の式に基づいて決定することができる。

ここで、ｍは、制御キュービットの数であり、Ｑ（ｍ／２）は、ｍ／２の商であり、Ｒ（ｍ／２）は、ｍ／２の余りであり、Ｎ_ｍは、１キュービットゲートおよびＣ−ＮＯＴゲートの最小数である。

コンピューティングデバイスは、フォームファクタの小さいポータブル電子デバイスまたはパーソナルコンピュータの一部として実施することができる。

また別の実施形態では、コンピューティングデバイス上で実施される量子回路を設計するための方法が提供される。方法は、量子カルノー図における恒等（Ｉ）エントリ以外のエントリを受け取って、１つまたは複数の長方形グループにグループ化し、複数組の長方形グループを決定すること、複数組の長方形グループに基づいて、量子カルノー図に対応する複数の量子回路を決定すること、複数の量子回路の各々のために必要とされる１キュービットゲートおよびＣ−ＮＯＴゲートの数を決定すること、および複数の量子回路の中で最小数の１キュービットゲートおよびＣ−ＮＯＴゲートを有する量子回路を選択することを含む。各長方形グループは、近隣エントリから成り、各長方形グループの近隣エントリの数は、２^ｎ（ｎは０以上の整数）である。

複数組の長方形グループは、量子カルノー図の制御キュービットの各シーケンスに対して決定することができる。

１キュービットゲートおよびＣ−ＮＯＴゲートの最小数は、以下の式に基づいて決定することができる。

ここで、ｍは、制御キュービットの数であり、Ｑ（ｍ／２）は、ｍ／２の商であり、Ｒ（ｍ／２）は、ｍ／２の余りであり、Ｎ_ｍは、ゲートの最小数である。

また別の実施形態では、コンピュータ可読命令を含む記憶媒体デバイスが提供される。コンピュータ可読命令は、コンピューティングデバイス上で実行された場合、コンピューティングデバイスに上述の方法を実行させる。

図１は、量子回路に対応する量子カルノー図を決定するように構成されたコンピューティングデバイス１００の例示的な一実施形態のうちの選択されたコンポーネントの概略図を示している。示されるように、コンピューティングデバイス１００は、分解器１１０と、第１の論理ユニット１２０と、第２の論理ユニット１３０と、第３の論理ユニット１４０とを含む。動作中、分解器１１０は、量子回路１５０を入力として受け取る。本明細書で使用される場合、量子回路１５０は、ヒルベルト空間における回路の量子状態展開の表現のこととすることができる。例えば、量子回路１５０は、量子ビットのすべての２進状態の線形重ね合わせである、ヒルベルト空間状態におけるベクトルによって表すことができる。量子回路１５０は、図２に関連して、以下でさらに説明される。分解器１１０は、受け取った量子回路１５０を複数のサブ回路１５０−１から１５０−ｎに分解する。例を挙げると、量子回路１５０は、各サブ回路１５０−１から１５０−ｎが、少なくとも１つのユニタリ論理演算子（Ｕ）を含むように、分解することができる。各サブ回路１５０−１から１５０−ｎの可能な入力値が、第１の論理ユニット１２０に入力される。第１の論理ユニット１２０は、各サブ回路１５０−１から１５０−ｎの可能な入力値に応答して、各サブ回路１５０−１から１５０−ｎの対応する出力値を決定して、各サブ回路１５０−１から１５０−ｎの入力／出力関係を獲得する。本明細書で使用される場合、「入力／出力関係」という用語は、各サブ回路１５０−１から１５０−ｎの可能な入力値と各サブ回路１５０−１から１５０−ｎの出力値の対応する関係を意味する。例を挙げると、入力／出力関係は、マッチング表（例えば、以下の表１および表２）によって表現される。例を挙げると、第１の論理ユニット１２０は、第１のサブ回路１５０−１の論理構造に基づいて、第１のサブ回路１５０−１の可能な入力値に対応する出力値を決定することによって、第１のサブ回路１５０−１の入力／出力関係を獲得することができる。残りのサブ回路１５０−２から１５０−ｎに対して第１の論理ユニット１２０の上記の操作を繰り返すことによって、サブ回路１５０−１から１５０−ｎの入力／出力関係を決定することができる。

第２の論理ユニット１３０は、各サブ回路の入力／出力関係を入力として受け取り、各サブ回路の入力／出力関係に基づいて、各サブ回路１５０−１から１５０−ｎに対応するサブ量子カルノー図を構成する。例を挙げると、２つの制御キュービット、すなわち、第１の制御キュービットと第２の制御キュービットを有するサブ回路が、サブ回路の入力値が「｜１＞」である場合は、値「Ａ」を出力し、それ以外の場合は、値「Ｂ」を出力すると仮定すると、サブ回路に対応する以下のようなサブ量子カルノー図を獲得することができる。

第３の論理ユニット１４０は、第２の論理ユニット１３０によって構成された複数（ｎ）のサブ量子カルノー図を入力として受け取り、複数（ｎ）のサブ量子カルノー図の同じ位置にあるエントリの積を取って、量子回路１５０に対応する量子カルノー図１６０を生成する。具体的には、第３の論理ユニット１４０は、各サブ量子カルノー図の第１行、第１列にあるエントリの積を取って、量子カルノー図１６０の第１行、第１列のエントリを獲得する。同様に、第３の論理ユニット１４０は、各サブ量子カルノー図の第ｉ行、第ｊ列にあるエントリの積を取って、量子カルノー図１６０の第ｉ行、第ｊ列のエントリを獲得する。

図２は、図１に示されたコンピューティングデバイス１００による、１つの例示的な量子回路２１０の処理の例示的な一実施形態の概略図を示している。例示的な例では、量子回路２１０は、２つの制御キュービット「｜Ｃ１＞」および「｜Ｃ２＞」と、１つのターゲットキュービット「｜Ｔ＞」とを有する、３キュービット量子回路である。量子回路２１０は、２つのユニタリ演算子（「Ｕ」）と、２つの排他的ＯＲ演算子（「

」）とを含む。量子回路２１０の左側の第１のユニタリ演算子２１０−１は、｜Ｃ１＞が｜１＞である場合に、オンになり、量子回路２１０の右側の第２のユニタリ演算子２１０−２は、｜Ｃ１＞が｜１＞かつ｜Ｃ２＞が｜０＞、または｜Ｃ１＞が｜０＞かつ｜Ｃ２＞が｜１＞である場合に、オンになる。第１のユニタリ演算子および第２のユニタリ演算子がオフになった場合、それらは、恒等演算子（「Ｉ」）として動作する。したがって、ターゲットキュービット｜Ｔｏｕｔ＞は、｜Ｃ１＞および｜Ｃ２＞が｜０＞である場合は、Ｉを、｜Ｃ１＞が｜０＞かつ｜Ｃ２＞が｜１＞、または｜Ｃ１＞が｜１＞かつ｜Ｃ２＞が｜１＞である場合は、Ｕを、｜Ｃ１＞が｜１＞かつ｜Ｃ２＞が｜０＞である場合は、Ｕ２を表すことが理解される。ここで、｜Ｔｉｎ＞は、ターゲットキュービットの任意の入力値とすることができる。

図２に示されるように、３キュービット量子回路２１０は、（図１に示された）分解器１１０によって、２つのサブ量子回路Ｇ（Ｕ）およびＨ（Ｕ）に分解することができる。図２では、Ｈ（Ｕ）は、第１のユニタリ演算子（Ｕ）を含む、第１のサブ量子回路であり、Ｇ（Ｕ）は、第２のユニタリ演算子（Ｕ）と２つの排他的ＯＲ演算子（

）を含む、第２のサブ量子回路である。図２は、第１および第２のサブ量子回路Ｈ（Ｕ）およびＧ（Ｕ）を有する、３キュービット量子回路２１０を示しているが、量子回路の構成は、３キュービット量子回路２１０に限定されない。さらに、３キュービット量子回路２１０の分解は、例示的な例に限定されない。例えば、３キュービット量子回路２１０は、各々が１つのユニタリ演算子（Ｕ）と１つの排他的ＯＲ演算子（

）を含む、第１および第２のサブ量子回路に分解することができる。

第１の論理ユニット１２０は、Ｇ（Ｕ）およびＨ（Ｕ）の可能な入力を処理し、２つのサブ量子回路Ｇ（Ｕ）およびＨ（Ｕ）の出力を決定して、各サブ量子回路Ｇ（Ｕ）およびＨ（Ｕ）の入力／出力関係を獲得する。例えば、第１のサブ量子回路Ｈ（Ｕ）は、｜Ｃ１＞が｜１＞である場合に、ユニタリ演算子Ｕを実行する。それ以外の場合は、第１のサブ量子回路Ｈ（Ｕ）は、恒等演算子Ｉを実行する。第２のサブ量子回路Ｇ（Ｕ）は、２つの入力の一方が｜１＞である場合に、ユニタリ演算子Ｕを実行する。それ以外の場合は、第２のサブ量子回路Ｇ（Ｕ）は、恒等演算子Ｉを実行する。結果として、第１および第２のサブ量子回路Ｈ（Ｕ）およびＧ（Ｕ）は、以下の入力／出力関係を有する。

表１
［表１］
［表］

表1. G(U)の入力/出力関係

表２
［表２］
［表］

表2. H(U)の入力/出力関係

第２の論理ユニット１３０は、上記の表１および表２に示されるようなＧ（Ｕ）およびＨ（Ｕ）の入力／出力関係に基づいて、サブ量子回路Ｇ（Ｕ）およびＨ（Ｕ）についてのサブ量子カルノー図２２０および２３０を構成する。ここで、

における「〜」表記は、Ｃ２の拡張キュービットバージョンを表す。例えば、

ここで、ＩおよびＯは、それぞれ、２次元ヒルベルト空間における恒等行列および零行列を表す。「〜」表記を使用することによって、量子回路を、以下に示すようなカルノー図の簡略化バージョンで表現することができる。

第３の論理ユニット１４０は、サブ量子カルノー図２２０および２３０の間で演算

を実行して、量子カルノー図２４０を生成する。ここで、「

」演算は、

の量子カルノー図２４０の第ｉ行、第ｊ列におけるエントリが、それぞれサブ量子カルノー図２２０および２３０の第ｉ行、第ｊ列のエントリ［Ｇ］_ｉｊと［Ｈ］_ｉｊの積から獲得されるように定義される。したがって、量子カルノー図２４０は、サブ量子カルノー図２２０および２３０の間の演算

から生成することができる。例えば、量子カルノー図２４０の第１行、第１列におけるエントリは、サブ量子カルノー図２２０の第１行、第１列におけるエントリ「Ｉ」とサブ量子カルノー図２３０の第１行、第１列におけるエントリ「Ｉ」との積から獲得される。したがって、量子カルノー図２４０の第１行、第１列におけるエントリは、「Ｉ」（Ｉ×Ｉ＝Ｉ^２＝Ｉ）になる。量子カルノー図２４０の第１行、第２列における、第２行、第１列における、および第２行、第２列におけるエントリも、上で説明されたのと同様の方法で、獲得することができる。

したがって、量子回路２１０の量子カルノー図２４０は、「

」演算と、簡略化されたサブ量子カルノー図とを使用して、容易に決定することができる。したがって、量子回路が、多くの複素回路要素を用いて構成されているとしても、量子回路をより単純なサブ回路に分解し、サブ回路のカルノー図を獲得し、サブ回路の獲得されたカルノー図において「

」演算を実行することによって、量子回路に対応するカルノー図を効率的に獲得することができる。

図３は、量子カルノー図に基づいて量子回路を設計するように構成されたコンピューティングデバイスの例示的な一実施形態のうちの選択されたコンポーネントの概略図である。

図３を参照すると、コンピューティングデバイス３００は、第１のモジュール３１０と、第２のモジュール３２０と、第３のモジュール３３０と、選択器３４０とを含む。第１のモジュール３１０は、量子カルノー図３５０を受け取り、量子カルノー図３５０における恒等（Ｉ）エントリ以外のエントリを、１つまたは複数の長方形グループにグループ化し、グループ化にあたっては、各長方形グループが、近隣エントリから成り、各長方形グループの近隣エントリの数が、２^ｎ（ｎは０以上の整数）になるようにする。量子カルノー図３５０に対して、長方形グループの様々な組を決定することができる。加えて、長方形グループの組を決定する際、量子カルノー図３５０の制御キュービットの各シーケンスを使用することができる。例えば、量子カルノー図が２つの制御キュービットＣ_１およびＣ_２を有すると仮定すると、長方形グループの様々な組は、１つのエントリから次のエントリに移るときに１ビットしか変化しない２^ｎ個の２進数の順序付けである、グレイコードシーケンスをなす制御キュービットＣ_１およびＣ_２を使用して、獲得することができる。例を挙げると、制御キュービットＣ_１およびＣ_２のグレイコードシーケンスは、｜００＞、｜０１＞、｜１１＞、｜１０＞とすることができる。グレイコードシーケンスに加えて、「｜００＞、｜１１＞、｜０１＞、｜１０＞」、「｜００＞，｜０１＞，｜１０＞、｜１１＞」、「｜００＞、｜１０＞、｜１１＞、｜０１＞」、「｜０１＞，｜００＞，｜０１＞、｜１０＞」、および「｜０１＞、｜１１＞、｜０１＞、｜１０＞」などの、他のシーケンスを使用することもできる。

第２のモジュール３２０は、第１のモジュール３１０から、決定された複数組の長方形グループを受け取り、長方形グループの組に基づいて、量子カルノー図３５０に対応する複数の量子回路を決定する。例えば、量子回路は、各長方形グループが依存するキュービットによって各キュービットゲートが制御される、長方形グループに対応するキュービットゲートを獲得し、各キュービットゲートをＣ−ＮＯＴゲートと１キュービットゲートとに分解することによって、決定することができる。Ｃ−ＮＯＴゲートおよび１キュービットゲートについての詳細は、後で説明される。

第３のモジュール３３０は、第２のモジュール３２０によって決定された複数の量子回路を受け取り、複数組の長方形グループに基づいて決定された各量子回路のために必要とされるＣ−ＮＯＴゲートおよび１キュービットゲートの数を決定する。選択器３４０は、第２のモジュール３２０からは、複数の量子回路を、第３のモジュール３３０からは、各量子回路のために必要とされるＣ−ＮＯＴゲートおよび１キュービットゲートの数を受け取り、第３のモジュール３３０において決定された、各量子回路のために必要とされるＣ−ＮＯＴゲートおよび１キュービットゲートの数に基づいて、最小数のＣ−ＮＯＴゲートおよび１キュービットゲートを必要とする量子回路３６０を選択する。その後、選択器３４０は、選択された量子回路（例えば、量子回路３６０）を出力する。

図４は、図３の量子カルノー図の例の概略図を示している。１つの例は、２つの制御キュービットＣ１および

によって制御される量子回路に対応する、量子カルノー図４１０である。量子カルノー図４１０は、２つの長方形グループ４１１、４１２を含み、各長方形グループは、恒等（Ｉ）エントリ以外の「Ｘ」エントリを含む。量子カルノー図４１０は、長方形グループ４１１が、制御キュービット

に関係なく、制御キュービットＣ１に依存し、長方形グループ４１２が、制御キュービットＣ１に関係なく、制御キュービット

に依存することを示している。したがって、長方形グループ４１１、４１２に対応する量子ゲートは、それぞれ、制御キュービットＣ１によって制御される１キュービットゲートと、

によって制御される１キュービットゲートである。

別の例は、３つの制御キュービットＣ１、Ｃ２、および

によって制御される量子回路に対応する、量子カルノー図４２０である。量子カルノー図４２０は、２つの長方形グループ４２１、４２２を含み、各長方形グループは、恒等（Ｉ）エントリ以外の「Ｘ」エントリを含む。量子カルノー図４２０は、長方形グループ４２１が、制御キュービット

に関係なく、制御キュービットＣ１およびＣ２に依存し、長方形グループ４２２が、制御キュービットＣ１に関係なく、制御キュービットＣ２および

に依存することを示している。したがって、長方形グループ４２１、４２２に対応する量子ゲートは、それぞれ、制御キュービットＣ１およびＣ２によって制御される２キュービットゲートと、制御キュービットＣ２および

によって制御される２キュービットゲートである。

さらなる例は、３つの制御キュービットＣ１、Ｃ２、および

によって制御される量子回路に対応する、量子カルノー図４３０である。量子カルノー図４３０は、２つの長方形グループ４３１、４３２を含み、各長方形グループは、恒等（Ｉ）エントリ以外の「Ｘ」エントリを含む。量子カルノー図４３０は、長方形グループ４３１が、制御キュービットＣ１およびＣ２に依存し、長方形グループ４３２が、

に依存することを示している。したがって、長方形グループ４３１に対応する量子ゲートは、制御キュービット

に関係なく、制御キュービットＣ１およびＣ２によって制御される２キュービットゲートであり、長方形グループ４３２に対応する量子ゲートは、制御キュービットＣ１およびＣ２に関係なく、制御キュービット

によって制御される１キュービットゲートである。

このようにして、演算子「Ｘ」のタイプと、各長方形グループのための制御キュービットの数を決定することができる。したがって、各長方形グループに対してｍ個の制御キュービットを有するＣ^ｍ（Ｘ）を獲得することができる。ここで、ｍは、０以上の整数である。

図５ａおよび図５ｂは、Ｃ^２（Ｘ）ゲートと、それが分解された構造との概略図を示している。図５ａおよび図５ｂを参照すると、量子カルノー図の長方形グループから獲得された各ゲートは、量子計算における基本構成要素である、１キュービットゲートとＣ−ＮＯＴゲートとに分解できることが説明されている。図５ａは、２キュービットＣ^２（Ｘ）ゲートの一例の分解された構造を表している。図５ａにおけるＣ^２（Ｘ）ゲート５１０は、図５ａにおけるＣ^２（Ｘ）ゲート５１０の１キュービットゲートＨ、Ｓ、Ｔ、

で構成された構造を使用して、任意の精度でシミュレートすることができ、「？」演算を使用して、したがって、

である量子回路を使用して表現することができ、Ｃ−ＮＯＴゲートは、排他的ＯＲ演算

を表すことが分かっている。

図５（ａ）におけるＣ^２（Ｘ）ゲート５１０を分解した構造の第１のブロック５２０は、２つのＨゲートと、２つのＴゲートと、２つの

ゲートと、Ｃ_１によって制御される２つのＣ−ＮＯＴゲートと、Ｃ_２によって制御される２つのＣ−ＮＯＴゲートとを含む。図５（ａ）におけるＣ^２（Ｘ）ゲート５１０を分解した構造の第２のブロック５３０は、１つのＴゲートと、２つの

ゲートと、１つのＳゲートと、Ｃ_１によって制御される２つのＣ−ＮＯＴゲートとを含む。加えて、第２のブロック５３０は、

ゲート５３０−１を使用して表現することができ、ゲート５３０−１は、図５（ｂ）に示されるように、Ｃ_１およびＣ_２によって制御される「ｉＩ」ゲート５３０−２と等価である。したがって、図５（ａ）におけるＣ^２（Ｘ）ゲート５１０を分解した構造は、「？」演算を使用して表現することができ、したがって、１キュービットゲートおよびＣ−ＮＯＴゲートに対応する量子カルノー図は、以下のようになる、

式（１）

式（１）において、

および

は、それぞれ、１キュービットゲート

および

の対応する量子カルノー図を表す。さらに、

は、Ｃ−ＮＯＴゲートの対応する量子カルノー図を表し、添え字「Ｃ１」および「Ｃ２」は、それぞれ、制御キュービット｜Ｃ１＞および｜Ｃ２＞が状態｜１＞にあるときに、各１キュービットゲートの量子カルノー図

におけるエントリがユニタリ演算子である場合を表す。

式（１）に基づいて、ｍキュービットＣ^ｍ（Ｘ）ゲートは、「？」演算を使用して表現することができ、したがって、１キュービットゲートおよびＣ−ＮＯＴゲートに対応する量子カルノー図は、以下のようになる。

式（２）

式（２）は、式（１）におけるＣ^２（Ｘ）の

および

を、それぞれ、

および

で置き換えることによって、導出することができる。加えて、ｊ＝ｍ−i（ｊ、ｍ、およびｊの各々は０以上）と仮定すると、

および

は、それぞれ、Ｃ^ｉ（Ｘ）およびＣ^ｊ（Ｘ）によって置き換えることができる。したがって、Ｃ^ｍ（Ｘ）は、以下のようにも表現することができる。

式（３）

Ｃ^ｉ（Ｘ）およびＣ^ｊ（Ｘ）を使用してＣ^ｍ（Ｘ）を獲得するための手順を、ｉおよびｊが２になるまで、再帰的に実行することによって、Ｃ^ｍ（Ｘ）を１キュービットゲートおよびＣ−ＮＯＴゲートに分解することができる。量子カルノー図３５０の長方形グループの各組に対して、式（１）、式（２）、および式（３）を使用して、量子カルノー図３５０に対応する複数の量子回路を決定することができる。

複数の量子回路が決定された後、各量子回路が含むゲートの数を第３のモジュール３３０でカウントすることができる。コンピュータシミュレーションは、Ｃ^ｍ（Ｘ）ゲートを構成するために必要とされる１キュービットゲートおよびＣ−ＮＯＴゲートの最小数Ｎ_ｍを、以下の式（４）によって表すことができることを示す。

式（４）

式（４）では、Ｑ（ｍ／２）は、ｍ／２の商であり、Ｒ（ｍ／２）は、ｍ／２の余りである。例えば、図５（ａ）に示されたＣ^２（Ｘ）を構成するために必要とされる１キュービットゲートおよびＣ−ＮＯＴゲートの数は、式（４）に基づいて、１６であると決定することができる。

図６は、図３のコンピューティングデバイス３００を使用してＣ^ｍ（Ｘ）ゲートの場合の量子回路を構成するために必要とされる１キュービットゲートおよびＣ−ＮＯＴゲートの最小数を示すグラフを示している。図６では、棒グラフ（ａ）は、各キュービットシーケンスに基づいて、図３のコンピューティングデバイス３００を使用して量子回路を構成するために必要とされるゲートの最小数を表し、棒グラフ（ｂ）は、グレイコードシーケンスに基づいて、量子回路を構成するために必要とされるゲートの数を表している。図６は、図３のコンピューティングデバイス３００を使用して設計された量子回路のゲートの数が、キュービット数ｍが増加するにつれて、グレイコードシーケンスに基づいて、量子カルノー図を使用して設計された量子回路のゲートの数よりも著しく少なくなることを示している。

上で説明したように、量子回路は、最小数の１キュービットゲートおよびＣ−ＮＯＴゲートを用いて設計することができる。したがって、量子カルノー図が与えられた場合、最小数のゲートを有する量子回路は、量子カルノー図のエントリをグループ化し、グループ化結果に基づいて量子回路を決定し、最小数の１キュービットゲートおよびＣ−ＮＯＴゲートを有する量子回路を選択することを通して、決定することができる。

図７は、本開示に従って量子カルノー図を処理するために構成された例示的なコンピューティングデバイス７００を示すブロック図である。非常に基本的な構成７０２においては、コンピューティングデバイス７００は一般に、１つまたは複数のプロセッサ７０４と、システムメモリ７０６とを含む。メモリバス７０８は、プロセッサ７０４とシステムメモリ７０６の間で通信するために使用することができる。

所望の構成に応じて、プロセッサ７０４は、マイクロプロセッサ（μＰ）、マイクロコントローラ（μＣ）、デジタル信号プロセッサ（ＤＳＰ）、またはそれらの任意の組合せを含むが、それらに限定されない、任意のタイプを取ることができる。プロセッサ７０４は、レベル１キャッシュ７１０およびレベル２キャッシュ７１２などの１つまたは複数のレベルのキャッシングと、プロセッサコア７１４と、レジスタ７１６とを含むことができる。例示的なプロセッサコア７１４は、算術論理演算ユニット（ＡＬＵ）、浮動小数点ユニット（ＦＰＵ）、デジタル信号処理コア（ＤＳＰコア）、またはそれらの任意の組合せを含むことができる。例示的なメモリコントローラ７１８も、プロセッサ７０４とともに使用することができ、またはいくつかの実施では、メモリコントローラ７１８は、プロセッサ７０４の内部部品とすることができる。

所望の構成に応じて、システムメモリ７０６は、（ＲＡＭなどの）揮発性メモリ、（ＲＯＭ、フラッシュメモリなどの）不揮発性メモリ、またはそれらの任意の組合せを含むが、それらに限定されない、任意のタイプを取ることができる。システムメモリ７０６は、オペレーティングシステム７２０と、１つまたは複数のアプリケーション７２２と、プログラムデータ７２４とを含むことができる。アプリケーション７２２は、量子カルノー図を決定し、および／または量子カルノー図から量子回路を生成するように構成された、量子カルノー図処理プロセス７２６（例えば、図１の分解器１１０、第１の論理ユニット１２０、第２の論理ユニット１３０、および第３の論理ユニット１４０に関連して上で説明された量子カルノー図生成プロセス、ならびに／または図３の第１のモジュール３１０、第２のモジュール３２０、第３のモジュール３３０、および選択器３４０に関連して上で説明された量子回路設計プロセス）を含むことができる。プログラムデータ７２４は、本明細書で説明されたように、量子カルノー図を決定するのに、および／または量子カルノー図から量子回路を生成するのに役立ち得る量子データ７２８を含むことができる。いくつかの実施形態では、アプリケーション７２２は、量子回路に対応したカルノー図を効率的に獲得できるように、および／または量子回路を効率的に設計できるように、オペレーティングシステム７２０上でプログラムデータ７２４を用いて動作するように構成することができる。この説明された基本的な構成７０２は、図７においては、内側の点線内のそれらのコンポーネントによって示されている。

コンピューティングデバイス７００は、追加の特徴または機能、ならびに基本的な構成７０２と任意の必要なデバイスおよびインタフェースの間の通信を円滑化するための追加のインタフェースを有することができる。例えば、バス／インタフェースコントローラ７３０は、ストレージインタフェースバス７３４を介する、基本的な構成７０２と１つまたは複数のデータ記憶装置７３２の間の通信を円滑化するために使用することができる。データ記憶装置７３２は、取外し式記憶装置７３６、非取外し式記憶装置７３８、またはそれらの組合せとすることができる。取外し式記憶装置および非取外し式記憶装置の例は、いくつかの名前を挙げると、フレキシブルディスクドライブおよびハードディスクドライブ（ＨＤＤ）などの磁気ディスクデバイス、コンパクトディスク（ＣＤ）ドライブまたはデジタル多用途ディスク（ＤＶＤ）ドライブなどの光ディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、ならびにテープドライブを含む。例示的なコンピュータ記憶媒体は、コンピュータ可読命令、データ構造、プログラムモジュール、または他のデータなどの情報を記憶するための任意の方法または技術で実施された、揮発性および不揮発性の取外し式および非取外し式な媒体を含むことができる。

システムメモリ７０６、取外し式記憶装置７３６、および非取外し式記憶装置７３８は、コンピュータ記憶媒体の例である。コンピュータ記憶媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、もしくは他のメモリ技術、ＣＤ−ＲＯＭ、デジタル多用途ディスク（ＤＶＤ）、もしくは他の光記憶、磁気カセット、磁気テープ、磁気ディスク記憶、もしくは他の磁気記憶装置、または所望の情報を記憶するのに使用でき、コンピューティングデバイス７００によってアクセスできる他の任意の媒体を含むが、それらに限定されない。そのようなコンピュータ記憶媒体はいずれも、コンピューティングデバイス７００の一部とすることができる。

コンピューティングデバイス７００は、バス／インタフェースコントローラ７３０を介する、様々なインタフェースデバイス（例えば、出力デバイス７４２、周辺インタフェース７４４、および通信デバイス７４６）から基本的な構成７０２への通信を円滑化するための、インタフェースバス７４０も含むことができる。例示的な出力デバイス７４２は、１つまたは複数のＡ／Ｖポート７５２を介してディスプレイまたはスピーカなどの様々な外部デバイスと通信するように構成できる、グラフィックス処理ユニット７４８およびオーディオ処理ユニット７５０を含む。例示的な周辺インタフェース７４４は、１つまたは複数のＩ／Ｏポート７５８を介して入力デバイス（例えば、キーボード、マウス、ペン、音声入力デバイス、タッチ入力デバイスなど）または他の周辺デバイス（例えば、プリンタ、スキャナなど）などの外部デバイスと通信するように構成できる、シリアルインタフェースコントローラ７５４またはパラレルインタフェースコントローラ７５６を含む。例示的な通信デバイス７４６は、１つまたは複数の通信ポート７６４を介する、通信ネットワークを通じた、１つまたは複数の他のコンピューティングデバイス７６２とのネットワーク通信を円滑化するように構成できる、ネットワークコントローラ７６０を含む。

ネットワーク通信リンクは、通信媒体の一例とすることができる。通信媒体は、搬送波または他のトランスポートメカニズムなどの変調データ信号内のコンピュータ可読命令、データ構造、プログラムモジュール、または他のデータによって一般に実施することができ、任意の情報配送媒体を含むことができる。「変調データ信号」は、情報を信号内に符号化するようにその特性の１つまたは複数が設定または変更された信号とすることができる。限定することなく、例を挙げると、通信媒体は、有線ネットワークまたは直接配線接続などの有線媒体、ならびに音響、無線周波（ＲＦ）、マイクロ波、赤外線（ＩＲ）、および他の無線媒体などの無線媒体を含むことができる。コンピュータ可読媒体という用語は、本明細書で使用される場合、記憶媒体と通信媒体の両方を含むことができる。

コンピューティングデバイス７００は、携帯電話、携帯情報端末（ＰＤＡ）、パーソナルメディアプレーヤデバイス、ワイヤレスウェブウォッチデバイス、パーソナルヘッドセットデバイス、アプリケーション固有デバイス、または上記の機能のいずれかを含むハイブリッドデバイスなど、フォームファクタが小さいポータブル（またはモバイル）電子デバイスの一部として実施することができる。コンピューティングデバイス７００は、ラップトップコンピュータ構成と非ラップトップコンピュータ構成の両方を含むパーソナルコンピュータとしても実施することができる。

コンピュータ可読命令を含む記憶媒体デバイスが提供される。コンピュータ可読命令は、コンピューティングデバイス７００上で実行された場合、コンピューティングデバイス７００に、本明細書で説明されたような、量子カルノー図を決定し、および／または量子カルノー図から量子回路を生成する方法を実行させる。

本開示は、様々な態様の例示として意図された、本出願で説明された特定の実施形態の観点から限定されるべきではない。当業者には明らかなように、本開示の主旨および範囲から逸脱することなく、多くの変更および変形を施すことができる。本明細書で列挙された方法および装置に加えて、本開示の範囲内にある機能的に等価な方法および装置も、上記の説明から当業者には明らかであろう。そのような変更および変形も、添付の特許請求の範囲内に包含されることが意図されている。本開示は、添付の特許請求の用語、ならびにそのような特許請求の範囲に妥当する均等物の全範囲によってのみ限定されるべきである。本開示は、当然のこととして様々であり得る、特定の方法、試薬、化合物、合成物、または生体系に限定されないことを理解されたい。本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、限定的であることは意図していないことも理解されたい。

本明細書における実質的にすべての複数形および／または単数形の用語の使用に対して、当業者は、状況および／または用途に適切なように、複数形から単数形に、および／または単数形から複数形に変換することができる。様々な単数形／複数形の置き換えは、理解しやすいように、本明細書で明確に説明することができる。

通常、本明細書において、特に添付の特許請求の範囲（例えば、添付の特許請求の範囲の本体部）において使用される用語は、全体を通じて「オープンな（ｏｐｅｎ）」用語として意図されていることが、当業者には理解されよう（例えば、用語「含む（ｉｎｃｌｕｄｉｎｇ）」は、「含むがそれに限定されない（ｉｎｃｌｕｄｉｎｇ ｂｕｔ ｎｏｔ ｌｉｍｉｔｅｄ ｔｏ）」と解釈されるべきであり、用語「有する（ｈａｖｉｎｇ）」は、「少なくとも有する（ｈａｖｉｎｇ ａｔ ｌｅａｓｔ）」と解釈されるべきであり、用語「含む（ｉｎｃｌｕｄｅｓ）」は、「含むがそれに限定されない（ｉｎｃｌｕｄｅｓ ｂｕｔ ｉｓ ｎｏｔ ｌｉｍｉｔｅｄ ｔｏ）」と解釈されるべきである、など）。導入される請求項で具体的な数の記載が意図される場合、そのような意図は、当該請求項において明示的に記載されることになり、そのような記載がない場合、そのような意図は存在しないことが、当業者にはさらに理解されよう。例えば、理解の一助として、添付の特許請求の範囲は、導入句「少なくとも１つの（ａｔ ｌｅａｓｔ ｏｎｅ）」および「１つまたは複数の（ｏｎｅ ｏｒ ｍｏｒｅ）」を使用して請求項の記載を導くことを含む場合がある。しかし、そのような句の使用は、同一の請求項が、導入句「１つまたは複数の」または「少なくとも１つの」および「ａ」または「ａｎ」などの不定冠詞を含む場合であっても、不定冠詞「ａ」または「ａｎ」による請求項の記載の導入が、そのように導入される請求項の記載を含む任意の特定の請求項を、単に１つのそのような記載を含む実施形態に限定する、ということを示唆していると解釈されるべきではない（例えば、「ａ」および／または「ａｎ」は、「少なくとも１つの」または「１つまたは複数の」を意味すると解釈されるべきである）。同じことが、請求項の記載を導入するのに使用される定冠詞の使用にも当てはまる。また、導入される請求項の記載で具体的な数が明示的に記載されている場合でも、そのような記載は、少なくとも記載された数を意味すると解釈されるべきであることが、当業者には理解されよう（例えば、他の修飾語なしでの「２つの記載（ｔｗｏ ｒｅｃｉｔａｔｉｏｎｓ）」の単なる記載は、少なくとも２つの記載、または２つ以上の記載を意味する）。さらに、「Ａ、ＢおよびＣ、などの少なくとも１つ」に類似の慣例表現が使用されている事例では、通常、そのような構文は、当業者がその慣例表現を理解するであろう意味で意図されている（例えば、「Ａ、Ｂ、およびＣの少なくとも１つを有するシステム」は、Ａのみ、Ｂのみ、Ｃのみ、ＡおよびＢを共に、ＡおよびＣを共に、ＢおよびＣを共に、ならびに／またはＡ、Ｂ、およびＣを共に、などを有するシステムを含むが、それに限定されない）。「Ａ、Ｂ、またはＣ、などの少なくとも１つ」に類似の慣例表現が使用されている事例では、通常、そのような構文は、当業者がその慣例表現を理解するであろう意味で意図されている（例えば、「Ａ、Ｂ、またはＣの少なくとも１つを有するシステム」は、Ａのみ、Ｂのみ、Ｃのみ、ＡおよびＢを共に、ＡおよびＣを共に、ＢおよびＣを共に、ならびに／またはＡ、Ｂ、およびＣを共に、などを有するシステムを含むが、それに限定されない）。２つ以上の代替用語を提示する事実上いかなる離接する語および／または句も、明細書、特許請求の範囲、または図面のどこにあっても、当該用語の一方（ｏｎｅ ｏｆ ｔｈｅ ｔｅｒｍｓ）、当該用語のいずれか（ｅｉｔｈｅｒ ｏｆ ｔｈｅ ｔｅｒｍｓ）、または両方の用語（ｂｏｔｈ ｔｅｒｍｓ）を含む可能性を企図すると理解されるべきであることが、当業者にはさらに理解されよう。例えば、句「ＡまたはＢ」は、「Ａ」または「Ｂ」あるいは「ＡおよびＢ」の可能性を含むことが理解されよう。

加えて、本開示の特徴または態様がマーカッシュグループに関して説明される場合、本開示が、それによって、マーカッシュグループの個々の要素またはマーカッシュグループの要素から成る部分群に関しても説明されていることが当業者には理解されよう。

当業者であれば理解されるように、文書による説明を提供することなどに関するありとあらゆる目的のため、本明細書で開示されたすべての範囲は、すべての範囲のありとあらゆる可能な部分範囲および部分範囲の組合せも包含する。いずれの列挙された範囲も、当該範囲を十分に説明しており、また当該範囲を少なくとも等分に２分割、３分割、４分割、５分割、１０分割などすることが可能であることを容易に認識することができる。非限定的な一例として、本明細書で説明された各範囲は、下位３分の１、中間３分の１、および上位３分の１などに容易に分割することができる。やはり当業者であれば理解されるように、「最大で」、「少なくとも」などのすべての言葉は、挙げられた数を含み、上で説明されたように後で部分範囲に分割できる範囲に言及している。最後に、当業者であれば理解されるように、範囲は、各個別要素を含む。したがって、例えば、１つ〜３つのセルを有する群は、１つ、２つ、または３つのセルを有する群に言及している。同様に、１つ〜５つのセルを有する群は、１つ、２つ、３つ、４つ、または５つのセルを有する群に言及しており、その他についても同様である。

上記のことから、本開示の様々な実施形態は、本明細書では説明の目的で説明されたこと、本開示の範囲および主旨から逸脱することなく、様々な変更を施すことができることが理解されよう。したがって、本明細書で開示された様々な実施形態は、限定的であることは意図しておらず、真の範囲および主旨は、以下の特許請求の範囲によって示されている。

Claims (10)

1. 量子回路に対応する量子カルノー図を決定するように構成されたコンピューティングデバイスであって、
   量子回路を複数のサブ回路に分解するように構成された分解器と、
   各サブ回路の可能な入力を受け取り、前記受け取った可能な入力に応答して各サブ回路の対応する出力を決定して、各サブ回路の入力／出力関係を獲得するように構成された第１の論理ユニットと、
   各サブ回路の前記入力／出力関係に基づいて、各サブ回路に対応するサブ量子カルノー図を構成するように構成された第２の論理ユニットと、
   各サブ量子カルノー図の同じ位置にあるエントリの積を獲得して、前記量子回路に対応する量子カルノー図を決定するように構成された第３の論理ユニットと
   を含むコンピューティングデバイス。
2. 前記複数のサブ回路の各々が、１キュービットゲートと、Ｃ−ＮＯＴゲートとを含む、請求項１に記載のコンピューティングデバイス。
3. 量子回路を設計するように構成されたコンピューティングデバイスであって、
   量子カルノー図における恒等（Ｉ）エントリ以外のエントリを１つまたは複数の長方形グループにグループ化し、複数組の長方形グループを決定するように構成された第１のモジュールであって、各長方形グループが、近隣エントリから成り、各長方形グループの前記近隣エントリの数が、２^ｎ（ｎは０以上の整数）である、第１のモジュールと、
   前記複数組の長方形グループに基づいて、前記量子カルノー図に対応する複数の量子回路を決定するように構成された第２のモジュールと、
   前記複数の量子回路の各々のために必要とされる１キュービットゲートおよびＣ−ＮＯＴゲートの数を決定するように構成された第３のモジュールと、
   前記複数の量子回路の中で最小数の１キュービットゲートおよびＣ−ＮＯＴゲートを有する量子回路を選択するように構成された選択器と
   を含むコンピューティングデバイス。
4. 前記第１のモジュールが、前記量子カルノー図の制御キュービットの各シーケンスに対して、前記複数組の長方形グループを決定するようにさらに構成される、請求項３に記載のコンピューティングデバイス。
5. １キュービットゲートおよびＣ−ＮＯＴゲートの前記最小数が、以下の式に基づいて決定され、
   

   

   
   ここで、ｍ（ｍ≧０）は、制御キュービットの数であり、Ｑ（ｍ／２）は、ｍ／２の商であり、Ｒ（ｍ／２）は、ｍ／２の余りであり、Ｎ_ｍは、１キュービットゲートおよびＣ−ＮＯＴゲートの前記最小数である、請求項４に記載のコンピューティングデバイス。
6. コンピューティングデバイス上で実施される量子回路を設計するための方法であって、
   量子カルノー図における恒等（Ｉ）エントリ以外のエントリを受け取って、１つまたは複数の長方形グループにグループ化し、複数組の前記長方形グループを決定することであって、各長方形グループが、近隣エントリから成り、各長方形グループの前記近隣エントリの数が、２^ｎ（ｎは０以上の整数）である、こと、
   前記複数組の長方形グループに基づいて、前記量子カルノー図に対応する複数の量子回路を決定すること、
   前記複数の量子回路の各々のために必要とされる１キュービットゲートおよびＣ−ＮＯＴゲートの数を決定すること、および
   前記複数の量子回路の中で最小数の１キュービットゲートおよびＣ−ＮＯＴゲートを有する量子回路を選択すること
   を含む方法。
7. 前記複数組の長方形グループが、前記量子カルノー図の制御キュービットの各シーケンスに対して決定される、請求項６に記載の方法。
8. １キュービットゲートおよびＣ−ＮＯＴゲートの前記最小数が、以下の式に基づいて、決定され、
   

   

   
   ここで、ｍ（ｍ≧０）は、制御キュービットの数であり、Ｑ（ｍ／２）は、ｍ／２の商であり、Ｒ（ｍ／２）は、ｍ／２の余りであり、Ｎ_ｍは、ゲートの前記最小数である、請求項７に記載の方法。
9. コンピュータ可読命令を含む記憶媒体デバイスであって、前記コンピュータ可読命令は、コンピューティングデバイス上で実行された場合、前記コンピューティングデバイスに請求項６に記載の方法を実行させる、記憶媒体デバイス。
10. 前記コンピューティングデバイスが、フォームファクタの小さいポータブル電子デバイスまたはパーソナルコンピュータの一部として実施される、請求項１に記載のコンピューティングデバイス。

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