JP2013255125A - 撮像素子 - Google Patents

Abstract

【課題】画素が設けられている領域内においてマイクロバンプが均一に配されており、設計の自由度が非常に低い。
【解決手段】撮像素子であって、入射光を画素信号に変換する複数の画素を含む単位グループと、単位グループに対応して設けられ、単位グループの複数の画素のそれぞれから読み出される画素信号が出力される出力線との組を複数有する撮像チップと、複数の出力線から入力された画素信号をデジタル化して出力するＡ／Ｄ変換部を複数有し、撮像チップに積層された信号処理チップと、複数の出力線と、対応するＡ／Ｄ変換部とを電気的に接続し、撮像チップと信号処理チップとの積層面内において不均一な密度で配された複数の接続バンプとを備える。
【選択図】図１３

Description

本発明は、撮像素子に関する。

裏面照射型撮像チップと信号処理チップが、複数画素をまとめたセル単位ごとにマイクロバンプを介して接続された撮像ユニットが知られている。
［先行技術文献］
［特許文献］
［特許文献１］特開２００６−４９３６１号公報

しかしながら上記撮像ユニットにあっては、画素が設けられている領域内においてマイクロバンプが均一に配されており、設計の自由度が非常に低い、という課題がある。

本発明の第１の態様においては、撮像素子であって、入射光を画素信号に変換する複数の画素を含む単位グループと、単位グループに対応して設けられ、単位グループの複数の画素のそれぞれから読み出される画素信号が出力される出力線との組を複数有する撮像チップと、複数の出力線から入力された画素信号をデジタル化して出力するＡ／Ｄ変換部を複数有し、撮像チップに積層された信号処理チップと、複数の出力線と、対応するＡ／Ｄ変換部とを電気的に接続し、撮像チップと信号処理チップとの積層面内において不均一な密度で配された複数の接続バンプとを備える。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る裏面照射型のＭＯＳ型撮像素子の断面図である。 撮像チップの単位グループを説明する図である。 単位グループを模式的に示す。 単位グループ内の画素ユニットの回路図を示す。 本実施形態に係る撮像装置の構成を示すブロック図である。 単位グループおよび処理回路部のレイアウトの一例を示す。 単位グループおよび処理回路部のレイアウトの他の例を示す。 単位グループおよび処理回路部のレイアウトのさらに他の例を示す。 単位グループおよび処理回路部のレイアウトのさらに他の例を示す。 単位グループおよび処理回路部のレイアウトのさらに他の例を示す。 単位グループおよび処理回路部のレイアウトのさらに他の例を示す。 複数の単位グループの配置例を示す。 複数の単位グループの他の配置例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る裏面照射型の撮像素子１００の断面図である。撮像素子１００は、入射光に対応した画素信号を出力する撮像チップと１１３と、画素信号を処理する信号処理チップ１１１と、画素信号を記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されており、Ｃｕ等の導電性を有する接続バンプ２００により互いに電気的に接続される。

なお、図示するように、入射光は主に白抜き矢印で示すＺ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ１１３において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Ｚ軸に直交する紙面右方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。以降のいくつかの図においては、図１の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。

撮像チップ１１３の一例は、裏面照射型のＭＯＳイメージセンサである。ＰＤ層１０６は、配線層１０８の裏面側に配されている。ＰＤ層１０６は、二次元的に配された複数のＰＤ（フォトダイオード）１０４、および、ＰＤ１０４に対応して設けられたトランジスタ１０５を有する。

ＰＤ層１０６における入射光の入射側にはパッシベーション膜１０３を介してカラーフィルタ１０２が設けられる。カラーフィルタ１０２は、互いに異なる波長領域を透過する複数の種類を有しており、ＰＤ１０４のそれぞれに対応して特定の配列を有している。カラーフィルタ１０２、ＰＤ１０４およびトランジスタ１０５の組が一つの画素を形成する。

カラーフィルタ１０２における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ１０１が設けられる。マイクロレンズ１０１は、対応するＰＤ１０４へ向けて入射光を集光する。

配線層１０８は、ＰＤ層１０６からの画素信号を信号処理チップ１１１に伝送する配線１０７を有する。配線１０７は多層であってもよく、また、受動素子および能動素子が設けられてもよい。

配線層１０８の表面には複数の接続バンプ２００が配される。当該複数の接続バンプ２００が信号処理チップ１１１の対向する面に設けられた複数の接続バンプ２００と位置合わせされて、撮像チップ１１３と信号処理チップ１１１とが加圧等されることにより、位置合わせされた接続バンプ２００同士が接合されて、電気的に接続される。

同様に、信号処理チップ１１１およびメモリチップ１１２の互いに対向する面には、複数のバンプ１０９が配される。これらのバンプ１０９が互いに位置合わせされて、信号処理チップ１１１とメモリチップ１１２とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。なお、接続バンプ２００間およびバンプ１０９間の接合には、固相拡散によるＣｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用しても良い。

信号処理チップ１１１は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）１１０を有する。ＴＳＶ１１０は、周辺領域に設けられることが好ましい。また、ＴＳＶ１１０は、撮像チップ１１３の周辺領域、メモリチップ１１２にも設けられて良い。

図２は、撮像チップ１１３の単位グループ１３０を説明する図である。特に、撮像チップ１１３を裏面側から観察した様子を示す。画素領域には１４００万個以上もの画素１４１がマトリックス状に配列されている。

本実施形態においては、隣接するＸ軸方向の３２画素、Ｙ軸方向の６４画素の、計２０４８画素が一つの単位グループ１３１を形成する。撮像チップ１１３の全体には、当該単位グループ１３１がＸ軸方向に１４４個、Ｙ軸方向に４８個並んでいる。なお、単位グループ１３１に含まれる画素数はこれに限られない。また、単位グループ１３１の個数もこれに限られない。

図３は、単位グループ１３０を模式的に示す。図４は、単位グループ１３０内の画素ユニット１４０の回路図を示す。なお、図３におけるＸＹＺは単位グループ１３０に対しての方向を示すものであって、処理回路部１４４の空間的な方向を示すものではない。

単位グループ１３０には、いわゆるベイヤー配列で画素１４１が二次元的に配列されている。ベイヤー配列における一単位が画素ユニット１４０を形成している。すなわち、画素ユニット１４０は４画素Ｇｂ、Ｇｒ、Ｂ、Ｒを有する。

緑色画素Ｇｂ、Ｇｒは、カラーフィルタ１０２として緑色フィルタを有し、入射光のうち緑色波長帯の光を受光する。同様に、青色画素Ｂは、カラーフィルタ１０２として青色フィルタを有し、青色波長帯の光を受光し、赤色画素Ｒは、カラーフィルタ１０２として赤色フィルタを有し、赤色波長帯の光を受光する。

単位グループ１３０において、行選択線は２行の画素に一つずつ設けられおり、各行選択線に２行分の画素が共通に接続されている。図３の例では、Ｙ軸方向に６４画素あることに対応して、３２本の行選択線が設けられている。

出力配線１４２は２列の画素に一つずつ設けられており、各出力配線１４２に２列分の画素が共通に接続されている。図３の例では、Ｘ軸方向に３２画素あることに対応して、１６本の出力配線１４２が設けられている。

これらの出力配線１４２は接続バンプ２００を介して、信号処理チップ１１１に設けられた処理回路部１４４に電気的に接続される。単位グループ１３０と、当該単位グループ１３０に電気的に接続された処理回路部１４４とは、撮像チップ１１３と信号処理チップ１１１とが積層された方向からみて重複した領域に設けられる。

図４の電源配線Ｖｄｄ、リセット配線は、単位グループ１３０に含まれる画素１４１全体で共通に接続されている。また、Ｇｂ転送配線は、単位グループ１３０のうち画素Ｇｂで共通に接続されている。同様に、Ｇｒ転送配線は単位グループ１３０のうち画素Ｇｒで共通に接続され、Ｂ転送配線は単位グループ１３０のうち画素Ｂで共通に接続され、Ｒ転送配線は単位グループ１３１のうち画素Ｒで共通に接続されている。さらに、リセット配線および各転送配線は複数の単位グループ１３０間では別個に設けられる。

画素ユニット１４０の画素Ｇｂ、Ｇｒ、Ｂ、Ｒはリセットトランジスタ１５０、増幅トランジスタ１５２、選択トランジスタ１５４を共有している。また、画素Ｇｂ１は転送トランジスタ１５６、１５８を有する。同様に、画素Ｇｒは転送トランジスタ１６０、１６２を有し、画素Ｂは転送トランジスタ１６４、１６６を有し、画素Ｒは転送トランジスタ１６８、１７０を有する。これらのトランジスタの少なくとも一部は図１のトランジスタ１０５に対応する。

以下、画素Ｇｂを例に各トランジスタの接続関係を説明する。なお、各トランジスタの例はｎチャンネル型ＦＥＴであるが、トランジスタの種類はこれに限られない。

画素Ｇｂの転送トランジスタ１５６のゲート、ドレイン、ソースはそれぞれ、Ｇｂ転送配線、行選択線１、転送トランジスタ１５８のゲートに接続される。また、転送トランジスタ１５８のソース、ドレインはそれぞれ、画素ＧｂのＰＤの一端、増幅トランジスタ１５２のゲートに接続される。また、リセットトランジスタ１５０のドレインは電源配線Ｖｄｄに接続され、ソースは増幅トランジスタ１５２のゲートに接続される。増幅トランジスタ１５２のドレインは電源配線Ｖｄｄに接続され、ソースは選択トランジスタ１５４のドレインに接続される。選択トランジスタ１５４のゲートは行選択配線１に接続され、ソースは出力配線１４２に接続されている。画素Ｇｒ、Ｂ、Ｒの接続関係も同様であるので説明を省略する。

出力配線１４２のそれぞれは、撮像チップ１１３と信号処理チップ１１１とを電気的に接続する接続バンプ２００を介してＣＤＳ回路１４６に一対一に接続されている。これらのＣＤＳ回路１４６の出力はマルチプレクサ１４８に入力される。さらにマルチプレクサ１４８からの出力はＡ／Ｄ変換回路１４９に入力され、Ａ／Ｄ変換回路１４９の出力は、メモリチップ１１２に設けられた画素メモリ１８０に接続される。図３に示す例においては、一つの単位グループ１３０に対して一つのＡ／Ｄ変換回路１４９が設けられているが、Ａ／Ｄ変換回路１４９が複数設けられていてもよい。

図３および図４に示す形態において、各画素１４１の画像信号は下記の通りに読み出される。なお、説明を簡単にするためにリセット動作の説明を省く。

行選択線のいずれか、例えば行選択線１がオンされる。その状態でいずれかの転送配線、例えばＧｂ転送配線がオンされる。これにより、画素Ｇｂの転送トランジスタ１５６、１５８が両方オンになり、画素Ｇｂの電荷が増幅トランジスタ１５２のゲートに転送される。ここで、行選択線１がオン状態なので、選択トランジスタ１５４もオンになっており、増幅トランジスタ１５２のゲートに転送された電荷に応じて増幅された画素信号が出力配線１４２から出力される。

行選択線１は単位グループ１３０内の２行の画素に対して共通であり、Ｇｂ転送配線は単位グループ１３０内の画素Ｇｂに対して共通なので、単位グループ１３０の１行分の画素Ｇｂの画素信号が、それぞれ対応する出力配線１４２に同時に出力される。ここで、出力配線１４２には一対一にＣＤＳ回路１４６が配されているので、それぞれの画素信号はノイズが除かれた状態で個々のＣＤＳ回路１４６に一時的に保持される。

マルチプレクサ１４８は複数のＣＤＳ回路１４６に一時的に保持された画素信号を順次読出し、Ａ／Ｄ変換回路１４９に引き渡す。Ａ／Ｄ変換回路１４９は当該画素信号を順次デジタル化して画素メモリ１８０に書き込む。これにより、単位グループ１３０の１行分の画素Ｇｂの画素信号のそれぞれが、他の画素信号の影響を受けることなく画素メモリ１８０に格納される。

次に、行選択線１がオンされた状態で、Ｇｒ転送配線がオンされることにより、単位グループ１３０の１行分の画素Ｇｒの画素信号のそれぞれが、他の画素信号の影響を受けることなく順次読み出される。同様に、行選択線１がオンされた状態でＢ転送配線がオンされることにより、単位グループ１３０の１行分の画素Ｂの画素信号のそれぞれが読み出されて画素メモリ１８０に格納され、行選択線１がオンされた状態でＲ転送配線がオンされることにより、単位グループ１３０の１行分の画素Ｒの画素信号のそれぞれが読み出されて画素メモリ１８０に格納される。以上により、単位グループ１３０の２行分の画素の画素信号が読み出される。

次に行選択線２をオンにして上記手順を繰り返すことにより単位グループ１３０の次の２行分の画素の画素信号が読み出される。すべての行選択線に対して上記手順を繰り返すことにより、単位グループ１３０内のすべての画素の画素信号が読み出される。

図３および図４に示す形態によれば、各単位グループ１３０について行選択線を２行の画素に対して一つ設ければよいので、配線の引き回しが容易になる。また、各単位グループ１３０について出力配線を２列の画素に対して一つ設ければよいので、配線の引き回しが容易になる。

図５は、本実施形態に係る撮像装置の構成を示すブロック図である。撮像装置５００は、撮影光学系としての撮影レンズ５２０を備え、撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子１００へ導く。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであっても構わない。撮像装置５００は、撮像素子１００、システム制御部５０１、駆動部５０２、測光部５０３、ワークメモリ５０４、記録部５０５、および表示部５０６を主に備える。

撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。なお、図５では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。駆動部５０２は、システム制御部５０１からの指示に従って撮像素子１００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路である。この意味において駆動部５０２は、撮像素子１００に対して電荷蓄積を実行させて画素信号を出力させる撮像素子制御部の機能を担うと言える。

撮像素子１００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施し、画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子１００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。

駆動部５０２は、一部または全部が撮像チップ１１３に搭載されてもよいし、一部または全部が信号処理チップ１１１に搭載されてもよい。システム制御部５０１の一部が撮像チップ１１３または信号処理チップ１１１に搭載されてもよい。

図６は、単位グループ１３０および当該単位グループ１３０に対応する処理回路部１４４のレイアウトの一例を示す。図６において、単位グループ１３０と処理回路部１４４とはＺ軸方向に重なっているが、説明のためにそれらをＸ軸方向にずらして示した。また、単位グループ１３０内の画素１４１配列を示すのに画素間の境界線をＸＹで４本ずつ代表して示した。

１つの単位グループ１３０は、それに含まれる画素１４１の繰り返しの単位が正方形の場合、ＸＹの画素数を反映してＹ軸方向に長い１：２の長方形となる。ここで一画素が例えば３μｍ角である場合に、１つの単位グループ１３０は、Ｘ軸方向の長さが９６μｍ、Ｙ軸方向の長さが１９２μｍ、面積が約１８０００μｍ^２となる。

１つの単位グループ１３０に対応して設けられる１つの処理回路部１４４も、当該単位グループ１３０と同形状である。なお、単位グループ１３０と処理回路部１４４とは同形状でなくてもよい。

処理回路部１４４には、図６の例において＋Ｙ側から順に、ＣＤＳ回路１４６、マルチプレクサ１４８およびＡ／Ｄ変換回路１４９、ロジックとしての駆動部５０２の一部、が配される。マルチプレクサ１４８およびＡ／Ｄ変換回路１４９はＣＤＳ回路１４６等に比較して素子数が多いので、処理回路部１４４において中央付近に配され、優先的にレイアウトが決定されることが好ましい。

ＣＤＳ回路１４６はＸ軸方向に一行に並んでおり、図３の例に対応して１６個設けられる。これにより、１つの出力配線１４２に対応する２列の画素と、これに対応するＣＤＳ回路１４６とがＺ軸方向において重なる。

画素１４１の出力配線１４２とＣＤＳ回路１４６とを接続する接続バンプ２００は、対応する２列の画素の下かつＣＤＳ回路１４６の上に配される。すなわち、ＣＤＳ回路１４６一つずつの上に接続バンプ２０２一つが配される。この場合に、接続バンプ２００は、Ｚ軸方向から見て画素が設けられた領域に重畳して配されることになる。接続バンプ２０２は、対応する画素列とＣＤＳ回路１４６とに重畳して配されるので、単位グループ１３０および処理回路部１４４のそれぞれの面内での配線の引き回しを簡便にすることができる。

図６に示す例において、接続バンプ２００は、１つ置きにＸ軸方向に８個並んでおり、Ｙ軸方向には１つ分オフセットして２行に配置されている。これにより、接続バンプ２００の径をＣＤＳ回路１４６の幅と同程度にした場合に、接続バンプ２００同士が近づくことによる短絡またはノイズの発生等を防ぐことができる。

さらに、駆動部５０２と単位グループ１３０側とを接続する接続バンプ２０２、２０４が処理回路部１４４の駆動部５０２が配された領域に重畳して配される。図６の例において、図４に対応して、リセット、行選択線、Ｇｂ転送線、Ｇｒ転送線、Ｂ転送線およびＲ転送線にそれぞれ接続される６つの接続バンプ２０２が等間隔に配される。さらにそれらと等間隔に接地用の１つの接続バンプ２０４が配される。

ここで、接続バンプ２００、２０２、２０４は、単位グループ１３０の領域全体でみた場合に、不均一な密度で配される。特に、接続バンプ２００は単位グループ１３０内における＋Ｙ側に偏って配されるとともに、接続バンプ２００は−Ｙ側に偏って配される。

以上、図６に示す例によれば、接続バンプ２００が不均一な密度で配されるので、配置の自由度が高くなる。さらに、接続バンプ２００同士の短絡等を防ぎつつ、単位グループ１３０および処理回路部１４４のそれぞれの面内での配線の引き回しを簡便にすることができる。なお、接続バンプ２００と接続バンプ２０２、２０４とは同じ径および同じ間隔で設けられることが好ましいが、異なる径または異なる間隔で設けられてもよい。

図７は、単位グループ１３０および当該単位グループ１３０に対応する処理回路部１４４のレイアウトの他の例を示す。図７において、図６と同じ構成には同じ参照番号を付して、説明を省略する。

図７において、ＣＤＳ回路１４６は、Ｘ軸方向とＹ軸方向とに二次元的に配される。具体的には、Ｘ方向に８列、Ｙ軸方向に２行配される。これにより、個々のＣＤＳ回路１４６の領域の縦横比を１に近づけて、ＣＤＳ回路１４６内の設計の自由度を上げることができる。

これらＣＤＳ回路１４６と画素１４１からの出力配線１４２とを接続する接続バンプ２１０は、対応するＣＤＳ回路１４６上に配される。すなわち、ＣＤＳ回路１４６一つずつの上に接続バンプ２０２一つが配される。この場合にＣＤＳ回路１４６が８列×２行に配されていることに対応して、接続バンプ２０２も８列Ｘ２行に配されている。

さらにこれら接続バンプ２１０は、１行内では等間隔であって、列間で整列している。なお、１行内では等間隔でなくてもよいし、列間でオフセットしていてもよい。

図７においても、図６の場合と同様に、接続バンプ２１０は、単位グループ１３０の領域全体でみた場合に、不均一な密度で＋Ｙ側に偏って配される。なお、接続バンプ２１０の位置とこれに対応する画素列の位置とが一致しないので、単位グループ１３０側ではそれらを接続する面内の配線を設ける。

以上、図７に示す例によれば、図６の場合と同様に、接続バンプ２１０が不均一な密度で配されるので、配置の自由度が高くなる。さらに、ＣＤＳ回路１４６の縦横比を１に近づけつつ、単位グループ１３０および処理回路部１４４のそれぞれの面内での配線の引き回しを簡便にすることができる。

図８は、単位グループ１３０および当該単位グループ１３０に対応する処理回路部１４４のレイアウトのさらに他の例を示す。図８において、図６と同じ構成には同じ参照番号を付して、説明を省略する。

図８において、ＣＤＳ回路１４６、１４７は、当該単位グループ１３０に対応するマルチプレクサ１４８およびＡ／Ｄ変換回路１４９をＹ軸方向に跨いでその両側に配される。＋Ｙ側に８列のＣＤＳ回路１４６と、−Ｙ側に８列のＣＤＳ回路１４７とが配される。これにより、個々のＣＤＳ回路１４６、１４７の領域の縦横比を１に近づけて、ＣＤＳ回路１４６、１４７内の設計の自由度を上げることができる。

これらＣＤＳ回路１４６と画素１４１からの出力配線１４２とを接続する接続バンプ２２０は、対応する２列の画素の下かつ１つのＣＤＳ回路１４６の上に配される。同様に、これらＣＤＳ回路１４７と画素１４１からの出力配線１４２とを接続する接続バンプ２２６は、対応する２列の画素の下かつ１つのＣＤＳ回路１４７の上に配される。よって、接続バンプ２２０の群と接続バンプ２２６の群とはオフセットした位置に配される。なお、画素列の位置と接続バンプ２２０、２２６とを接続する配線を面内に設けることにより、オフセットなしでこれらを配してもよい。

図８においても、図６の場合と同様に、接続バンプ２２０、２２６が不均一な密度で配されるので、配置の自由度が高くなる。さらに、接続バンプ２１０は、単位グループ１３０の領域全体でみた場合に、不均一な密度で、＋Ｙ側に偏って配される。以上、図８に示す例によれば、接続バンプ２２０、２２６は、対応する画素列とＣＤＳ回路１４６、１４７とに重畳して配されるので、単位グループ１３０および処理回路部１４４のそれぞれの面内での配線の引き回しを簡便にすることができる。さらに、ＣＤＳ回路１４６、１４７の縦横比を１に近づけて設計の自由度を上げることができる。

図９は、単位グループ１３０および当該単位グループ１３０に対応する処理回路部１４４のレイアウトのさらに他の例を示す。図９において、図７と同じ構成には同じ参照番号を付して、説明を省略する。図９において、ＣＤＳ回路１４６は、図７と同様にＸ軸方向とＹ軸方向とに二次元的に配される。

これらＣＤＳ回路１４６と画素１４１からの出力配線１４２とを接続する接続バンプ２３０は、マルチプレクサ１４８およびＡ／Ｄ変換回路１４９が配された領域に重畳して配される。さらに接続バンプ２３０のそれぞれは、対応するＣＤＳ回路１４６に、面内配線２３６により接続される。これら面内配線２３６は同じ配線距離であることが好ましいが、互いに異なる配線距離であってもよい。

また、図９に示す例において、接続バンプ２３０は、１つ置きにＸ軸方向に４個並んでおり、Ｙ軸方向には１つ分オフセットして４行に配置されている。これにより、接続バンプ２３０をＣＤＳ回路１４６の幅程度に大きくしつつ、接続バンプ２３０同士が近づくことによる短絡またはノイズの発生等を防ぐことができる。

駆動部５０２の接続バンプ２３２、２３４も、上記接続バンプ２３０と同じ径および同じ間隔で配される。図９の例において４個の接続バンプ２３２の列と３個の接続バンプ２３２、２３４とがオフセットして配されている。

図９においても、図６の場合と同様に、接続バンプ２３０は、単位グループ１３０の領域全体でみた場合に、不均一な密度で、＋Ｙ側に偏って配される。なお、接続バンプ２３０の位置とこれに対応する画素列の位置とが一致しないので、単位グループ１３０側ではそれらを接続する面内の配線を設ける。

以上、図９に示す例によれば、図６の場合と同様に、接続バンプ２３０が不均一な密度で配されるので、配置の自由度が高くなる。さらに、接続バンプ２３０の径をＣＤＳ回路１４６の幅程度に大きくして、電気的な接続の信頼性を向上することができる。

図１０は、単位グループ１３０および当該単位グループ１３０に対応する処理回路部１４４のレイアウトのさらに他の例を示す。図１０において、図９と同じ構成には同じ参照番号を付して、説明を省略する。

図１０において、ＣＤＳ回路１４６、１４７は、Ｙ軸方向に２つを一組として、Ｘ軸方向に、Ａ／Ｄ変換回路１４９等を跨いでかつ互い違いに配される。これらＣＤＳ回路１４６、１４７と画素１４１からの出力配線１４２とを接続する接続バンプ２３０、２３７は、マルチプレクサ１４８およびＡ／Ｄ変換回路１４９が配された領域に重畳して配される。

接続バンプ２３０のそれぞれは、対応するＣＤＳ回路１４６に、面内配線２３６により接続される。同様に、接続バンプ２３７のそれぞれは、対応するＣＤＳ回路１４７に、面内配線２３８により接続される。これら面内配線２３６、２３８は同じ配線距離であることが好ましいが、互いに異なる配線距離であってもよい。

以上、図１０に示す例によれば、図９の場合と同様に、接続バンプ２３０、２３７が不均一な密度で配されるので、配置の自由度が高くなる。さらに、接続バンプ２３０、２３７の径をＣＤＳ回路１４６、１４７の幅よりも大きくしつつ、対応するＣＤＳ回路１４６、１４７へ配線距離を略同じにすることができる。

図１１は、単位グループ１３０および当該単位グループ１３０に対応する処理回路部１４４のレイアウトのさらに他の例を示す。図１１において、図６と同じ構成には同じ参照番号を付して、説明を省略する。

図１１の例において、図６の接続バンプ２００、２０２、２０４と別個に、複数のダミーバンプ２０６が配される。ダミーバンプ２０６は、接続バンプ２００、２０２、２０４が疎な領域に配される。図１１の場合、ダミーバンプ２０６は、接続バンプ２００、２０２、２０４が疎な領域である、マルチプレクサ１４８およびＡ／Ｄ変換回路１４９が配された領域に重畳して配される。

この場合に、ダミーバンプ２０６は、接続バンプ２００等と同一の径および同一の密度で配されることが好ましいが、異なる径または異なる密度で配されてもよい。また、図１１の例においては、ＣＤＳ回路１４６の領域および駆動部５０２の領域にはダミーバンプ２０６が配されていないが、これらの領域にダミーバンプ２０６を配してもよい。この場合に、接続バンプ２００、２０２、２０４およびダミーバンプ２０６を含んで同一間隔で配置されてもよい。

以上、図１１の例においては、ダミーバンプ２０６を設けることにより、単位グループ１３０と処理回路部１４４との機械的な接続強度が向上するとともに、ＣＭＰ等における平坦性を向上することができる。なお、図７から図９の例に対してもダミーバンプを設けてもよい。

図１２は、複数の単位グループ１３０の配置例を示す。図１２に示す例において、複数の単位グループ１３０は、互いに接続バンプ２００等が同一のレイアウトになっている。これにより、各単位グループ１３０に対して同一の設計およびプロセスにより、当該複数の単位グループ１３０を含む撮像チップ１１３を簡便に作ることができる。

図１３は、複数の単位グループ１３０の他の配置例を示す。図１３に示す例において、互いに隣接する単位グループ１３０と単位グループ１３１とは、互いに接続バンプ２００等のレイアウトが異なっている。図１３の例では、単位グループ１３０と単位グループ１３１とは、互いにＸ軸に対して反転したレイアウトを有する。これにより、撮像チップ１１３の全体で接続バンプ２００等の偏りを低減することができる。

なお、単位グループ１３０と単位グループ１３１とは交互に配置されていなくてもよい。撮像チップ１１３に含まれる複数の単位グループうちの少なくともいずれか一つが、少なくとも他のいずれか一つと、複数の接続バンプが偏っている位置が異なっていれば、撮像チップ１１３の全体で接続バンプの偏りを低減することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００ 撮像素子、１０１ マイクロレンズ、１０２ カラーフィルタ、１０３ パッシベーション膜、１０４ ＰＤ、１０５ トランジスタ、１０６ ＰＤ層、１０７ 配線、１０８ 配線層、１０９ バンプ、１１０ ＴＳＶ、１１１ 信号処理チップ、１１２ メモリチップ、１１３ 撮像チップ、１３０ 単位グループ、１３１ 単位グループ、１４０ 画素ユニット、１４１ 画素、１４２ 出力配線、１４４ 処理回路部、１４６ ＣＤＳ回路、１４７ ＣＤＳ回路、１４８ マルチプレクサ、１４９ Ａ／Ｄ変換回路、１５０ リセットトランジスタ、１５２ 増幅トランジスタ、１５４ 選択トランジスタ、１５６ 転送トランジスタ、１５８ 転送トランジスタ、１６０ 転送トランジスタ、１６２ 転送トランジスタ、１６４ 転送トランジスタ、１６６ 転送トランジスタ、１６８ 転送トランジスタ、１７０ 転送トランジスタ、１８０ 画素メモリ、２００ 接続バンプ、２０２ 接続バンプ、２０４ 接続バンプ、２０６ ダミーバンプ、２１０ 接続バンプ、２２０ 接続バンプ、２２６ 接続バンプ、２３０ 接続バンプ、２３２ 接続バンプ、２３４ 接続バンプ、２３６ 面内配線、２３７ 接続バンプ、２３８ 面内配線、５００ 撮像装置、５２０ 撮影レンズ、５０１ システム制御部、５０２ 駆動部、５０３ 測光部、５０４ ワークメモリ、５０５ 記録部、５０６ 表示部、５１１ 画像処理部、５１２ 演算部

Claims (10)

1. 入射光を画素信号に変換する複数の画素を含む単位グループと、前記単位グループに対応して設けられ、前記単位グループの前記複数の画素のそれぞれから読み出される前記画素信号が出力される出力線との組を複数有する撮像チップと、
   複数の前記出力線から入力された画素信号をデジタル化して出力するＡ／Ｄ変換部を複数有し、前記撮像チップに積層された信号処理チップと、
   前記複数の出力線と、対応する前記Ａ／Ｄ変換部とを電気的に接続し、前記撮像チップと前記信号処理チップとの積層面内において不均一な密度で配された複数の接続バンプと
   を備える撮像素子。
2. 前記複数の接続バンプは、積層方向から見て前記複数の画素が設けられた領域に重畳して配される請求項１に記載の撮像素子。
3. 前記複数の接続バンプは、前記単位グループ内における前記複数の画素が設けられた領域の一方に偏って配される請求項２に記載の撮像素子。
4. 複数の前記単位グループうちの少なくともいずれか一つは、少なくとも他のいずれか一つと、前記複数の接続バンプが偏っている位置が異なる請求項３項に記載の撮像素子。
5. 積層方向から見て前記複数の画素が設けられた領域に重畳して、前記複数の接続バンプとは別個に配された複数のダミーバンプを有する請求項２から４のいずれか１項に記載の撮像素子。
6. 前記複数のダミーバンプは、前記複数の接続バンプと同一の密度で配される請求項５に記載の撮像素子。
7. 前記複数の接続バンプのそれぞれに対応して、前記信号処理チップに前記Ａ／Ｄ変換部との間に複数の相関二重サンプリング部が設けられた請求項１から６のいずれか１項に記載の撮像素子。
8. 前記複数の接続バンプのそれぞれは、対応する前記複数の相関二重サンプリング部に重畳した位置に配された請求項７に記載の撮像素子。
9. 前記単位グループに対応する前記複数の相関二重サンプリング部は、前記単位グループに対応するＡ／Ｄ変換部を挟んで両側に配される請求項７または８に記載の撮像素子。
10. 前記複数の接続バンプのそれぞれは、対応する前記複数の相関二重サンプリング部から離間した位置に配されると共に、
    前記複数の接続バンプのそれぞれから、対応する前記複数の相関二重サンプリング部までの配線距離が同一である請求項７に記載の撮像素子。

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