JP2013235531A5 - - Google Patents

Description

メモリカード１は、制御部１１、インターナルＲＡＭ（Random Access Memory）１２、デバイスインターフェース１３、バッファＲＡＭ１４、フラッシュメモリ１５、及びＮＶメモリ（Non-Volatile Memory）１６を備える。

以降のホストデータの書込時も同様に、管理テーブルの書き込みが行われる。
具体的に、２回目のホストデータの書き込み（論理アドレス＝１のデータの書き換え）が指示されたことに応じては、図のように書き込み指示された論理アドレス＝１のホストデータを物理ページ番号＝５の物理ページに書き込んだ後、物理ページ番号＝０〜５までの物理ページにおける論理・物理アドレスの対応関係を表す管理テーブルを生成し、該生成した管理テーブルをＮＶメモリ１６に書き込む。

また図６では、その後に物理ページ番号＝１２３の物理ページまでが使用され、さらにその後、ｎ回目のホストデータの書き込み（論理アドレス＝２００のデータ）が指示された場合を例示しているが、該ｎ回目の書込時には、指示された論理アドレス＝２００のデータを物理ページ番号＝１２４の物理ページに対して書き込んだ後、物理ページ番号＝０〜１２４までの物理ページにおける論理・物理アドレスの対応関係を表す管理テーブルを生成し、該生成した管理テーブルをＮＶメモリ１６に書き込む。

ここで、上述のように本実施の形態では、ＮＶメモリ１６への管理テーブルの書き込みを、ホストデータの書き込みごとに実行するものとしている。すなわち、先の図６に示したように或る物理ブロックについて複数回のホストデータの書き込みがある場合は、その都度、その物理ブロックについての管理テーブルのＮＶメモリ１６に対する書き込みが実行されるものである。

また、本技術は以下のような構成も採ることができる。
（１）
消去単位である物理ブロックのサイズが書込最小単位である物理ページのサイズよりも大とされた第１の不揮発性メモリに対するデータの書込制御を行うと共に、該書込制御によってデータが書き込まれた書込対象物理ブロック内における物理ページアドレスと論理アドレスとの対応関係を表す論理・物理アドレス管理情報を生成し、該論理・物理アドレス管理情報が、上記第１の不揮発性メモリに対するデータ書き込みごとに、第２の不揮発性メモリに記憶されるように制御を行う制御部を備える
制御装置。
（２）
上記制御部は、
上記書込対象物理ブロックについての直前のデータ書込時に上記第２の不揮発性メモリに記憶された上記論理・物理アドレス管理情報が保存されるように、上記論理・物理アドレス管理情報の追記制御を行う
上記（１）に記載の制御装置。
（３）
上記制御部は、
対象とする物理ブロック内の最終使用済み物理ページを検索して取得した当該最終使用済み物理ページの物理ページ番号と、上記対象とする物理ブロックについての論理・物理アドレス管理情報で管理される最終物理ページ番号とが一致するか否かを判別し、これらの番号が一致しない場合に、上記対象とする物理ブロックについての論理・物理アドレス管理情報で未管理とされる各物理ページに記録されるデータの論理アドレスを取得し、該取得した論理アドレスに基づき、論理・物理アドレス管理情報を更新する処理を行う
上記（２）に記載の制御装置。
（４）
上記制御部は、
上記第２の不揮発性メモリに対する上記論理・物理アドレス管理情報の記憶が、上記書込対象物理ブロックについての直前のデータ書込時に上記第２の不揮発性メモリに記憶された上記論理・物理アドレス管理情報に対する上書きとして行われるように制御する
上記（１）に記載の制御装置。
（５）
上記制御部は、
上記論理・物理アドレス管理情報として、１つの物理ブロックごとの上記物理ページアドレスと論理アドレスとの対応関係を表す情報を生成する
上記（１）乃至（４）何れかに記載の制御装置。
（６）
上記制御部は、
上記論理・物理アドレス管理情報として、複数の物理ブロックごとの上記物理ページアドレスと論理アドレスとの対応関係を表す情報を生成する
上記（１）乃至（４）何れかに記載の制御装置。
（７）
上記制御部は、
ＮＡＮＤ型フラッシュメモリである上記第１の不揮発性メモリに対して書込制御を行う上記（１）乃至（６）何れかに記載の制御装置。

Claims (9)

1. 消去単位である物理ブロックのサイズが書込最小単位である物理ページのサイズよりも大とされた第１の不揮発性メモリに対するデータの書込制御を行うと共に、該書込制御によってデータが書き込まれた書込対象物理ブロック内における物理ページアドレスと論理アドレスとの対応関係を表す論理・物理アドレス管理情報を生成し、該論理・物理アドレス管理情報が、上記第１の不揮発性メモリに対するデータ書き込みごとに、第２の不揮発性メモリに記憶されるように制御を行う制御部を備える
   制御装置。
2. 上記制御部は、
   上記書込対象物理ブロックについての直前のデータ書込時に上記第２の不揮発性メモリに記憶された上記論理・物理アドレス管理情報が保存されるように、上記論理・物理アドレス管理情報の追記制御を行う
   請求項１に記載の制御装置。
3. 上記制御部は、
   対象とする物理ブロック内の最終使用済み物理ページを検索して取得した当該最終使用済み物理ページの物理ページ番号と、上記対象とする物理ブロックについての論理・物理アドレス管理情報で管理される最終物理ページ番号とが一致するか否かを判別し、これらの番号が一致しない場合に、上記対象とする物理ブロックについての論理・物理アドレス管理情報で未管理とされる各物理ページに記録されるデータの論理アドレスを取得し、該取得した論理アドレスに基づき、論理・物理アドレス管理情報を更新する処理を行う
   請求項２に記載の制御装置。
4. 上記制御部は、
   上記第２の不揮発性メモリに対する上記論理・物理アドレス管理情報の記憶が、上記書込対象物理ブロックについての直前のデータ書込時に上記第２の不揮発性メモリに記憶された上記論理・物理アドレス管理情報に対する上書きとして行われるように制御する
   請求項１に記載の制御装置。
5. 上記制御部は、
   上記論理・物理アドレス管理情報として、１つの物理ブロックごとの上記物理ページアドレスと論理アドレスとの対応関係を表す情報を生成する
   請求項１に記載の制御装置。
6. 上記制御部は、
   上記論理・物理アドレス管理情報として、複数の物理ブロックごとの上記物理ページアドレスと論理アドレスとの対応関係を表す情報を生成する
   請求項１に記載の制御装置。
7. 上記制御部は、
   ＮＡＮＤ型フラッシュメモリである上記第１の不揮発性メモリに対して書込制御を行う請求項１に記載の制御装置。
8. 消去単位である物理ブロックのサイズが書込最小単位である物理ページのサイズよりも大とされた第１の不揮発性メモリと、
   第２の不揮発性メモリと、
   上記第１の不揮発性メモリに対するデータの書込制御を行うと共に、該書込制御によってデータが書き込まれた書込対象物理ブロック内における物理ページアドレスと論理アドレスとの対応関係を表す論理・物理アドレス管理情報を生成し、該論理・物理アドレス管理情報が、上記第１の不揮発性メモリに対するデータ書き込みごとに、上記第２の不揮発性メモリに記憶されるように制御を行う制御部と
   を備える記憶装置。
9. 消去単位である物理ブロックのサイズが書込最小単位である物理ページのサイズよりも大とされた第１の不揮発性メモリに対するデータの書込制御を行うと共に、該書込制御によってデータが書き込まれた書込対象物理ブロック内における物理ページアドレスと論理アドレスとの対応関係を表す論理・物理アドレス管理情報を生成し、該論理・物理アドレス管理情報が、上記第１の不揮発性メモリに対するデータ書き込みごとに、第２の不揮発性メモリに記憶されるように制御を行う
   記憶制御方法。