JP2013222978A - Pulse signal output circuit - Google Patents
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Abstract
Description
本発明はパルス信号を出力するパルス信号出力回路に関し、特にプロセス現場に設置されるフィールド計器に用いて好適なパルス信号出力回路に関するものである。 The present invention relates to a pulse signal output circuit for outputting a pulse signal, and more particularly to a pulse signal output circuit suitable for use in a field instrument installed in a process field.
プロセス現場に設置され、プロセス量を測定するフィールド計器には、測定したプロセス量をパルス信号を用いて伝送する計器がある。このような計器では、ノイズ耐性を向上させるために、出力するパルス信号を他の入出力回路とは直流的に絶縁することが行われている。図１０に、このようなパルス信号出力回路の構成を示す。 A field instrument installed in a process field and measuring a process quantity includes an instrument that transmits the measured process quantity using a pulse signal. In such an instrument, in order to improve noise tolerance, the output pulse signal is galvanically isolated from other input / output circuits. FIG. 10 shows the configuration of such a pulse signal output circuit.
図１０において、１０はフィールド計器に内蔵されるパルス信号出力回路、２０はフィールド計器から離隔して配置される受信計器である。パルス信号出力回路１０と受信計器２０は伝送路２５で接続される。
In FIG. 10, 10 is a pulse signal output circuit built in the field instrument, and 20 is a receiving instrument arranged separately from the field instrument. The pulse
パルス信号出力回路１０は、直流電源１１、フォトカプラ１２、抵抗１３、スイッチ１４、スイッチング素子１５、出力端子１６で構成される。直流電源１１の出力電圧はフォトカプラ１２内の発光ダイオードのアノードに印加される。この発光ダイオードのカソードと共通電位点の間には抵抗１３とスイッチ１４の直列回路が接続される。フォトカプラ１２内のフォトトランジスタのエミッタはスイッチング素子１５のベースに接続され、そのコレクタはスイッチング素子１５のコレクタおよび出力端子１６の一方に接続される。スイッチング素子１５のエミッタは出力端子１６の他方に接続される。
The pulse
スイッチ１４は、出力するパルス信号の周波数でオンオフされる。スイッチ１４がオンになるとフォトカプラ１２内の発光ダイオードが点灯する。スイッチング素子１５にはフォトカプラ１２内のフォトトランジスタからベース電流が供給されるので、オンになる。スイッチ１４がオフになると、スイッチング素子１５もオフになる。
The
受信計器２０は、受信抵抗２１、直流電源２２、カウンタ２３で構成される。受信抵抗２１とカウンタ２３の接続点は、伝送路２５を介してスイッチング素子１５のコレクタとフォトカプラ１２内のフォトトランジスタのコレクタに接続される。スイッチング素子１５がオンになると受信抵抗２１に電流が流れ、その両端には電圧が発生する。このようにして、パルス信号が受信計器２０に伝達される。カウンタ２３は、伝達されたパルス信号をカウントする。
The
一般的に、フォトカプラは耐圧が３０Ｖ以上になると、伝達できる周波数が数ｋＨｚ程度に制限される。このため、フォトカプラを用いたパルス信号出力回路は、耐圧を確保し、かつ数十ｋＨｚの高速パルス信号を伝達することは難しい。このため、高速パルス信号を伝達するためには、パルストランスを用いた回路が使用される。 In general, when the withstand voltage of a photocoupler is 30 V or higher, the frequency that can be transmitted is limited to about several kHz. For this reason, it is difficult for a pulse signal output circuit using a photocoupler to secure a withstand voltage and to transmit a high-speed pulse signal of several tens of kHz. For this reason, a circuit using a pulse transformer is used to transmit a high-speed pulse signal.
図１１に、パルストランスを用いたパルス信号出力回路の構成を示す。なお、図１０と同じ要素には同一符号を付し、説明を省略する。 FIG. 11 shows a configuration of a pulse signal output circuit using a pulse transformer. In addition, the same code | symbol is attached | subjected to the same element as FIG. 10, and description is abbreviate | omitted.
図１１において、パルス信号出力回路３０は、直流電源１１、パルストランス３１、抵抗１３および３４、スイッチ１４、ダイオード３２、コンデンサ３３、スイッチング素子１５、および出力端子１６で構成される。
In FIG. 11, the pulse
パルストランス３１の１次側の端子Ａ１には直流電源１１が接続され、端子Ｂ１と共通電位点と間には抵抗１３とスイッチ１４の直列回路が接続される。ダイオード３２のアノードはパルストランス３１の２次側の端子Ａ２に接続され、そのカソードにはコンデンサ３３と抵抗３４の並列回路の一方、およびスイッチング素子１５のベースが接続される。パルストランス３１の２次側の端子Ｂ２には、コンデンサ３３と抵抗３４の並列回路の他方およびスイッチング素子１５のエミッタが接続される。
A
次に、図１２に基づいてこのパルス信号出力回路３０の動作原理を説明する。なお、図１１と同じ要素には同一符号を付し、説明を省略する。
Next, the operation principle of the pulse
図１２において、（Ａ）はスイッチ１４がオンのときの、（Ｂ）はオフのときの電流の流れを表す図である。この回路はフライバックコンバータタイプの回路である。
12A is a diagram illustrating a current flow when the
スイッチ１４がオンのときはパルストランス３１からコンデンサ３３、抵抗３４に電流が供給されない。このため、点線３５に示すように、コンデンサ３３に蓄積された電荷は抵抗３４に流れ、コンデンサ３３は放電する。
When the
スイッチ１４がオフのときは、コンデンサ３３と抵抗３４にはパルストランス３１の２次側から電流が供給される。このため、点線３６に示すように、コンデンサ３３と抵抗３４に電流が流れ、コンデンサ３３は充電される。
When the
このように、スイッチ１４をオンオフすることにより、スイッチング素子１５をオンすることができる。この回路では、出力パルス信号の立ち上がり時間、立ち下がり時間は、コンデンサ３３と抵抗３４に流れる電流によって決定される。
Thus, the switching
次に、図１３に基づいて図１１のパルス信号出力回路の動作を説明する。なお、図１３（１）は出力パルス信号の周波数が低い場合、（２）は周波数が高い場合の波形図である。また、（Ａ）〜（Ｃ）はそれぞれスイッチ１４の状態、コンデンサ３３の両端電圧、スイッチング素子１５の状態を表す波形図である。
Next, the operation of the pulse signal output circuit of FIG. 11 will be described based on FIG. 13A is a waveform diagram when the frequency of the output pulse signal is low, and FIG. 13B is a waveform diagram when the frequency is high. Further, (A) to (C) are waveform diagrams showing the state of the
図１１のパルス信号出力回路３０では、（１）に示すように、スイッチング素子１５をオンするときは、スイッチ１４を出力するパルス信号の周波数よりも早い周波数でオンオフする。時刻ｔ１からｔ２まではスイッチング素子１５をオンにするので、スイッチ１４はオンオフを繰り返す。コンデンサ３３は短い周期で充電されるのでスイッチング素子１５のベース−エミッタ間に電圧が印加され、スイッチング素子１５はオン状態を維持する。
In the pulse
時刻ｔ２からｔ３まではスイッチング素子１５をオフにするので、スイッチ１４はオフ状態を維持する。コンデンサ３３は抵抗３４によって放電されるので、その両端電圧は時刻ｔ２からコンデンサ３３と抵抗３４で決まる時定数で低下する。（Ｃ）に示すように、スイッチ１４がオンオフを繰り返している間はスイッチング素子１５がオンになり、受信抵抗２１に電流が流れる。スイッチ１４がオフ状態を維持するとスイッチング素子１５がオフになり、電流が流れない。このようにして、パルス信号が受信計器２０に伝達される。
Since the
特許文献１には、入出力間が絶縁され、パルス信号を出力する信号伝送装置が記載されている。特許文献１の図３の信号伝送装置は、アナログ信号をパルス幅変調してパルス信号に変換し、フォトカプラで絶縁してフィールド機器に伝送する。
しかしながら、このようなパルス信号出力回路には、次のような課題があった。
前述したように、図１０のパルス信号出力回路は、絶縁耐圧を高くすると、出力するパルス信号の周波数を高くすることが難しいという課題があった。
However, such a pulse signal output circuit has the following problems.
As described above, the pulse signal output circuit of FIG. 10 has a problem that it is difficult to increase the frequency of the output pulse signal when the dielectric strength is increased.
図１１のパルス信号出力回路は、スイッチ１４がオンオフを繰り返している状態からオフ状態を維持する状態に変化するとき、あるいはその逆のときに、コンデンサ３３の出力電圧はコンデンサ３３と抵抗３４で決まる時定数で変化するので、出力パルス信号のデューティ比を５０％にすることが難しく、かつ出力パルス信号の周波数が高くなると正常にパルス信号を出力することができなくなるという課題があった。
In the pulse signal output circuit of FIG. 11, the output voltage of the
このことを、図１３（２）で説明する。図１３（２）は出力パルス信号の周波数が高い場合の波形図である。 This will be described with reference to FIG. FIG. 13B is a waveform diagram when the frequency of the output pulse signal is high.
時刻ｔ４でスイッチ１４が断続状態から断状態に変化すると、コンデンサ３３は抵抗３４によって放電されるので、その両端の電圧は徐々に小さくなる。そのため、時刻ｔ５にならないと、スイッチング素子１５はオフにならない。この結果、（Ｃ）に示すようにスイッチング素子１５がオンになる時間の方がオフになる時間より長くなり、受信抵抗２１両端に表れるパルス信号の波形のデューティ比は５０％にならなくなる。出力するパルス信号の周波数がより高くなると、スイッチング素子１５がオフになる前にスイッチ１４の断続状態が始まるので、正常にパルス信号を出力することができなくなる。
When the
スイッチング素子１５としてトランジスタを用いると、コンデンサ３３に蓄積された電荷は抵抗３４とトランジスタのベース電流の両方で放電されるので、コンデンサ３３の両端電圧の立ち下がりは比較的早くなる。また、トランジスタはベースエミッタ間電圧が０．６Ｖ程度で動作させることができるので、パルストランス３１の２次側電圧を低くすることができるという利点もある。しかし、トランジスタはオン抵抗が比較的高いので、大きなサイズのトランジスタを用いなければならないという課題があった。
When a transistor is used as the switching
スイッチング素子１５としてＦＥＴ（Field Effect Transistor）を用いると、ＦＥＴのゲート−ソース間損失は非常に小さいので、コンデンサ３３と抵抗３４の値は小さい方がよい。一方、ＦＥＴのスレッシュホールド電圧Ｖｔｈは２．５Ｖ程度と高いので、コンデンサ３３の値を小さくして、抵抗３４の値を大きくした方がよい。このため、コンデンサ３３と抵抗３４の選択が難しいという課題があった。
When an FET (Field Effect Transistor) is used as the switching
パルストランス駆動専用に高圧電源を用いてＦＥＴのＶｔｈを確保し、さらにパルストランスを２個用いて高速化することも考えられるが、回路規模が大きくなり、コストアップの要因になってしまうという課題もあった。 It is conceivable to use a high-voltage power supply exclusively for driving the pulse transformer to secure the Vth of the FET, and further to increase the speed by using two pulse transformers, but the problem is that the circuit scale becomes large and the cost increases. There was also.
本発明の目的は、出力パルス信号の周波数を高くでき、かつ小型化が可能なパルス信号出力回路を実現することにある。 An object of the present invention is to realize a pulse signal output circuit that can increase the frequency of an output pulse signal and can be miniaturized.
このような課題を達成するために、本発明のうち請求項１記載の発明は、
受信計器から出力された電流をオンオフすることにより、当該受信計器にパルス信号を出力するパルス信号出力回路において、
パルストランスと、
前記パルストランスの１次側に流れる電流の方向を交互に切り替えるスイッチ部と、
前記パルストランスの１次側に流れる電流の経路に配置される第１のコンデンサと、
前記パルストランスの２次側出力を全波整流する整流部と、
前記整流部の出力電流で充電される第２のコンデンサと、
前記第２のコンデンサに並列接続される第１の抵抗と
前記第２のコンデンサの出力電圧でそのゲートが制御され、前記受信計器から出力される電流をオンオフするＦＥＴと、
を備えたものである。第２のコンデンサの値を小さくすることができるので、出力するパルス信号を高速化できる。
In order to achieve such a problem, the invention according to
In the pulse signal output circuit that outputs a pulse signal to the receiving instrument by turning on and off the current output from the receiving instrument,
A pulse transformer,
A switch unit that alternately switches the direction of the current flowing through the primary side of the pulse transformer;
A first capacitor disposed in a path of a current flowing on the primary side of the pulse transformer;
A rectifier for full-wave rectification of the secondary output of the pulse transformer;
A second capacitor charged with the output current of the rectifying unit;
A first resistor connected in parallel to the second capacitor, an FET whose gate is controlled by the output voltage of the second capacitor, and for turning on and off the current output from the receiver instrument;
It is equipped with. Since the value of the second capacitor can be reduced, the output pulse signal can be speeded up.
請求項２記載の発明は、
受信計器から出力された電流をオンオフすることにより、当該受信計器にパルス信号を出力するパルス信号出力回路において、
パルストランスと、
前記パルストランスの１次側に流れる電流の方向を交互に切り替えるスイッチ部と、
前記パルストランスの１次側に流れる電流の経路に配置される第２の抵抗と、
前記パルストランスの２次側に流れる電流が流れる経路に配置される第３のコンデンサと、
前記パルストランスの２次側出力を全波整流する整流部と、
前記整流部の出力電流で充電される第２のコンデンサと、
前記第２のコンデンサに並列接続される第１の抵抗と
前記第２のコンデンサの出力電圧でそのゲートが制御され、前記受信計器から出力される電流をオンオフするＦＥＴと、
を備えたものである。第２のコンデンサの値を小さくすることができるので、出力するパルス信号を高速化できる。
The invention according to
In the pulse signal output circuit that outputs a pulse signal to the receiving instrument by turning on and off the current output from the receiving instrument,
A pulse transformer,
A switch unit that alternately switches the direction of the current flowing through the primary side of the pulse transformer;
A second resistor disposed in a path of a current flowing on the primary side of the pulse transformer;
A third capacitor disposed in a path through which a current flowing on the secondary side of the pulse transformer flows;
A rectifier for full-wave rectification of the secondary output of the pulse transformer;
A second capacitor charged with the output current of the rectifying unit;
A first resistor connected in parallel to the second capacitor, an FET whose gate is controlled by the output voltage of the second capacitor, and for turning on and off the current output from the receiver instrument;
It is equipped with. Since the value of the second capacitor can be reduced, the output pulse signal can be speeded up.
請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記スイッチ部は４つのスイッチがブリッジ状に接続された構成を具備し、隣り合うスイッチを相補的にオンオフすることにより、前記パルストランスの１次側に流れる電流の方向を切り替えるようにしたものである。スイッチ部の構成を簡単にできる。
The invention according to
The switch section has a configuration in which four switches are connected in a bridge shape, and the direction of the current flowing through the primary side of the pulse transformer is switched by complementarily turning on and off adjacent switches. is there. The configuration of the switch part can be simplified.
請求項４記載の発明は、請求項１若しくは請求項２記載の発明において、
前記パルストランスの１次側巻き線は中間タップを具備し、
前記スイッチ部を、前記パルストランスの１次側巻き線の、前記中間タップで区切られた巻き線に交互に電流を流す２つのスイッチで構成したものである。スイッチ部の構成を簡単にできる。
The invention according to
The primary winding of the pulse transformer has an intermediate tap,
The switch unit is configured by two switches that cause current to flow alternately through the windings of the primary winding of the pulse transformer that are separated by the intermediate tap. The configuration of the switch part can be simplified.
請求項５記載の発明は、請求項１乃至請求項４いずれかに記載の発明において、
前記整流部をダイオードブリッジで構成したものである。整流部の構成を簡単にできる。
The invention according to claim 5 is the invention according to any one of
The rectifying unit is configured by a diode bridge. The configuration of the rectification unit can be simplified.
請求項６記載の発明は、請求項１乃至請求項４いずれかに記載の発明において、
前記パルストランスの２次側巻き線は中間タップを具備し、
前記整流部を、その一端が前記パルストランスの２次側巻き線の両端にそれぞれ接続され、他端が共通接続された２つのダイオードで構成したものである。整流部の構成を簡単にできる。
The invention according to
The secondary winding of the pulse transformer has an intermediate tap,
The rectifying unit is composed of two diodes having one end connected to both ends of the secondary winding of the pulse transformer and the other end connected in common. The configuration of the rectification unit can be simplified.
請求項７記載の発明は、請求項１乃至請求項６いずれかに記載の発明において、前記パルストランスの１次側端子と前記スイッチ部との間、あるいは２次側端子と前記整流部との間に、少なくとも２個のコンデンサを直列し、これらのコンデンサを前記第１のコンデンサ、あるいは前記第３のコンデンサとしたものである。本質安全防爆におけるブロッキングコンデンサと前記第１、第３のコンデンサを兼ねることができるので、部品点数を削減できる。
The invention according to claim 7 is the invention according to any one of
本発明によれば以下のような効果がある。
請求項１、２、３、４、５、６、および７の発明によれば、パルストランスの１次側に流れる電流の方向を交互に切り替え、２次側の出力を全波整流して第２のコンデンサを充電し、この第２のコンデンサ両端の電圧でＦＥＴのオンオフを制御するようにした。
The present invention has the following effects.
According to the first, second, third, fourth, fifth, sixth and seventh aspects of the invention, the direction of the current flowing in the primary side of the pulse transformer is alternately switched, and the output on the secondary side is subjected to full-wave rectification. The second capacitor is charged, and the on / off state of the FET is controlled by the voltage across the second capacitor.
第２のコンデンサ両端の電圧のリップルを従来の半分にすることができるので、その容量値を従来の半分にすることができる。このため、コンデンサの充放電時間を短くすることができるので、ＦＥＴのオンオフ比を５０％に保つことができる。その結果、より周波数の高いパルス信号を出力することができるという効果がある。 Since the voltage ripple across the second capacitor can be halved compared to the prior art, the capacitance value can be halved compared to the prior art. For this reason, since the charge / discharge time of the capacitor can be shortened, the on / off ratio of the FET can be maintained at 50%. As a result, there is an effect that a pulse signal having a higher frequency can be output.
また、第２のコンデンサ両端の直流電圧を従来の倍にすることができるので、スイッチング素子としてスレッシュホールド電圧が高いＦＥＴを使用することができる。このため、スイッチング素子のサイズを小さくすることができるので、実装面積を削減できる。また、ＦＥＴはトランジスタよりオン抵抗が小さいので、余分な発熱を減らすことができるという効果もある。 In addition, since the DC voltage across the second capacitor can be doubled compared to the conventional one, an FET having a high threshold voltage can be used as the switching element. For this reason, since the size of the switching element can be reduced, the mounting area can be reduced. Further, since the FET has a lower on-resistance than the transistor, there is an effect that it is possible to reduce excessive heat generation.
また、スイッチ部によって電流の流れる方向を切り替えてパルストランスの１次側に供給するようにしたので、正負の電圧が不要になる。このため、汎用ロジックＩＣを組み合わせて構成することができるという効果もある。 In addition, since the direction in which the current flows is switched by the switch unit and supplied to the primary side of the pulse transformer, positive and negative voltages are unnecessary. For this reason, there is an effect that a general-purpose logic IC can be combined.
さらに、前記第１あるいは第３のコンデンサと本質安全防爆のブロッキングコンデンサを兼用することにより、部品点数を削減することができるという効果もある。 Furthermore, by combining the first or third capacitor and the intrinsically safe explosion-proof blocking capacitor, there is an effect that the number of parts can be reduced.
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係るパルス信号出力回路の一実施例を示した構成図である。なお、図１１と同じ要素には同一符号を付し、説明を省略する。 Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a pulse signal output circuit according to the present invention. The same elements as those in FIG. 11 are denoted by the same reference numerals, and description thereof is omitted.
図１において、４０はパルス信号出力回路であり、スイッチ部４１、コンデンサ４２および３３、パルストランス４３、整流部４４、抵抗３４、ＦＥＴ４５、および出力端子１６で構成される。スイッチ部４１には、直流電源１１から電流が供給される。スイッチ部４１は４つのスイッチＳ１〜Ｓ４で構成され、整流部４４は４つのダイオードＤ１〜Ｄ４で構成される。なお、直流電源１１の出力電圧をＶｓとする。
In FIG. 1,
コンデンサ４２、３３は、それぞれ第１、第２のコンデンサに相当し、抵抗３４は第１の抵抗に相当する。また、ダイオードＤ１〜Ｄ４でダイオードブリッジを構成している。
The
スイッチＳ１とＳ３の一端は直流電源１１に接続される。スイッチＳ２とＳ４の一端は共通電位点に接続され、スイッチＳ２の他端はスイッチＳ１の他端に、スイッチＳ４の他端はスイッチＳ３の他端に接続される。スイッチ部４１は、４つのスイッチＳ１〜Ｓ４がブリッジ状に接続されたフルブリッジスイッチの構成を有している。
One ends of the switches S1 and S3 are connected to the
パルストランス４３は、１次側と２次側の２つの巻き線を有する。巻き線の黒丸は巻き始めを表している。すなわち、１次側巻き線と２次側巻き線は同方向に巻かれている。１次側巻き線の端子をＡ１、Ｂ１、２次側巻き線の端子をＡ２、Ｂ２とする。
The
１次側巻き線の端子Ａ１はスイッチＳ１とＳ２の接続点に接続される。コンデンサ４２の一端はスイッチＳ３とＳ４の接続点に接続され、他端はパルストランス４３の１次側巻き線の端子Ｂ１に接続される。なお、本質安全防爆におけるブロッキングコンデンサを、コンデンサ４２として用いることもできる。この構成は後述する。
A terminal A1 of the primary winding is connected to a connection point between the switches S1 and S2. One end of the
コンデンサ４２を短絡すると、汎用的に用いられるフルブリッジコンバータと同じ構成を有するが、本実施例はコンデンサ４２を用いているので、汎用的なフルブリッジコンバータとは構成が異なる。
When the
ダイオードＤ１のアノードとＤ３のカソードはパルストランス４３の２次側巻き線の端子Ａ２に接続され、ダイオードＤ２のアノードとＤ４のカソードはパルストランス４３の２次側巻き線の端子Ｂ２に接続される。
The anode of diode D1 and the cathode of D3 are connected to terminal A2 of the secondary winding of
コンデンサ３３と抵抗３４は並列接続される。ダイオードＤ１とＤ２のカソードは共通接続され、コンデンサ３３と抵抗３４の並列回路の一端およびＦＥＴ４５のゲートに接続される。ダイオードＤ３とＤ４のアノードは共通接続され、コンデンサ３３と抵抗３４の並列回路の他端およびＦＥＴ４５のソースに接続される。
The
ＦＥＴ４５のドレインおよびソースは、出力端子１６に接続される。この出力端子１６は、伝送路２５を介して受信計器２０に接続される。このＦＥＴ４５をオンオフすることにより、受信計器２０から送られてきた電流をオンオフして、受信計器２０にパルス信号を伝送する。
The drain and source of the
パルストランス４３の１次側、２次側の電圧、コンデンサ３３の出力電圧（両端電圧）をそれぞれＶ１、Ｖ２、Ｖ３とする。また、このパルストランス４３の２次側の出力電流をｉ１、整流部４４の出力電流をｉ２とする。
The primary and secondary voltages of the
スイッチ部４１は、直流電源１１の出力電流の方向を切り替え、パルストランス４３の１次側に流れる電流を交互に切り替える。また、整流部４４は、パルストランス４３の２次側の出力を全波整流して出力する。
The
次に、図２に基づいてこの実施例の動作を説明する。図２において、（１）は出力パルス信号の１周期間の各部の波形、（２）はスイッチＳ１〜Ｓ４の１オンオフ１周期の波形である。 Next, the operation of this embodiment will be described with reference to FIG. In FIG. 2, (1) is a waveform of each part during one cycle of the output pulse signal, and (2) is a waveform of one cycle of on / off of the switches S1 to S4.
（Ａ）、（Ｂ）はスイッチＳ１〜Ｓ４の状態を表した図であり、（Ａ）はスイッチＳ１およびＳ４の状態、（Ｂ）はスイッチＳ２およびＳ３の状態である。スイッチＳ１〜Ｓ４は、ＦＥＴ４５をオンするときはオンオフを繰り返し、ＦＥＴ４５をオフするときは一定状態を維持する。スイッチＳ１とＳ４は連動して変化させ、スイッチＳ２とＳ３は連動して変化させる。
(A), (B) is the figure showing the state of switch S1-S4, (A) is the state of switch S1 and S4, (B) is the state of switch S2 and S3. The switches S1 to S4 are repeatedly turned on and off when the
（Ａ）、（Ｂ）の右側波形図から明らかなように、スイッチＳ１（Ｓ４）とＳ２（Ｓ３）は相補的に状態を変化させる。すなわち、スイッチＳ１（Ｓ４）をオンするときはスイッチＳ２（Ｓ３）はオフにし、スイッチＳ１（Ｓ４）をオフにするときはスイッチＳ２（Ｓ３）をオフにする。ＦＥＴ４５をオフするときは、スイッチＳ１とＳ４をオフにし、Ｓ２とＳ３をオンにする。
As is apparent from the right waveform diagrams of (A) and (B), the switches S1 (S4) and S2 (S3) change their states in a complementary manner. That is, the switch S2 (S3) is turned off when the switch S1 (S4) is turned on, and the switch S2 (S3) is turned off when the switch S1 (S4) is turned off. When the
なお、ＦＥＴ４５をオフにするときのスイッチＳ１〜Ｓ４の状態は、原理的には次の５つの状態（（ａ）〜（ｅ））が考えられるが、実際には（ａ）または（ｂ）のいずれかの状態に固定する。
（ａ）スイッチＳ１とＳ４をオフにし、Ｓ２とＳ３をオンにする。
（ｂ）スイッチＳ１とＳ４をオンにし、Ｓ２とＳ３をオフにする。
（ｃ）スイッチＳ１とＳ３をオフにし、Ｓ２とＳ４をオンにする。
（ｄ）スイッチＳ１とＳ３をオンにし、Ｓ２とＳ４をオフにする。
（ｅ）スイッチＳ１〜Ｓ４の全てをオフにする。
In addition, the following five states ((a) to (e)) can be considered in principle for the states of the switches S1 to S4 when the
(A) Turn off the switches S1 and S4 and turn on S2 and S3.
(B) Turn on the switches S1 and S4 and turn off S2 and S3.
(C) Turn off the switches S1 and S3 and turn on S2 and S4.
(D) Turn on the switches S1 and S3 and turn off S2 and S4.
(E) Turn off all the switches S1 to S4.
（Ｃ）はパルストランス４３の１次側および２次側に発生する電圧Ｖ１、Ｖ２の波形である。スイッチ部４１によって直流電源１１の出力電圧Ｖｓは交互に方向を変えてパルストランス４３の１次側に印加されるので、電圧Ｖ１、Ｖ２は±Ｖｓの間で変化する。
(C) shows waveforms of voltages V1 and V2 generated on the primary side and the secondary side of the
（Ｄ）はパルストランス４３の２次側巻き線の出力電流ｉ１の波形である。（Ｄ）の右側波形から明らかなように、電流ｉ１はスイッチＳ１〜Ｓ４がオンオフするタイミングで短時間だけ流れ、かつオンからオフに変化したときとオフからオンに変化したときでは、電流の方向は逆になる。
(D) is a waveform of the output current i1 of the secondary winding of the
（Ｅ）は整流部４４の出力電流ｉ２の波形図である。パルストランス４３の２次側巻き線に流れる電流ｉ１は整流部４４で全波整流されるので、電流は一方向のみ流れる。
(E) is a waveform diagram of the output current i2 of the
パルストランスの２次側の電流は、図１実施例では２つのダイオード（Ｄ１とＤ４、あるいはＤ２とＤ３）を通るのでその電圧降下は約１．２Ｖになるが、図１１従来例では１つのダイオード（３２）のみ通るので、その電圧降下は半分の０．６Ｖになる。従って、ダイオードのみで考えると図１実施例の方が効率が低くなる。しかし、図１実施例は図１１従来例に比べて２倍の電流が流れるので、トータルのエネルギー効率は図１実施例の方が図１１従来例よりも高くなる。 The current on the secondary side of the pulse transformer passes through two diodes (D1 and D4, or D2 and D3) in the embodiment of FIG. 1, so that the voltage drop is about 1.2V. Since only the diode (32) passes, the voltage drop is half 0.6V. Therefore, when considering only the diode, the efficiency of the embodiment of FIG. 1 is lower. However, since twice the current flows in the embodiment of FIG. 1 compared to the conventional example of FIG. 11, the total energy efficiency of the FIG. 1 embodiment is higher than that of the conventional example of FIG.
（Ｆ）はコンデンサ３３の両端電圧Ｖ３の波形図である。パルストランス４３の２次側出力は整流部４４で全波整流され、かつこの出力電流ｉ２はコンデンサ３３で平滑されるので、電圧Ｖ３のリップルは小さくなる。
(F) is a waveform diagram of the voltage V3 across the
（Ｇ）はＦＥＴ４５の状態を表した波形図である。電圧Ｖ３のリップルに影響されず、オンオフを繰り返す。
(G) is a waveform diagram showing the state of the
次に、図２（２）および図３〜図５に基づいて、動作を詳細に説明する。図３〜図５は各電流経路に流れる電流を説明する図である。なお、図１と同じ要素には同一符号を付し、説明を省略する。 Next, the operation will be described in detail with reference to FIG. 2 (2) and FIGS. 3 to 5 are diagrams for explaining the current flowing through each current path. In addition, the same code | symbol is attached | subjected to the same element as FIG. 1, and description is abbreviate | omitted.
図２（２）において、時刻ｔ１０でスイッチＳ１およびＳ４がオン、Ｓ２およびＳ３がオフになると、直流電源１１からスイッチＳ１、パルストランス４３の１次側巻き線、コンデンサ４２、スイッチＳ４の経路で電流が流れる。図３の点線５０は、この電流が流れる経路を表している。
In FIG. 2 (2), when the switches S1 and S4 are turned on and S2 and S3 are turned off at time t10, the
この経路５０に流れる電流はパルストランス４３を励磁させ、その２次側に電圧Ｖ２（図１参照）を発生させる。この電圧は整流部４４で全波整流され、コンデンサ３３、抵抗３４、ＦＥＴ４５のゲート−ソース間に流れる。点線５１はこの電流経路を表す。この電流のためにコンデンサ３３は充電され、ＦＥＴ４５はオンになる。
The current flowing in this
ＦＥＴ４５がオンになるので、図示しない受信計器２０からの電流はＦＥＴ４５を流れ、受信計器２０にパルス信号が伝達される。点線５２は受信計器２０から流れ込む電流の経路を表す。
Since the
経路５０の途中にコンデンサ４２が配置されているので、経路５０に流れる電流は短時間しか流れない。このため、図２（Ｄ）の右側波形のように、経路５１に流れる電流ｉ１、ｉ２も短時間しか流れない。
Since the
時刻ｔ１１で経路５１に流れる電流が消滅すると、コンデンサ３３は抵抗３４によって放電する。コンデンサ３３に蓄積された電荷は図４の点線５３の経路で放電し、その結果ＦＥＴ４５はオン状態を維持する。経路５２を流れる電流も継続する。
When the current flowing through the
時刻ｔ１２でスイッチＳ１〜Ｓ４の状態が反転すると、パルストランス４３の１次側巻き線には図５の点線５４の経路で電流が流れ、電流の方向が逆になる。このため、パルストランス４３の２次側巻き線に流れる電流の方向も逆になり、点線５５の経路を流れる。しかし、この電流は整流部４４で全波整流されるので、コンデンサ３３、抵抗３４、ＦＥＴ４５には、図３と同じ方向に電流が流れる。このため、ＦＥＴ４５はオン状態を継続する。
When the states of the switches S1 to S4 are reversed at time t12, a current flows through the primary winding of the
コンデンサ４２のために、経路５４に流れる電流も短時間しか流れない。経路５４に電流が流れなくなると、コンデンサ３３に蓄積された電荷は放電し、図４と同じ経路で電流が流れる。ＦＥＴ４５はオン状態を継続する。
Because of the
次に、図６を用いて本実施例の効果を説明する。（１）は図１１従来例の動作を説明する波形図、（２）は図１実施例の動作を説明する波形図である。 Next, the effect of the present embodiment will be described with reference to FIG. (1) is a waveform diagram for explaining the operation of the conventional example of FIG. 11, and (2) is a waveform diagram for explaining the operation of the embodiment of FIG.
図６において、（Ａ）はスイッチの動作を比較した波形図である。図１１従来例ではスイッチが１つ（スイッチ１４）であり、オンオフを繰り返す。これに対して図１実施例ではスイッチ部４１はスイッチＳ１〜Ｓ４の４つのスイッチで構成され、スイッチＳ１、Ｓ４とスイッチＳ２、Ｓ３は相補的に動作する。
In FIG. 6, (A) is a waveform diagram comparing the operation of the switch. In the conventional example of FIG. 11, there is one switch (switch 14), and it is repeatedly turned on and off. On the other hand, in FIG. 1 embodiment, the
（Ｂ）はパルストランスの２次側の電圧である。図１１従来例では直流電源１１の出力電圧Ｖｓを単にオンオフするだけなので、コンデンサ３３両端の電圧をＶｃとすると、Ｖｓ〜−Ｖｃ−０．６Ｖの範囲でしか変化しない。これに対して図１実施例では、スイッチ部４１で電流の方向を変えてパルストランス４３の１次側に印加するので、Ｖｓ〜−Ｖｓの範囲で変化する。
(B) is the voltage on the secondary side of the pulse transformer. In the conventional example of FIG. 11, since the output voltage Vs of the
（Ｃ）はパルストランスの２次側に流れる電流の波形である。図１１従来例ではスイッチ１４がオフのときはパルストランス３１の１次側に電流が流れない。このため、パルストランス３１の２次側には、スイッチ１４がオンからオフになる瞬間しか流れない。これに対して図１実施例では、スイッチＳ１〜Ｓ４によって電流の極性を切り替えるので、パルストランス４３には常時電流が流れる。このため、スイッチＳ１〜Ｓ４が切り替わるタイミングでパルストランス４３の２次側に電流が流れる。
(C) is a waveform of a current flowing on the secondary side of the pulse transformer. In the conventional example of FIG. 11, when the
（Ｄ）は整流後の電流波形である。図１実施例では整流部４４で全波整流するので、図１１従来例に比べて電流が流れる頻度が倍になり、スイッチング速度を倍にしたことと同じ効果が得られる。
(D) is a current waveform after rectification. In the embodiment of FIG. 1, full-wave rectification is performed by the rectifying
（Ｅ）はコンデンサ３３の出力電圧波形である。（Ｄ）で説明したように、図１実施例では、図１１従来例に比べて電流の頻度が倍になる。このため、図１実施例を図１１従来例と比較すると、電圧の直流成分は倍になり、リップルは半分になる。
(E) is an output voltage waveform of the
このため、スイッチング素子としてスレッシュホールド電圧Ｖｔｈが高いＦＥＴを用いても、デジタル回路等で使用する５Ｖ以下の低電圧でパルストランス４３を駆動することができる。また、サイズおよびオン抵抗が小さいＦＥＴを用いることができるので、実装面積および発熱を削減することができる。
Therefore, even if an FET having a high threshold voltage Vth is used as a switching element, the
また、リップルが半分になるので、リップル量を同じとすると、コンデンサ３３の値を従来例と比べて半分にすることができる。このため、コンデンサ３３の充放電時間が短くなるので、ＦＥＴ４５のオンオフ比（デューティ比）が大きく変化することはない。
Further, since the ripple is halved, the value of the
さらに、パルストランス４３の１次側にコンデンサ４２を挿入したので、図６（Ｃ）、（Ｄ）に示すようなパルス状の電流波形を得ることができる。このため、パルストランス４３として小型のトランスを用いても、ＦＥＴ４５を駆動するために必要なエネルギーを得ることができる。また、パルストランス４３が短絡したときに、過大電流が流れることを防止できる。
Further, since the
図７に、本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。 FIG. 7 shows another embodiment of the present invention. In addition, the same code | symbol is attached | subjected to the same element as FIG. 1, and description is abbreviate | omitted.
図７において、６１は抵抗であり、その一端はスイッチＳ３とＳ４の接続点に接続され、他端はパルストランス４３の端子Ｂ１に接続される。抵抗６１は、パルストランス４４の１次側巻き線に流れる電流が流れる経路中に配置される。
In FIG. 7,
６２はコンデンサであり、その一端はパルストランス４３の端子Ａ２に、他端はダイオードＤ１とＤ３の接続点に接続される。すなわち、コンデンサ６２は、パルストランス４３の２次側巻き線に流れる電流が流れる経路中に配置される。抵抗６１は第２の抵抗に相当し、コンデンサ６２は第３のコンデンサに相当する。
A
コンデンサ６２は図１実施例のコンデンサ４２と同じ役割を有しており、パルストランス４３の２次側に流れる電流がパルス状の波形になるようにする。動作は図１実施例と同じなので、説明を省略する。
The
図８に、更に他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。 FIG. 8 shows still another embodiment. In addition, the same code | symbol is attached | subjected to the same element as FIG. 1, and description is abbreviate | omitted.
図８において、７０はパルス信号出力回路であり、スイッチ部７１、パルストランス７２、整流部７３、コンデンサ３３、抵抗３４、ＦＥＴ４５、および出力端子１６で構成される。スイッチ部７１はスイッチＳ５、Ｓ６で構成され、整流部７３はダイオードＤ５、Ｄ６で構成される。整流部７３は、パルストランス７２の２次側に発生した電圧を全波整流する。
In FIG. 8,
パルストランス７２の１次側巻き線、２次側巻き線は中間タップを具備している。すなわち、パルストランス７２の１次側は端子Ａ１、Ｂ１と中間タップＣ１を具備しており、２次側は端子Ａ２、Ｂ２と中間タップＣ２を具備している。
The primary side winding and the secondary side winding of the
スイッチＳ５とＳ６の一端は共通接続され、この共通接続点は直流電源１１の負側に接続される。スイッチＳ５の他端は端子Ａ１に接続され、スイッチＳ６の他端は端子Ｂ１に接続される。コンデンサ４２の一端は中間タップＣ１に接続され、他端は直流電源１１の正側に接続される。
One ends of the switches S5 and S6 are connected in common, and this common connection point is connected to the negative side of the
ダイオードＤ５のアノードは端子Ａ２に接続され、ダイオードＤ６のアノードは端子Ｂ２に接続される。ダイオードＤ５、Ｄ６のカソードは共通接続され、この共通接続点はコンデンサ３３と抵抗３４の一端、およびＦＥＴ４５のゲートに接続される。ＦＥＴ４５のドレインとソースは出力端子１６に接続される。また、コンデンサ３３と抵抗３４の他端、およびＦＥＴ４５のソースは、中間タップＣ２に接続される。
The anode of the diode D5 is connected to the terminal A2, and the anode of the diode D6 is connected to the terminal B2. The cathodes of the diodes D5 and D6 are connected in common, and this common connection point is connected to one end of the
スイッチＳ５、Ｓ６は交互にオンオフされる。スイッチＳ５がオン、Ｓ６がオフになると、直流電源１１の出力電流はコンデンサ４２、中間タップＣ１、端子Ａ１、スイッチＳ５を流れ、パルストランス７２の２次側にはパルス電流が発生する。この電流はダイオードＤ５を通り、コンデンサ３３を充電する。
Switches S5 and S6 are alternately turned on and off. When the switch S5 is turned on and the switch S6 is turned off, the output current of the
スイッチＳ６がオン、Ｓ５がオフになると、直流電源１１の出力電流はコンデンサ４２、中間タップＣ１、端子Ｂ１、スイッチＳ６を流れ、パルストランス７２の２次側にはパルス電流が発生する。この電流はダイオードＤ６を通り、コンデンサ３３を充電する。
When the switch S6 is turned on and S5 is turned off, the output current of the
すなわち、スイッチＳ５がオンのときとオフのときでは、パルストランス７２の１次側巻き線に流れる電流の方向が逆になる。また、整流部７３は、パルストランス７２の２次側出力を全波整流する。
That is, the direction of the current flowing through the primary winding of the
動作は図１実施例とほぼ同じなので、説明を省略する。この実施例では、パルストランス７２は中間タップＣ１、Ｃ２が必要なので若干複雑になるが、スイッチ部７１と整流部７３はそれぞれ２つのスイッチおよびダイオードで構成できるので、部品数を削減することができる。
The operation is almost the same as that in the embodiment of FIG. In this embodiment, the
なお、図７実施例と同様に、コンデンサ４２の代わりに抵抗を用い、コンデンサ４２をパルストランス７２の２次側に配置するようにしてもよい。
Similar to the embodiment of FIG. 7, a resistor may be used instead of the
図９に、本質安全防爆規格に準拠した回路の構成を示す。なお、図９（Ａ）は図１実施例に対応し、（Ｂ）は図７実施例に対応するものである。また、図１、図７と同じ要素には同一符号を付し、説明を省略する。 FIG. 9 shows a circuit configuration conforming to the intrinsically safe explosion-proof standard. 9A corresponds to the embodiment in FIG. 1, and FIG. 9B corresponds to the embodiment in FIG. The same elements as those in FIGS. 1 and 7 are denoted by the same reference numerals, and description thereof is omitted.
図９（Ａ）において、８０はパルス信号出力回路であり、スイッチＳ１〜Ｓ４を内蔵するスイッチ部４１、パルストランス４３、整流部４４、ＦＥＴ４５、抵抗３４および８５、コンデンサ３３および８１〜８４で構成される。
In FIG. 9A,
コンデンサ８１と８２は直列接続され、スイッチＳ１とＳ２の接続点とパルストランス４３の１次側端子Ａ１の間に配置される。コンデンサ８３と８４は直列接続され、スイッチＳ３とＳ４の接続点とパルストランス４３の１次側端子Ｂ１の間に配置される。また、抵抗８５はコンデンサ３３と抵抗３４の接続点とＦＥＴ４５のゲートの間に配置される。動作は図１実施例と同じなので、説明を省略する。
コンデンサ８１〜８４は本質安全防爆のブロッキングコンデンサとして動作し、かつこれらのコンデンサは図１のコンデンサ４２の役割をも有する。抵抗８５は、故障時に過電流が流れるのを防止するために挿入される。この実施例は、ブロッキングコンデンサ８１〜８４とコンデンサ４２を兼用するので、部品点数を削減することができる。
Capacitors 81-84 operate as intrinsically safe explosion-proof blocking capacitors, and these capacitors also have the role of
ブロッキングコンデンサは、直列接続された２個のコンデンサのうち、いずれか一方が回路故障または短絡故障することと見なすコンデンサを言う。この回路は、フィールド計器が操作するスイッチ部４１とパルストランス４３の２次側をブロッキングコンデンサ８１〜８４で絶縁しているので、パルストランス４３の２次側以降を非防爆品で構成することができる。
A blocking capacitor refers to a capacitor in which one of two capacitors connected in series is regarded as a circuit failure or a short-circuit failure. In this circuit, since the
図９（Ｂ）において、９０はパルス信号出力回路であり、スイッチ部４１、パルストランス４３、ダイオードＤ１〜Ｄ４を内蔵する整流部４４、ＦＥＴ４５、抵抗３４および９５、コンデンサ３４および９１〜９４で構成される。
9B,
コンデンサ９１と９２は直列接続され、ダイオードＤ１とＤ３の接続点とパルストランス４３の２次側端子Ａ２の間に配置される。コンデンサ９３と９４は直列接続され、ダイオードＤ２とＤ４の接続点とパルストランス４３の２次側端子Ｂ２の間に配置される。また、抵抗９５はコンデンサ３３と抵抗３４の接続点とＦＥＴ４５のゲートの間に配置される。動作は図７実施例と同じなので、説明を省略する。
コンデンサ９１〜９４は本質安全防爆のブロッキングコンデンサとして動作し、かつ図７のコンデンサ６２の役割をも有する。この実施例でも本質安全防爆規格を満たし、かつ部品点数を削減することができる。
なお、図９実施例においてブロッキングコンデンサはコンデンサを２個直列接続するようにしたが、３つ以上のコンデンサを直列接続する構成としてもよい。また、図８の中間タップを有するパルストランスに適用することもできる。この場合、パルストランス７２の１次側の全ての端子とスイッチ部７１との間、あるいは２次側の全ての端子と整流部７３の間にブロッキングコンデンサを配置すればよい。
In the embodiment shown in FIG. 9, two capacitors are connected in series, but three or more capacitors may be connected in series. Further, the present invention can be applied to a pulse transformer having an intermediate tap in FIG. In this case, a blocking capacitor may be disposed between all terminals on the primary side of the
また、図１実施例と図８実施例を混載した構成であってもよい。すなわち、図１実施例でパルストランス４３として１次側巻き線に中間タップを有するものを用い、スイッチ部４１として図８のスイッチ部７１を用いてもよい。また、図８実施例でパルストランス７２として中間タップのないものを用い、整流部７３として図１の整流部４４を用いるようにしてもよい。
Moreover, the structure which mixedly mounted FIG. 1 Example and FIG. 8 Example may be sufficient. That is, in the embodiment of FIG. 1, the
１１ 直流電源
１６ 出力端子
２０ 受信計器
３３、４２、６２、８１〜８４、９１〜９４ コンデンサ
３４、８５、９５ 抵抗
４０、６０、７０、８０、９０ パルス信号出力回路
４１、７１ スイッチ部
４３、７２ パルストランス
４４、７３ 整流部
４５ ＦＥＴ
Ｓ１〜Ｓ６ スイッチ
Ｄ１〜Ｄ６ ダイオード
５０〜５５ 電流経路
11
S1 to S6 switch D1 to
Claims (7)
パルストランスと、
前記パルストランスの１次側に流れる電流の方向を交互に切り替えるスイッチ部と、
前記パルストランスの１次側に流れる電流の経路に配置される第１のコンデンサと、
前記パルストランスの２次側出力を全波整流する整流部と、
前記整流部の出力電流で充電される第２のコンデンサと、
前記第２のコンデンサに並列接続される第１の抵抗と
前記第２のコンデンサの出力電圧でそのゲートが制御され、前記受信計器から出力される電流をオンオフするＦＥＴと、
を備えたことを特徴とするパルス信号出力回路。 In the pulse signal output circuit that outputs a pulse signal to the receiving instrument by turning on and off the current output from the receiving instrument,
A pulse transformer,
A switch unit that alternately switches the direction of the current flowing through the primary side of the pulse transformer;
A first capacitor disposed in a path of a current flowing on the primary side of the pulse transformer;
A rectifier for full-wave rectification of the secondary output of the pulse transformer;
A second capacitor charged with the output current of the rectifying unit;
A first resistor connected in parallel to the second capacitor, an FET whose gate is controlled by the output voltage of the second capacitor, and for turning on and off the current output from the receiver instrument;
A pulse signal output circuit comprising:
パルストランスと、
前記パルストランスの１次側に流れる電流の方向を交互に切り替えるスイッチ部と、
前記パルストランスの１次側に流れる電流の経路に配置される第２の抵抗と、
前記パルストランスの２次側に流れる電流が流れる経路に配置される第３のコンデンサと、
前記パルストランスの２次側出力を全波整流する整流部と、
前記整流部の出力電流で充電される第２のコンデンサと、
前記第２のコンデンサに並列接続される第１の抵抗と
前記第２のコンデンサの出力電圧でそのゲートが制御され、前記受信計器から出力される電流をオンオフするＦＥＴと、
を備えたことを特徴とするパルス信号出力回路。 In the pulse signal output circuit that outputs a pulse signal to the receiving instrument by turning on and off the current output from the receiving instrument,
A pulse transformer,
A switch unit that alternately switches the direction of the current flowing through the primary side of the pulse transformer;
A second resistor disposed in a path of a current flowing on the primary side of the pulse transformer;
A third capacitor disposed in a path through which a current flowing on the secondary side of the pulse transformer flows;
A rectifier for full-wave rectification of the secondary output of the pulse transformer;
A second capacitor charged with the output current of the rectifying unit;
A first resistor connected in parallel to the second capacitor, an FET whose gate is controlled by the output voltage of the second capacitor, and for turning on and off the current output from the receiver instrument;
A pulse signal output circuit comprising:
前記スイッチ部は、前記パルストランスの１次側巻き線の、前記中間タップで区切られた巻き線に交互に電流を流す２つのスイッチで構成されたことを特徴とする請求項１若しくは請求項２記載のパルス信号出力回路。 The primary winding of the pulse transformer has an intermediate tap,
3. The switch unit according to claim 1, wherein the switch unit includes two switches that cause current to flow alternately to a winding of the primary winding of the pulse transformer that is divided by the intermediate tap. The pulse signal output circuit described.
前記整流部は、その一端が前記パルストランスの２次側巻き線の両端にそれぞれ接続され、他端が共通接続された２つのダイオードで構成されることを特徴とする請求項１乃至請求項４いずれかに記載のパルス信号出力回路。 The secondary winding of the pulse transformer has an intermediate tap,
5. The rectifying unit includes two diodes having one end connected to both ends of the secondary winding of the pulse transformer and the other end connected in common. The pulse signal output circuit according to any one of the above.
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