JP2013222279A

JP2013222279A - Semiconductor device

Info

Publication number: JP2013222279A
Application number: JP2012092640A
Authority: JP
Inventors: Atsushi Shibata; 篤志柴田; Sumiji Futamura; 澄治二村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2012-04-16
Filing date: 2012-04-16
Publication date: 2013-10-28

Abstract

PROBLEM TO BE SOLVED: To provide a configuration, in which a time required for a manufacturing process can be easily shortened and information for switching between functions can be more freely set, for a semiconductor device in which the plurality of functions can be set.SOLUTION: A semiconductor device 1 includes: a voltage signal generation unit 2 that can generate voltage signals according to resistance values of resistors R1 and R2; and a switching unit that switches a path, which is connected to an input side of an AD conversion unit 5, to a signal path running from the voltage signal generation unit 2 or a signal path running from an analog signal generation unit that is different from the voltage signal generation unit 2. The switching unit is controlled by a control unit 7 so that when in a predetermined setting mode, a voltage signal from the voltage signal generation unit 2 is input to the AD conversion unit 5; and when in a normal mode instead of the setting mode, an analog signal from the other analog signal generation unit is input to the AD conversion unit 5.

Description

本発明は、半導体装置に関するものである。 The present invention relates to a semiconductor device.

従来より、１つの装置に複数の機能を持たせた半導体装置が提供されている。この種の半導体装置では、機能の切り替えを行うための回路部分を設け、この回路部分で任意の機能を指定する設定を行うことでいずれかの機能が選択できるようになっている。例えば、特許文献１に開示されたヒューズ読み出し回路では、情報が書き換えられる複数のヒューズ回路と、これら複数のヒューズ回路に接続されるセレクタ回路と、このセレクタ回路に接続され、複数のヒューズ回路の情報を読み出す読み出し回路とを備えている。そして、セレクタ回路が複数のヒューズ回路を順次選択し、読み出し回路によって複数のヒューズ回路の情報を読み出すようになっている。 Conventionally, there has been provided a semiconductor device in which one device has a plurality of functions. In this type of semiconductor device, a circuit part for switching functions is provided, and any function can be selected by performing a setting for designating an arbitrary function in this circuit part. For example, in the fuse reading circuit disclosed in Patent Document 1, a plurality of fuse circuits whose information is rewritten, a selector circuit connected to the plurality of fuse circuits, and information on the plurality of fuse circuits connected to the selector circuit And a readout circuit for reading out. The selector circuit sequentially selects the plurality of fuse circuits, and the information of the plurality of fuse circuits is read by the reading circuit.

特開２００８−８４４５３号公報JP 2008-84453 A

しかしながら、特許文献１のような構成では、機能の設定工程（例えばウェハ製造後のヒューズ切断工程）において複数のヒューズを切断する必要があるため、切断を施す回数が増大しやすく、工程に要する時間が長くなってしまうという問題がある。特にビット数が多くなる場合にはこの問題が顕著となる。また、特許文献１の技術では、ビット数分だけヒューズ回路を設ける必要があるため、装置構成が大型化しやすく、更に、ヒューズ回路の数がビット数に相当するため、設定ビットの自由度が低いという問題がある。 However, in the configuration as in Patent Document 1, since it is necessary to cut a plurality of fuses in a function setting process (for example, a fuse cutting process after wafer manufacture), the number of times of cutting tends to increase, and the time required for the process There is a problem that becomes long. This problem becomes significant especially when the number of bits increases. Further, in the technique of Patent Document 1, since it is necessary to provide fuse circuits as many as the number of bits, the device configuration is easily increased in size. Further, since the number of fuse circuits corresponds to the number of bits, the degree of freedom of setting bits is low. There is a problem.

本発明は、上述した課題を解決するためになされたものであり、複数の機能を設定可能な半導体装置において、製造工程に要する時間を短縮化しやすく、かつ機能を切り替えるための情報をより自由度高く設定可能な構成を提供することを目的とする。 The present invention has been made to solve the above-described problems. In a semiconductor device in which a plurality of functions can be set, the time required for the manufacturing process can be easily shortened, and information for switching functions can be provided with more flexibility. The object is to provide a highly configurable configuration.

上記目的を達成するため、請求項１の発明は、
抵抗値が調整されてなる抵抗体（Ｒ１，Ｒ２）を備えると共に当該抵抗体（Ｒ１，Ｒ２）の抵抗値に応じた電圧信号を生成可能な電圧信号生成部（２）と、
入力されるアナログ信号をデジタル信号に変換して出力するＡＤ変換部（５）と、
前記ＡＤ変換部（５）から出力された信号を利用する信号利用部（８）と、
前記ＡＤ変換部（５）の入力側に接続する経路を、前記電圧信号生成部（２）からの信号経路と、前記電圧信号生成部（２）とは異なる他のアナログ信号生成部（３０）からの信号経路とに切り替え可能な切替部（１１）と、
前記切替部を制御する制御部（７）と、
を備え、
前記制御部（７）は、所定の設定モードの時には、前記電圧信号生成部（２）からの前記電圧信号が前記ＡＤ変換部（５）に入力され、前記設定モードではない通常モードの時には、前記他のアナログ信号生成部（３０）からのアナログ信号が前記ＡＤ変換部（５）に入力されるように前記切替部（１１）を制御することを特徴とする。 In order to achieve the above object, the invention of claim 1
A voltage signal generation unit (2) including a resistor (R1, R2) having a resistance value adjusted and capable of generating a voltage signal corresponding to the resistance value of the resistor (R1, R2);
An AD converter (5) for converting an input analog signal into a digital signal and outputting the digital signal;
A signal utilization unit (8) that utilizes a signal output from the AD conversion unit (5);
A path connected to the input side of the AD converter (5) is a signal path from the voltage signal generator (2) and another analog signal generator (30) different from the voltage signal generator (2). A switching unit (11) capable of switching to a signal path from
A control unit (7) for controlling the switching unit;
With
When the control unit (7) is in a predetermined setting mode, the voltage signal from the voltage signal generation unit (2) is input to the AD conversion unit (5), and in a normal mode other than the setting mode, The switching unit (11) is controlled so that an analog signal from the other analog signal generation unit (30) is input to the AD conversion unit (5).

請求項１の発明は、抵抗体の抵抗値に応じた電圧信号を生成可能な電圧信号生成部と、ＡＤ変換部の入力側に接続する経路を、電圧信号生成部からの信号経路と、電圧信号生成部とは異なる他のアナログ信号生成部からの信号経路とに切り替える切替部とが設けられている。そして、所定の設定モードの時には、電圧信号生成部からの電圧信号がＡＤ変換部に入力され、設定モードではない通常モードの時には、他のアナログ信号生成部からのアナログ信号がＡＤ変換部に入力されるように、制御部によって切替部を制御している。この構成では、設定モードの時に、抵抗体の抵抗値に応じた電圧信号（アナログ信号）がＡＤ変換部によってデジタルデータに変換されるため、抵抗体の抵抗値を調整しておくことで設定モードの際に所望の機能を指定する値が生成、出力されることになる。特にこの構成では、アナログ的に変化させ得る抵抗値によって機能を指定できるため、ビット数の自由度が高くなる。また、抵抗体の抵抗値を調整すれば良いため、多数のヒューズを切断するといった加工が不要となり、製造工程に要する時間を短縮しやすくなる。更に、アナログ信号生成部からの信号を変換するＡＤ変換部を、その変換を行わない時期（設定モードの時期）を利用して電圧信号（抵抗値に応じた信号）の変換に利用しているため、それぞれ別個にＡＤ変換部を設ける構成と比較して部品点数削減及び装置構成の小型化を図りやすくなる。 According to the first aspect of the present invention, a voltage signal generation unit capable of generating a voltage signal according to the resistance value of the resistor, a path connected to the input side of the AD conversion unit, a signal path from the voltage signal generation unit, and a voltage A switching unit that switches to a signal path from another analog signal generation unit different from the signal generation unit is provided. In the predetermined setting mode, the voltage signal from the voltage signal generation unit is input to the AD conversion unit, and in the normal mode that is not the setting mode, analog signals from other analog signal generation units are input to the AD conversion unit. As described above, the switching unit is controlled by the control unit. In this configuration, since the voltage signal (analog signal) corresponding to the resistance value of the resistor is converted into digital data by the AD converter in the setting mode, the setting mode can be obtained by adjusting the resistance value of the resistor. In this case, a value specifying a desired function is generated and output. In particular, in this configuration, the function can be specified by a resistance value that can be changed in an analog manner, so that the degree of freedom in the number of bits is increased. Further, since it is sufficient to adjust the resistance value of the resistor, it is not necessary to cut a large number of fuses, and the time required for the manufacturing process can be easily shortened. Further, the AD conversion unit that converts the signal from the analog signal generation unit is used for conversion of the voltage signal (signal corresponding to the resistance value) by using the time when the conversion is not performed (time of the setting mode). For this reason, it is easy to reduce the number of parts and reduce the size of the apparatus configuration as compared with the configuration in which the AD conversion unit is provided separately.

請求項２の発明では、ＡＤ変換部（５）からの信号が送られる経路を、所定の第１出力経路（２３）と所定の第２出力経路（２４）とに切り替え可能な第２切替部（１２）が設けられ、前記信号利用部（８）は、前記第１出力経路（２３）に接続されると共に前記ＡＤ変換部（５）から出力された信号を保持する保持部（９）と、前記第２出力経路（２４）に接続されると共に前記ＡＤ変換部（５）から出力された信号を利用する他の回路部（１５）と、を備えている。そして、前記制御部（７）は、前記設定モードの時には、前記ＡＤ変換部（５）から出力される信号が前記第１出力経路（２３）を介して前記保持部（９）に送られ、前記通常モードの時には、前記ＡＤ変換部（５）から出力される信号が前記第２出力経路（２４）を介して前記他の回路部（１５）に送られるように前記第２切替部（１２）を制御する。
この構成では、設定モードの時に生成された電圧信号（抵抗値に応じた信号）を、保持部によって保持し続けることができる。そして、通常モードに切り替わった後には、アナログ信号生成部からの信号をデジタルデータに変換して利用でき、且つ設定モード時に生成された電圧信号（抵抗値に応じた信号）も保持部から読み出して利用できるようになる。 According to the second aspect of the present invention, the second switching unit capable of switching the path through which the signal from the AD conversion unit (5) is sent to the predetermined first output path (23) and the predetermined second output path (24). (12) is provided, and the signal using unit (8) is connected to the first output path (23) and holds a signal output from the AD conversion unit (5). And another circuit unit (15) that is connected to the second output path (24) and uses a signal output from the AD conversion unit (5). In the setting mode, the control unit (7) sends a signal output from the AD conversion unit (5) to the holding unit (9) via the first output path (23). In the normal mode, the second switching unit (12) is configured such that a signal output from the AD conversion unit (5) is sent to the other circuit unit (15) via the second output path (24). ) To control.
In this configuration, the voltage signal (a signal corresponding to the resistance value) generated in the setting mode can be continuously held by the holding unit. After switching to the normal mode, the signal from the analog signal generation unit can be converted into digital data and used, and the voltage signal generated in the setting mode (a signal corresponding to the resistance value) is also read from the holding unit. It becomes available.

請求項３の発明では、電圧信号生成部（２）において、直列に接続される第１抵抗部（Ｒ１）及び第２抵抗部（Ｒ２）の分圧比に基づいて電圧信号を生成する分圧回路（２）が設けられており、第１抵抗部（Ｒ１）及び第２抵抗部（Ｒ２）の少なくともいずれかが抵抗値が調整されてなる抵抗体によって構成されている。
この構成によれば、いずれかの抵抗部の調整により所望の電圧信号を生成し得る構成を簡易に実現できる。 According to the invention of claim 3, in the voltage signal generation section (2), a voltage dividing circuit that generates a voltage signal based on a voltage division ratio of the first resistance section (R1) and the second resistance section (R2) connected in series. (2) is provided, and at least one of the first resistor portion (R1) and the second resistor portion (R2) is configured by a resistor whose resistance value is adjusted.
According to this configuration, it is possible to easily realize a configuration capable of generating a desired voltage signal by adjusting any of the resistance units.

請求項４の発明は、抵抗体（Ｒ１，Ｒ２）が、トリミング可能な抵抗体によって構成されている。この構成によれば、抵抗体の抵抗値がより細かく調整されることになり、電圧信号をより高精度に調整できると共にビット数をより自由度高く設定し得る構成を簡易に実現できる。また同時期のトリミング工程によって短時間で抵抗値を調整しやすいため、製造工程の時間短縮を図りやすく、更に、ウェハ製造後の後工程において機能の切り替えができるため、製造上の面でも、設計的な面でも有利な構成になる。 According to a fourth aspect of the present invention, the resistors (R1, R2) are constituted by trimmable resistors. According to this configuration, the resistance value of the resistor is adjusted more finely, and a configuration in which the voltage signal can be adjusted with higher accuracy and the number of bits can be set with a higher degree of freedom can be easily realized. In addition, since the resistance value can be adjusted in a short time by the trimming process at the same time, it is easy to shorten the time of the manufacturing process, and the function can be switched in the post-process after the wafer manufacturing. This is also an advantageous configuration.

請求項５の発明は、外部からの電力供給を受ける電源端子（Ｔ１）を備えており、電源端子（Ｔ１）を介して電力供給が開始された後の一定期間、設定モードとなるように構成されている。この構成によれば、電源投入後の初期に電圧信号生成部によって指定された値（電圧信号の値）を迅速に取得して機能を設定できるようになる。 The invention of claim 5 includes a power supply terminal (T1) that receives external power supply, and is configured to be in a setting mode for a certain period after power supply is started via the power supply terminal (T1). Has been. According to this configuration, it is possible to quickly acquire a value (voltage signal value) designated by the voltage signal generation unit in the initial stage after power-on and set the function.

請求項６の発明は、装置外部から所定の外部リセット信号が入力される入力端子（Ｔ３）を備えており、入力端子（Ｔ３）に対して外部リセット信号が入力された後の一定期間、設定モードとなるように構成されている。この構成によれば、外部リセット信号に応じたリセット後の初期に電圧信号生成部によって指定された値（電圧信号の値）を迅速に取得して機能を設定できるようになる。 The invention of claim 6 includes an input terminal (T3) to which a predetermined external reset signal is inputted from the outside of the apparatus, and is set for a certain period after the external reset signal is inputted to the input terminal (T3). It is configured to be a mode. According to this configuration, it is possible to quickly acquire the value (voltage signal value) designated by the voltage signal generation unit at the initial stage after reset according to the external reset signal and set the function.

請求項７の発明は、所定の内部リセット信号を出力可能なリセット信号生成部（１９）を備えており、リセット信号生成部（１９）によって内部リセット信号が出力された後の一定期間、設定モードとなるように構成されている。この構成によれば、内部リセット信号に応じたリセット後の初期に電圧信号生成部によって指定された値（電圧信号の値）を迅速に取得して機能を設定できるようになる。 The invention of claim 7 includes a reset signal generation unit (19) capable of outputting a predetermined internal reset signal, and a set mode for a certain period after the internal reset signal is output by the reset signal generation unit (19). It is comprised so that. According to this configuration, it is possible to quickly acquire the value (voltage signal value) designated by the voltage signal generation unit in the initial stage after reset according to the internal reset signal and set the function.

請求項８の発明は、装置外部から所定のウェイクアップ信号が入力される信号入力端子（Ｔ４）を備えており、当該半導体装置（１）が所定のスリープ状態となった後、信号入力端子（Ｔ４）に対してウェイクアップ信号が入力された場合に、当該ウェイクアップ信号の入力後の一定期間、設定モードとなるように構成されている。この構成によれば、スリープ状態から復帰した後の初期に電圧信号生成部によって指定された値（電圧信号の値）を迅速に取得して機能を設定できるようになる。 The invention of claim 8 is provided with a signal input terminal (T4) to which a predetermined wake-up signal is input from the outside of the apparatus, and after the semiconductor device (1) enters a predetermined sleep state, the signal input terminal ( When a wakeup signal is input for T4), the setting mode is set for a certain period after the wakeup signal is input. According to this configuration, it is possible to quickly acquire the value (voltage signal value) designated by the voltage signal generation unit in the initial stage after returning from the sleep state and set the function.

図１は、本発明の第１実施形態に係る半導体装置を概略的に例示するブロック図である。FIG. 1 is a block diagram schematically illustrating a semiconductor device according to the first embodiment of the invention. 図２は、図１の半導体装置における各時期の状態を示すタイミングチャートである。FIG. 2 is a timing chart showing states at various times in the semiconductor device of FIG. 図３は、本発明の第２実施形態に係る半導体装置を概略的に例示するブロック図である。FIG. 3 is a block diagram schematically illustrating a semiconductor device according to the second embodiment of the invention. 図４は、図３の半導体装置における各時期の状態を示すタイミングチャートである。FIG. 4 is a timing chart showing states at various times in the semiconductor device of FIG. 図５は、本発明の第３実施形態に係る半導体装置を概略的に例示するブロック図である。FIG. 5 is a block diagram schematically illustrating a semiconductor device according to the third embodiment of the invention. 図６は、図５の半導体装置における各時期の状態を示すタイミングチャートである。FIG. 6 is a timing chart showing states at various times in the semiconductor device of FIG. 図７は、本発明の第４実施形態に係る半導体装置を概略的に例示するブロック図である。FIG. 7 is a block diagram schematically illustrating a semiconductor device according to the fourth embodiment of the invention. 図８は、図７の半導体装置における各時期の状態を示すタイミングチャートである。FIG. 8 is a timing chart showing states at various times in the semiconductor device of FIG. 図９は、第５実施形態に係る半導体装置を概略的に例示するブロック図である。FIG. 9 is a block diagram schematically illustrating a semiconductor device according to the fifth embodiment. 図１０は、第６実施形態に係る半導体装置を概略的に例示するブロック図である。FIG. 10 is a block diagram schematically illustrating a semiconductor device according to the sixth embodiment.

[第１実施形態]
以下、本発明を具現化した第１実施形態について、図面を参照して説明する。
図１に示す半導体装置１は、例えばＥＣＵとして構成される車両用電子制御装置の一部として機能するものであり、図１の例では、ＥＣＵ４０を構成する基板上にＩＣとして構成される半導体装置１、電源ＩＣ４２、他の回路部等が実装されている。 [First embodiment]
Hereinafter, a first embodiment embodying the present invention will be described with reference to the drawings.
A semiconductor device 1 shown in FIG. 1 functions as a part of a vehicle electronic control device configured as an ECU, for example. In the example of FIG. 1, a semiconductor device configured as an IC on a substrate constituting the ECU 40. 1, a power supply IC 42, other circuit units, and the like are mounted.

半導体装置１は、主として、電圧信号生成部２、マルチプレクサ３、ＡＤ変換部５、制御部７、信号利用部８、切替スイッチ１１，１２等によって構成されており、ＡＤ変換部５の入力側に接続する経路を、電圧信号生成部２からの信号経路と、電圧信号生成部２とは異なるアナログ信号生成部３０からの信号経路とに切り替えて利用できるようになっており、あるタイミングでは、アナログ信号生成部３０からの信号がデジタルデータに変換されて信号利用部８に入力されるようになっており、別のタイミングでは、電圧信号生成部２からの電圧信号がデジタルデータに変換されて信号利用部８に入力されるようになっている。 The semiconductor device 1 is mainly configured by a voltage signal generation unit 2, a multiplexer 3, an AD conversion unit 5, a control unit 7, a signal use unit 8, changeover switches 11 and 12, and the like, on the input side of the AD conversion unit 5. The connection path can be switched between a signal path from the voltage signal generation unit 2 and a signal path from the analog signal generation unit 30 that is different from the voltage signal generation unit 2. The signal from the signal generation unit 30 is converted into digital data and is input to the signal utilization unit 8, and at another timing, the voltage signal from the voltage signal generation unit 2 is converted into digital data to be a signal. The data is input to the utilization unit 8.

電圧信号生成部２は、抵抗値が調整されてなる抵抗体Ｒ１，Ｒ２を備え、これら抵抗体Ｒ１，Ｒ２の抵抗値に応じた電圧信号を生成するように構成されている。この電圧信号生成部２は、定電圧を生成する電源部とグランドとの間に抵抗体Ｒ１と抵抗体Ｒ２とが直列に接続された分圧回路からなり、これら抵抗体Ｒ１（第１抵抗部）、抵抗体Ｒ２（第２抵抗部）の分圧比に基づいて電圧信号を生成している。即ち、抵抗体Ｒ１の抵抗値がＲａであり、抵抗体Ｒ２の抵抗値がＲｂであり、抵抗体Ｒ１の一端側の電源電圧がＶinである場合、出力電圧Ｖ１は、Ｖ１＝Ｖin×Ｒｂ／（Ｒａ＋Ｒｂ）に設定される。抵抗体Ｒ１、Ｒ２はいずれか一方又は両方が公知のレーザトリミング等によってトリミング加工が施されたトリミング抵抗体として構成されており、所望の電圧信号Ｖ１が発生するように抵抗値Ｒａ、Ｒｂが高精度に調整されている。電圧信号生成部２における抵抗体Ｒ１と抵抗体Ｒ２の間の部分は、導電路として構成される経路２１を介して切替スイッチ１１に接続されており、切替スイッチ１１が経路２１とＡＤ変換部５を導通させるように切り替えられたときに、電圧信号Ｖ１がＡＤ変換部５に入力されるようになっている。 The voltage signal generation unit 2 includes resistors R1 and R2 whose resistance values are adjusted, and is configured to generate a voltage signal corresponding to the resistance values of the resistors R1 and R2. The voltage signal generation unit 2 includes a voltage dividing circuit in which a resistor R1 and a resistor R2 are connected in series between a power supply unit that generates a constant voltage and the ground. The resistor R1 (first resistor unit) ), And a voltage signal is generated based on the voltage division ratio of the resistor R2 (second resistor). That is, when the resistance value of the resistor R1 is Ra, the resistance value of the resistor R2 is Rb, and the power supply voltage at one end of the resistor R1 is Vin, the output voltage V1 is V1 = Vin × Rb / It is set to (Ra + Rb). Either one or both of the resistors R1 and R2 are configured as trimming resistors that are trimmed by known laser trimming or the like, and the resistance values Ra and Rb are high so that a desired voltage signal V1 is generated. The accuracy has been adjusted. A portion between the resistor R1 and the resistor R2 in the voltage signal generation unit 2 is connected to the changeover switch 11 via a path 21 configured as a conductive path, and the changeover switch 11 is connected to the path 21 and the AD conversion unit 5. The voltage signal V 1 is input to the AD conversion unit 5 when switching is made so as to conduct.

マルチプレクサ３は、公知のアナログマルチプレクサによって構成されており、複数のアナログ入力の中からいずれかに切り替えて、１台のＡＤ変換部５に出力し得るように構成されている。なお、図１では、代表例として物理量センサ（温度センサ、圧力センサ、流量センサ等）などからなるアナログ信号生成部３０からの信号が端子Ｔ２を介してマルチプレクサ３に入力される例を示しているが、これ以外の他のアナログ信号生成部からの信号がマルチプレクサ３に入力されるようになっており、いずれかの入力を選択するように切り替え可能とされている。なお、以下の説明では、アナログ信号生成部３０からの信号がマルチプレクサ３を介して出力される状態を代表例として説明する。 The multiplexer 3 is configured by a known analog multiplexer, and is configured to be able to switch to any one of a plurality of analog inputs and output to one AD conversion unit 5. FIG. 1 shows an example in which a signal from an analog signal generation unit 30 including a physical quantity sensor (a temperature sensor, a pressure sensor, a flow sensor, etc.) is input to the multiplexer 3 via a terminal T2 as a representative example. However, signals from other analog signal generation units are input to the multiplexer 3 and can be switched to select one of the inputs. In the following description, a state in which a signal from the analog signal generation unit 30 is output via the multiplexer 3 will be described as a representative example.

ＡＤ変換部５は、公知のＡＤコンバータとして構成されており、入力されるアナログ信号をデジタル信号に変換して出力するように構成されている。例えば切替スイッチ１１が経路２２とＡＤ変換部５とを導通させるように切り替えられているときには、アナログ信号生成部３０からのセンサ信号をデジタル信号に変換して出力するようになっている。また、切替スイッチ１１が経路２１とＡＤ変換部５とを導通させるように切り替えられているときには、電圧信号生成部２で生成された電圧信号Ｖ１をデジタル信号に変換して出力するようになっている。 The AD converter 5 is configured as a known AD converter, and is configured to convert an input analog signal into a digital signal and output the digital signal. For example, when the changeover switch 11 is switched so as to make the path 22 and the AD converter 5 conductive, the sensor signal from the analog signal generator 30 is converted into a digital signal and output. Further, when the changeover switch 11 is switched so as to make the path 21 and the AD converter 5 conductive, the voltage signal V1 generated by the voltage signal generator 2 is converted into a digital signal and output. Yes.

信号利用部８は、ＡＤ変換部５から出力された信号を利用する回路として構成されており、主として、保持回路９と、ロジック回路１５とによって構成されている。 The signal use unit 8 is configured as a circuit that uses the signal output from the AD conversion unit 5, and is mainly configured by a holding circuit 9 and a logic circuit 15.

保持回路９は、「保持部」の一例に相当する部分であり、例えば公知の半導体記憶装置などによって構成されており、ＡＤ変換部５から第１出力経路２３を介して出力されたデータを一時的に保持し得るように構成されている。具体的には、電圧信号生成部２で生成された電圧信号Ｖ１がＡＤ変換部５に入力されるときに、このデータがＡＤ変換部５にてデジタルデータに変換され、第１出力経路２３を介して保持回路９に出力されるようになっている。保持回路９は、このデータ（電圧信号Ｖ１のデジタルデータ）を一時的に保持するように機能する。また、このように保持回路９で保持されるデータ（電圧信号Ｖ１のデジタルデータ）は、ロジック回路１５にて読み取ることができるようになっている。 The holding circuit 9 is a portion corresponding to an example of a “holding unit”, and is configured by, for example, a known semiconductor storage device, and temporarily outputs data output from the AD conversion unit 5 via the first output path 23. It is comprised so that it can hold regularly. Specifically, when the voltage signal V1 generated by the voltage signal generation unit 2 is input to the AD conversion unit 5, this data is converted into digital data by the AD conversion unit 5, and the first output path 23 is Through the holding circuit 9. The holding circuit 9 functions to temporarily hold this data (digital data of the voltage signal V1). Further, the data (digital data of the voltage signal V1) held in the holding circuit 9 in this way can be read by the logic circuit 15.

ロジック回路１５は、「他の回路部」の一例に相当する部分であり、演算動作、検出動作、計測動作などを行い得るものであり、少なくとも複数種類の機能を有すると共に各機能に対応する値が定められており、保持回路９に保持された値に対応する機能を実行するように構成されている。具体的には、設定モード後の通常モード時に保持回路９で保持された値（電圧信号Ｖ１）を読み取り、この値に対応する機能を実行するように構成されている。 The logic circuit 15 is a portion corresponding to an example of “another circuit unit”, and can perform a calculation operation, a detection operation, a measurement operation, and the like, and has at least a plurality of types of functions and values corresponding to the respective functions. Is defined, and the function corresponding to the value held in the holding circuit 9 is executed. Specifically, a value (voltage signal V1) held in the holding circuit 9 is read in the normal mode after the setting mode, and a function corresponding to this value is executed.

切替スイッチ１１は、「切替部」の一例に相当する部分であり、公知のスイッチ素子或いはスイッチ回路によって構成されており、例えば、制御部７からＬレベル信号が与えられるときには、ＡＤ変換部５の入力側に接続する経路をアナログ信号生成部３０からの信号経路２２に切り替え、制御部７からＨレベル信号が与えられるときには、ＡＤ変換部５の入力側に接続する経路を電圧信号生成部２からの信号経路２１に切り替えるように構成されている。 The changeover switch 11 is a portion corresponding to an example of a “switching unit”, and is configured by a known switch element or switch circuit. For example, when an L level signal is given from the control unit 7, When the path connected to the input side is switched to the signal path 22 from the analog signal generation unit 30 and an H level signal is given from the control unit 7, the path connected to the input side of the AD conversion unit 5 is switched from the voltage signal generation unit 2. The signal path 21 is configured to be switched.

切替スイッチ１２は、「第２切替部」に相当する部分であり、ＡＤ変換部５からの信号が送られる経路を、保持回路９に接続される第１出力経路２３とロジック回路１５に接続される第２出力経路２４とに切り替えるように機能する。この切替スイッチ１２は、公知のスイッチ素子或いはスイッチ回路によって構成されており、例えば、制御部７からＬレベル信号が与えられるときには、ＡＤ変換部５の出力側に接続する経路をロジック回路１５に接続される第２出力経路２４に切り替えるように動作する。また、制御部７からＨレベル信号が与えられるときには、ＡＤ変換部５の出力側に接続する経路を保持回路９に接続される第１出力経路２３に切り替えるように動作する。 The change-over switch 12 is a portion corresponding to a “second switching unit”, and is connected to the first output path 23 connected to the holding circuit 9 and the logic circuit 15 through which the signal from the AD conversion unit 5 is sent. Function to switch to the second output path 24. The changeover switch 12 is configured by a known switch element or switch circuit. For example, when an L level signal is given from the control unit 7, a path connected to the output side of the AD conversion unit 5 is connected to the logic circuit 15. The second output path 24 is operated so as to be switched. Further, when the H level signal is given from the control unit 7, the path connected to the output side of the AD conversion unit 5 operates to switch to the first output path 23 connected to the holding circuit 9.

制御部７は、入力信号に応じた制御を行い得る制御回路として構成されており、後述する所定の設定モードの時には、切替スイッチ１１に対して例えばＨレベル信号を出力し、電圧信号生成部２からの電圧信号がＡＤ変換部５に入力されるように切替スイッチ１１を制御する。また、設定モードの時には、切替スイッチ１２に対しても例えばＨレベル信号を出力し、ＡＤ変換部５から出力される信号が第１出力経路２３を介して保持回路９に送られるように切り替える。一方、設定モード後の通常モードの時には、切替スイッチ１１に対して例えばＬレベル信号を出力し、アナログ信号生成部３０からのアナログ信号がＡＤ変換部５に入力されるように切替スイッチ１１を制御する。また、通常モードの時には、切替スイッチ１２に対しても例えばＬレベル信号を出力し、ＡＤ変換部５から出力される信号が第２出力経路２４を介してロジック回路１５に送られるように切替スイッチ１２を制御する。 The control unit 7 is configured as a control circuit capable of performing control according to an input signal, and outputs, for example, an H level signal to the changeover switch 11 in a predetermined setting mode to be described later, and the voltage signal generation unit 2 The changeover switch 11 is controlled so that the voltage signal from is input to the AD converter 5. In the setting mode, for example, an H level signal is also output to the changeover switch 12, and the signal output from the AD conversion unit 5 is switched to be sent to the holding circuit 9 via the first output path 23. On the other hand, in the normal mode after the setting mode, for example, an L level signal is output to the changeover switch 11 and the changeover switch 11 is controlled so that an analog signal from the analog signal generation unit 30 is input to the AD conversion unit 5. To do. In the normal mode, for example, an L level signal is also output to the changeover switch 12 so that the signal output from the AD conversion unit 5 is sent to the logic circuit 15 via the second output path 24. 12 is controlled.

ＥＣＵ４０を構成する基板には、半導体装置１以外にも電源ＩＣ４２やフィルタ回路などが設けられている。電源ＩＣ４２は、公知の電源ＩＣとして構成されており、端子Ｔ１１を介してＥＣＵ４０の外部に設けられたバッテリ（例えば公知の車載用バッテリ等）６０から電力供給を受け、所定の定電圧を生成して出力するように構成されている。図１の例では、半導体装置１に設けられた端子Ｔ１を介して所定電圧が印加されるようになっている。 In addition to the semiconductor device 1, a power supply IC 42, a filter circuit, and the like are provided on the substrate constituting the ECU 40. The power supply IC 42 is configured as a known power supply IC, and receives a power supply from a battery (eg, a known vehicle-mounted battery) 60 provided outside the ECU 40 via a terminal T11 and generates a predetermined constant voltage. Output. In the example of FIG. 1, a predetermined voltage is applied via a terminal T 1 provided in the semiconductor device 1.

アナログ信号生成部３０からのアナログ信号は、端子Ｔ１０を通ってＥＣＵ４０内部に入力され、フィルタ回路及び端子Ｔ２を介して半導体装置１内部に入力されるようになっている。フィルタ回路は、抵抗Ｒ３及びコンデンサＣ１等からなる公知のＣＲフィルタ回路として構成されており、高周波信号を除去するローパスフィルタとして機能している。 An analog signal from the analog signal generation unit 30 is input into the ECU 40 through the terminal T10, and is input into the semiconductor device 1 through the filter circuit and the terminal T2. The filter circuit is configured as a known CR filter circuit including a resistor R3, a capacitor C1, and the like, and functions as a low-pass filter that removes a high-frequency signal.

アナログ信号生成部３０は、例えば、温度センサ、圧力センサ、流量センサ等の物理量センサなどによって構成されており、センサでの計測値に対応するアナログ信号（アナログ電圧信号）を端子Ｔ１０に出力するように構成されている。 The analog signal generation unit 30 includes, for example, a physical quantity sensor such as a temperature sensor, a pressure sensor, and a flow rate sensor, and outputs an analog signal (analog voltage signal) corresponding to a measurement value at the sensor to the terminal T10. It is configured.

次に、半導体装置１での動作について説明する。
半導体装置１では、端子Ｔ１に入力される電源電圧を制御部７で監視しており、端子Ｔ１に所定値以上の電源電圧が印加されない電源オフ状態から端子Ｔ１に所定値以上の電源電圧が印加される電源オン状態に変化したことを検出可能に構成されている。そして、端子Ｔ１に入力される電源電圧が所定値以上になった場合に、制御部７は設定モードとして動作し、図２に示すように電源投入後の一定期間、所定のスタートアップ動作を行う。具体的には、上述したように、切替スイッチ１１に対してＨレベル信号を出力して入力経路を経路２１側に切り替えると共に切替スイッチ１２に対してＨレベル信号を出力し、出力経路を経路２３側に切り替えるように制御を行う。このとき、図２に示すように、ＡＤ変換部（ＡＤコンバータ）５には、電圧信号生成部２からの電圧信号（即ち、抵抗体Ｒ１，Ｒ２（トリム抵抗）の分圧電圧）が入力され、ＡＤ変換部５からは、その分圧電圧をデジタルデータに変換したＡＤ変換値が出力される。そして、切替スイッチ１２は、ＡＤ変換部５と保持回路９とを導通させるように切り替わっているため、ＡＤ変換部５からのＡＤ変換値は、保持回路９に入力され、このＡＤ変換値が保持回路９で保持され続ける。 Next, the operation in the semiconductor device 1 will be described.
In the semiconductor device 1, the power supply voltage input to the terminal T 1 is monitored by the control unit 7, and a power supply voltage higher than a predetermined value is applied to the terminal T 1 from a power-off state where a power supply voltage higher than the predetermined value is not applied to the terminal T 1. It is configured to be able to detect the change to the power-on state. When the power supply voltage input to the terminal T1 becomes equal to or higher than a predetermined value, the control unit 7 operates as a setting mode, and performs a predetermined start-up operation for a certain period after the power is turned on as shown in FIG. Specifically, as described above, an H level signal is output to the changeover switch 11 to switch the input path to the path 21 side, and an H level signal is output to the changeover switch 12, and the output path is set to the path 23. Control to switch to the side. At this time, as shown in FIG. 2, the voltage signal from the voltage signal generator 2 (that is, the divided voltage of the resistors R1, R2 (trim resistor)) is input to the AD converter (AD converter) 5. The AD conversion unit 5 outputs an AD conversion value obtained by converting the divided voltage into digital data. Since the changeover switch 12 is switched so as to make the AD conversion unit 5 and the holding circuit 9 conductive, the AD conversion value from the AD conversion unit 5 is input to the holding circuit 9, and this AD conversion value is held. It continues to be held in the circuit 9.

一方、設定モード（制御部７からＨレベル信号（スタートアップ信号）を出力するスタートアップ動作）の開始から一定期間が経過した後には、制御部７は、通常モードとして動作し、電源オフ等の終了条件が成立するまで定常動作を行う。この定常動作時には、制御部７は、切替スイッチ１１に対してＬレベル信号を出力して入力経路を経路２２側に切り替えると共に、切替スイッチ１２に対してＬレベル信号を出力して出力経路を経路２４側に切り替えるように制御を行う。従って、マルチプレクサ３からの出力信号（代表例としてはアナログ信号生成部３０からのアナログ電圧信号）がＡＤ変換部（ＡＤコンバータ）５でデジタルデータに変換され、このデジタルデータはロジック回路１５に入力されて利用される。また、定常動作時には、保持回路９で保持されている値（上述の設定モード時に記憶された抵抗体Ｒ１，Ｒ２（トリム抵抗）の分圧電圧）をロジック回路１５が取得できるようになっており、ロジック回路１５に設けられたロジック機能切替部１７は、保持回路９で保持されている値に対応する機能を実行する。なお、保持回路９で保持されている値に応じて切り替えられる機能は特に限定されるものではなく、保持回路９での保持値がある値のときのロジック回路１５での制御内容と、保持回路９での保持値が他の値のときのロジック回路１５での制御内容とが異なる構成であれば本発明の概念に含まれる。 On the other hand, after a lapse of a certain period from the start of the setting mode (startup operation for outputting an H level signal (startup signal) from the control unit 7), the control unit 7 operates as a normal mode and ends conditions such as power off. Steady operation is performed until is established. During this steady operation, the control unit 7 outputs an L level signal to the changeover switch 11 to switch the input path to the path 22 side, and outputs an L level signal to the changeover switch 12 to route the output path. Control is performed to switch to the 24 side. Therefore, an output signal from the multiplexer 3 (typically an analog voltage signal from the analog signal generator 30) is converted into digital data by the AD converter (AD converter) 5, and this digital data is input to the logic circuit 15. Used. Further, at the time of steady operation, the logic circuit 15 can acquire the value held in the holding circuit 9 (the divided voltage of the resistors R1, R2 (trim resistor) stored in the above setting mode). The logic function switching unit 17 provided in the logic circuit 15 executes a function corresponding to the value held in the holding circuit 9. The function to be switched according to the value held in the holding circuit 9 is not particularly limited, and the control content in the logic circuit 15 when the holding value in the holding circuit 9 is a certain value, and the holding circuit Any configuration different from the control content in the logic circuit 15 when the holding value at 9 is another value is included in the concept of the present invention.

上記構成によれば、設定モードの時に、抵抗体Ｒ１，Ｒ２の抵抗値に応じた電圧信号（アナログ信号）がＡＤ変換部５によってデジタルデータに変換されて利用可能となる。従って、抵抗体Ｒ１，Ｒ２の抵抗値を調整しておくことで設定モードの際に所望の機能を指定する値が生成、出力されることになる。特にこの構成では、アナログ的に変化させ得る抵抗値によって機能を指定できるため、ビット数の自由度が高くなる。また、抵抗体Ｒ１，Ｒ２の抵抗値を調整すれば良いため、多数のヒューズを切断するといった加工が不要となり、製造工程に要する時間を短縮しやすくなる。更に、アナログ信号生成部３０からの信号を変換するＡＤ変換部５を、その変換を行わない時期（設定モードの時期）を利用して電圧信号（抵抗体Ｒ１，Ｒ２の抵抗値に応じた信号）の変換に利用しているため、それぞれ別個にＡＤ変換部を設ける構成と比較して部品点数の削減及び装置構成の小型化を図りやすくなる。 According to the above configuration, in the setting mode, the voltage signal (analog signal) corresponding to the resistance values of the resistors R1 and R2 is converted into digital data by the AD converter 5 and can be used. Therefore, by adjusting the resistance values of the resistors R1 and R2, a value specifying a desired function is generated and output in the setting mode. In particular, in this configuration, the function can be specified by a resistance value that can be changed in an analog manner, so that the degree of freedom in the number of bits is increased. Further, since it is only necessary to adjust the resistance values of the resistors R1 and R2, it is not necessary to cut a large number of fuses, and the time required for the manufacturing process can be easily shortened. Further, the AD conversion unit 5 that converts the signal from the analog signal generation unit 30 uses the time when the conversion is not performed (time of the setting mode) as a signal corresponding to the resistance value of the resistors R1 and R2. ), The number of parts can be reduced and the device configuration can be reduced in size compared to a configuration in which an AD conversion unit is provided separately.

また、本構成では、ＡＤ変換部５からの信号が送られる経路を、所定の第１出力経路２３と所定の第２出力経路２４とに切り替え可能な切替スイッチ１２（第２切替部）が設けられ、信号利用部８は、第１出力経路２３に接続されると共にＡＤ変換部５から出力された信号を保持する保持回路９（保持部）と、第２出力経路２４に接続されると共にＡＤ変換部５から出力された信号を利用するロジック回路１５（他の回路部）とを備えている。そして、制御部７は、設定モードの時には、ＡＤ変換部５から出力される信号が第１出力経路２３を介して保持回路９に送られ、通常モードの時には、ＡＤ変換部５から出力される信号が第２出力経路２４を介してロジック回路１５に送られるように切替スイッチ１２を制御している。
この構成では、設定モードの時に生成された電圧信号（抵抗体Ｒ１，Ｒ２の抵抗値に応じた信号）を、保持回路９によって保持し続けることができる。そして、通常モードに切り替わった後には、アナログ信号生成部３０からの信号をデジタルデータに変換して利用でき、且つ設定モード時に生成された電圧信号（抵抗体Ｒ１，Ｒ２の抵抗値に応じた信号）も保持回路９から読み出して利用できるようになる。 Further, in this configuration, there is provided a selector switch 12 (second switching unit) that can switch a path through which a signal from the AD conversion unit 5 is sent to a predetermined first output path 23 and a predetermined second output path 24. The signal utilization unit 8 is connected to the first output path 23 and is connected to the holding circuit 9 (holding unit) that holds the signal output from the AD conversion unit 5 and the second output path 24 and AD. And a logic circuit 15 (another circuit unit) that uses a signal output from the conversion unit 5. The control unit 7 sends a signal output from the AD conversion unit 5 to the holding circuit 9 via the first output path 23 in the setting mode, and outputs the signal from the AD conversion unit 5 in the normal mode. The changeover switch 12 is controlled so that the signal is sent to the logic circuit 15 via the second output path 24.
In this configuration, the voltage signal generated in the setting mode (a signal corresponding to the resistance values of the resistors R1 and R2) can be continuously held by the holding circuit 9. After switching to the normal mode, the signal from the analog signal generation unit 30 can be converted into digital data and used, and the voltage signal generated in the setting mode (a signal corresponding to the resistance values of the resistors R1 and R2). ) Can also be read from the holding circuit 9 and used.

また、本構成では、電圧信号生成部２において、直列に接続される抵抗体Ｒ１（第１抵抗部）及び抵抗体Ｒ２（第２抵抗部）の分圧比に基づいて電圧信号を生成する分圧回路が設けられており、抵抗体Ｒ１（第１抵抗部）及び抵抗体Ｒ２（第２抵抗部）の少なくともいずれかが抵抗値が調整されてなる抵抗体によって構成されている。この構成によれば、いずれかの抵抗部の調整により所望の電圧信号を生成し得る構成を簡易に実現できる。 In this configuration, the voltage signal generation unit 2 generates a voltage signal based on the voltage division ratio of the resistor R1 (first resistor unit) and the resistor R2 (second resistor unit) connected in series. A circuit is provided, and at least one of the resistor R1 (first resistor) and the resistor R2 (second resistor) is configured by a resistor whose resistance value is adjusted. According to this configuration, it is possible to easily realize a configuration capable of generating a desired voltage signal by adjusting any of the resistance units.

また、本構成では、抵抗体Ｒ１，Ｒ２が、トリミング可能な抵抗体によって構成されている。この構成によれば、抵抗体Ｒ１，Ｒ２の抵抗値をより細かく調整できることになり、電圧信号をより高精度に調整できると共にビット数をより自由度高く設定し得る構成を簡易に実現できる。また同時期のトリミング工程によって短時間で抵抗値を調整しやすいため、製造工程の時間短縮を図りやすく、更に、ウェハ製造後の後工程において機能の切り替えができるため、製造上の面でも、設計的な面でも有利な構成になる。 Further, in this configuration, the resistors R1 and R2 are configured by trimmable resistors. According to this configuration, the resistance values of the resistors R1 and R2 can be adjusted more finely, and a configuration in which the voltage signal can be adjusted with higher accuracy and the number of bits can be set with a higher degree of freedom can be easily realized. In addition, since the resistance value can be adjusted in a short time by the trimming process at the same time, it is easy to shorten the time of the manufacturing process, and the function can be switched in the post-process after the wafer manufacturing. This is also an advantageous configuration.

また、本構成に係る半導体装置１は、外部からの電力供給を受ける電源端子Ｔ１を備えており、電源端子Ｔ１を介して電力供給が開始された後の一定期間、設定モードとなるように構成されている。この構成によれば、電源投入後の初期に電圧信号生成部２によって指定された値（抵抗体Ｒ１，Ｒ２の抵抗値に応じた電圧信号値）を迅速に取得して機能を設定できるようになる。 Further, the semiconductor device 1 according to this configuration includes a power supply terminal T1 that receives external power supply, and is configured to be in a setting mode for a certain period after power supply is started through the power supply terminal T1. Has been. According to this configuration, it is possible to quickly obtain a value (voltage signal value corresponding to the resistance values of the resistors R1 and R2) designated by the voltage signal generation unit 2 at an initial stage after power-on and set the function. Become.

［第２実施形態］
次に、図３、図４を参照して第２実施形態について説明する。
第２実施形態に係る半導体装置１は、端子Ｔ３を介してリセット信号が入力されるようになっている点、及びリセット信号が入力されたことを設定モードのトリガ（即ち、スタートアップ動作のトリガ）としている点が第１実施形態と異なり、それ以外は第１実施形態と同様である。よって、図３に示すように、リセット信号を入力可能とするために追加した構成以外の他の構成は第１実施形態と同一の符号を付し、詳細な説明は省略する。また、制御等については、図４に示すようにスタートアップ動作の時期を第１実施形態と異ならせているだけで、それ以外は図２に示す第１実施形態の制御等と同様である。 [Second Embodiment]
Next, a second embodiment will be described with reference to FIGS.
In the semiconductor device 1 according to the second embodiment, the point that the reset signal is input via the terminal T3 and the fact that the reset signal is input triggers the setting mode (that is, the trigger for the startup operation). Unlike the first embodiment, the other points are the same as in the first embodiment. Therefore, as shown in FIG. 3, configurations other than the configuration added to enable input of the reset signal are denoted by the same reference numerals as those in the first embodiment, and detailed description thereof is omitted. Further, the control and the like are the same as the control and the like of the first embodiment shown in FIG. 2 except that the start-up operation timing is different from that of the first embodiment as shown in FIG.

図３に示すように、第２実施形態に係る半導体装置１は、装置外部から所定の外部リセット信号が入力される入力端子Ｔ３を備えており、入力端子Ｔ３にリセット信号が入力されたときに、ロジック回路１５にて所定のリセット動作（例えば予め定められた初期化動作）が行われるようになっている。また、入力端子Ｔ３に入力されるリセット信号は、制御部７でも検出できるようになっている。 As shown in FIG. 3, the semiconductor device 1 according to the second embodiment includes an input terminal T3 to which a predetermined external reset signal is input from the outside of the device, and when the reset signal is input to the input terminal T3. A predetermined reset operation (for example, a predetermined initialization operation) is performed in the logic circuit 15. Further, the reset signal input to the input terminal T3 can be detected by the control unit 7 as well.

半導体装置１に対して装置外からリセット信号（外部リセット信号）を与える構成は様々であり、図３では、電源ＩＣ４２から入力端子Ｔ３にリセット信号（例えばＬレベル信号）が出力されるようになっている。具体的には、電源ＩＣ４２の内部に公知の低電圧検出回路４２ａが設けられており、例えば、電源ＩＣ４２に印加されるバッテリ６０の電圧が所定値以下になったときに低電圧検出回路４２ａからリセット信号が出力されるようになっている。そして、本構成では、低電圧検出回路４２ａからの外部リセット信号が入力端子Ｔ３に入力された後の一定期間、設定モードとなるように構成されている。 There are various configurations for supplying a reset signal (external reset signal) to the semiconductor device 1 from outside the device. In FIG. 3, a reset signal (for example, an L level signal) is output from the power supply IC 42 to the input terminal T3. ing. Specifically, a known low voltage detection circuit 42a is provided inside the power supply IC 42. For example, when the voltage of the battery 60 applied to the power supply IC 42 becomes a predetermined value or less, the low voltage detection circuit 42a A reset signal is output. In this configuration, the setting mode is set for a certain period after the external reset signal from the low voltage detection circuit 42a is input to the input terminal T3.

具体的には、第１実施形態の制御に加え、又は第１実施形態の制御に代えて図４のような制御を行うように構成されており、第１実施形態で説明した定常動作時に入力端子Ｔ３に入力される外部リセット信号を制御部７で監視している。定常動作時において入力端子Ｔ３に外部リセット信号が入力されない間は、制御部７が通常モードとして動作し、半導体装置１は定常動作を続けるようになっている。一方、定常動作時に入力端子Ｔ３に外部リセット信号が入力されたときには、制御部７は、リセット信号が終了した後の一定期間、スタートアップ信号（Ｈレベル信号）を出力するスタートアップ動作を行う。具体的には、切替スイッチ１１に対してＨレベル信号を出力して入力経路を経路２１側に切り替えると共に切替スイッチ１２に対してＨレベル信号を出力し、出力経路を経路２３側に切り替えるように制御を行う。このとき、図４に示すように、ＡＤ変換部（ＡＤコンバータ）５には、電圧信号生成部２からの電圧信号（即ち、抵抗体Ｒ１，Ｒ２（トリム抵抗）の分圧電圧）が入力され、ＡＤ変換部５からは、その分圧電圧をデジタルデータに変換したＡＤ変換値が出力される。そして、切替スイッチ１２は、ＡＤ変換部５と保持回路９とを導通させるように切り替わっているため、ＡＤ変換部５からのＡＤ変換値は、保持回路９に入力され、このＡＤ変換値が保持回路９で保持され続ける。 Specifically, in addition to the control of the first embodiment or in place of the control of the first embodiment, the control as shown in FIG. 4 is performed, and the input is performed during the steady operation described in the first embodiment. The controller 7 monitors an external reset signal input to the terminal T3. During the steady operation, while the external reset signal is not input to the input terminal T3, the control unit 7 operates in the normal mode, and the semiconductor device 1 continues the steady operation. On the other hand, when an external reset signal is input to the input terminal T3 during steady operation, the control unit 7 performs a startup operation that outputs a startup signal (H level signal) for a certain period after the reset signal ends. Specifically, an H level signal is output to the changeover switch 11 to switch the input path to the path 21 side, and an H level signal is output to the changeover switch 12 to switch the output path to the path 23 side. Take control. At this time, as shown in FIG. 4, the voltage signal from the voltage signal generator 2 (that is, the divided voltage of the resistors R1 and R2 (trim resistor)) is input to the AD converter (AD converter) 5. The AD conversion unit 5 outputs an AD conversion value obtained by converting the divided voltage into digital data. Since the changeover switch 12 is switched so as to make the AD conversion unit 5 and the holding circuit 9 conductive, the AD conversion value from the AD conversion unit 5 is input to the holding circuit 9, and this AD conversion value is held. It continues to be held in the circuit 9.

一方、設定モード（スタートアップ動作）の開始から一定期間が経過した後には、制御部７は、再び通常モードとして動作し、定常動作を行う。この定常動作時には、制御部７は、切替スイッチ１１に対してＬレベル信号を出力して入力経路を経路２２側に切り替えると共に、切替スイッチ１２に対してＬレベル信号を出力して出力経路を経路２４側に切り替えるように制御を行う。従って、マルチプレクサ３からの出力信号（代表例としてはアナログ信号生成部３０からのアナログ電圧信号）がＡＤ変換部（ＡＤコンバータ）５でデジタルデータに変換され、このデジタルデータはロジック回路１５に入力されて利用される。また、定常動作時には、保持回路９で保持されている値（上述の設定モード時に記憶された抵抗体Ｒ１，Ｒ２（トリム抵抗）の分圧電圧）をロジック回路１５が取得できるようになっており、ロジック回路１５に設けられたロジック機能切替部１７は、保持回路９で保持されている値に対応する機能を実行する。 On the other hand, after a lapse of a certain period from the start of the setting mode (startup operation), the control unit 7 operates again as the normal mode and performs a steady operation. During this steady operation, the control unit 7 outputs an L level signal to the changeover switch 11 to switch the input path to the path 22 side, and outputs an L level signal to the changeover switch 12 to route the output path. Control is performed to switch to the 24 side. Therefore, an output signal from the multiplexer 3 (typically an analog voltage signal from the analog signal generator 30) is converted into digital data by the AD converter (AD converter) 5, and this digital data is input to the logic circuit 15. Used. Further, at the time of steady operation, the logic circuit 15 can acquire the value held in the holding circuit 9 (the divided voltage of the resistors R1, R2 (trim resistor) stored in the above setting mode). The logic function switching unit 17 provided in the logic circuit 15 executes a function corresponding to the value held in the holding circuit 9.

［第３実施形態］
次に、図５、図６を参照して第３実施形態について説明する。
第３実施形態に係る半導体装置１は、ロジック回路１５にて内部リセット信号が生成、出力されるようになっている点、及び内部リセット信号が生成、出力されたことを設定モードのトリガとしている点が第１実施形態と異なり、それ以外は第１実施形態と同様である。よって、図５に示すように、内部リセット信号を生成、出力するために追加された構成以外の他の構成については第１実施形態と同一の符号を付し、詳細な説明は省略する。 [Third Embodiment]
Next, a third embodiment will be described with reference to FIGS.
The semiconductor device 1 according to the third embodiment uses the point that the internal reset signal is generated and output by the logic circuit 15 and that the internal reset signal is generated and output as a trigger for the setting mode. The point is different from the first embodiment, and the other points are the same as the first embodiment. Therefore, as shown in FIG. 5, configurations other than the configuration added for generating and outputting the internal reset signal are denoted by the same reference numerals as those in the first embodiment, and detailed description thereof is omitted.

図５に示すように、第３実施形態に係る半導体装置１は、ロジック回路１５から内部リセット信号が生成、出力されるようになっており、内部リセット信号が生成された場合に、所定のリセット動作（例えば予め定められた初期化動作）が行われるようになっている。そして、内部リセット信号は、制御部７でも検出できるようになっている。 As shown in FIG. 5, in the semiconductor device 1 according to the third embodiment, an internal reset signal is generated and output from the logic circuit 15, and when the internal reset signal is generated, a predetermined reset is performed. An operation (for example, a predetermined initialization operation) is performed. The internal reset signal can also be detected by the control unit 7.

半導体装置１内において内部リセット信号が生成される構成は様々であり、図５では、ロジック回路１５に設けられたウォッチドック回路１９（リセット信号生成部）にて内部リセット信号が生成、出力されるようになっている。ウォッチドック回路１９は、公知のウォッチドックタイマとして構成されており、ロジック回路１５内の所定部位又はロジック回路１５外の所定部位からの信号を監視すると共に一定時間以上信号が検出されなかった場合に内部リセット信号（例えばＬレベル信号）を生成、出力するように構成されている。 There are various configurations in which the internal reset signal is generated in the semiconductor device 1. In FIG. 5, the internal reset signal is generated and output by the watchdog circuit 19 (reset signal generation unit) provided in the logic circuit 15. It is like that. The watchdog circuit 19 is configured as a known watchdog timer, and monitors a signal from a predetermined part in the logic circuit 15 or a predetermined part outside the logic circuit 15 and when a signal is not detected for a predetermined time or more. An internal reset signal (for example, an L level signal) is generated and output.

具体的には、例えば第１実施形態又は第２実施形態の制御に加え図６のような制御を行うように構成されており、第１実施形態で説明した定常動作時にウォッチドック回路１９にて所定部位から一定時間以上信号が出力されなくなる異常状態を監視している。この構成では、異常検出がなされる前の定常動作時には、第１実施形態や第２実施形態の制御によって保持回路９に前のＡＤ変換値（前回の設定モードのときに保持回路９に入力された値）が保持されており、この値に応じた機能をロジック回路１５にて実行している。そして、このような定常動作時にウォッチドック回路１９にて異常検出がなされた場合（図６では、この場合のＩＣ内部状態を「異常」として示している）、その直後に、内部リセット信号が生成、出力されるリセット状態となる（図６では、この場合のＩＣ内部状態を「リセット」として示している）。そして、このように内部リセット信号が生成、出力されたときには、制御部７は、内部リセット信号が終了した後の一定期間、スタートアップ信号（Ｈレベル信号）を出力するスタートアップ動作を行う（図６では、この場合のＩＣ内部状態を「スタートアップ」として示している）。具体的には、切替スイッチ１１に対してＨレベル信号を出力して入力経路を経路２１側に切り替えると共に切替スイッチ１２に対してＨレベル信号を出力し、出力経路を経路２３側に切り替えるように制御を行う。このとき、図６に示すように、ＡＤ変換部（ＡＤコンバータ）５には、電圧信号生成部２からの電圧信号（即ち、抵抗体Ｒ１，Ｒ２（トリム抵抗）の分圧電圧）が入力され、ＡＤ変換部５からは、その分圧電圧をデジタルデータに変換したＡＤ変換値が出力される。そして、切替スイッチ１２は、ＡＤ変換部５と保持回路９とを導通させるように切り替わっているため、ＡＤ変換部５からのＡＤ変換値は、保持回路９に入力され、このＡＤ変換値が保持回路９で保持され続ける。なお、この場合、リセット状態前に保持回路９で保持されていた値に代えて、保持回路９に新たに入力された値（変換値）が保持される。 Specifically, for example, the control as shown in FIG. 6 is performed in addition to the control in the first embodiment or the second embodiment, and the watchdog circuit 19 performs the steady operation described in the first embodiment. An abnormal state in which a signal is not output from a predetermined part for a predetermined time or longer is monitored. In this configuration, during the steady operation before the abnormality is detected, the previous AD conversion value is input to the holding circuit 9 (input to the holding circuit 9 in the previous setting mode) under the control of the first and second embodiments. And a function corresponding to this value is executed by the logic circuit 15. When an abnormality is detected by the watchdog circuit 19 during such a steady operation (in FIG. 6, the internal state of the IC in this case is shown as “abnormal”), an internal reset signal is generated immediately thereafter. The reset state is output (in FIG. 6, the internal state of the IC in this case is indicated as “reset”). When the internal reset signal is generated and output in this way, the control unit 7 performs a start-up operation for outputting a start-up signal (H level signal) for a certain period after the internal reset signal ends (in FIG. 6). In this case, the internal state of the IC is indicated as “startup”). Specifically, an H level signal is output to the changeover switch 11 to switch the input path to the path 21 side, and an H level signal is output to the changeover switch 12 to switch the output path to the path 23 side. Take control. At this time, as shown in FIG. 6, the voltage signal from the voltage signal generation unit 2 (that is, the divided voltage of the resistors R1 and R2 (trim resistor)) is input to the AD conversion unit (AD converter) 5. The AD conversion unit 5 outputs an AD conversion value obtained by converting the divided voltage into digital data. Since the changeover switch 12 is switched so as to make the AD conversion unit 5 and the holding circuit 9 conductive, the AD conversion value from the AD conversion unit 5 is input to the holding circuit 9, and this AD conversion value is held. It continues to be held in the circuit 9. In this case, instead of the value held in the holding circuit 9 before the reset state, the value (conversion value) newly input to the holding circuit 9 is held.

そして、このような設定モード（スタートアップ動作）の開始から一定期間が経過した後には、制御部７は、再び通常モードとして動作し、定常動作を行う（図６では、この場合のＩＣ内部状態を「定常動作」として示している）。この定常動作時には、制御部７は、切替スイッチ１１に対してＬレベル信号を出力して入力経路を経路２２側に切り替えると共に、切替スイッチ１２に対してＬレベル信号を出力して出力経路を経路２４側に切り替えるように制御を行う。従って、マルチプレクサ３からの出力信号（代表例としてはアナログ信号生成部３０からのアナログ電圧信号）がＡＤ変換部（ＡＤコンバータ）５でデジタルデータに変換され、このデジタルデータはロジック回路１５に入力されて利用される。また、定常動作時には、保持回路９で保持されている値（上述の設定モード時に記憶された抵抗体Ｒ１，Ｒ２（トリム抵抗）の分圧電圧）をロジック回路１５が取得できるようになっており、ロジック回路１５に設けられたロジック機能切替部１７は、保持回路９で保持されている値に対応する機能を実行する。 After a certain period of time has elapsed since the start of such a setting mode (startup operation), the control unit 7 operates again as a normal mode and performs a steady operation (in FIG. 6, the internal state of the IC in this case is changed). Shown as “steady operation”). During this steady operation, the control unit 7 outputs an L level signal to the changeover switch 11 to switch the input path to the path 22 side, and outputs an L level signal to the changeover switch 12 to route the output path. Control is performed to switch to the 24 side. Therefore, an output signal from the multiplexer 3 (typically an analog voltage signal from the analog signal generator 30) is converted into digital data by the AD converter (AD converter) 5, and this digital data is input to the logic circuit 15. Used. Further, at the time of steady operation, the logic circuit 15 can acquire the value held in the holding circuit 9 (the divided voltage of the resistors R1, R2 (trim resistor) stored in the above setting mode). The logic function switching unit 17 provided in the logic circuit 15 executes a function corresponding to the value held in the holding circuit 9.

［第４実施形態］
次に、図７、図８を参照して第４実施形態について説明する。
第４実施形態に係る半導体装置１は、信号入力端子Ｔ４を介してウェイクアップ信号が入力されるようになっている点、及びウェイクアップ信号が入力されたことを設定モードのトリガとしている点が第１実施形態と異なり、それ以外は第１実施形態と同様である。よって、図７に示すように、ウェイクアップ信号が入力される点以外は第１実施形態と同一の符号を付し、詳細な説明は省略する。また、制御等については、図８に示すようにスタートアップ動作の時期を第１実施形態と異ならせているだけで、それ以外は図２に示す第１実施形態の制御等と同様である。 [Fourth Embodiment]
Next, a fourth embodiment will be described with reference to FIGS.
The semiconductor device 1 according to the fourth embodiment has a feature that a wakeup signal is input via the signal input terminal T4 and that the setting mode is triggered by the input of the wakeup signal. Unlike the first embodiment, the rest is the same as the first embodiment. Therefore, as shown in FIG. 7, the same reference numerals as those in the first embodiment are given except that a wake-up signal is input, and detailed description thereof is omitted. Further, the control and the like are the same as the control and the like of the first embodiment shown in FIG. 2 except that the start-up operation timing is different from that of the first embodiment as shown in FIG.

図７に示すように、第４実施形態に係る半導体装置１は、装置外部から所定のウェイクアップ信号が入力される信号入力端子Ｔ４を備えている。半導体装置１は、所定条件が成立した場合（例えば、装置内で所定のスリープ条件が成立した場合、外部からスリープ指示がなされた場合、外部からの信号が一定時間途絶えた場合等）にロジック回路１５等がスリープ状態（例えば、一部回路の機能を停止させたり、或いは間欠駆動等を行う省電力モード）となるように構成されており、スリープ状態となった後、信号入力端子Ｔ４に対してウェイクアップ信号が入力された場合に、スリープ状態から復帰して定常動作を行うように構成されている。 As shown in FIG. 7, the semiconductor device 1 according to the fourth embodiment includes a signal input terminal T4 to which a predetermined wakeup signal is input from the outside of the device. The semiconductor device 1 has a logic circuit when a predetermined condition is satisfied (for example, when a predetermined sleep condition is satisfied in the apparatus, when a sleep instruction is given from the outside, or when an external signal is interrupted for a certain period of time). 15 and so on are configured to be in a sleep state (for example, a power saving mode in which the functions of some circuits are stopped or intermittently driven), and after entering the sleep state, the signal input terminal T4 is When a wake-up signal is input, the apparatus is configured to return from the sleep state and perform a steady operation.

半導体装置１に対して装置外からウェイクアップ信号を与える構成は様々であり、図７では、ＥＣＵ４０の外部に設けられたスイッチ信号生成部３２から端子Ｔ１２を介してマイコン４３にスイッチ信号が与えられたときに、マイコン４３から信号入力端子Ｔ４にウェイクアップ信号が出力されるようになっている。そして、信号入力端子Ｔ４に対してウェイクアップ信号が入力されたときには、ロジック回路１５がこのウェイクアップ信号を検出し、定常動作を行うように復帰するようになっている。また、信号入力端子Ｔ４に入力されるウェイクアップ信号は制御部７でも検出できるようになっている。 There are various configurations in which the wake-up signal is supplied to the semiconductor device 1 from outside the device. In FIG. 7, a switch signal is supplied to the microcomputer 43 from the switch signal generation unit 32 provided outside the ECU 40 via the terminal T12. The wake-up signal is output from the microcomputer 43 to the signal input terminal T4. When a wakeup signal is input to the signal input terminal T4, the logic circuit 15 detects the wakeup signal and returns to perform a steady operation. The wakeup signal input to the signal input terminal T4 can also be detected by the control unit 7.

具体的には、第１〜第３実施形態の制御に加えて図８のような制御を行うように構成されており、上述したスリープ状態のときに信号入力端子Ｔ４に入力されるウェイクアップ信号を制御部７で監視している。なお、スリープ状態のときには、保持回路９には、前回の設定モード時に保持されたＡＤ変換値（前回の設定モードのときに電圧信号生成部２から出力された電圧信号の値）が保持されるようになっている。 Specifically, in addition to the control of the first to third embodiments, the control as shown in FIG. 8 is performed, and the wakeup signal input to the signal input terminal T4 in the sleep state described above. Is monitored by the control unit 7. In the sleep state, the holding circuit 9 holds the AD conversion value held in the previous setting mode (the value of the voltage signal output from the voltage signal generation unit 2 in the previous setting mode). It is like that.

そして、スリープ状態のときに信号入力端子Ｔ４にウェイクアップ信号（例えばＬレベル信号）が入力された場合には、図８のように、制御部７は、ウェイクアップ信号が終了した後の一定期間、スタートアップ信号（Ｈレベル信号）を出力するスタートアップ動作を行う。具体的には、切替スイッチ１１に対してＨレベル信号を出力して入力経路を経路２１側に切り替えると共に切替スイッチ１２に対してＨレベル信号を出力し、出力経路を経路２３側に切り替えるように制御を行う。このとき、図８に示すように、ＡＤ変換部（ＡＤコンバータ）５には、電圧信号生成部２からの電圧信号（即ち、抵抗体Ｒ１，Ｒ２（トリム抵抗）の分圧電圧）が入力され、ＡＤ変換部５からは、その分圧電圧をデジタルデータに変換したＡＤ変換値が出力される。そして、切替スイッチ１２は、ＡＤ変換部５と保持回路９とを導通させるように切り替わっているため、ＡＤ変換部５からのＡＤ変換値は、保持回路９に入力され、このＡＤ変換値が保持回路９で保持され続ける。なお、この場合、スリープ状態のときに保持回路９で保持されていた値に代えて、保持回路９に新たに入力された値（変換値）が保持される。 When a wakeup signal (for example, an L level signal) is input to the signal input terminal T4 in the sleep state, the control unit 7 performs a certain period after the wakeup signal ends as shown in FIG. , Start-up operation for outputting a start-up signal (H level signal). Specifically, an H level signal is output to the changeover switch 11 to switch the input path to the path 21 side, and an H level signal is output to the changeover switch 12 to switch the output path to the path 23 side. Take control. At this time, as shown in FIG. 8, the voltage signal from the voltage signal generation unit 2 (that is, the divided voltage of the resistors R1, R2 (trim resistor)) is input to the AD conversion unit (AD converter) 5. The AD conversion unit 5 outputs an AD conversion value obtained by converting the divided voltage into digital data. Since the changeover switch 12 is switched so as to make the AD conversion unit 5 and the holding circuit 9 conductive, the AD conversion value from the AD conversion unit 5 is input to the holding circuit 9, and this AD conversion value is held. It continues to be held in the circuit 9. In this case, a value (conversion value) newly input to the holding circuit 9 is held instead of the value held by the holding circuit 9 in the sleep state.

一方、設定モード（スタートアップ動作）の開始から一定期間が経過した後には、制御部７は、通常モードとして動作し、定常動作を行う。この定常動作時には、制御部７は、切替スイッチ１１に対してＬレベル信号を出力して入力経路を経路２２側に切り替えると共に、切替スイッチ１２に対してＬレベル信号を出力して出力経路を経路２４側に切り替えるように制御を行う。従って、マルチプレクサ３からの出力信号（代表例としてはアナログ信号生成部３０からのアナログ電圧信号）がＡＤ変換部（ＡＤコンバータ）５でデジタルデータに変換され、このデジタルデータはロジック回路１５に入力されて利用される。また、定常動作時には、保持回路９で保持されている値（上述の設定モード時に記憶された抵抗体Ｒ１，Ｒ２（トリム抵抗）の分圧電圧）をロジック回路１５が取得できるようになっており、ロジック回路１５に設けられたロジック機能切替部１７は、保持回路９で保持されている値に対応する機能を実行する。 On the other hand, after a lapse of a certain period from the start of the setting mode (startup operation), the control unit 7 operates as a normal mode and performs a steady operation. During this steady operation, the control unit 7 outputs an L level signal to the changeover switch 11 to switch the input path to the path 22 side, and outputs an L level signal to the changeover switch 12 to route the output path. Control is performed to switch to the 24 side. Therefore, an output signal from the multiplexer 3 (typically an analog voltage signal from the analog signal generator 30) is converted into digital data by the AD converter (AD converter) 5, and this digital data is input to the logic circuit 15. Used. Further, at the time of steady operation, the logic circuit 15 can acquire the value held in the holding circuit 9 (the divided voltage of the resistors R1, R2 (trim resistor) stored in the above setting mode). The logic function switching unit 17 provided in the logic circuit 15 executes a function corresponding to the value held in the holding circuit 9.

［他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。 [Other Embodiments]
The present invention is not limited to the embodiments described with reference to the above description and drawings. For example, the following embodiments are also included in the technical scope of the present invention.

第４実施形態では、ウェイクアップ信号を与えるための構成例として図７のような構成を例示したが、このような構成に限られるものではなく、例えば、図９のような構成に変更してもよい。図９では、通信ドライバＩＣ４４がウェイクアップ信号を生成、出力するようになっている。具体的には例えば、ＥＣＵ４０とは異なるＥＣＵ５０から通信線及び端子Ｔ１３を介して通信ドライバＩＣ４４に信号が入力されるようになっており、通信ドライバＩＣ４４は、ＥＣＵ５０から所定信号を取得したときに信号入力端子Ｔ４にウェイクアップ信号を出力するようになっている。 In the fourth embodiment, the configuration as shown in FIG. 7 is exemplified as a configuration example for giving the wake-up signal. However, the configuration is not limited to such a configuration. For example, the configuration is changed to the configuration as shown in FIG. Also good. In FIG. 9, the communication driver IC 44 generates and outputs a wakeup signal. Specifically, for example, a signal is input to the communication driver IC 44 from the ECU 50 different from the ECU 40 via the communication line and the terminal T13, and the communication driver IC 44 receives a signal when acquiring a predetermined signal from the ECU 50. A wake-up signal is output to the input terminal T4.

第２実施形態では、半導体装置１に外部リセット信号を与える構成として図３のような構成を例示したが、このような構成に限られるものではなく、例えば図１０のような構成を用いてもよい。図１０では、電源ＩＣ４５の内部において、低電圧検出回路４６とウォッチドック監視回路４７とが設けられている。ウォッチドック監視回路４７は、例えば公知のウォッチドックタイマとして構成され、ロジック回路１５からは、端子Ｔ５に対して定期的にウォッチドックカウンタクリア信号が出力されるようになっており、ウォッチドック監視回路４７は、ロジック回路１５からの信号（ウォッチドックカウンタクリア信号）を監視すると共に一定時間以上当該信号（ウォッチドックカウンタクリア信号）が検出されなかった場合にＬレベル信号を出力するようになっている。一方、低電圧検出回路４６は、例えば、電源ＩＣ４２に印加されるバッテリ６０の電圧が所定値以下になったときにＬレベル信号が出力されるようになっている。そして、本構成では、低電圧検出回路４６からＨレベル信号が出力され、且つウォッチドック監視回路４７からＨレベル信号が出力される場合（即ち正常時）に、ＡＮＤ回路から入力端子Ｔ３に対してＨレベル信号（非リセット信号）が出力されるようになっており、低電圧検出回路４６及びウォッチドック監視回路４７の少なくともいずれかからＬレベル信号が出力される場合（即ち、異常時）に、ＡＮＤ回路から入力端子Ｔ３に対してＬレベル信号（外部リセット信号）が出力されるようになっている。つまり、電源ＩＣ４５の低電圧が検出される異常時又はウォッチドックカウンタクリア信号が一定時間以上検出されない異常時に入力端子Ｔ３に対して外部リセット信号が与えられるようになっている。 In the second embodiment, the configuration as shown in FIG. 3 is exemplified as the configuration for supplying the external reset signal to the semiconductor device 1, but the configuration is not limited to such a configuration, and for example, the configuration as shown in FIG. 10 may be used. Good. In FIG. 10, a low voltage detection circuit 46 and a watchdog monitoring circuit 47 are provided inside the power supply IC 45. The watchdog monitoring circuit 47 is configured as, for example, a known watchdog timer, and the logic circuit 15 periodically outputs a watchdog counter clear signal to the terminal T5. 47 monitors a signal (watchdog counter clear signal) from the logic circuit 15 and outputs an L level signal when the signal (watchdog counter clear signal) is not detected for a predetermined time or longer. . On the other hand, the low voltage detection circuit 46 outputs an L level signal when, for example, the voltage of the battery 60 applied to the power supply IC 42 becomes a predetermined value or less. In this configuration, when the H level signal is output from the low voltage detection circuit 46 and the H level signal is output from the watchdog monitoring circuit 47 (that is, in a normal state), the AND circuit outputs the input terminal T3. When an H level signal (non-reset signal) is output and an L level signal is output from at least one of the low voltage detection circuit 46 and the watchdog monitoring circuit 47 (that is, when there is an abnormality), An L level signal (external reset signal) is output from the AND circuit to the input terminal T3. In other words, an external reset signal is applied to the input terminal T3 when an abnormal condition is detected in which the low voltage of the power supply IC 45 is detected or when an abnormal condition in which the watchdog counter clear signal is not detected for a predetermined time or longer.

１…半導体装置
２…電圧信号生成部
５…ＡＤ変換部
７…制御部
８…信号利用部
９…保持回路（保持部）
１１…切替スイッチ（切替部）
１２…切替スイッチ（第２切替部）
１５…ロジック回路（他の回路部）
１９…ウォッチドック回路（リセット信号生成部）
２１…電圧信号生成部からの信号経路
２２…アナログ信号生成部からの信号経路
２３…第１出力経路
２４…第２出力経路
３０…センサ（アナログ信号生成部）
Ｒ１…抵抗体（第１抵抗部）
Ｒ２…抵抗体（第２抵抗部）
Ｔ１…電源端子
Ｔ３…入力端子
Ｔ４…信号入力端子 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device 2 ... Voltage signal generation part 5 ... AD conversion part 7 ... Control part 8 ... Signal utilization part 9 ... Holding circuit (holding part)
11 ... changeover switch (switching part)
12 ... changeover switch (second changeover part)
15 ... Logic circuit (other circuit part)
19: Watchdog circuit (reset signal generator)
21 ... Signal path from voltage signal generator 22 ... Signal path from analog signal generator 23 ... First output path 24 ... Second output path 30 ... Sensor (analog signal generator)
R1 ... resistor (first resistor)
R2 ... resistor (second resistor)
T1 ... Power supply terminal T3 ... Input terminal T4 ... Signal input terminal

Claims

A voltage signal generation unit (2) including a resistor (R1, R2) having a resistance value adjusted and capable of generating a voltage signal corresponding to the resistance value of the resistor (R1, R2);
An AD converter (5) for converting an input analog signal into a digital signal and outputting the digital signal;
A signal utilization unit (8) that utilizes a signal output from the AD conversion unit (5);
A path connected to the input side of the AD converter (5) is a signal path from the voltage signal generator (2) and another analog signal generator (30) different from the voltage signal generator (2). A switching unit (11) capable of switching to a signal path from
A control unit (7) for controlling the switching unit;
With
When the control unit (7) is in a predetermined setting mode, the voltage signal from the voltage signal generation unit (2) is input to the AD conversion unit (5), and in a normal mode other than the setting mode, The semiconductor device, wherein the switching unit (11) is controlled so that an analog signal from the other analog signal generation unit (30) is input to the AD conversion unit (5).

A second switching unit (12) is provided that can switch a path through which a signal from the AD conversion unit (5) is sent to a predetermined first output path (23) and a predetermined second output path (24). ,
The signal utilization unit (8)
A holding unit (9) connected to the first output path (23) and holding a signal output from the AD conversion unit (5);
Another circuit unit (15) connected to the second output path (24) and using a signal output from the AD conversion unit (5);
With
When the control unit (7) is in the setting mode, the signal output from the AD conversion unit (5) is sent to the holding unit (9) via the first output path (23). In the mode, the second switching unit (12) is set so that the signal output from the AD conversion unit (5) is sent to the other circuit unit (15) via the second output path (24). The semiconductor device according to claim 1, wherein the semiconductor device is controlled.

The voltage signal generation unit (2) includes a voltage dividing circuit (2) that generates the voltage signal based on a voltage division ratio of the first resistance unit (R1) and the second resistance unit (R2) connected in series. And at least one of said 1st resistance part (R1) and said 2nd resistance part (R2) is comprised by the resistor by which resistance value is adjusted, The Claim 1 or Claim 2 characterized by the above-mentioned. A semiconductor device according to 1.

4. The semiconductor device according to claim 1, wherein the resistors (R 1, R 2) are configured by trimmable resistors. 5.

Provided with a power supply terminal (T1) for receiving external power supply,
5. The semiconductor device according to claim 1, wherein the setting mode is set for a certain period after power supply is started through the power supply terminal (T 1).

Provided with an input terminal (T3) to which a predetermined external reset signal is input from the outside of the device,
6. The semiconductor device according to claim 1, wherein the setting mode is set for a predetermined period after the external reset signal is input to the input terminal (T 3).

A reset signal generator (19) capable of outputting a predetermined internal reset signal;
The semiconductor device according to any one of claims 1 to 6, wherein the setting mode is set for a certain period after the internal reset signal is output by the reset signal generation unit (19).

A signal input terminal (T4) for inputting a predetermined wake-up signal from the outside of the device,
When the wake-up signal is input to the signal input terminal (T4) after the semiconductor device (1) enters a predetermined sleep state, the setting is performed for a certain period after the wake-up signal is input. The semiconductor device according to claim 1, wherein the semiconductor device is in a mode.