JP2013211049A - 制御装置 - Google Patents
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Abstract
【解決手段】第一プロセッサが所定のプログラムを実行した結果として出力する第一情報から第一誤り検出符号を生成する。そして、第一プロセッサと同一の演算結果を出力するべく構成されている第二プロセッサがプログラムを実行した結果として出力する第二情報から第二誤り検出符号を生成する。そして、第一情報と第二情報が同一であるか否かを検出するとともに、第一誤り検出符号と第二誤り検出符号が同一であるか否かを検出し、検出の結果に基づいて第一情報あるいは第二情報のメインメモリへの書き込みを制御する。
【選択図】図2
Description
(1)制御システムの構成
(2)CPU装置の構成
(3)A系CRC回路の構成の一例
(4)ECC回路の構成の一例
(5)CPU装置のモード遷移
(6)CPU装置の動作
(7)CPU装置の故障検出範囲
[制御システムの構成]
以下、本発明の実施の形態の例について、図1〜図9を参照して説明する。
図1は、発明の一実施形態である制御システム101を示すブロック図である。
制御システム101は、CPU装置102と、上位装置103と、下位装置104と、制御対象105よりなる。
次に、制御システム101を構成するCPU装置102について図2を参照して説明する。
図2は、CPU装置102を示すブロック図である。なお、以下に示すCPU装置102は、CPU装置102が上位装置103からダウンロードしたプログラムに基づいて、安全モードで演算を行う場合を想定している。ただし、CPU装置102が、上位装置103から所定のプログラムをダウンロードするときだけは、安全モードとは異なる動作を行う。
制御装置204は、A系CRC回路209と、B系CRC回路212と、照合回路214と、ECC回路232と、割込制御部220とを含んで構成される。さらに、制御装置204は、ネットワークコントローラ206と、出力切替スイッチ221を含む。
ライト時のA系CRC回路209は、A系プロセッサ202から入力されるアドレスおよびデータを併せた64ビット幅のデータ列からCRCCを生成する。また、A系CRC回路209は、照合回路214とA系CRCCバス210で接続されており、生成したCRCCを照合回路214へ出力する。
次に、A系CRC回路209およびB系CRC回路212の回路構成の一例について図3を参照して説明する。
図3は、A系CRC回路209の一例およびその周辺を示す図である。なお、A系CRC回路209とB系CRC回路212は同じ回路であるので、B系CRC回路212の説明は省略する。
次に、ECC回路232の回路構成の一例について図4を参照して説明する。
図4は、ECC回路232の一例およびその周辺を示す図である。
第一切替スイッチ402の端子S4は内部バス215で照合回路214と接続されており、端子S5はメモリバス217でメインメモリ205と接続されており、端子S6はECC計算回路404と接続されている。この第一切替スイッチ402は、スイッチ制御回路411により接続する端子を制御される。具体的には、ライト時に、端子S4と端子S6を接続することで、ECC計算回路404と内部バス215を接続する。一方、リード時に、端子S5と端子S6を接続してECC計算回路404とメモリバス217を接続する。
第二切替スイッチ403の端子S7はCRCC内部バス216で照合回路214と接続されており、端子S8はCRCCメモリバス218でメインメモリ205と接続されており、端子S9はECC計算回路404と接続されている。この第二切替スイッチ403は、スイッチ制御回路411により接続する端子を制御される。具体的には、ライト時に、端子S7と端子S9を接続してECC計算回路404とCRCC内部バス216を接続する。一方、リード時に、端子S8と端子S9を接続してECC計算回路404とCRCCメモリバス218を接続する。
第三切替スイッチ405の端子S10はECC計算回路404と接続されており、端子S12はECC比較回路406と接続されており、端子S11はECCメモリバス219でメインメモリ205と接続されている。この第三切替スイッチ405は、スイッチ制御回路411により接続する端子を制御される。具体的には、ライト時に、端子S10と端子S11を接続してECC計算回路404で生成されたECCをECCメモリバス219に出力する。一方、リード時に、端子S10と端子S12を接続してECC計算回路404で生成されたECCをECC比較回路406に出力する。
次に、CPU装置102のモードの遷移について図5を参照して説明する。
図5は、CPU装置102のモードの遷移を示す状態遷移図である。
次に、安全モード時における制御装置204の動作を図6〜図8を参照して説明する。
図6は、故障がない場合の制御装置204の動作を示すタイミングチャートである。
図8は、制御装置204の動作を示すタイミングチャートである。なお、T801〜T809は図6に示すT601〜T609と同じなので、それらの説明は省略する。
次に、CPU装置102の故障検出範囲についてまとめる。
図9は、CPU装置102の故障検出範囲を示す表である。
図9(a)は、安全モードで稼働しているときのCPU装置102の故障検出範囲を示す表である。
Claims (2)
- 第一プロセッサが所定のプログラムを実行した結果としてメインメモリに格納される第一情報から第一誤り検出符号を作成し、予め前記メインメモリに記憶されている誤り検出符号である第二記憶情報と比較することで異常を検出する第一符号生成部と、
前記第一プロセッサと同一の演算結果を出力するべく構成されている第二プロセッサが前記プログラムを実行した結果として前記メインメモリに格納される第二情報から第二誤り検出符号を作成し、前記第二記憶情報と比較することで異常を検出する第二符号生成部と、
前記第一プロセッサ及び/又は前記第二プロセッサが前記メインメモリから前記第一情報あるいは前記第二情報である第一記憶情報を読み出す時、前記メインメモリから読み出した前記第一記憶情報と前記第二記憶情報に対し、必要に応じてエラー訂正を行って前記第一符号生成部及び前記第二符号生成部に供給する訂正処理部と、
前記第一符号生成部が前記第一誤り検出符号と前記第二記憶情報との不一致を検出した場合、及び/又は前記第二符号生成部が前記第二誤り検出符号と前記第二記憶情報との不一致を検出した場合、前記第一プロセッサが前記第一記憶情報を前記メインメモリから読み出す動作及び前記第二プロセッサが前記第二記憶情報を前記メインメモリから読み出す動作を禁止する、割込制御部と、
前記第一情報と前記第二情報が同一であるか否かを検出して前記割込制御部に報告すると共に、前記第一誤り検出符号と前記第二誤り検出符号が同一であるか否かを検出して前記割込制御部に報告することで、前記第一誤り検出符号と前記第二誤り検出符号とが同一でない時には、前記第一情報あるいは前記第二情報を第一記憶情報として前記メインメモリに書き込むことを禁止する照合部と
を備える制御装置。 - 前記割込制御部は、前記第一符号生成部、前記第二符号生成部及び前記照合部が前記故障の要因を登録する割込要因レジスタを有し、前記第一符号生成部が前記第一誤り検出符号と前記第二記憶情報との不一致を検出した場合、及び/又は前記第二符号生成部が前記第二誤り検出符号と前記第二記憶情報との不一致を検出した場合、前記メインメモリ又は前記訂正処理部に起因する故障として、前記割込要因レジスタに登録すると共に、前記照合部が前記第一情報と前記第二情報との不一致を検出した場合、及び/又は前記照合部が前記第一誤り検出符号と前記第二誤り検出符号との不一致を検出した場合、前記第一符号生成部、前記第二符号生成部、前記第一プロセッサ又は前記第二プロセッサに起因する故障として、前記割込要因レジスタに登録する、
請求項1記載の制御装置。
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