JP2013182634A - Semiconductor device - Google Patents
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Abstract
Description
本発明の実施形態は、例えばテスト回路を内蔵した半導体装置に関する。 Embodiments described herein relate generally to a semiconductor device incorporating a test circuit, for example.
例えばNANDフラッシュメモリは、データの書き込み、読み出しなどを行うために、多様な内部電圧が用いられている。このNANDフラッシュメモリの製造においては、ウェハテスタにより、ウェハ上のNANDフラッシュメモリの内部電圧で発生された電圧が規定値の範囲内であるかどうかをテスタ内においてモニタしている。 For example, a NAND flash memory uses various internal voltages for writing and reading data. In the manufacture of the NAND flash memory, the wafer tester monitors whether or not the voltage generated by the internal voltage of the NAND flash memory on the wafer is within a specified value range.
しかし、ウェハ上の複数のNANDフラッシュメモリの内部電圧をモニタするテストに長時間を要していた。 However, it takes a long time to monitor the internal voltages of a plurality of NAND flash memories on the wafer.
本実施形態は、テスト時間を短縮することが可能な半導体装置を提供しようとするものである。 The present embodiment is intended to provide a semiconductor device capable of reducing the test time.
実施形態の半導体装置は、テスト装置から供給される第1、第2のテストコマンドを受ける第1のパッドと、前記第1のパッドに供給された前記第1、第2のテストコマンドに基づき、テストすべき電圧を発生する電圧生成回路と、前記第1のテストコマンドに対応して、前記テスト装置から供給される前記テストすべき電圧の下限値の電圧に対応する第1のモニタ電圧を受け、前記第2のテストコマンドに対応して、前記テストすべき電圧の上限値の電圧に対応する第2のモニタ電圧を受ける第2のパッドと、前記電圧生成回路から供給される前記テストすべき電圧と、前記第2のパッドから供給される前記第1のモニタ電圧とを比較して第1又は第2の論理レベルの一方の出力信号を出力し、前記電圧生成回路から供給される前記テストすべき電圧と、前記第2のパッドから供給される前記第2のモニタ電圧とを比較して第1、第2の論理レベルの一方の出力信号を出力する比較器と、前記第1のテストコマンドに基づき、前記比較器の出力信号を反転して前記第1のパッドに供給し、前記第2のテストコマンドに基づき、前記比較器の出力信号を反転せずに出力するデータ反転部とを具備することを特徴とする。 The semiconductor device according to the embodiment is based on the first pad that receives the first and second test commands supplied from the test apparatus, and the first and second test commands supplied to the first pad. A voltage generation circuit for generating a voltage to be tested, and a first monitor voltage corresponding to a voltage of a lower limit value of the voltage to be tested supplied from the test device in response to the first test command; In response to the second test command, the second pad that receives the second monitor voltage corresponding to the voltage of the upper limit value of the voltage to be tested, and the test to be supplied from the voltage generation circuit The test is supplied from the voltage generation circuit by comparing the voltage and the first monitor voltage supplied from the second pad to output one output signal of the first or second logic level. A comparator for comparing a power voltage with the second monitor voltage supplied from the second pad and outputting one output signal of a first or second logic level; and the first test command And a data inverting unit for inverting the output signal of the comparator and supplying the inverted signal to the first pad and outputting the output signal of the comparator without inverting based on the second test command. It is characterized by doing.
以下、実施の形態について、図面を参照して説明する。 Hereinafter, embodiments will be described with reference to the drawings.
図1は、実施形態に係る半導体装置の一例を示すものであり、本実施形態をNANDフラッシュメモリに適用した場合を示している。 FIG. 1 shows an example of a semiconductor device according to the embodiment, and shows a case where the present embodiment is applied to a NAND flash memory.
図1において、半導体装置1は、NANDフラッシュメモリ2、コントローラ3、ECC(Error Checking and Correcting)部4、インターフェース部5、及びテスト回路部6を備えている。
In FIG. 1, the semiconductor device 1 includes a NAND flash memory 2, a
<NANDフラッシュメモリ2>
NANDフラッシュメモリ2は、メモリセルアレイ10、ロウデコーダ(RDC)11、ページバッファ12、電圧生成回路13、NANDシーケンサ14、オシレータ(OSC)15,16、データ転送部17、及びトリミング回路18を備えている。
<NAND flash memory 2>
The NAND flash memory 2 includes a
メモリセルアレイ10は、図示せぬ複数のメモリセルを含むNANDストリングを複数個、有する。これらNANDストリングは、例えば直列に接続された複数のメモリセルと、複数のメモリセルを挟むように接続された2個の選択ゲートトランジスタを有する。このメモリセルは、図示せぬ複数のワード線、選択ゲート線、及びビット線を用いて選択可能とされている。
The
ロウデコーダ11は、データの書き込み、読み出し、及び消去の際に、ワード線及び選択ゲート線を選択し、所定の電圧をワード線及び選択ゲート線に転送する。
The
ページバッファ12は、メモリセルアレイ10の1ページと同じ大きさのデータをセンスして、保持する機能を有する。すなわち、ページバッファ12は、読み出し時、メモリセルアレイ10から読み出された1ページ分のデータを一時的に格納し、書き込み時、メモリセルアレイ10に書き込むべき1ページ分のデータを一時的に格納する。
The
なお、例えばNAND型フラッシュメモリの場合、ワード線を共有する複数のメモリセルの一群をページとして、読み出し動作、書き込み動作が行われる。 For example, in the case of a NAND flash memory, a read operation and a write operation are performed using a group of a plurality of memory cells sharing a word line as a page.
また、ページバッファ12は、データの読み出しの際に、ページデータのうちアドレスで指定された例えば64ビットのデータをデータ転送部17へ送り、データの書き込みの際には、64ビットのデータをデータ転送部17から受ける。さらに、ページバッファ12は、書き込みデータをメモリセルアレイ10に書き込み、かつメモリセルアレイ10からデータを読み出す図示せぬセンスアンプを含んでいる。
Further, the
電圧生成回路13は、データの書き込み、読み出し、及び消去に必要な電圧(VREF、VPASS、VREAD、VPGM、VERAなど)を発生し、この電圧をロウデコーダ11などに供給する。
The
NANDシーケンサ14は、NANDフラッシュメモリ2全体の動作を司る。すなわち、NANDシーケンサ14は、コントローラ3から各種の命令を受けると、これに応答して、データの書き込み、読み出し、及び消去などのシーケンスを実行する。さらに、NANDシーケンサ14は、各種シーケンスに従って、電圧生成回路13やページバッファ12の動作を制御する。
The
オシレータ15は、内部クロックICLKを生成し、この内部クロックICLKをNANDシーケンサ14に供給する。NANDシーケンサ14は、この内部クロックICLKに同期して動作する。また、NANDシーケンサ14は、内部クロックICLKから幾つかのクロック信号を生成し、このクロックをデータ転送部17に供給する。
The
オシレータ16は、内部クロックACLKを生成し、この内部クロックACLKをコントローラ3に供給する。内部クロックACLKは、コントローラ3が動作するための基準クロックである。
The
データ転送部17は、ページバッファ12とECC部4との間のデータ転送、及びページバッファ12とインターフェース部5との間のデータ転送を制御する。この制御のため、データ転送部17は、図示せぬ複数のバスと複数のラッチ回路とを備えている。
The
トリミング回路18は、電圧生成回路13により発生される電圧を制御するものであり、発生すべき電圧に対応して予め設定されたパラメータとしての複数の数値データを保持する図示せぬレジスタを有している。トリミング回路18は、アドレス/コマンド発生回路54からコマンドが供給されると、コマンドに対応する数値データを選択し、電圧生成回路13に供給する。電圧生成回路13は、供給された数値データに基づき、電圧を発生する。
The
<ECC部4>
ECC部4は、NANDフラッシュメモリ2からデータを読み出すとき、読み出されたデータついてエラーの検出及び訂正を行う。また、NANDフラッシュメモリ2にデータを書き込むプログラム時、プログラムすべきデータについてパリティデータを生成する。ECC部4は、ECCバッファ21及びECCエンジン22を備えている。
<ECC part 4>
When reading data from the NAND flash memory 2, the ECC unit 4 detects and corrects errors in the read data. Further, parity data is generated for data to be programmed at the time of programming to write data to the NAND flash memory 2. The ECC unit 4 includes an ECC buffer 21 and an
ECCバッファ21は、NANDデータバスによってデータ転送部17と接続されている。ECCバッファ21は、ECC処理(データ読み出し時は誤り訂正、プログラム時はパリティデータの生成)のために一時的にデータを格納する。ECCバッファ21は、例えば32ビット幅のデータバスでデータ転送部17と接続されている。
The ECC buffer 21 is connected to the
ECCエンジン22は、ECCバッファ21に保持されたデータを用いてECC処理を行う。具体的には、ECCエンジン22は、ECCバッファ21に入力されたデータの誤り訂正し、訂正したデータを再びECCバッファ21に出力する。
The
すなわち、ECC部4は、データの書き込み時、インターフェース部5からページバッファ12に転送されたデータに対してパリティデータを生成する。また、データの読み出し時、メモリセルアレイ10から読み出され、ページバッファ12に転送されたデータの誤りを検出し、誤りを訂正する。
That is, the ECC unit 4 generates parity data for the data transferred from the interface unit 5 to the
<インターフェース部5>
インターフェース部5は、例えばインターフェース(I/F)31を備えている。
<Interface unit 5>
The interface unit 5 includes an interface (I / F) 31, for example.
インターフェース31は、パッド41を介して、半導体装置1外部のホスト機器や後述するテスト装置100との間で、データ、制御信号、コマンド及びアドレス等の様々な信号の受け渡しを行なう。制御信号の一例は、半導体装置1全体をイネーブルにするチップイネーブル信号/CE、アドレスをラッチさせるためのアドレスバリッド信号/AVD、バースト読み出し用のクロックCLK、書き込み動作をイネーブルにするためのライトイネーブル信号/WE、及びデータの外部への出力をイネーブルにするためのアウトプットイネーブル信号/OEなどである。また、インターフェース31は、ホスト機器からの書き込み要求及び読み出し要求などに係る制御信号をコントローラ3へ送る。
The
さらに、インターフェース31は、後述するテスト時、テスト装置100からパッド41を介して供給されるコマンドを受けてコントローラ3へ送り、テスト回路6から出力されるステータス信号を、パッド41を介してテスト装置100に送る。
Further, the
<コントローラ3>
コントローラ3は、半導体装置1全体の動作を司る。コントローラ3は、レジスタ51、コマンドユーザインターフェース(CUI)52、ステートマシン53、アドレス/コマンド発生回路54、及びアドレス/タイミング発生回路(Add/Timing)55を備えている。
<
The
レジスタ51は、インターフェース31から供給される例えば読み出しコマンドや書き込みコマンド、及びテストコマンドを保持する。
The
コマンドユーザインターフェース52は、所定のコマンドがレジスタ51に保持されることで、半導体装置1に対してファンクション実行コマンドが与えられたことを認識し、内部コマンド信号をステートマシン53へ送る。
The
ステートマシン53は、コマンドユーザインターフェース52から供給される内部コマンド信号に基づいて、半導体装置1内のシーケンス動作を制御する。ステートマシン53がサポートするファンクションは、書き込み、読み出し、及び消去を含め多数ある。ステートマシン53は、これらのファンクションを実行するように、NANDフラッシュメモリ2の動作を制御する。
The
アドレス/コマンド発生回路54は、ステートマシン53の制御に基づいてNANDフラッシュメモリ2の動作を制御する。具体的には、アドレス/コマンド発生回路54は、オシレータ16から供給される内部クロックACLKと同期して、NANDフラッシュメモリ2の動作を制御するアドレスやコマンド(Write/Read/Load)等を生成し、これらをNANDシーケンサ14へ送る。
The address /
さらに、アドレス/コマンド発生回路54は、電圧生成回路13により電圧を生成させるとき、コマンドCMD_UVMON、CMD_OVMONを生成する。アドレス/コマンド発生回路54は、トリミング回路18及びデータ反転回路62にコマンドCMD_UVMON及びコマンドCMD_OVMONを供給する。トリミング回路18は、コマンドCMD_OVMONが、信号“0”であるとき、電圧生成回路13により生成される電圧を上昇させ、コマンドCMD_UVMONが、信号“0”であるとき、電圧生成回路13により生成される電圧を低下させる。なお、詳細は、図2を用いて後述する。
Further, the address /
また、後述する電圧生成回路13のテスト時において、コマンドCMD_UVMON、及びコマンドCMD_OVMONは、共に“1”に設定される。このため、トリミング回路18の動作が停止され、電圧生成回路13は、トリミングせずに、テスト時のコマンドにより選択された電圧を生成する。なお、詳細は、図2を用いて後述する。
In the test of the
アドレス/タイミング発生回路55は、ステートマシン53の制御に基づいてECCエンジン22の動作を制御する。具体的には、ECCエンジン22において必要なアドレスやコマンドを発行し、これらをECCエンジン22へ供給する。
The address /
<テスト回路6>
テスト回路6は、半導体装置の製造工程において、電圧生成回路13により生成された電圧が規定の範囲内であるかどうかをテストし、テスト結果を出力する。テスト時、半導体装置1が形成されたウェハは、テスト装置100に装着され、テスト装置100の図示せぬプローブが半導体装置1のパッド41、42に接触される。この状態において、テスト装置100からテスト内容を示すコマンドがパッド41に供給され、パッド42にコマンドに対応した基準電圧が供給される。
<
The
テスト回路6は、後述するように、コマンドに従って電圧生成回路13により生成されたテスト電圧(図1のVREF,VPASS,VREAD等)とテスト装置100から供給されたモニタ電圧VMONxとを比較し、電圧生成回路13により生成されたテスト電圧が規定の範囲内であるかどうかをステータス信号としてテスト装置100に出力する。
As will be described later, the
具体的には、テスト回路6は、比較器61、データ反転回路62、ステータス保持回路63を有する。
Specifically, the
比較器61は、テストパッド42に供給された基準電圧としてのモニタ電圧VMONxと電圧生成回路13により生成されたテストすべき電圧(例えばVREF)とを比較する。このモニタ電圧VMONxは、電圧生成回路13により発生されるテストすべき電圧に応じて、テスト装置100にて変更される。モニタ電圧VMONxは、例えばコマンドに従って電圧生成回路13により生成される電圧の上限値と下限値の電圧である。電圧生成回路13により発生される電圧(例えばVREF)が、例えば12Vである場合、上限値のモニタ電圧VMONxは、例えば13Vに設定され、下限値のモニタ電圧VMONxは、例えば11Vに設定される。
The
なお、本実施形態では、モニタ電圧VMONxは、コマンドに従って電圧生成回路13により生成される電圧の上限値と下限値の電圧として説明をするが、これに限定されることなく、例えば電圧生成回路13により発生される電圧(例えばVREF)が、例えば12Vである場合、第1モニタ電圧VMONxは、例えば12Vに設定され、第2モニタ電圧VMONxは、第1モニタ電圧よりも電圧生成回路13により発生される電圧が大きいとき、上限に許容できる範囲の電圧(例えば13V)に設定され、第1モニタ電圧よりも電圧生成回路13により発生される電圧が小さいとき、下限に許容できる範囲の電圧(例えば11V)に設定される。
In the present embodiment, the monitor voltage VMONx is described as a voltage having an upper limit value and a lower limit value of the voltage generated by the
比較器61は、例えば先ず、下限値のモニタ電圧VMONxと電圧生成回路13により発生される電圧VREFとを比較し、次いで、上限値のモニタ電圧VMONxと電圧生成回路13により発生される電圧VREFとを比較する。すなわち、比較器61は、電圧生成回路13により発生される電圧VREFが下限値のモニタ電圧VMONx(11V)より大きい場合、出力信号FLTRIMLとしてローレベル(“0”)を出力し、電圧生成回路13により発生される電圧VREFが上限値のモニタ電圧VMONx(13V)より小さい場合、出力信号FLTRIMLとしてハイレベル(“1”)を出力する。
For example, the
VMONx(11V)<VREF =“0”
VMONx(13V)>VREF =“1”
比較器61の出力信号FLTRIMLは、トリミング回路18とデータ反転回路62に供給される。トリミング回路18は、テスト時、後述するように、アドレス/コマンド発生回路54から供給される内部コマンドCMD_UVMONがハイレベルのとき、及びCMD_OVMONがハイレベルのとき停止される。
VMONx (11V) <VREF = “0”
VMONx (13V)> VREF = “1”
The output signal FLTRIML of the
内部コマンドCMD_UVMONは、上限値のモニタ電圧VMONxと電圧生成回路13により発生される電圧VREFとを比較する場合のコマンドであり、内部コマンドCMD_OVMONは、下限値のモニタ電圧VMONxと電圧生成回路13により発生される電圧VREFとを比較する場合のコマンドである。
The internal command CMD_UVMON is a command for comparing the upper limit monitor voltage VMONx with the voltage VREF generated by the
また、データ反転回路62は、内部コマンドCMD_UVMONがハイレベルのとき、比較器61の出力信号FLTRIMLをそのまま出力し、内部コマンドCMD_OVMONがハイレベルのとき、比較器61の出力信号FLTRIMLを反転して出力する。すなわち、比較器61において、下限値のモニタ電圧VMONxと電圧生成回路13により発生される電圧VREFとが比較され、VMONx(11V)<VREFであり、比較器61の出力信号FLTRIMLが信号“0”のとき、この信号“0”が反転され、信号“1”として出力される。データ反転回路62の出力信号は、ステータス保持回路63に一旦保持され、インターフェース31、パッド41を介してテスト装置100に供給される。
The
図2は、テスト回路6の具体例を示すものであり、図2において、図1と同一部分には同一符号を付している。
FIG. 2 shows a specific example of the
図2において、アドレス/コマンド発生回路54から出力される内部コマンドCMD_UVMON、CMD_OVMONは、NAND回路60aの入力端に供給されている。NAND回路60aの出力端は、AND回路60bの入力端に接続されている。
In FIG. 2, internal commands CMD_UVMON and CMD_OVMON output from the address /
このAND回路60bの入力端には、さらに、比較器61の出力端が接続されるとともに、例えばトリミング回路を制御するための内部コマンドCMD_TRIMが供給されている。この内部コマンドCMD_TRIMは、図1に示すアドレス/コマンド発生回路54により生成される。AND回路60bの出力端は、トリミング回路18の入力端に接続され、トリミング回路18の出力端は、電圧生成回路13の入力端に接続されている。
The output terminal of the
テスト時、内部コマンドCMD_UVMON、CMD_OVMONは、共にハイレベルとされている。このため、NAND回路60aの出力信号はローレベルであり、AND回路60bの入力条件は満足されず、トリミング回路18は、トリミング動作が停止される。このとき、トリミング回路18は、アドレス/コマンド発生回路54から供給される信号Param_INに基づき、コマンドCMD1、CMD2に対応するテストすべき電圧を生成するための数値データを電圧生成回路13に供給する。このため、電圧生成回路13は、テスト時、コマンドCMD1、CMD2に対応するテストすべき電圧を発生する。すなわち、テスト時、CMD_UVMON、又はCMD_OVMONはハイレベルとなるためトリミング回路18は動作しない。しかし、トリミング回路18には予めトリミングでの結果がラッチされているため、テスト時、電圧発生回路13はそのトリミング結果に応じた電圧を比較器61へ出力する。
During the test, the internal commands CMD_UVMON and CMD_OVMON are both at a high level. Therefore, the output signal of the
電圧生成回路13の出力端は、比較器61の一方入力端に接続されている。比較器61の他方入力端はパッド42に接続されている。比較器61の出力端は、AND回路60bに接続されると共に、データ反転回路62に接続されている。
The output terminal of the
このデータ反転回路62は、2入力の選択回路62aとインバータ回路62bにより構成されている。比較器61の出力信号は、選択回路62aの第1の入力端に接続されるとともに、インバータ回路62bを介して選択回路62aの第2の入力端に接続されている。選択回路62aは、内部コマンドCMD_UVMONにより第1の入力端に供給される信号を選択し、内部コマンドCMD_OVMONにより第2の入力端に供給される信号を選択する。このため、内部コマンドCMD_UVMONにより選択される信号は、反転されずに出力され、内部コマンドCMD_OVMONにより選択される信号は、インバータ回路62bにより反転されて出力される。
The
データ反転回路62の出力信号としてのステータス信号Aは、タイミング回路64に供給される。このタイミング回路64は、例えばフリップフロップ回路64a、インバータ回路64b、NOR回路64c、AND回路64d、インバータ回路64eを有する。
A status signal A as an output signal of the
フリップフロップ回路64aは、クロック信号WEnCLKに従ってステータス信号Aを保持する。クロック信号WEnCLKは、例えばオシレータ15から出力される内部クロックICLKに基づき生成される。フリップフロップ回路64aの出力信号は、インバータ回路64bを介してNOR回路64cの一方入力端に供給される。
The flip-
また、AND回路64dの入力端には、半導体装置1のレディ又はビジー状態を示すレディ/ビジー信号(R/B)、及び例えば半導体装置1の状態を示すチップステータス信号CSが供給されている。このAND回路64dの出力信号は、NOR回路64cの他方入力端に供給される。NOR回路64cの出力信号は、インバータ回路64eを介してステータス保持回路63に供給される。
Also, a ready / busy signal (R / B) indicating the ready or busy state of the semiconductor device 1 and a chip status signal CS indicating the state of the semiconductor device 1, for example, are supplied to the input terminal of the AND
ステータス保持回路63は、例えばクロック信号MargeCLKにより動作するフリップフロップ回路63aによって構成され、インバータ回路64eから出力されるステータス信号は、このフリップフロップ回路63aに保持される。このフリップフロップ回路63aの出力端は、インターフェース31に接続され、このインターフェース31は、パッド41に接続されている。クロック信号MargeCLKは、例えばオシレータ15から出力される内部クロックICLKに基づき生成される。
The
尚、タイミング回路64は、上記構成に限定されるものではない。
The
(テスト動作)
図3は、テスト装置100の動作を示している。図3を参照して、図1、図2に示すテスト回路6の動作について説明する。
(Test operation)
FIG. 3 shows the operation of the
前述したように、半導体装置の製造工程において、半導体装置の電圧生成回路13により発生される電圧をテストする時、半導体装置が形成されたウェハは、テスト装置100に装着され、テスト装置100の図示せぬプローブが半導体装置1のパッド41、42に接触される。
As described above, when testing the voltage generated by the
この状態において、テスト装置100により、テストすべき電圧が選択される(S11)。この電圧は、前述したように、電圧VERF、VPASS、VREADなどである。ここで、電圧VERFは基準電圧であり、電圧VPASSはNANDフラッシュメモリの書き込み時に非選択のメモリセルをオンとさせる電圧であり、電圧VREADは、読み出し時に非選択のメモリセルをオンとさせる電圧である。ここでは、基準電圧VREFが選択されたものと仮定する。
In this state, the
次に、テスト装置100は、選択された電圧VREFの下限値をテストするためのコマンドCMD1を発行する(S12)。ここで、コマンドCMD1は、テスト動作を実行するコマンドであり、テストをする対象の電圧を示す部分と、上限値のテスト又は下限値のテストであることを示す部分を含む。
Next, the
このコマンドCMD1は、図1における半導体装置1のパッド41、インターフェース31、レジスタ51、CUI52、ステートマシン53、アドレス/コマンド発生回路54に供給される。アドレス/コマンド発生回路54は、コマンドCMD1に基づき、内部コマンドCMD_OVMON(“1”)を発生する。この内部コマンドCMD_OVMONは、トリミング回路18に供給される。トリミング回路18は、内部コマンドCMD_OVMONが“1”であるとき、トリミング動作を行わない。このため、電圧生成回路13は、信号Param_INに基づき予め設定されたパラメータに従って、11Vの電圧VREFを発生する。この発生された電圧VREFは、比較器61の一方入力端に供給される。
The command CMD1 is supplied to the
尚、上記パラメータは、トリミングテストと本実施形態のテストの間で電源を切った場合、パワー・オン・リセット時に、トリミングテストでセットされたパラメータが設定される。また、トリミングテストと本実施形態のテストの間で電源を切らず、トリミングと本実施形態のテストを連続して実行する場合、トリミングテストでセットされたパラメータが設定されたまま本実施形態のテストが実行される。 Note that, when the power is turned off between the trimming test and the test of the present embodiment, the parameters set in the trimming test are set at power-on / reset. When the trimming test and the test of the present embodiment are continuously performed without turning off the power between the trimming test and the test of the present embodiment, the test of the present embodiment is performed with the parameters set in the trimming test being set. Is executed.
次に、テスト装置100は、テストすべき電圧のモニタ電圧VMONxの下限値を発生し、半導体装置1のパッド42に供給する(S13)。すなわち、この例の場合、テスト装置100は、モニタ電圧VMONxの下限値としてVREF(12V)の下限値(11V)をパッド42に供給する。このモニタ電圧VMONxの下限値は、パッド42から比較器61の他方入力端に供給される。
Next, the
比較器61は、モニタ電圧VMONxの下限値と電圧生成回路13により発生された電圧VREFを比較する。この結果、VMONx(11V)<VREF(12V)の関係を満たす場合、比較器61は出力信号FLGTRIMLとして信号“0”を出力する。この信号FLGTRIMLは、データ反転回路62に供給される。データ反転回路62は、内部コマンドCMD_OVMONが“1”であるとき、入力されたデータを反転して出力する。このため、信号FLGTRIML=“0”は反転され、データ反転回路62は、テスト結果がパスであることを示すステータス信号A=“1”を出力する。この信号A=“1”は、ステータス保持回路63に一旦保持される。
The
一方、比較の結果、VMONx(11V)<VREF(12V)の関係を満たさない場合、比較器61は出力信号FLGTRIMLとして信号“1”を出力する。この信号FLGTRIMLは、データ反転回路62により反転されて出力される。このため、信号FLGTRIML=“1”は反転され、データ反転回路62は、テスト結果がフェイルであることを示すステータス信号A=“0”を出力する。この信号A=“0”は、ステータス保持回路63に一旦保持される。
On the other hand, if the comparison does not satisfy the relationship of VMONx (11V) <VREF (12V), the
ステータス保持回路63に保持されたパス又はフェイルを示すステータス信号Aは、テスト装置100からステータスリードコマンドが発行された場合読み出され、インターフェース31、パッド41を介してテスト装置100に供給される。
A status signal A indicating a pass or a failure held in the
テスト装置100は、ステータス信号Aがパスかどうかを判別する(S14)。この結果、ステータス信号Aがフェイルを示す場合、その半導体装置1はリジェクトされ、テスト動作が終了される(S19)。
The
一方、ステータス信号Aがパスを示す場合、テスト装置100は、選択された電圧の上限値をテストするためのコマンドCMD2を発行する(S15)。
On the other hand, when the status signal A indicates a path, the
このコマンドCMD2は、図1における半導体装置1のパッド41、インターフェース31、レジスタ51、コマンドユーザインターフェース52、ステートマシン53を介してアドレス/コマンド発生回路54に供給される。このアドレス/コマンド発生回路54は、供給されたコマンドに従って、上限値をテストするためのコマンドCMD_UVMON(“1”)を発生する。この内部コマンドCMD_UVMONは、トリミング回路18に供給される。トリミング回路18は、内部コマンドCMD_UVMONが“1”であるとき、トリミングを行わない。このため、電圧生成回路13は、信号Param_INに基づき予め設定されたパラメータに従って、13Vの電圧VREFを発生する。この発生された電圧VREFは、比較器61の一方入力端に供給される。
The command CMD2 is supplied to the address /
次に、テスト装置100は、テストすべき電圧のモニタ電圧VMONxの上限値を発生し、半導体装置1のパッド42に供給する(S16)。すなわち、この例の場合、テスト装置100は、モニタ電圧VMONxの上限値としてVREF(12V)の上限値(13V)をパッド42に供給する。このモニタ電圧VMONxの上限値は、パッド42から比較器61の他方入力端に供給される。
Next, the
比較器61は、モニタ電圧VMONxの上限値と電圧生成回路13により発生された電圧VREFを比較する。この結果、VMONx(13V)>VREF(12V)の関係を満たす場合、比較器61は出力信号FLGTRIMLとして信号“1”を出力する。この信号FLGTRIMLは、データ反転回路62に供給される。データ反転回路62は、内部コマンドCMD_UVMONが“1”であるとき、入力されたデータを反転せずそのまま出力する。このため、データ反転回路62は、テスト結果がパスであることを示すステータス信号A=“1”を出力する。この信号A=“1”は、ステータス保持回路63に一旦保持される。
The
一方、比較の結果、VMONx(13V)>VREF(12V)の関係を満たさない場合、比較器61は出力信号FLGTRIMLとして信号“0”を出力する。この信号FLGTRIMLも、データ反転回路62により反転されず、そのまま出力される。このため、データ反転回路62は、テスト結果がフェイルであることを示すステータス信号A=“0”を出力する。このステータス信号A=“0”は、ステータス保持回路63に一旦保持される。
On the other hand, if the comparison does not satisfy the relationship of VMONx (13V)> VREF (12V), the
ステータス保持回路63に保持されたパス又はフェイルを示すステータス信号Aは、テスト装置100からステータスリードコマンドが発行された場合読み出され、インターフェース31、パッド41を介してテスト装置100に供給される。
A status signal A indicating a pass or a failure held in the
次いで、テスト装置100は、ステータス信号Aがパスかどうかを判別する(S17)。この結果、ステータス信号Aがフェイルを示す場合、その半導体装置1はリジェクトされ、テスト動作が終了される(S19)。
Next, the
一方、ステータス信号Aがパスを示す場合、全ての電圧のテストが完了したかどうかが判別される(S18)。この結果、完了していない場合、制御がステップS11に移行され、次にテストすべき電圧が選択され、上記と同様の動作が繰り返される。 On the other hand, if the status signal A indicates a pass, it is determined whether or not all the voltage tests have been completed (S18). As a result, if it is not completed, the control proceeds to step S11, the voltage to be tested next is selected, and the same operation as described above is repeated.
また、ステップS19において、全ての電圧のテストが完了したものと判別された場合、その半導体装置1の電圧テストはパスしたものと判断される(S20)。 If it is determined in step S19 that all voltage tests have been completed, it is determined that the voltage test of the semiconductor device 1 has passed (S20).
(テスト装置)
図4は、テスト装置100と、DUT(Device Under Test)としての複数の半導体装置(半導体チップ)の関係を示している。
(Test equipment)
FIG. 4 shows the relationship between the
図4に示すように、テスト装置100は、電圧生成回路101と制御部102を有している。制御部102は、ウェハ110に設けられた複数の半導体装置1に対して、前述したコマンドCMD1又はCMD2を同時に供給するとともに、電圧生成回路101により発生されたテストすべき電圧の下限値としてのモニタ電圧VMONx、又は上限値としてのモニタ電圧VMONxを、複数の半導体装置1に対して同時に供給する。各半導体装置1は、内部において、モニタ電圧VMONxと電圧生成回路13により発生された電圧とを比較器61により比較し、比較結果をステータス信号Aとしてステータス保持回路63に保持する。各半導体装置1のステータス保持回路63に保持されたステータス信号Aは、制御部102からステータスリードコマンドを発行することにより、同時にテスト装置100に取り込まれ、制御部102により、ステータス信号Aがパスであるかフェイルであるかが判別される。
As illustrated in FIG. 4, the
上記テスト装置100は、一般的なテスト装置のように、各半導体装置から出力される電圧を測定するための複数の測定回路を必要としない。このため、構成を簡単化することができる。しかも、複数の半導体装置1を同時にテストすることができるため、テスト時間を短縮することが可能である。
The
上記実施形態によれば、半導体装置1の内部に比較器61を設け、半導体装置1内の電圧生成回路13により発生されたテストすべき電圧と、テスト装置100から供給されたモニタ電圧VMONxとを比較器61により比較し、この比較結果をステータス信号Aとしてテスト装置100に供給している。このため、半導体装置1は、電圧生成回路13に発生された電圧をテスト装置100に供給せず、比較結果を示すステータス信号をテスト装置100に供給し、テスト装置100は、半導体装置1から供給された電圧が規定値の範囲内であるかどうかを比較せず、半導体装置1から供給されたステータス信号がパスであるかフェイルであるかを判別している。したがって、テスト装置の構成を簡単化でき、テスト時間を短縮することが可能である。
According to the embodiment, the
すなわち、本実施形態によれば、テスト時に、半導体装置1は、テスト装置100からテストすべき電圧とその下限値を示すコマンドCMD1、又はテストすべき電圧とその上限値を示すコマンドCMD2を受けるとともに、テスト装置100からテストすべき電圧の下限値を示す電圧VMONx、又は上限値を示す電圧VMONxを受け、電圧生成回路13から出力される電圧と下限値又は上限値を示す電圧VMONxとを比較器61により比較し、この比較結果をステータス信号としてテスト装置に供給している。このため、一般的なテスト装置のように、複数の半導体装置1からテストすべき電圧を受け、テスト装置において、電圧が規定の上限値と下限値の範囲内であるかを判断するテスト回路を有する必要がない。したがって、テスト装置の構成を簡単化することが可能である。
That is, according to the present embodiment, during the test, the semiconductor device 1 receives the command CMD1 indicating the voltage to be tested and the lower limit value from the
また、一般的なテスト装置の場合、テスト回路の数は、ウェハ上の半導体チップの数より少ない。このため、テスト装置内において、各半導体装置から供給される電圧をテストする場合、テスト装置は、ウェハに含まれる複数の半導体装置から供給される電圧を順次テストする必要がある。したがって、テストに長時間を必要とする。 In the case of a general test apparatus, the number of test circuits is smaller than the number of semiconductor chips on the wafer. For this reason, when testing the voltage supplied from each semiconductor device in the test apparatus, the test apparatus needs to sequentially test the voltages supplied from a plurality of semiconductor devices included in the wafer. Therefore, a long time is required for the test.
これに対して、本実施形態の場合、半導体装置1内にテスト回路6を有し、図3に示すように、テスト装置100から各半導体装置1にコマンドと電圧を同時に供給し、各半導体装置1から出力されるステータス信号Aを同時にテスト装置100内に取り込むことが可能である。このため、テスト時間を大幅に短縮することが可能である。
On the other hand, in the case of this embodiment, the semiconductor device 1 has the
また、テスト装置100から出力されるモニタ電圧VMONxは、テスト装置によるばらつきが少ない。このため、複数のテスト装置を用いて複数のウェハを同時にテストする場合において、各テスト装置から出力される正確な電圧を用いて、各半導体装置をテストすることができるため、正確なテストを行うことが可能である。
Further, the monitor voltage VMONx output from the
しかも、半導体装置1のデータ反転回路62は、比較器61による電圧生成回路13から出力される電圧と下限値のモニタ電圧VMONxとの比較結果(信号FLGTRIML)を反転してステータス保持回路63に供給し、比較器61による電圧生成回路13から出力される電圧と上限値のモニタ電圧VMONxとの比較結果(信号FLGTRIML)は反転せずにステータス保持回路63に供給している。このため、ステータス保持回路63は、テスト対象の電圧の下限値及び上限値のテスト結果を共にステータス信号A=“1”として保持することができる。したがって、テスト装置は、上限値、及び下限値のテストのパス結果をステータ信号A=“1”として扱うことができるため、パス又はフェイルの判別を高速に行うことが可能である。
In addition, the
また、データ変換回路62は、比較器61の出力信号が供給される第1の入力端と、比較器61の出力信号が反転して供給される第2の入力端とを有する選択回路62aにより構成され、この選択回路62aは、内部コマンドCMD_UVMONに基づき、第1の入力端の信号を出力し、内部コマンドCMD_OVMONに基づき、第2の入力端の信号を出力している。このため、簡単な構成により、電圧の下限値に対応する比較結果に対応するデータを反転することが可能である。
The
尚、上記実施形態は、NANDフラッシュメモリに本実施形態を適用した場合について説明したが、これに限定されるものではなく、内部において、種々の電圧を発生する半導体装置に適用可能なことは言うまでもない。 In the above embodiment, the case where the present embodiment is applied to the NAND flash memory has been described. However, the present embodiment is not limited to this, and it is needless to say that the embodiment can be applied to a semiconductor device that generates various voltages inside. Yes.
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。 In addition, the present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Moreover, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above embodiments. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.
1…半導体装置、2…NANDフラッシュメモリ、6…テスト回路、13…電圧生成回路、41、42…パッド、61…比較器、62…データ反転回路、62a…選択回路、63…ステータス回路、100…テスト装置。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... NAND flash memory, 6 ... Test circuit, 13 ... Voltage generation circuit, 41, 42 ... Pad, 61 ... Comparator, 62 ... Data inversion circuit, 62a ... Selection circuit, 63 ... Status circuit, 100 ... test equipment.
Claims (4)
前記第1のパッドに供給された前記第1、第2のテストコマンドに基づき、テストすべき電圧を発生する電圧生成回路と、
前記第1のテストコマンドに対応して、前記テスト装置から供給される前記テストすべき電圧の下限値の電圧に対応する第1のモニタ電圧を受け、前記第2のテストコマンドに対応して、前記テストすべき電圧の上限値の電圧に対応する第2のモニタ電圧を受ける第2のパッドと、
前記電圧生成回路から供給される前記テストすべき電圧と、前記第2のパッドから供給される前記第1のモニタ電圧とを比較して第1又は第2の論理レベルの一方の出力信号を出力し、前記電圧生成回路から供給される前記テストすべき電圧と、前記第2のパッドから供給される前記第2のモニタ電圧とを比較して第1、第2の論理レベルの一方の出力信号を出力する比較器と、
前記第1のテストコマンドに基づき、前記比較器の出力信号を反転して前記第1のパッドに供給し、前記第2のテストコマンドに基づき、前記比較器の出力信号を反転せずに出力するデータ反転部と
を具備することを特徴とする半導体装置。 A first pad for receiving first and second test commands supplied from a test apparatus;
A voltage generation circuit for generating a voltage to be tested based on the first and second test commands supplied to the first pad;
In response to the first test command, a first monitor voltage corresponding to a lower limit voltage of the voltage to be tested supplied from the test device is received, and in response to the second test command, A second pad for receiving a second monitor voltage corresponding to the upper limit voltage of the voltage to be tested;
The voltage to be tested supplied from the voltage generation circuit is compared with the first monitor voltage supplied from the second pad to output one output signal of the first or second logic level. Then, the voltage to be tested supplied from the voltage generation circuit is compared with the second monitor voltage supplied from the second pad to output one of the first and second logic levels. A comparator that outputs
Based on the first test command, the output signal of the comparator is inverted and supplied to the first pad, and based on the second test command, the output signal of the comparator is output without being inverted. A semiconductor device comprising: a data inverting unit.
前記複数の半導体装置のそれぞれは、
前記テスト装置から供給される第1、第2のテストコマンドを受ける第1のパッドと、
前記第1のパッドに供給された前記第1、第2のテストコマンドに基づき、テストすべき電圧を発生する電圧生成回路と、
前記第1のテストコマンドに対応して、前記テスト装置から供給される前記テストすべき電圧の下限値の電圧に対応する第1のモニタ電圧を受け、前記第2のテストコマンドに対応して、前記テストすべき電圧の上限値の電圧に対応する第2のモニタ電圧を受ける第2のパッドと、
前記電圧生成回路から供給される前記テストすべき電圧と、前記第2のパッドから供給される前記第1のモニタ電圧とを比較して第1又は第2の論理レベルの一方の出力信号を出力し、前記電圧生成回路から供給される前記テストすべき電圧と、前記第2のパッドから供給される前記第2のモニタ電圧とを比較して第1、第2の論理レベルの一方の出力信号を出力する比較器と、
前記第1のテストコマンドに基づき、前記比較器の出力信号を反転して前記第1のパッドに供給し、前記第2のテストコマンドに基づき、前記比較器の出力信号を反転せずに出力するデータ反転部と
を具備することを特徴とする半導体装置。 Having a plurality of semiconductor devices connected to the test device;
Each of the plurality of semiconductor devices is
A first pad for receiving first and second test commands supplied from the test apparatus;
A voltage generation circuit for generating a voltage to be tested based on the first and second test commands supplied to the first pad;
In response to the first test command, a first monitor voltage corresponding to a lower limit voltage of the voltage to be tested supplied from the test device is received, and in response to the second test command, A second pad for receiving a second monitor voltage corresponding to the upper limit voltage of the voltage to be tested;
The voltage to be tested supplied from the voltage generation circuit is compared with the first monitor voltage supplied from the second pad to output one output signal of the first or second logic level. Then, the voltage to be tested supplied from the voltage generation circuit is compared with the second monitor voltage supplied from the second pad to output one of the first and second logic levels. A comparator that outputs
Based on the first test command, the output signal of the comparator is inverted and supplied to the first pad, and based on the second test command, the output signal of the comparator is output without being inverted. A semiconductor device comprising: a data inverting unit.
前記選択回路は、前記第1のテストコマンドに基づき前記第2の入力端の信号を選択して出力し、前記第2のテストコマンドに基づき、前記第1の入力端の信号を選択して出力することを特徴とする請求項1又は2記載の半導体装置。 The data inverting unit includes a selection circuit including a first input terminal to which an output signal of the comparator is supplied and a second input terminal to which an inverted signal of the output signal of the comparator is supplied.
The selection circuit selects and outputs the signal at the second input terminal based on the first test command, and selects and outputs the signal at the first input terminal based on the second test command. The semiconductor device according to claim 1, wherein:
前記保持部に保持された第1及び第2のステータス信号は、前記テスト装置から供給されるコマンドにより読み出され、前記テスト装置に供給されることを特徴とする請求項3記載の半導体装置。 A holding unit for holding a first status signal output from the data inversion unit based on the first test command and a second status signal output from the data inversion unit based on the second test command; In addition,
4. The semiconductor device according to claim 3, wherein the first and second status signals held in the holding unit are read by a command supplied from the test apparatus and are supplied to the test apparatus.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012044626A JP2013182634A (en) | 2012-02-29 | 2012-02-29 | Semiconductor device |
Publications (1)
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Family Applications (1)
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