JP2013171913A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To prevent an occurrence of cracks in bonding of a stacked semiconductor chip without causing grow in chip size and a short circuit between wires.SOLUTION: A semiconductor device comprises: a wiring board having first and second connection pads; a first semiconductor chip which is mounted on the wiring board and has a first electrode pad; a spacer stacked on the first semiconductor chip so as to expose the first electrode pad; a second semiconductor chip which is stacked on the spacer so as to have an overhang part projecting from the space to on the first electrode pad and which has a second electrode pad on the overhang part; a first wire for connecting the first electrode pad and the first connection pad; and a second wire for connecting the second electrode pad and the second connection pad. The first wire includes bump-shaped one end part connected to on the first electrode pad, another end part connected to on the connection pad and an intermediate part which links the one end part and the other end part, in which a part of the intermediate part except a linking part with the one end part is formed to contact the one end.

Description

本発明は、半導体装置に関し、特に、積層された複数の半導体チップを含む半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a plurality of stacked semiconductor chips.

複数の半導体チップを単一のパッケージに収めたＭＣＰ（Multi Chip Package）型半導体装置として、複数の半導体チップを積層したものがある。   As an MCP (Multi Chip Package) type semiconductor device in which a plurality of semiconductor chips are housed in a single package, there is one in which a plurality of semiconductor chips are stacked.

複数の半導体チップを積層する場合、半導体チップ間にスペーサを介在させたり、あるいは相互に位置をずらすなどして、上段の半導体チップの一部を側方へ突き出させることがある。この突き出した部分（オーバーハング部）に電極パッドが形成されていると、そこにワイヤボンディングを行ったとき、上段の半導体チップが撓み、クラックを生じさせる恐れがある。   When a plurality of semiconductor chips are stacked, a part of the upper semiconductor chip may be protruded to the side by interposing a spacer between the semiconductor chips or shifting the positions thereof. If an electrode pad is formed on this protruding portion (overhang portion), when wire bonding is performed there, there is a risk that the upper semiconductor chip will bend and cause cracks.

そこで、関連する半導体装置では、オーバーハング部の下面を、下段の半導体チップに接続されたボンディングワイヤのループ部分や、下段の半導体チップあるいは搭載基板に設けられたダミーワイヤ若しくはダミーバンプによって支持するようにしている（例えば、特許文献１〜３参照）。   Therefore, in the related semiconductor device, the lower surface of the overhang portion is supported by a bonding wire loop connected to the lower semiconductor chip, or a dummy wire or dummy bump provided on the lower semiconductor chip or the mounting substrate. (For example, refer to Patent Documents 1 to 3).

特開２０１１−０８６９４３号公報JP 2011-086943 A 特開２００９−１９４１８９号公報JP 2009-194189 A 特開２００９−０９９６９７号公報JP 2009-099697 A

しかしながら、上段の半導体チップのオーバーハング部をボンディングワイヤのループ部分で支持する構造は、強度が不足し、ボンディング時のオーバーハング部への荷重を支えきれないおそれがある。ボンディング時の荷重を支えきれない場合、上段の半導体チップにクラックが生じるおそれがあるだけでなく、上段の半導体チップの撓みによってボンディングワイヤそのものが変形し、隣接する他のボンディングワイヤと接触してショートするおそれがある。   However, the structure in which the overhang portion of the upper semiconductor chip is supported by the loop portion of the bonding wire has insufficient strength and may not be able to support the load on the overhang portion during bonding. If the load during bonding cannot be supported, not only the upper semiconductor chip may crack, but also the upper bonding of the upper semiconductor chip may cause deformation of the bonding wire itself and contact with other adjacent bonding wires to cause a short circuit. There is a risk.

また、ダミーワイヤやダミーバンプを用いる場合には、下段の半導体チップ上にダミーパッドを形成する必要があり、その領域を確保するため半導体チップが大型化する。   In addition, when using dummy wires or dummy bumps, it is necessary to form dummy pads on the lower semiconductor chip, and the semiconductor chip is increased in size to secure the area.

さらに、ボンディングワイヤのループ部分を用いる場合及びダミーワイヤ若しくはダミーバンプを用いる場合のいずれにおいても、これらをオーバーハング部に当接させるために、その高さを揃える工程が必要となる。加えて、いずれの場合も、モールド時に、オーバーハング部とワイヤ又はバンプとの当接部の周辺にボイドが発生し易い。   Furthermore, in both cases where the loop portion of the bonding wire is used and when the dummy wire or the dummy bump is used, a step of aligning the heights is required to bring them into contact with the overhang portion. In addition, in either case, voids are likely to occur around the contact portion between the overhang portion and the wire or bump during molding.

本発明の一実施の形態に係る半導体装置は、第１及び第２の接続パッドを有する配線基板と、前記配線基板上に搭載され、第１の電極パッドを有する第１の半導体チップと、前記第１の電極パッドを露出させるように、前記第１の半導体チップ上に積層されたスペーサと、前記スペーサから前記第１の電極パッド上に突き出す第１のオーバハング部を持つように、前記スペーサ上に積層され、前記第１のオーバハング部に設けられた第２の電極パッドを有する第２の半導体チップと、前記第１の電極パッドと前記第１の接続パッドとを接続する第１のワイヤと、前記第２の電極パッドと前記第２の接続パッドとを接続する第２のワイヤと、を含み、前記第１のワイヤは、前記第１の電極パッド上に接続されたバンプ状の第１の一端部と、前記接続パッド上に接続された第１の他端部と、前記第１の一端部と前記第１の他端部とを連結する第１の中間部とを有し、前記第１の一端部との連結部を除く、前記第１の中間部の一部が前記第１の一端部上に接触するように構成される。   A semiconductor device according to an embodiment of the present invention includes a wiring board having first and second connection pads, a first semiconductor chip mounted on the wiring board and having a first electrode pad, A spacer stacked on the first semiconductor chip so as to expose the first electrode pad, and a first overhang portion protruding from the spacer onto the first electrode pad. And a second semiconductor chip having a second electrode pad provided in the first overhang portion, and a first wire connecting the first electrode pad and the first connection pad, A second wire connecting the second electrode pad and the second connection pad, and the first wire is a bump-shaped first connected to the first electrode pad. One end of the A first other end connected to the connecting pad; a first intermediate portion connecting the first end and the first other end; and the first end A part of the first intermediate portion excluding the connecting portion is configured to come into contact with the first end portion.

また、本発明の他の実施の形態に係る半導体装置の製造方法は、配線基板上に第１の半導体チップを搭載し、前記第１の半導体チップに設けられた第１の電極パッドを露出させるように、前記第１の半導体チップ上にスペーサを積層し、前記第１の電極パッドに第１のワイヤの第１の一端部を接着してバンプ状とし、前記第１の一端部に連続する第１のネック部を折り畳み、前記第１のワイヤの第１の他端部を前記配線基板に設けられた第１の接続パッドに接続し、前記スペーサから前記第１の電極パッド上に突き出す第１のオーバハング部を持つように、前記スペーサ上に第２の半導体チップを積層し、前記第１のオーバハング部に設けられた第２の電極パッドと前記配線基板に設けられた第２の接続パッドとを第２のワイヤで接続し、前記第２の電極パッドに前記第２のワイヤを接続する際、前記第１のネック部で前記第２の半導体チップに印加される荷重を支持する。   According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, wherein a first semiconductor chip is mounted on a wiring board and a first electrode pad provided on the first semiconductor chip is exposed. As described above, a spacer is stacked on the first semiconductor chip, and a first end portion of the first wire is bonded to the first electrode pad to form a bump, and is continuous with the first end portion. A first neck portion is folded, a first other end portion of the first wire is connected to a first connection pad provided on the wiring board, and a first protrusion protruding from the spacer onto the first electrode pad. A second semiconductor chip is stacked on the spacer so as to have one overhang portion, and a second electrode pad provided on the first overhang portion and a second connection pad provided on the wiring substrate And connect with the second wire When connecting the second wire to the second electrode pad, to support the load applied to the second semiconductor chip in the first neck portion.

本発明によれば、第１のワイヤの中間部の一部を一端部状に接触させるようにしたことで、第２の半導体チップのワイヤボンディング時の撓みを第１のワイヤのネック部分で支持することができ、第１のワイヤの変形を抑制し他のワイヤとの短絡を防止できる。   According to the present invention, a part of the intermediate portion of the first wire is brought into contact with one end so that the bending of the second semiconductor chip during wire bonding is supported by the neck portion of the first wire. The deformation of the first wire can be suppressed and a short circuit with other wires can be prevented.

本発明の第１の実施の形態に係るＭＣＰ型半導体装置（樹脂封止前）の概略構成を示す平面図である。It is a top view which shows schematic structure of the MCP type semiconductor device (before resin sealing) which concerns on the 1st Embodiment of this invention. 図１のＡ−Ａ’線断面図（樹脂封止後）である。FIG. 2 is a cross-sectional view taken after line A-A ′ in FIG. 1 (after resin sealing). 図２の要部を拡大した図である。It is the figure which expanded the principal part of FIG. （ａ）乃至（ｃ）は、図１乃至図３の半導体装置の組立フローを説明するための断面図である。(A) thru | or (c) is sectional drawing for demonstrating the assembly flow of the semiconductor device of FIG. 1 thru | or FIG. （ａ）乃至（ｄ）は、図４（ｃ）の工程を詳細に説明するための断面図である。(A) thru | or (d) are sectional drawings for demonstrating the process of FIG.4 (c) in detail. （ａ）及び（ｂ）は、図４（ｃ）に続く工程を説明するための断面図である。(A) And (b) is sectional drawing for demonstrating the process following FIG.4 (c). （ａ）乃至（ｃ）は、図６（ｂ）の工程を詳細に説明するための断面図である。(A) thru | or (c) are sectional drawings for demonstrating the process of FIG.6 (b) in detail. （ａ）乃至（ｃ）は、図６（ｂ）に続く工程を説明するための断面図である。(A) thru | or (c) are sectional drawings for demonstrating the process following FIG.6 (b). 図９は、本発明の第２の実施の形態に係る半導体装置の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of a semiconductor device according to the second embodiment of the present invention. 本発明の第３の実施の形態に係る半導体装置（樹脂封止前）の平面図である。It is a top view of the semiconductor device (before resin sealing) concerning a 3rd embodiment of the present invention. 図１０のＢ−Ｂ’線断面図（樹脂封止後）である。FIG. 11 is a sectional view taken along line B-B ′ of FIG. 10 (after resin sealing). 図１０のＣ−Ｃ’線断面図（樹脂封止後）である。FIG. 11 is a cross-sectional view along the line C-C ′ of FIG. 10 (after resin sealing). 本発明の第４の実施の形態に係る半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device which concerns on the 4th Embodiment of this invention.

以下、図面を参照して本発明の実施の形態について詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の第１の実施の形態に係るＭＣＰ型半導体装置（樹脂封止前）の概略構成を示す平面図、図２は、図１のＡ−Ａ’線断面図（樹脂封止後）である。また、図３は、図２の要部を拡大した図である。   FIG. 1 is a plan view showing a schematic configuration of an MCP type semiconductor device (before resin sealing) according to the first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. After stopping). FIG. 3 is an enlarged view of the main part of FIG.

図１及び図２から理解されるように、本実施の形態に係る半導体装置１００は、配線基板１１０と、配線基板１１０上に搭載された第１及び第２の半導体チップ１２１及び１２２とを有している。第１及び第２の半導体チップ１２１及び１２２は、封止体１３０によって配線基板１１０上に封止されている。   As can be understood from FIGS. 1 and 2, the semiconductor device 100 according to the present embodiment includes a wiring board 110 and first and second semiconductor chips 121 and 122 mounted on the wiring board 110. doing. The first and second semiconductor chips 121 and 122 are sealed on the wiring substrate 110 by a sealing body 130.

配線基板１１０は、絶縁基材１１１と、その一面に形成された接続パッド１１２と、他面に形成されたランド１１３と、接続パッド１１２形成領域及びランド１１３形成領域を除いて絶縁基材１１１の両面を覆う絶縁膜（ＳＲ膜：ソルダーレジスト膜）１１４及び１１５とを有している。接続パッド１１２は、絶縁膜１１４に形成された開口部１１６内に配列形成されている。各接続パッド１１２は、対応するランド１１３と、絶縁基材１１１を貫く配線により電気的に接続されている。また、ランド１１３には、半田ボール１４０が搭載されている。   The wiring substrate 110 includes the insulating base 111, the connection pads 112 formed on one surface thereof, the lands 113 formed on the other surface, the connection pad 112 forming region and the land 113 forming region except for the insulating base 111. Insulating films (SR film: solder resist film) 114 and 115 covering both surfaces are provided. The connection pads 112 are arranged in the openings 116 formed in the insulating film 114. Each connection pad 112 is electrically connected to the corresponding land 113 by a wiring penetrating the insulating base 111. A solder ball 140 is mounted on the land 113.

第１の半導体チップ１２１及び第２の半導体チップ１２２は、特に限定されないが、例えば、メモリチップである。また、これらの半導体チップ１２１，１２２は、必ずしも同一の構成である必要はないが、同一構成であってよい。第１の半導体チップ１２１及び第２の半導体チップ１２２は、少なくとも同一の外形を持ち、同一の領域に電極パッドが形成されていればよい。本実施の形態では、第１の半導体チップ１２１及び第２の半導体チップ１２２の一面の同じ位置に、複数の第１及び第２の電極パッド１５１、１５２が配列形成されている。   The first semiconductor chip 121 and the second semiconductor chip 122 are not particularly limited, but are, for example, memory chips. In addition, these semiconductor chips 121 and 122 do not necessarily have the same configuration, but may have the same configuration. The first semiconductor chip 121 and the second semiconductor chip 122 may have at least the same outer shape and electrode pads may be formed in the same region. In the present embodiment, a plurality of first and second electrode pads 151 and 152 are arrayed at the same position on one surface of the first semiconductor chip 121 and the second semiconductor chip 122.

第１の半導体チップ１２１は、第１の電極パッド１５１が形成された面とは反対側の面を配線基板１１０に向け、配線基板１１０の一面上に接着部材１６１、例えばＤＡＦ（Die Attached Film）、を介して搭載される。   The first semiconductor chip 121 has a surface opposite to the surface on which the first electrode pads 151 are formed facing the wiring substrate 110, and an adhesive member 161 such as DAF (Die Attached Film) on one surface of the wiring substrate 110. , Via.

また、第２の半導体チップ１２２は、スペーサ１７０を介して第１の半導体チップ１２１上に搭載される。スペーサ１７０は、例えば、シリコン基板であってよい。スペーサ１７０は、第１の半導体チップ１２１の第１の電極パッド１５１が形成された領域を避けるように、接着部材１６２を介して第１の半導体チップ１２１に搭載される。つまり、スペーサ１７０が第１の半導体チップ１２１に搭載されても、第１の電極パッド１５１が形成された領域は外部に露出している。第２の半導体チップ１２２は、第２の電極パッド１５２が形成された面とは反対側の面を第１の半導体チップ１２１に向けて、接着部材１６３を介してスペーサ１７０の上に搭載される。   The second semiconductor chip 122 is mounted on the first semiconductor chip 121 through the spacer 170. The spacer 170 may be a silicon substrate, for example. The spacer 170 is mounted on the first semiconductor chip 121 via the adhesive member 162 so as to avoid the region where the first electrode pad 151 of the first semiconductor chip 121 is formed. That is, even if the spacer 170 is mounted on the first semiconductor chip 121, the region where the first electrode pad 151 is formed is exposed to the outside. The second semiconductor chip 122 is mounted on the spacer 170 via the adhesive member 163 with the surface opposite to the surface on which the second electrode pad 152 is formed facing the first semiconductor chip 121. .

図１に示すように、第２の半導体チップ１２２は、第１の半導体チップ１２１と平面視において重なるように配置される。第２の半導体チップ１２２の一部、即ち、スペーサ１７０の外形よりも側方へ突き出した部分、は、第１の半導体チップ１２１と対向するオーバーハング部を形成する。   As shown in FIG. 1, the second semiconductor chip 122 is disposed so as to overlap the first semiconductor chip 121 in plan view. A part of the second semiconductor chip 122, that is, a part protruding laterally from the outer shape of the spacer 170 forms an overhang portion that faces the first semiconductor chip 121.

第１の電極パッド１５１は、例えばＡｕやＣｕ等からなる導電性の第１のワイヤ１８１を用いて、配線基板１１０の対応する接続パッド１１２に電気的に接続される。同様に、第２の電極パッド１５２は、第２のワイヤ１８２を用いて、配線基板１１０の対応する接続パッド１１２に電気的に接続される。これらの接続には、ボンディング装置が用いられる。   The first electrode pad 151 is electrically connected to the corresponding connection pad 112 of the wiring substrate 110 using a conductive first wire 181 made of, for example, Au or Cu. Similarly, the second electrode pad 152 is electrically connected to the corresponding connection pad 112 of the wiring board 110 using the second wire 182. For these connections, a bonding apparatus is used.

なお、第１の電極パッド１５１の一部（共通ピン）は、第２の電極パッド１５２の一部（共通ピン）が接続される接続パッド１１２に共通に接続される。残りの第１の電極パッド１５１及び第２の電極パッド１５２（独立ピン）は、夫々異なる接続パッド１１２に接続される。共通ピンには、例えば、データ入出力ピンが含まれ、独立ピンには、例えばチップセレクトピンが含まれる。   A part (common pin) of the first electrode pad 151 is commonly connected to the connection pad 112 to which a part (common pin) of the second electrode pad 152 is connected. The remaining first electrode pad 151 and second electrode pad 152 (independent pins) are connected to different connection pads 112, respectively. The common pins include, for example, data input / output pins, and the independent pins include, for example, chip select pins.

第１の電極パッド１５１が接続される接続パッド１１２を第１の接続パッドと呼び、第２の電極パッド１５２が接続される接続パッド１１２を第２の接続パッドと呼ぶ場合、単一のパッド１１２を第１の接続パッドと呼びまた第２の接続パッドと呼ぶ場合がある。   When the connection pad 112 to which the first electrode pad 151 is connected is called a first connection pad, and the connection pad 112 to which the second electrode pad 152 is connected is called a second connection pad, a single pad 112 is used. May be referred to as a first connection pad or a second connection pad.

図３を参照すると、第１のワイヤ１８１は、第１の電極パッド１５１上に接続されたバンプ状の一端部３０１と、配線基板１１０の接続パッド１１２上に接続された他端部３０２と、一端部３０１と他端部３０２とを連結する中間部３０３とを有している。   Referring to FIG. 3, the first wire 181 includes a bump-shaped one end 301 connected on the first electrode pad 151, and the other end 302 connected on the connection pad 112 of the wiring substrate 110. An intermediate portion 303 that connects the one end portion 301 and the other end portion 302 is provided.

一端部３０１は、ネックプレスボンディングと呼ばれる方法で、第１の電極パッド１５１にボンディングされている。これにより、第１のワイヤ１８１の中間部３０３は、一端部３０１との連結部の近傍（ネック部分）で折り畳まれ、その一部（連結部ではない部分）が一端部３０１に接触する。換言すると、第１のワイヤ１８１は、ネック部分が潰されている。また、ネック部分を潰す際に、ボンディング装置のキャピラリによって押圧された箇所には、凹部３０４が形成されている。凹部３０４は、キャピラリが一端部３０１に向かって押し付けられることにより、平面視において一端部３０１と重なる位置に形成される。また、折り畳まれたネック部分も、平面視において一端部３０１と重なる範囲にあることが望ましい。   The one end 301 is bonded to the first electrode pad 151 by a method called neck press bonding. As a result, the intermediate portion 303 of the first wire 181 is folded in the vicinity (neck portion) of the connection portion with the one end portion 301, and a part (portion that is not the connection portion) comes into contact with the one end portion 301. In other words, the neck portion of the first wire 181 is crushed. Further, when crushing the neck portion, a recess 304 is formed at a location pressed by the capillary of the bonding apparatus. The concave portion 304 is formed at a position overlapping the one end portion 301 in plan view when the capillary is pressed toward the one end portion 301. Moreover, it is desirable that the folded neck portion is in a range overlapping the one end portion 301 in plan view.

第１のワイヤ１８１のネック部分が、第２のワイヤ１８２を第２の電極パッド１５２にボンディングする際の第２の半導体チップ１２２のオーバーハング部の撓みを、一端部３０１とともに支える。これを実現するように、スペーサ１７０の厚みや、第１のワイヤ１８１の折り畳まれた部分の高さが設定される。   The neck portion of the first wire 181 supports the bending of the overhang portion of the second semiconductor chip 122 when the second wire 182 is bonded to the second electrode pad 152 together with the one end portion 301. In order to realize this, the thickness of the spacer 170 and the height of the folded portion of the first wire 181 are set.

このように、上段の半導体チップ１２２のオーバーハング部の下方に位置することになる下段の半導体チップ１２１へのワイヤの接続をネックプレスボンディングで行うことで、上段の半導体チップ１２２のワイヤボンディング時の撓みを、第１のワイヤ１８１の一端部３０１及びネック部分で支えることができる。これにより、上段の半導体チップ１２２のオーバーハング部へのワイヤボンディング時に、第２のワイヤ１８２に対して良好に荷重し、超音波を印加することができる。   In this way, by connecting the wire to the lower semiconductor chip 121 that is located below the overhang portion of the upper semiconductor chip 122 by neck press bonding, the wire at the time of wire bonding of the upper semiconductor chip 122 is achieved. The deflection can be supported by one end 301 and the neck portion of the first wire 181. Thereby, it is possible to load the second wire 182 satisfactorily and apply ultrasonic waves during wire bonding to the overhang portion of the upper semiconductor chip 122.

また、上段の半導体チップ１２２の撓み量が、第１のワイヤ１８１の一端部３０１及びネック部分で制限されるので、上段の半導体チップ１２２のワイヤボンディング時のチップクラックの発生を抑制できる。   Further, since the amount of bending of the upper semiconductor chip 122 is limited by the one end portion 301 and the neck portion of the first wire 181, occurrence of chip cracks during wire bonding of the upper semiconductor chip 122 can be suppressed.

さらに、上段の半導体チップ１２２の撓みが制限され、チップクラックの発生が抑制されることから、上段の半導体チップ１２２として、厚さの薄い半導体チップを用いることが可能となり、半導体装置の薄型化を実現できる。   Further, since the bending of the upper semiconductor chip 122 is limited and the generation of chip cracks is suppressed, a thin semiconductor chip can be used as the upper semiconductor chip 122, and the semiconductor device can be made thinner. realizable.

また、第１のワイヤ１８１は、ネック部分を潰した形状なので、上段の半導体チップ１２２のオーバーハング部が撓んで第１のワイヤ１８１に接触しても、そのループ形状はほとんど変形せず、隣接する他のワイヤと接触することもない。   Further, since the first wire 181 has a shape in which the neck portion is crushed, even if the overhang portion of the upper semiconductor chip 122 bends and contacts the first wire 181, the loop shape is hardly deformed and adjacent to the first wire 181. There is no contact with other wires.

また、上段の半導体チップ１２２の裏面に形成されている接着部材は、スペーサ１７０の上に半導体チップ１２２を搭載した後、キュアすることで硬化されている。このため、ワイヤボンディングにより半導体チップ１２２が撓んで第１のワイヤ１８１に接触しても接着することはない。したがって、ワイヤボンディング後には、半導体チップ１２２は元の形状に戻り、第１のワイヤ１８１から離間する。これにより、オーバーハング部の下方にスペースを確保でき、モールド時のボイドの発生を抑制できる。   Further, the adhesive member formed on the back surface of the upper semiconductor chip 122 is cured by curing after mounting the semiconductor chip 122 on the spacer 170. For this reason, even if the semiconductor chip 122 bends by wire bonding and contacts the first wire 181, it does not adhere. Therefore, after wire bonding, the semiconductor chip 122 returns to its original shape and is separated from the first wire 181. Thereby, a space can be secured below the overhang portion, and generation of voids during molding can be suppressed.

さらに、上記構成は、オーバーハング部を支えるためにダミーワイヤやダミーバンプを設けるものでないので、ダミーの電極パッドを配置する必要もない。   Further, since the above configuration does not provide dummy wires or dummy bumps to support the overhang portion, it is not necessary to dispose dummy electrode pads.

次に、第１の実施の形態に係る半導体装置の製造方法について、図４乃至図７を参照して説明する。   Next, a method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS.

図４乃至図８は、ＭＣＰ型の半導体装置１００の組立フローを説明するための断面図である。   4 to 8 are cross-sectional views for explaining an assembly flow of the MCP type semiconductor device 100. FIG.

まず、図４（ａ）に示すような配線母基板４００を用意する。配線母基板４００は、所定領域にマトリクス上に配置された複数の製品形成部４０１を有している。製品形成部４０１の各々には、複数の接続パッド１１２、複数のランド１１３、及び接続パッド１１２とランド１１３との間を接続する配線が形成されている。これら製品形成部４０１が後にダイシングライン４０２に沿って個々に切断され配線基板１１０となる。   First, a wiring mother board 400 as shown in FIG. The wiring mother board 400 has a plurality of product forming portions 401 arranged on a matrix in a predetermined region. In each of the product forming portions 401, a plurality of connection pads 112, a plurality of lands 113, and wirings connecting the connection pads 112 and the lands 113 are formed. These product forming portions 401 are later cut individually along the dicing lines 402 to form the wiring board 110.

次に、図４（ｂ）に示すように、配線母基板４００の各製品形成部４０１の所定位置に、第１の半導体チップ１２１を搭載する。また、第１の半導体チップ１２１の一面上の所定位置にスペーサ１７０を搭載する。第１の半導体チップ１２１の他面及びスペーサ１７０の一面にはそれぞれ接着部材１６１及び１６２が設けられている。第１の半導体チップ１２１は、接着部材１６１により配線母基板４００に、スペーサ１７０は、接着部材１６２により第１の半導体チップ１２１に接着固定される。スペーサ１７０は、第１の半導体チップ１２１の一面に形成されている第１の電極パット１５１を覆うことがないように設けられる。   Next, as shown in FIG. 4B, the first semiconductor chip 121 is mounted at a predetermined position of each product forming portion 401 of the wiring motherboard 400. A spacer 170 is mounted at a predetermined position on one surface of the first semiconductor chip 121. Adhesive members 161 and 162 are provided on the other surface of the first semiconductor chip 121 and one surface of the spacer 170, respectively. The first semiconductor chip 121 is bonded and fixed to the wiring motherboard 400 by an adhesive member 161, and the spacer 170 is bonded and fixed to the first semiconductor chip 121 by an adhesive member 162. The spacer 170 is provided so as not to cover the first electrode pad 151 formed on one surface of the first semiconductor chip 121.

次に、図４（ｃ）に示すように、ボンディング装置を用いて、第１の半導体チップ１２１の第１の電極パッド１５１と対応する接続パッド１１２との間に第１のワイヤ１８１を接続する。   Next, as shown in FIG. 4C, the first wire 181 is connected between the first electrode pad 151 of the first semiconductor chip 121 and the corresponding connection pad 112 using a bonding apparatus. .

ここで、図５を参照して、第１の半導体チップ１２１のワイボディング工程について説明する。   Here, with reference to FIG. 5, the wiping process of the first semiconductor chip 121 will be described.

第１の半導体チップ１２１とスペーサ１７０が搭載された配線母基板４００は、第１の半導体チップのワイヤボンディング工程に移行される。   The wiring mother board 400 on which the first semiconductor chip 121 and the spacer 170 are mounted is transferred to the wire bonding process of the first semiconductor chip.

第１の半導体チップ１２１のワイヤボンディング工程では、まず、図示しないワイヤボンディング装置のキャピラリの先端から導き出されたワイヤの一端部を溶融させて、ワイヤの一端部にボール部を形成する。   In the wire bonding process of the first semiconductor chip 121, first, one end portion of the wire led from the tip of the capillary of a wire bonding apparatus (not shown) is melted to form a ball portion at one end portion of the wire.

次に、図５（ａ）に示すように、キャピラリ５００を第１の半導体チップ１２１の第１の電極パッド１５１へ接近させ、ワイヤ５０１の一端に形成されたボール部を第１の電極パッド１５１に超音波熱圧着する（ファーストボンディング）。これにより、ボール部は、第１のワイヤ１８１の一端部３０１となる。   Next, as shown in FIG. 5A, the capillary 500 is brought close to the first electrode pad 151 of the first semiconductor chip 121, and the ball portion formed at one end of the wire 501 is moved to the first electrode pad 151. Ultrasonic thermocompression bonding (first bonding). As a result, the ball portion becomes one end portion 301 of the first wire 181.

次に、図５（ｂ）に示すように、キャピラリ５００を配線母基板４００の接続パッド１１２の存在する方向（図の右方向）とは反対の方向（図の左方向）に移動させる。続いて、図５（ｃ）に示すように、一端部３０１の上にワイヤ５０１の中間部位をプレスするようにキャピラリ５００を移動させる。これにより第１のワイヤ１８１の一端部３０１側のネック部分はプレスされた状態となる。   Next, as shown in FIG. 5B, the capillary 500 is moved in the direction (left direction in the figure) opposite to the direction (right direction in the figure) where the connection pads 112 of the wiring mother board 400 exist. Subsequently, as shown in FIG. 5C, the capillary 500 is moved so as to press the intermediate portion of the wire 501 onto the one end portion 301. Thereby, the neck part by the side of the one end part 301 of the 1st wire 181 will be in the pressed state.

次に、所定のループ形状を描くように、キャピラリ５００を配線母基板４００の接続パッド１１２上に移動させる。そして、図５（ｄ）に示すようにワイヤ５０１を、接続パッド１１２上に超音波熱圧着する（セカンドボンディング）。   Next, the capillary 500 is moved onto the connection pad 112 of the wiring motherboard 400 so as to draw a predetermined loop shape. Then, as shown in FIG. 5D, the wire 501 is subjected to ultrasonic thermocompression bonding on the connection pad 112 (second bonding).

その後、ワイヤ５０１をクランプし、ワイヤ５０１の後端側を切断することで、第１のワイヤ１８１の他端部３０２を形成する。こうして、第１の電極パッド１５１と接続パッド１１２とを電気的に接続する第１のワイヤ１８１が設けられる。   Thereafter, the wire 501 is clamped and the rear end side of the wire 501 is cut to form the other end portion 302 of the first wire 181. In this way, the first wire 181 that electrically connects the first electrode pad 151 and the connection pad 112 is provided.

図３を参照して前述したように、図４（ｃ）に示す第１のワイヤ１８１は、第１の電極パッド１５１上に接続されたバンプ状の一端部３０１と、接続パッド１１２上に接続された他端部３０２と、一端部３０１と他端部３０２とを連結する中間部３０３とを有している。また、第１のワイヤ１８１は、一端部３０１との連結部を除く中間部３０３の一部が、一端部３０１上に接触するように構成されている。   As described above with reference to FIG. 3, the first wire 181 shown in FIG. 4C is connected to the bump-shaped one end 301 connected to the first electrode pad 151 and the connection pad 112. The other end portion 302 and the intermediate portion 303 connecting the one end portion 301 and the other end portion 302 are provided. Further, the first wire 181 is configured such that a part of the intermediate portion 303 excluding the connecting portion with the one end portion 301 comes into contact with the one end portion 301.

本実施の形態では、ネック部を潰した形状とすることで、（特許文献３に開示されるように）電極パッド上に予めバンプを形成しておく必要はない。   In the present embodiment, it is not necessary to previously form bumps on the electrode pads (as disclosed in Patent Document 3) by forming the neck portion into a crushed shape.

第１の半導体チップ１２１のワイヤボンディング工程が終了した後、図６（ａ）に示すように、第２の半導体チップ１２２を、スペーサ１７０上に搭載する。第２の半導体チップ１２２も、第１の半導体チップ１２１と同様に、その他面に接着部材１６３が設けられている。この接着部材１６３により、第２の半導体チップ１２２は、スペーサ１７０上に接着固定される。   After the wire bonding process of the first semiconductor chip 121 is completed, the second semiconductor chip 122 is mounted on the spacer 170 as shown in FIG. Similarly to the first semiconductor chip 121, the second semiconductor chip 122 is also provided with an adhesive member 163 on the other surface. The second semiconductor chip 122 is bonded and fixed on the spacer 170 by the bonding member 163.

スペーサ１７０は、第１及び第２の半導体チップ１２１，１２２の外形よりも小さい外形を有しているので、第２の半導体チップ１２２は、スペーサ１７０の側方へ突き出すオーバーハング部を持つ。第２の半導体チップ１２２のオーバーハング部は、第１の半導体チップ１２１の第１の電極パッド１５１が形成された領域と対向する。   Since the spacer 170 has an outer shape smaller than the outer shapes of the first and second semiconductor chips 121 and 122, the second semiconductor chip 122 has an overhang portion that protrudes to the side of the spacer 170. The overhang portion of the second semiconductor chip 122 faces the region of the first semiconductor chip 121 where the first electrode pad 151 is formed.

次に、図６（ｂ）に示すように、ボンディング装置を用いて、第２の半導体チップ１２２の第２の電極パッド１５２と対応する接続パッド１１２との間に第２のワイヤ１８２を接続する。   Next, as illustrated in FIG. 6B, the second wire 182 is connected between the second electrode pad 152 of the second semiconductor chip 122 and the corresponding connection pad 112 using a bonding apparatus. .

ここで、図７を参照して、第２の半導体チップ１２２のワイボディング工程について説明する。   Here, with reference to FIG. 7, the wiping process of the second semiconductor chip 122 will be described.

第２の半導体チップ１２２が積層搭載された配線母基板４００は、第２の半導体チップ１２２のワイヤボンディング工程に移行される。図７（ａ）は、オーバーハング部周辺のボンディング前の状態を示している。   The wiring mother board 400 on which the second semiconductor chip 122 is stacked and mounted is transferred to the wire bonding process of the second semiconductor chip 122. FIG. 7A shows a state before bonding around the overhang portion.

第２の半導体チップ１２２のワイヤボンディング工程では、図示しないワイヤボンディング装置のキャピラリの先端から導き出されたワイヤの一端部を溶融させて、ワイヤの一端部にボール部を形成する。   In the wire bonding step of the second semiconductor chip 122, one end portion of the wire led from the tip of the capillary of the wire bonding apparatus (not shown) is melted to form a ball portion at one end portion of the wire.

次に、図７（ｂ）に示すように、キャピラリ５００を移動させ、ボール部を第２の半導体チップ１２２の第２の電極パッド１５２に超音波熱圧着する（ファーストボンディング）。このとき、キャピラリ５００によって加えれる荷重により、第２の半導体チップ１２２のオーバーハング部が撓む。   Next, as shown in FIG. 7B, the capillary 500 is moved, and the ball portion is ultrasonically thermocompression bonded to the second electrode pad 152 of the second semiconductor chip 122 (first bonding). At this time, the overhang portion of the second semiconductor chip 122 is bent by the load applied by the capillary 500.

本実施の形態では、第１のワイヤ１８１の形状を、そのネック部分を潰した形状としたことで、キャピラリ５００による荷重によって撓んだ第２の半導体チップ１２２のオーバーハング部を第１のワイヤ１８１の一端部側で支えることができる。これにより、ワイヤ５０１の一端部に良好に荷重でき、また良好に超音波を印加することができる。その結果、第２のワイヤ１８２と第２の電極パッド１５２との接続も良好に行うことができる。   In the present embodiment, since the shape of the first wire 181 is a shape in which the neck portion is crushed, the overhang portion of the second semiconductor chip 122 that is bent by the load from the capillary 500 is used as the first wire. 181 can be supported at one end side. Thereby, it can load favorably to the one end part of the wire 501, and can apply an ultrasonic wave favorably. As a result, the second wire 182 and the second electrode pad 152 can be connected well.

また、第１のワイヤ１８１の形状を、そのネック部分を潰した形状としているため、第２の半導体チップ１２２のオーバーハング部が第１のワイヤ１８１に接触しても、ワイヤループが倒れたり、変形したりすることがなく、隣接するワイヤ間でのショートの発生を防止できる。   In addition, since the shape of the first wire 181 is a shape in which the neck portion is crushed, even if the overhang portion of the second semiconductor chip 122 contacts the first wire 181, the wire loop may fall down, The occurrence of a short circuit between adjacent wires can be prevented without being deformed.

また、上段の半導体チップ１２２の撓み量をネック部分を潰した第１のワイヤ１８１の一端部で制限することで、上段の半導体チップ１２２のワイヤボンディング時のチップクラックの発生を防止できる。   Further, by limiting the bending amount of the upper semiconductor chip 122 at one end portion of the first wire 181 whose neck portion is crushed, it is possible to prevent chip cracks from occurring during wire bonding of the upper semiconductor chip 122.

また、（特許文献３に開示されるように）オーバーハング部を支持するバンプを形成する必要がなく、第１のワイヤ１８１を形成する１回のワイヤボンディングで済むので、製造効率を低下させることもない。   Further, it is not necessary to form bumps for supporting the overhang portion (as disclosed in Patent Document 3), and only one wire bonding for forming the first wire 181 is required, so that the manufacturing efficiency is lowered. Nor.

さらに上段の半導体チップ１２２の他面に形成されている接着部材１６３はチップマウント後、キュアすることで硬化されているため、撓んだ半導体チップ１２２は、ワイヤボンディング後、障害なく元の形状に戻る。これにより、半導体チップ１２２は、元通りに第１のワイヤ１８１のネックを潰した部分から離間され、オーバーハング部の下方にスペースを確保できる。   Further, since the adhesive member 163 formed on the other surface of the upper semiconductor chip 122 is cured by curing after chip mounting, the bent semiconductor chip 122 is restored to its original shape without any obstacle after wire bonding. Return. Thereby, the semiconductor chip 122 is separated from the portion where the neck of the first wire 181 is crushed as it was, and a space can be secured below the overhang portion.

次に、所定のループ形状を描くように、キャピラリ５００を配線母基板４００の対応する接続パッド１１２上に移動させ、図７（ｃ）に示すように、ワイヤ５０１を接続パッド１１２上に超音波熱圧着する（セカンドボンディング）。その後、ワイヤ５０１をクランプし、ワイヤ５０１の後端側を切断する。こうして、第２の電極パッド１５２と対応する接続パッド１１２との間を電気的に接続する第２のワイヤ１８２が設けられる。これにより、図６（ｂ）に示すように、第２の電極パッド１５２上に接続されたバンプ状の一端部と、接続パッド１１２上に接続された他端部とを有する第２のワイヤ１８２が形成される。   Next, the capillary 500 is moved onto the corresponding connection pad 112 of the wiring mother board 400 so as to draw a predetermined loop shape, and the wire 501 is ultrasonically applied onto the connection pad 112 as shown in FIG. Thermocompression bonding (second bonding). Thereafter, the wire 501 is clamped and the rear end side of the wire 501 is cut. Thus, the second wire 182 that electrically connects the second electrode pad 152 and the corresponding connection pad 112 is provided. Thereby, as shown in FIG. 6B, the second wire 182 having a bump-like one end connected to the second electrode pad 152 and the other end connected to the connection pad 112. Is formed.

第２のワイヤ１８２を形成した後、図８（ａ）に示すように、配線母基板４００の一面側に、一括モールドによって樹脂製の封止体１３０を形成する。   After forming the second wire 182, as shown in FIG. 8A, a resin sealing body 130 is formed on one surface side of the wiring mother board 400 by batch molding.

一括モールドの際の樹脂の充填方向は、第２の半導体チップ１２２のオーバーハング部の突出方向に垂直な方向（図８（ａ）の表裏方向）とする。これにより、オーバーハング部の下、第１の半導体チップ１２１との間に樹脂を容易に充填することができる。また、オーバーハング部と第１のワイヤ１８１のネック部分との間に隙間を設けたことで、オーバーハング部下への樹脂の充填性を向上させることができ、ボイドの発生を抑制することができる。オーバーハング部と第１のワイヤ１８１のネック部分との間隔は、例えば、２０μｍ以上とするとよい。   The resin filling direction at the time of batch molding is a direction perpendicular to the protruding direction of the overhang portion of the second semiconductor chip 122 (front and back direction in FIG. 8A). Accordingly, the resin can be easily filled between the first semiconductor chip 121 and the underhang portion. Further, by providing a gap between the overhang portion and the neck portion of the first wire 181, it is possible to improve the resin filling property below the overhang portion and to suppress the generation of voids. . The distance between the overhang portion and the neck portion of the first wire 181 is preferably 20 μm or more, for example.

次に、図８（ｂ）に示すように、配線母基板４００の他面側のランド１１３にそれぞれ半田ボール１４０を搭載する。これらの半田ボール１４０が、半導体装置１００の外部端子として利用される。   Next, as shown in FIG. 8B, the solder balls 140 are mounted on the lands 113 on the other surface side of the wiring mother board 400, respectively. These solder balls 140 are used as external terminals of the semiconductor device 100.

半田ボール１４０の搭載は、例えば、複数のランド１１３に対応して配列形成された複数の吸着孔を備える図示しない吸着機構を用いて行うことができる。この場合、吸着機構に複数の半田ボール１４０を吸着保持させ、保持された半田ボール１４０にフラックスを転写形成して、配線母基板４００のランド１１３に一括搭載する。その後、リフロー処理により、半田ボール１４０とランド１１３との間を接続固定する。   The mounting of the solder balls 140 can be performed using, for example, a suction mechanism (not shown) provided with a plurality of suction holes arranged in correspondence with the plurality of lands 113. In this case, a plurality of solder balls 140 are attracted and held by the attracting mechanism, a flux is transferred and formed on the held solder balls 140, and the solder balls 140 are collectively mounted on the lands 113 of the wiring motherboard 400. Thereafter, the solder ball 140 and the land 113 are connected and fixed by a reflow process.

次に、封止体１３０をダイシングテープ（図示せず）に接着し、封止体１３０及び配線母基板４００をダイシングテープに支持させる。それから図示しないダイシングブレードを用いて、配線母基板４００及び封止体１３０をダイシングライン４０２に沿って縦横に切断する。これにより、図７（ｃ）に示すように、配線母基板４００は、製品形成部４０１毎に個片化される。その後、個片化された製品形成部４０１及び封止体１３０をダイシングテープからピックアップすることで、図１及び図２に示す半導体装置１００が得られる。   Next, the sealing body 130 is bonded to a dicing tape (not shown), and the sealing body 130 and the wiring mother board 400 are supported on the dicing tape. Then, the wiring mother board 400 and the sealing body 130 are cut vertically and horizontally along the dicing line 402 using a dicing blade (not shown). As a result, as shown in FIG. 7C, the wiring mother board 400 is separated into pieces for each product forming portion 401. Thereafter, the separated product forming portion 401 and the sealing body 130 are picked up from the dicing tape, whereby the semiconductor device 100 shown in FIGS. 1 and 2 is obtained.

次に、本発明の第２の実施の形態に係る半導体装置について説明する。   Next, a semiconductor device according to a second embodiment of the present invention will be described.

図９は、本発明の第２の実施の形態に係る半導体装置９００の要部断面図である。図９において、第１の実施の形態と同一のものには同一の参照符合を付してある。   FIG. 9 is a cross-sectional view of main parts of a semiconductor device 900 according to the second embodiment of the present invention. In FIG. 9, the same components as those in the first embodiment are denoted by the same reference numerals.

図９から容易に理解されるように、半導体装置９００の構成は、第１の実施の形態に係る半導体装置１００のものとほぼ同じである。そして、第２のワイヤ１８２に代えて、第１のワイヤ１８１と同様にネック部分が潰された形状の第２のワイヤ１８２−１を備えている点で、第１の半導体装置１００と異なっている。   As can be easily understood from FIG. 9, the configuration of the semiconductor device 900 is substantially the same as that of the semiconductor device 100 according to the first embodiment. Then, instead of the second wire 182, unlike the first semiconductor device 100, the second wire 182-1 has a shape in which the neck portion is crushed like the first wire 181. Yes.

本実施の形態においても、第１の実施の形態と同様の効果が得られる。加えて、本実施の形態では、第１の実施の形態に比べて封止体１３０を薄型化できる。第２のワイヤ１８２−１のネック部分を潰した形状としたので、封止体１３０を薄くしても、封止体１３０の表面から第２のワイヤ１８２−１までの距離を確保できるためである。   Also in this embodiment, the same effect as that of the first embodiment can be obtained. In addition, in the present embodiment, the sealing body 130 can be made thinner than in the first embodiment. Since the neck portion of the second wire 182-1 is crushed, the distance from the surface of the sealing body 130 to the second wire 182-1 can be secured even if the sealing body 130 is thinned. is there.

次に、本発明の第３の実施の形態に係る半導体装置について説明する。   Next, a semiconductor device according to a third embodiment of the present invention will be described.

図１０は、本発明の第３の実施の形態に係る半導体装置（樹脂封止前）の平面図、図１１は、図１０のＢ−Ｂ’線断面図（樹脂封止後）、及び図１２は、図１０のＣ−Ｃ’線断面図（樹脂封止後）である。ここで、第１の実施の形態と同じものには、同一の参照番号を付し、その説明を省略する。   FIG. 10 is a plan view of a semiconductor device (before resin sealing) according to the third embodiment of the present invention, and FIG. 11 is a cross-sectional view along the line BB ′ (after resin sealing) in FIG. 12 is a cross-sectional view taken along the line CC ′ of FIG. 10 (after resin sealing). Here, the same reference numerals are assigned to the same components as those in the first embodiment, and the description thereof is omitted.

本実施例に係る半導体装置１０００は、第３の半導体チップ１２３及び第４の半導体チップ１２４を有している。また、これに対応するため、半導体装置１０００は、第１の実施の形態の配線基板１１０とは接続パッドの数や配列の異なる配線基板１１０−１を有している。配線基板１１０−１には、第３の半導体チップ１２３に対応する第３の接続パッド及び第４の半導体チップ１２４に対応する第４の接続パッドが含まれる。単一の接続パッドを第３の接続パッドと呼び、また第４の接続パッドと呼ぶことがある。   The semiconductor device 1000 according to this embodiment includes a third semiconductor chip 123 and a fourth semiconductor chip 124. In order to cope with this, the semiconductor device 1000 includes the wiring board 110-1 having a different number and arrangement of connection pads from the wiring board 110 of the first embodiment. The wiring board 110-1 includes a third connection pad corresponding to the third semiconductor chip 123 and a fourth connection pad corresponding to the fourth semiconductor chip 124. A single connection pad may be referred to as a third connection pad or a fourth connection pad.

第３及び第４の半導体チップ１２３，１２４は、第１及び第２の半導体チップ１２１，１２２と同一の構成を有する。即ち、第１乃至第４の半導体チップは、略長方形の板状で、その一面には短辺に沿って第１乃至第４の電極パッド１５１，１５２，１５３及び１５４がそれぞれ配列形成されている。また、これらの半導体チップの他面には、接着部材１６１，１６２，１６３及び１６４がそれぞれ設けられている。   The third and fourth semiconductor chips 123 and 124 have the same configuration as the first and second semiconductor chips 121 and 122. That is, the first to fourth semiconductor chips have a substantially rectangular plate shape, and the first to fourth electrode pads 151, 152, 153, and 154 are arranged and formed on one surface along the short side. . Adhesive members 161, 162, 163, and 164 are provided on the other surfaces of these semiconductor chips, respectively.

第３の半導体チップ１２３は、スペーサ１７０に代わって、第１の半導体チップ１２１と第２の半導体チップ１２２との間に配置される。第４の半導体チップ１２４は、第２の半導体チップ１２２上に設けられる。   The third semiconductor chip 123 is disposed between the first semiconductor chip 121 and the second semiconductor chip 122 in place of the spacer 170. The fourth semiconductor chip 124 is provided on the second semiconductor chip 122.

第１の半導体チップ１２１と第２の半導体チップ１２２は第１の方向に沿って長辺が延在するように配置され、第３の半導体チップ１２３と第４の半導体チップ１２４は第１の方向と直交する第２の方向に沿ってその長辺が延在するように配置される。即ち、第１の半導体チップ１２１と第２の半導体チップ１２２は、平面視において互いに重なり合い、第３の半導体チップ１２３と第４の半導体チップ１２４も、平面視において互いに重なり合う。また、第１及び第２の半導体チップ１２１，１２２と、第３及び第４の半導体チップ１２３，１２４とは、互いに９０度回転させた関係にある。   The first semiconductor chip 121 and the second semiconductor chip 122 are arranged so that the long sides extend in the first direction, and the third semiconductor chip 123 and the fourth semiconductor chip 124 are in the first direction. The long side extends along a second direction orthogonal to the direction. That is, the first semiconductor chip 121 and the second semiconductor chip 122 overlap each other in a plan view, and the third semiconductor chip 123 and the fourth semiconductor chip 124 also overlap each other in a plan view. Further, the first and second semiconductor chips 121 and 122 and the third and fourth semiconductor chips 123 and 124 are in a relationship of being rotated by 90 degrees.

第１乃至第４の半導体チップの第１乃至第４の電極パッド１５１，１５２，１５３及び１５４には、それぞれ第１乃至第４のワイヤ１８１，１８２，１８３及び１８４が接続される。   First to fourth wires 181, 182, 183, and 184 are connected to the first to fourth electrode pads 151, 152, 153, and 154 of the first to fourth semiconductor chips, respectively.

第３のワイヤ１８３は、図１１及び図１２に示すように、第１のワイヤ１８１と同様にネック部分を潰した形状に形成される。また、第４のワイヤ１８４は、第２のワイヤ１８２と同様に形成される。第２及び第４のワイヤ１８２及び１０８４は、第２の実施の形態における第２のワイヤ１８２−１と同様に形成してもよい。   As shown in FIGS. 11 and 12, the third wire 183 is formed in a shape in which the neck portion is crushed like the first wire 181. The fourth wire 184 is formed in the same manner as the second wire 182. The second and fourth wires 182 and 1084 may be formed in the same manner as the second wire 182-1 in the second embodiment.

なお、第３の半導体チップ１２３のワイヤボンディング時の撓みを支持するため、第３の半導体チップ１２３のオーバハング部の下方であって、配線基板１１０−１の一面には、ダミーパッド１１７が形成されており、そのダミーパッド１１７上には、ダミーバンプ１９０が形成されている。ダミーバンプ１９０を設けたことにより、第３の半導体チップ１２３へのワイヤボンディングを良好に行うことができる。   In order to support the bending of the third semiconductor chip 123 during wire bonding, a dummy pad 117 is formed on one surface of the wiring substrate 110-1 below the overhang portion of the third semiconductor chip 123. A dummy bump 190 is formed on the dummy pad 117. By providing the dummy bump 190, wire bonding to the third semiconductor chip 123 can be performed satisfactorily.

本実施の形態においても第１の実施の形態と同様の効果を得ることができる。加えて、スペーサの代わりに半導体チップを搭載することで、半導体装置の高性能化や、大容量化を実現することができる。   Also in this embodiment, the same effect as in the first embodiment can be obtained. In addition, by mounting a semiconductor chip instead of the spacer, it is possible to realize high performance and large capacity of the semiconductor device.

次に、本発明の第４の実施の形態に係る半導体装置について説明する。   Next, a semiconductor device according to a fourth embodiment of the present invention will be described.

図１３は、第４の実施の形態に係る半導体装置１３００の概略構成を示す断面図である。その構成は第１の実施の形態とほぼ同じである。第１及び第２の半導体チップ１２１−１，１２２−１及びスペーサ１７０−１が、第１の実施の形態のものよりも薄く、第１のワイヤ１８１の潰された形状のネック部分で第２の半導体チップ１２２−１の裏面を支えるように構成されている点で、第１の実施の形態と異なっている。   FIG. 13 is a cross-sectional view showing a schematic configuration of a semiconductor device 1300 according to the fourth embodiment. The configuration is almost the same as in the first embodiment. The first and second semiconductor chips 121-1 and 122-1 and the spacer 170-1 are thinner than those of the first embodiment, and the second neck crushed shape of the first wire 181 is used. This is different from the first embodiment in that it is configured to support the back surface of the semiconductor chip 122-1.

本実施の形態においても、第１の実施の形態と同様の効果が得られる。これに加え、本実施の形態では、半導体チップとスペーサの厚さを薄型化したことで、封止樹脂の厚さも薄型化できるため、半導体装置の薄型化を図ることができる。   Also in this embodiment, the same effect as that of the first embodiment can be obtained. In addition, in this embodiment, since the thickness of the semiconductor chip and the spacer is reduced, the thickness of the sealing resin can be reduced, so that the semiconductor device can be reduced in thickness.

以上、本発明について、いくつかの実施の形態に基づき説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, although this invention was demonstrated based on some embodiment, it cannot be overemphasized that this invention is not limited to the said embodiment, and can be variously changed in the range which does not deviate from the summary.

例えば、上記実施の形態では、同一構成のメモリチップを積層搭載した半導体装置について説明したが、下段の半導体チップの電極パッド上方に上段チップのオーバーハング部が配置される半導体装置であれば、メモリチップとロジックチップのように種類の異なる半導体チップの組み合わせや、異なるサイズの半導体チップの組み合わせにも、本発明は適用できる。   For example, in the above embodiment, a semiconductor device in which memory chips having the same configuration are stacked and described has been described. However, if a semiconductor device in which an overhang portion of an upper chip is disposed above an electrode pad of a lower semiconductor chip, the memory The present invention can also be applied to combinations of different types of semiconductor chips such as chips and logic chips, or combinations of semiconductor chips of different sizes.

上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。   A part or all of the above-described embodiment can be described as in the following supplementary notes, but is not limited thereto.

「付記」
付記１
第１及び第２の接続パッドを有する配線基板と、
前記配線基板上に搭載され、第１の電極パッドを有する第１の半導体チップと、
前記第１の電極パッドを露出させるように、前記第１の半導体チップ上に積層されたスペーサと、
前記スペーサから前記第１の電極パッド上に突き出す第１のオーバハング部を持つように、前記スペーサ上に積層され、前記第１のオーバハング部に設けられた第２の電極パッドを有する第２の半導体チップと、
前記第１の電極パッドと前記第１の接続パッドとを接続する第１のワイヤと、
前記第２の電極パッドと前記第２の接続パッドとを接続する第２のワイヤと、を含み、
前記第１のワイヤは、前記第１の電極パッド上に接続されたバンプ状の第１の一端部と、前記第１の接続パッド上に接続された第１の他端部と、前記第１の一端部と前記第１の他端部とを連結する第１の中間部とを有し、前記第１の中間部は前記第１の一端部と重なる部分に凹部が形成されることを特徴とする半導体装置。 "Appendix"
Appendix 1
A wiring board having first and second connection pads;
A first semiconductor chip mounted on the wiring substrate and having a first electrode pad;
A spacer stacked on the first semiconductor chip so as to expose the first electrode pad;
A second semiconductor having a second electrode pad stacked on the spacer and provided in the first overhang portion so as to have a first overhang portion protruding from the spacer onto the first electrode pad. Chips,
A first wire connecting the first electrode pad and the first connection pad;
A second wire connecting the second electrode pad and the second connection pad,
The first wire includes a first bump-like end connected to the first electrode pad, a first other end connected to the first connection pad, and the first wire. And a first intermediate portion connecting the first other end portion, and the first intermediate portion has a recess formed in a portion overlapping the first end portion. A semiconductor device.

付記２
前記第１の中間部の前記連結部に連続する第１のネック部が折り畳まれて、前記重なる部分が形成されていることを特徴とする付記１に記載の半導体装置。 Appendix 2
2. The semiconductor device according to claim 1, wherein the overlapping portion is formed by folding a first neck portion continuous with the connecting portion of the first intermediate portion.

付記３
前記第１のネック部及び前記第１の一端部によって、前記第２のワイヤを前記第２の電極パッドに接続する際に、前記第２の半導体チップに印加される荷重を支持することとを特徴とする請求項２に記載の半導体装置。 Appendix 3
The first neck and the first end support the load applied to the second semiconductor chip when the second wire is connected to the second electrode pad. The semiconductor device according to claim 2.

付記４
前記第２の半導体チップと前記第１のワイヤとが離間していることを特徴とする付記１，２又は３に記載の半導体装置。 Appendix 4
4. The semiconductor device according to appendix 1, 2, or 3, wherein the second semiconductor chip and the first wire are separated from each other.

付記５
前記第２の半導体チップと前記第１のワイヤとが２０μｍ以上離れていることを特徴とする付記４に記載の半導体装置。 Appendix 5
The semiconductor device according to appendix 4, wherein the second semiconductor chip and the first wire are separated by 20 μm or more.

付記６
前記第２の半導体チップと前記第１のワイヤとが接していることを特徴とする付記１，２又は３に記載の半導体装置。 Appendix 6
4. The semiconductor device according to appendix 1, 2, or 3, wherein the second semiconductor chip and the first wire are in contact with each other.

付記７
前記スペーサは、第３の半導体チップであることを特徴とする付記１乃至６のいずれか一つに記載の半導体装置。 Appendix 7
The semiconductor device according to any one of appendices 1 to 6, wherein the spacer is a third semiconductor chip.

付記８
さらに、第４の半導体チップと、第３及び第４のワイヤとを含み、
前記配線基板は、さらに第３及び第４の接続パッドを有し、
前記第３の半導体チップは、前記第１の半導体チップから突き出す第２のオーバハング部と、前記第２のオーバハング部に設けられた第３の電極パッドとを有し、
前記第４の半導体チップは、前記第２の半導体チップから前記第３の電極パッドの上に突き出す第３のオーバハング部を持つように前記第２の半導体チップに積層され、前記第２のオーバハング部は第４の電極パッドを有し、
前記第３のワイヤは、前記第３の電極パッドと前記第３の接続パッドとを接続し、
前記第４のワイヤは、前記第４の電極パッドと前記第４の接続パッドとを接続し、
前記第３のワイヤは、前記第３の電極パッド上に接続されたバンプ状の第２の一端部と、前記第３の接続パッド上に接続された第２の他端部と、前記第２の一端部と前記第２の他端部とを連結する第２の中間部とを有し、前記第２の中間部は前記第２の一端部と重なる部分に凹部が形成されていることを特徴とする付記７に記載の半導体装置。 Appendix 8
And a fourth semiconductor chip, and third and fourth wires,
The wiring board further includes third and fourth connection pads,
The third semiconductor chip has a second overhang portion protruding from the first semiconductor chip, and a third electrode pad provided in the second overhang portion,
The fourth semiconductor chip is stacked on the second semiconductor chip so as to have a third overhang portion protruding from the second semiconductor chip onto the third electrode pad, and the second overhang portion. Has a fourth electrode pad;
The third wire connects the third electrode pad and the third connection pad;
The fourth wire connects the fourth electrode pad and the fourth connection pad,
The third wire includes a second bump-shaped end connected to the third electrode pad, a second other end connected to the third connection pad, and the second wire. And a second intermediate portion connecting the second other end portion, and the second intermediate portion has a recess formed in a portion overlapping the second end portion. The semiconductor device according to appendix 7, which is characterized.

付記９
第１及び第２の接続パッドを有する配線基板と、
前記配線基板上に搭載され、第１の電極パッドを有する第１の半導体チップと、
前記第１の電極パッドを露出させるように、前記第１の半導体チップ上に積層されたスペーサと、
前記スペーサから前記第１の電極パッド上に突き出す第１のオーバハング部を持つように、前記スペーサ上に積層され、前記第１のオーバハング部に設けられた第２の電極パッドを有する第２の半導体チップと、
前記第１の電極パッドと前記第１の接続パッドとを接続する第１のワイヤと、
前記第２の電極パッドと前記第２の接続パッドとを接続する第２のワイヤと、を含み、
前記第１のワイヤは、前記第１の電極パッド上に接続されたバンプ状の第１の一端部と、前記第１の接続パッド上に接続された第１の他端部と、前記第１の一端部と前記第１の他端部とを連結する第１の中間部とを有し、前記第１の中間部は前記第１の一端部と重なる部分が折り畳まれていることを特徴とする半導体装置。 Appendix 9
A wiring board having first and second connection pads;
A first semiconductor chip mounted on the wiring substrate and having a first electrode pad;
A spacer stacked on the first semiconductor chip so as to expose the first electrode pad;
A second semiconductor having a second electrode pad stacked on the spacer and provided in the first overhang portion so as to have a first overhang portion protruding from the spacer onto the first electrode pad. Chips,
A first wire connecting the first electrode pad and the first connection pad;
A second wire connecting the second electrode pad and the second connection pad,
The first wire includes a first bump-like end connected to the first electrode pad, a first other end connected to the first connection pad, and the first wire. And a first intermediate portion connecting the first other end portion, and the first intermediate portion is folded at a portion overlapping the first end portion. Semiconductor device.

付記１０
前記中間部の前記連結部に連続する第１のネック部が折り畳まれていることを特徴とする付記９に記載の半導体装置。 Appendix 10
The semiconductor device according to appendix 9, wherein a first neck portion continuous to the connecting portion of the intermediate portion is folded.

付記１１
前記第１のネック部及び前記第１の一端部によって、前記第２のワイヤを前記第２の電極パッドに接続する際に、前記第２の半導体チップに印加される荷重を支持することとを特徴とする付記１０に記載の半導体装置。 Appendix 11
The first neck and the first end support the load applied to the second semiconductor chip when the second wire is connected to the second electrode pad. 14. The semiconductor device according to appendix 10, which is characterized.

付記１２
前記第２の半導体チップと前記第１のワイヤとが離間していることを特徴とする付記９，１０又は１１に記載の半導体装置。 Appendix 12
12. The semiconductor device according to appendix 9, 10 or 11, wherein the second semiconductor chip and the first wire are separated from each other.

付記１３
前記第２の半導体チップと前記第１のワイヤとが２０μｍ以上離れていることを特徴とする付記１２に記載の半導体装置。 Appendix 13
The semiconductor device according to appendix 12, wherein the second semiconductor chip and the first wire are separated by 20 μm or more.

付記１４
前記第２の半導体チップと前記第１のワイヤとが接していることを特徴とする付記９，１０又は１１に記載の半導体装置。 Appendix 14
The semiconductor device according to appendix 9, 10 or 11, wherein the second semiconductor chip and the first wire are in contact with each other.

付記１５
前記スペーサは、第３の半導体チップであることを特徴とする付記９乃至１４のいずれか一つに記載の半導体装置。 Appendix 15
15. The semiconductor device according to any one of appendices 9 to 14, wherein the spacer is a third semiconductor chip.

付記１６
さらに、第４の半導体チップと、第３及び第４のワイヤとを含み、
前記配線基板は、さらに第３及び第４の接続パッドを有し、
前記第３の半導体チップは、前記第１の半導体チップから突き出す第２のオーバハング部と、前記第２のオーバハング部に設けられた第３の電極パッドとを有し、
前記第４の半導体チップは、前記第２の半導体チップから前記第３の電極パッドの上に突き出す第３のオーバハング部を持つように前記第２の半導体チップに積層され、前記第２のオーバハング部は第４の電極パッドを有し、
前記第３のワイヤは、前記第３の電極パッドと前記第３の接続パッドとを接続し、
前記第４のワイヤは、前記第４の電極パッドと前記第４の接続パッドとを接続し、
前記第３のワイヤは、前記第３の電極パッド上に接続されたバンプ状の第２の一端部と、前記第３の接続パッド上に接続された第２の他端部と、前記第２の一端部と前記第２の他端部とを連結する第２の中間部とを有し、前記第２の中間部は前記第２の一端部と重なる部分が折り畳まれていることを特徴とする付記１５に記載の半導体装置。 Appendix 16
And a fourth semiconductor chip, and third and fourth wires,
The wiring board further includes third and fourth connection pads,
The third semiconductor chip has a second overhang portion protruding from the first semiconductor chip, and a third electrode pad provided in the second overhang portion,
The fourth semiconductor chip is stacked on the second semiconductor chip so as to have a third overhang portion protruding from the second semiconductor chip onto the third electrode pad, and the second overhang portion. Has a fourth electrode pad;
The third wire connects the third electrode pad and the third connection pad;
The fourth wire connects the fourth electrode pad and the fourth connection pad,
The third wire includes a second bump-shaped end connected to the third electrode pad, a second other end connected to the third connection pad, and the second wire. And a second intermediate portion that connects the second other end portion, and the second intermediate portion is folded at a portion overlapping the second end portion. The semiconductor device according to appendix 15.

１００，９００，１０００，１３００ 半導体装置
１１０，１１０−１ 配線基板
１１１ 絶縁基材
１１２ 接続パッド
１１３ ランド
１１４,１１５ 絶縁膜
１１６ 開口部
１１７ ダミーパッド
１２１，１２１−１ 第１の半導体チップ
１２２，１２２−１ 第２の半導体チップ
１２３ 第３の半導体チップ
１２４ 第４の半導体チップ
１３０ 封止体
１４０ 半田ボール
１５１ 第１の電極パッド
１５２ 第２の電極パッド
１５３ 第３の電極パッド
１５４ 第４の電極パッド
１６１，１６２，１６３，１６４ 接着部材
１７０，１７０−１ スペーサ
１８１ 第１のワイヤ
１８２，１８２−１ 第２のワイヤ
１８３ 第３のワイヤ
１８４ 第４のワイヤ
１９０ ダミーバンプ
３０１ 一端部
３０２ 他端部
３０３ 中間部
３０４ 凹部
４００ 配線母基板
４０１ 製品形成部
４０２ ダイシングライン
５００ キャピラリ
５０１ ワイヤ 100, 900, 1000, 1300 Semiconductor device 110, 110-1 Wiring board 111 Insulating base material 112 Connection pad 113 Land 114, 115 Insulating film 116 Opening 117 Dummy pad 121, 121-1 First semiconductor chip 122, 122- DESCRIPTION OF SYMBOLS 1 2nd semiconductor chip 123 3rd semiconductor chip 124 4th semiconductor chip 130 Sealing body 140 Solder ball 151 1st electrode pad 152 2nd electrode pad 153 3rd electrode pad 154 4th electrode pad 161 , 162, 163, 164 Adhesive member 170, 170-1 Spacer 181 First wire 182, 182-1 Second wire 183 Third wire 184 Fourth wire 190 Dummy bump 301 One end 302 Other end 303 Intermediate portion 304 Concavity 400 Wiring motherboard 4 01 Product forming section 402 Dicing line 500 Capillary 501 Wire

Claims (10)

第１及び第２の接続パッドを有する配線基板と、
前記配線基板上に搭載され、第１の電極パッドを有する第１の半導体チップと、
前記第１の電極パッドを露出させるように、前記第１の半導体チップ上に積層されたスペーサと、
前記スペーサから前記第１の電極パッド上に突き出す第１のオーバハング部を持つように、前記スペーサ上に積層され、前記第１のオーバハング部に設けられた第２の電極パッドを有する第２の半導体チップと、
前記第１の電極パッドと前記第１の接続パッドとを接続する第１のワイヤと、
前記第２の電極パッドと前記第２の接続パッドとを接続する第２のワイヤと、を含み、
前記第１のワイヤは、前記第１の電極パッド上に接続されたバンプ状の第１の一端部と、前記第１の接続パッド上に接続された第１の他端部と、前記第１の一端部と前記第１の他端部とを連結する第１の中間部とを有し、前記第１の一端部との連結部を除く、前記第１の中間部の一部が前記第１の一端部上に接触するように構成されることを特徴とする半導体装置。 A wiring board having first and second connection pads;
A first semiconductor chip mounted on the wiring substrate and having a first electrode pad;
A spacer stacked on the first semiconductor chip so as to expose the first electrode pad;
A second semiconductor having a second electrode pad stacked on the spacer and provided in the first overhang portion so as to have a first overhang portion protruding from the spacer onto the first electrode pad. Chips,
A first wire connecting the first electrode pad and the first connection pad;
A second wire connecting the second electrode pad and the second connection pad,
The first wire includes a first bump-like end connected to the first electrode pad, a first other end connected to the first connection pad, and the first wire. A first intermediate portion connecting the first end portion and the first other end portion, and a portion of the first intermediate portion excluding the connection portion with the first end portion is the first intermediate portion. A semiconductor device configured to be in contact with one end of 1. 前記第１の中間部の前記連結部に連続する第１のネック部が折り畳まれて、前記第１の中間部の一部が前記第１の一端部上に接触することを特徴とする請求項１に記載の半導体装置。   The first neck portion continuous to the connecting portion of the first intermediate portion is folded, and a part of the first intermediate portion is in contact with the first end portion. 2. The semiconductor device according to 1. 前記第１のネック部及び前記第１の一端部によって、前記第２のワイヤを前記第２の電極パッドに接続する際に、前記第２の半導体チップに印加される荷重を支持することとを特徴とする請求項２に記載の半導体装置。   The first neck and the first end support the load applied to the second semiconductor chip when the second wire is connected to the second electrode pad. The semiconductor device according to claim 2. 前記第２の半導体チップと前記第１のワイヤとが離間していることを特徴とする請求項１，２又は３に記載の半導体装置。   The semiconductor device according to claim 1, wherein the second semiconductor chip and the first wire are separated from each other. 前記第２の半導体チップと前記第１のワイヤとが２０μｍ以上離れていることを特徴とする請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the second semiconductor chip and the first wire are separated by 20 μm or more. 前記第２の半導体チップと前記第１のワイヤとが接していることを特徴とする請求項１，２又は３に記載の半導体装置。   4. The semiconductor device according to claim 1, wherein the second semiconductor chip and the first wire are in contact with each other. 前記スペーサは、第３の半導体チップであることを特徴とする請求項１乃至６のいずれか一つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the spacer is a third semiconductor chip. さらに、第４の半導体チップと、第３及び第４のワイヤとを含み、
前記配線基板は、さらに第３及び第４の接続パッドを有し、
前記第３の半導体チップは、前記第１の半導体チップから突き出す第２のオーバハング部と、前記第２のオーバハング部に設けられた第３の電極パッドとを有し、
前記第４の半導体チップは、前記第２の半導体チップから前記第３の電極パッドの上に突き出す第３のオーバハング部を持つように前記第２の半導体チップに積層され、前記第２のオーバハング部は第４の電極パッドを有し、
前記第３のワイヤは、前記第３の電極パッドと前記第３の接続パッドとを接続し、
前記第４のワイヤは、前記第４の電極パッドと前記第４の接続パッドとを接続し、
前記第３のワイヤは、前記第３の電極パッド上に接続されたバンプ状の第２の一端部と、前記接続パッド上に接続された第２の他端部と、前記第２の一端部と前記第２の他端部とを連結する第２の中間部とを有し、前記第２の一端部との連結部を除く、前記第２の中間部の一部が前記第２の一端部上に接触するように構成されることを特徴とする請求項７に記載の半導体装置。 And a fourth semiconductor chip, and third and fourth wires,
The wiring board further includes third and fourth connection pads,
The third semiconductor chip has a second overhang portion protruding from the first semiconductor chip, and a third electrode pad provided in the second overhang portion,
The fourth semiconductor chip is stacked on the second semiconductor chip so as to have a third overhang portion protruding from the second semiconductor chip onto the third electrode pad, and the second overhang portion. Has a fourth electrode pad;
The third wire connects the third electrode pad and the third connection pad;
The fourth wire connects the fourth electrode pad and the fourth connection pad,
The third wire includes a bump-shaped second end connected to the third electrode pad, a second other end connected to the connection pad, and the second end. And a second intermediate portion connecting the second other end portion, and a part of the second intermediate portion excluding the connection portion with the second one end portion is the second end portion. The semiconductor device according to claim 7, wherein the semiconductor device is configured to contact the part. 配線基板上に第１の半導体チップを搭載し、
前記第１の半導体チップに設けられた第１の電極パッドを露出させるように、前記第１の半導体チップ上にスペーサを積層し、
前記第１の電極パッドに第１のワイヤの第１の一端部を接着してバンプ状とし、前記第１の一端部に連続する第１のネック部を折り畳み、前記第１のワイヤの第１の他端部を前記配線基板に設けられた第１の接続パッドに接続し、
前記スペーサから前記第１の電極パッド上に突き出す第１のオーバハング部を持つように、前記スペーサ上に第２の半導体チップを積層し、
前記第１のオーバハング部に設けられた第２の電極パッドと前記配線基板に設けられた第２の接続パッドとを第２のワイヤで接続し、
前記第２の電極パッドに前記第２のワイヤを接続する際、前記第１のネック部で前記第２の半導体チップに印加される荷重を支持する、
ことを特徴とする半導体装置の製造方法。 Mounting the first semiconductor chip on the wiring board;
Laminating a spacer on the first semiconductor chip so as to expose the first electrode pad provided on the first semiconductor chip;
A first end of a first wire is bonded to the first electrode pad to form a bump, a first neck portion continuous with the first end is folded, and a first of the first wire is folded. Is connected to the first connection pad provided on the wiring board,
Laminating a second semiconductor chip on the spacer so as to have a first overhang portion protruding from the spacer onto the first electrode pad;
The second electrode pad provided in the first overhang portion and the second connection pad provided in the wiring board are connected by a second wire,
Supporting the load applied to the second semiconductor chip at the first neck when connecting the second wire to the second electrode pad;
A method for manufacturing a semiconductor device. 前記スペーサとして第３の半導体チップを用い、
前記第３の半導体チップに設けられた第３の電極パッドに第３のワイヤの第２の一端部を接着してバンプ状とし、前記第２の一端部に連続する第２のネック部を折り畳み、前記第３のワイヤの第２の他端部を前記配線基板に設けられた第３の接続パッドに接続し、
前記第３の電極パッドを露出させるように前記第３の半導体チップ上に積層された前記第２の半導体チップ上に、当該第２の半導体チップから前記第３の電極パッド上に突き出す第２のオーバハング部を持つように、第４の半導体チップを積層し、
前記第２のオーバハング部に設けられた第４の電極パッドと前記配線基板に設けられた第４の接続パッドとを第４のワイヤで接続し、
前記第４の電極パッドに前記第４のワイヤを接続する際、前記第２のネック部で前記第４の半導体チップに印加される荷重を支持する、
ことを特徴とする請求項９に記載の半導体装置の製造方法。 A third semiconductor chip is used as the spacer,
A second end portion of a third wire is bonded to a third electrode pad provided on the third semiconductor chip to form a bump, and a second neck portion continuous with the second end portion is folded. , Connecting the second other end of the third wire to a third connection pad provided on the wiring board,
A second protrusion protruding from the second semiconductor chip onto the third electrode pad on the second semiconductor chip stacked on the third semiconductor chip so as to expose the third electrode pad. Laminating the fourth semiconductor chip so as to have an overhang portion,
Connecting a fourth electrode pad provided in the second overhang portion and a fourth connection pad provided in the wiring board with a fourth wire;
When connecting the fourth wire to the fourth electrode pad, the second neck portion supports a load applied to the fourth semiconductor chip,
A method for manufacturing a semiconductor device according to claim 9.
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