JP2013150014A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a highly reliable semiconductor device which has resistance to external stress and achieves thickness reduction and downsizing, which prevents shape and characteristic defects due to the external stress in a manufacturing process and enables the manufacturing of the semiconductor device with good yield, which enables the manufacturing of the semiconductor device with high productivity at low costs.SOLUTION: A semiconductor integrated circuit is provided between a pair of facing structures which are formed by impregnating fiber bodies with an organic resin. The semiconductor integrated circuit is placed at center parts of the pair of structures formed by impregnating the fiber bodies with the organic resin, and the structures are bonded to each other at end parts to seal the semiconductor integrated circuit. A conductive shield body is provided on the outermost surface of the semiconductor device. The conductive shield body may be provided so as to cover an entire periphery of the semiconductor device. Alternatively, the conductive shield body may cover at least one side surface of the semiconductor device.

Description

本発明は、半導体装置及び半導体装置の作製方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

アンテナを介した無線通信によりデータの送受信を行う半導体装置(非接触信号処理装置
、半導体集積回路基板チップ、ICチップともいう)においては、より小型、薄型化を図
られている。
A semiconductor device (also referred to as a non-contact signal processing device, a semiconductor integrated circuit substrate chip, or an IC chip) that transmits and receives data by wireless communication via an antenna is made smaller and thinner.

しかし、このような小型及び薄型化は半導体装置の強度を低下させてしまうという問題が
あり、その対策が報告されている(例えば、特許文献1参照。)。
However, such a reduction in size and thickness has a problem of reducing the strength of the semiconductor device, and a countermeasure for this has been reported (for example, see Patent Document 1).

特許文献1は、曲げ、集中荷重への対策として、半導体チップのサイズを0.5mm以下
に限定している例である。
Patent Document 1 is an example in which the size of a semiconductor chip is limited to 0.5 mm or less as a countermeasure against bending and concentrated load.

特開2004−78991号公報Japanese Patent Laid-Open No. 2004-78991

上記半導体装置の市場が拡大するに伴い、その形状や必要とされる特性の要求は様々であ
る。よって、さらに外的ストレスに対する高い耐性を有し、かつ要求される特性を備えた
半導体装置が求められている。
As the market for the semiconductor device expands, the demands on its shape and required characteristics vary. Therefore, there is a need for a semiconductor device that has higher resistance to external stress and has the required characteristics.

従って、薄型化及び小型化を達成しながら、外部ストレスに耐性を有する信頼性の高い半
導体装置を提供することを目的の一とする。また、作製工程においても外部ストレスに起
因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とす
る。さらに低コストで生産性高く半導体装置を作製することを目的の一とする。
Accordingly, an object is to provide a highly reliable semiconductor device that is resistant to external stress while achieving thinning and miniaturization. Another object is to prevent a defect in shape and characteristics due to external stress in a manufacturing process and to manufacture a semiconductor device with high yield. Another object is to manufacture a semiconductor device at low cost and high productivity.

本発明の半導体装置において、単結晶半導体基板を用いて形成された半導体集積回路基板
を一対の耐衝撃層の間に封止する。一対の耐衝撃層の間の中央部に半導体集積回路基板は
配置され、耐衝撃層の周辺端部においては対向する耐衝撃層同士が直接接着されている。
In the semiconductor device of the present invention, a semiconductor integrated circuit substrate formed using a single crystal semiconductor substrate is sealed between a pair of impact resistant layers. The semiconductor integrated circuit substrate is disposed at the center between the pair of impact resistant layers, and the opposing impact resistant layers are directly bonded to each other at the peripheral end of the impact resistant layer.

また、耐衝撃層の外側(半導体集積回路基板の反対側)に衝撃拡散層をそれぞれ設けても
よい。
Further, an impact diffusion layer may be provided outside the impact resistant layer (opposite side of the semiconductor integrated circuit substrate).

半導体装置に外部から与えられる力(外部ストレスともいう)に対する耐衝撃層、その力
を拡散する衝撃拡散層を設けることによって、局所的にかかる力を軽減することができる
ため、半導体装置の破損や特性不良などを防止することが可能となる。
By providing an impact resistant layer against an external force applied to the semiconductor device (also referred to as external stress) and an impact diffusion layer that diffuses the force, the force applied locally can be reduced. It becomes possible to prevent a characteristic defect.

耐衝撃層としては、繊維体に有機樹脂が含浸された構造体を用いることができる。耐衝撃
層は、弾性率13GPa以上、破断係数は300MPa未満が好ましい。
As the impact resistant layer, a structure in which a fibrous body is impregnated with an organic resin can be used. The impact resistant layer preferably has an elastic modulus of 13 GPa or more and a fracture modulus of less than 300 MPa.

衝撃拡散層としては、弾性率が低く、かつ破断強度が高い材料を用いることが好ましく、
ゴム弾性を有する膜を用いればよい。衝撃拡散層は、弾性率5GPa以上12GPa以下
、破断係数300MPa以上が好ましい。
As the impact diffusion layer, it is preferable to use a material having a low elastic modulus and a high breaking strength,
A film having rubber elasticity may be used. The impact diffusion layer preferably has an elastic modulus of 5 GPa or more and 12 GPa or less and a fracture modulus of 300 MPa or more.

衝撃拡散層は、高強度材料で形成されていることが好ましい。高強度材料の代表例として
は、ポリビニルアルコール系樹脂、ポリエステル系樹脂、ポリアミド系樹脂、ポリエチレ
ン系樹脂、アラミド系樹脂、ポリパラフェニレンベンゾビスオキサゾール樹脂、ガラス樹
脂等がある。弾性を有する高強度材料で形成される衝撃拡散層を設けると局所的な押圧な
どの荷重を層全体に拡散し吸収するために、半導体装置の破損を防ぐことができる。
The impact diffusion layer is preferably formed of a high strength material. Typical examples of high-strength materials include polyvinyl alcohol resins, polyester resins, polyamide resins, polyethylene resins, aramid resins, polyparaphenylene benzobisoxazole resins, glass resins, and the like. When an impact diffusion layer formed of a high-strength material having elasticity is provided, a load such as local pressing is diffused and absorbed throughout the layer, so that damage to the semiconductor device can be prevented.

より具体的には、衝撃拡散層として、アラミド樹脂、ポリエチレンナフタレート(PEN
)樹脂、ポリエーテルサルフォン(PES)樹脂、ポリフェニレンサルファイド(PPS
)樹脂、ポリイミド(PI)樹脂などを用いることができる。
More specifically, as the impact diffusion layer, aramid resin, polyethylene naphthalate (PEN)
) Resin, polyethersulfone (PES) resin, polyphenylene sulfide (PPS)
) Resin, polyimide (PI) resin, or the like.

また、本発明の半導体装置に導電性遮蔽体を設けてもよい。導電性遮蔽体は半導体装置に
おいて最表面に設けることができるので、一対の耐衝撃層の外側(半導体集積回路基板側
と反対側)の表面に導電性遮蔽体を設ければよい。なお、耐衝撃層のさらに外側に衝撃拡
散層が設けられる場合は、衝撃拡散層の外側の表面に導電性遮蔽体を設けることができる
Further, a conductive shield may be provided in the semiconductor device of the present invention. Since the conductive shield can be provided on the outermost surface of the semiconductor device, the conductive shield may be provided on the outer surface (opposite side of the semiconductor integrated circuit substrate) of the pair of impact resistant layers. When an impact diffusion layer is provided further outside the impact resistant layer, a conductive shield can be provided on the outer surface of the impact diffusion layer.

導電性遮蔽体は静電気放電により印加される静電気を拡散して逃がす、または電荷の局部
的な存在(局在化)を防ぐ(局部的な電位差が発生しないようにする)ため、半導体集積
回路の静電気破壊を防ぐことができる。導電性遮蔽体は、絶縁体である耐衝撃層を介して
半導体集積回路の両方の面を覆う(重なる)ように形成される。
The conductive shield diffuses and releases the static electricity applied by electrostatic discharge, or prevents local existence (localization) of electric charges (to prevent local potential difference from occurring). It can prevent electrostatic breakdown. The conductive shield is formed so as to cover (overlap) both surfaces of the semiconductor integrated circuit via an impact-resistant layer that is an insulator.

本発明を用いて、無線通信により外部装置と信号の送受信を行う機能を有する、非接触信
号処理装置を作製することができる。この場合、導電性遮蔽体は、半導体装置に含まれる
アンテナが送受信すべき電磁波を透過し、かつ外部からの静電気が半導体装置内部の半導
体集積回路に印加されるのを遮断する。よって、静電気破壊に耐性を有する信頼性の高い
、アンテナを介した無線通信によるデータ送受信可能な半導体装置を提供することができ
る。
By using the present invention, a non-contact signal processing device having a function of transmitting / receiving a signal to / from an external device by wireless communication can be manufactured. In this case, the conductive shield transmits an electromagnetic wave to be transmitted and received by the antenna included in the semiconductor device, and blocks external static electricity from being applied to the semiconductor integrated circuit inside the semiconductor device. Therefore, it is possible to provide a highly reliable semiconductor device that is resistant to electrostatic breakdown and that can transmit and receive data by wireless communication via an antenna.

なお、導電性遮蔽体と、アンテナ及び半導体集積回路とは電気的に接続しない。 Note that the conductive shield is not electrically connected to the antenna and the semiconductor integrated circuit.

本発明の半導体装置の一形態は、互いに対向するように設けられた第1の繊維体に有機樹
脂が含浸された構造体及び第2の繊維体に有機樹脂が含浸された構造体と、対向する第1
の繊維体に有機樹脂が含浸された構造体と第2の繊維体に有機樹脂が含浸された構造体と
の間に設けられた半導体集積回路基板とを有し、半導体集積回路基板は単結晶半導体基板
を含み、第1の繊維体に有機樹脂が含浸された構造体と第2の繊維体に有機樹脂が含浸さ
れた構造体とは中央部に半導体集積回路基板を配置し、端部において互いに接着して半導
体集積回路基板を封止する。
One embodiment of a semiconductor device according to the present invention includes a structure in which a first fibrous body provided so as to face each other is impregnated with an organic resin, and a structure in which a second fibrous body is impregnated with an organic resin, First to
And a semiconductor integrated circuit substrate provided between the structure in which the fibrous body is impregnated with the organic resin and the structure in which the second fibrous body is impregnated with the organic resin. A structure including a semiconductor substrate, in which a first fibrous body is impregnated with an organic resin and a second fibrous body impregnated with an organic resin, a semiconductor integrated circuit substrate is disposed at the center, and at the end The semiconductor integrated circuit substrates are sealed by bonding to each other.

本発明の半導体装置の一形態は、互いに対向するように設けられた第1の繊維体に有機樹
脂が含浸された構造体及び第2の繊維体に有機樹脂が含浸された構造体と、対向する第1
の繊維体に有機樹脂が含浸された構造体と第2の繊維体に有機樹脂が含浸された構造体と
の間に設けられた半導体集積回路基板とを有し、第1の繊維体に有機樹脂が含浸された構
造体及び第2の繊維体に有機樹脂が含浸された構造体の半導体集積回路基板と反対側の表
面にそれぞれ設けられた第1の衝撃拡散層及び第2の衝撃拡散層とを有し、半導体集積回
路基板は単結晶半導体基板を含み、第1の繊維体に有機樹脂が含浸された構造体と第2の
繊維体に有機樹脂が含浸された構造体とは中央部に半導体集積回路基板を配置し端部にお
いて互いに接着して半導体集積回路基板を封止する。
One embodiment of a semiconductor device according to the present invention includes a structure in which a first fibrous body provided so as to face each other is impregnated with an organic resin, and a structure in which a second fibrous body is impregnated with an organic resin, First to
And a semiconductor integrated circuit substrate provided between the structure body in which the fibrous body is impregnated with the organic resin and the structure body in which the second fiber body is impregnated with the organic resin, and the first fiber body is organic The first impact diffusion layer and the second impact diffusion layer provided on the surface opposite to the semiconductor integrated circuit substrate of the structure impregnated with resin and the structure impregnated with organic resin in the second fibrous body, respectively The semiconductor integrated circuit board includes a single crystal semiconductor substrate, and the structure body in which the first fiber body is impregnated with the organic resin and the structure body in which the second fiber body is impregnated with the organic resin are the central portion. The semiconductor integrated circuit substrate is disposed on the substrate and bonded to each other at the end portion to seal the semiconductor integrated circuit substrate.

上記構成において、半導体装置に外部と信号を受信又は発信するアンテナを設けてもよい
。例えば、半導体集積回路基板と第1の耐衝撃層との間にアンテナを設ければよい。また
半導体集積回路基板上に保護層を設けてもよく、例えば、集積回路基板上に設けられたア
ンテナを覆うように保護層として無機絶縁層を形成すればよい。
In the above structure, an antenna that receives or transmits a signal to the outside may be provided in the semiconductor device. For example, an antenna may be provided between the semiconductor integrated circuit substrate and the first impact resistant layer. Further, a protective layer may be provided over the semiconductor integrated circuit substrate. For example, an inorganic insulating layer may be formed as a protective layer so as to cover the antenna provided over the integrated circuit substrate.

なお、本発明において、半導体装置とは、半導体特性を利用することで機能しうる装置を
指す。本発明を用いて半導体素子(トランジスタ、メモリ素子やダイオードなど)を含む
回路を有する装置や、プロセッサ回路を有するチップなどの半導体装置を作製することが
できる。
Note that in the present invention, a semiconductor device refers to a device that can function by utilizing semiconductor characteristics. By using the present invention, a device having a circuit including a semiconductor element (a transistor, a memory element, a diode, or the like) or a semiconductor device such as a chip having a processor circuit can be manufactured.

半導体集積回路を挟持する一対の耐衝撃層によって、薄型化及び小型化を達成しながら耐
性を有する信頼性の高い半導体装置を提供することができる。また、作製工程においても
外部ストレスに起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製するこ
とができる。
A pair of impact-resistant layers sandwiching the semiconductor integrated circuit can provide a highly reliable semiconductor device having durability while achieving a reduction in thickness and size. Further, also in the manufacturing process, a defect in shape and characteristics due to external stress can be prevented, and a semiconductor device can be manufactured with high yield.

本発明の半導体装置を説明する図。6A and 6B illustrate a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。8A to 8D illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。8A to 8D illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。8A to 8D illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置を説明する図。6A and 6B illustrate a semiconductor device of the present invention. 本発明の半導体装置を説明する図。6A and 6B illustrate a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。8A to 8D illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。8A to 8D illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の適用例を説明する図。8A and 8B illustrate an application example of a semiconductor device of the invention. 本発明の半導体装置を説明する図。6A and 6B illustrate a semiconductor device of the present invention. 本発明の半導体装置を説明する図。6A and 6B illustrate a semiconductor device of the present invention. 本発明の半導体装置により得られるマイクロプロセッサの構成を示すブロック図。FIG. 11 is a block diagram illustrating a structure of a microprocessor obtained by the semiconductor device of the invention. 本発明の半導体装置により得られるRFCPUの構成を示すブロック図。FIG. 6 is a block diagram illustrating a configuration of an RFCPU obtained by the semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。8A to 8D illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。8A to 8D illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。8A to 8D illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置を説明する図。6A and 6B illustrate a semiconductor device of the present invention. 本発明の半導体装置を説明する図。6A and 6B illustrate a semiconductor device of the present invention. 本発明の半導体装置を説明する図。6A and 6B illustrate a semiconductor device of the present invention. 本発明の半導体装置の作製方法を説明する図。8A to 8D illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置を説明する図。6A and 6B illustrate a semiconductor device of the present invention.

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
Embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in structures of the present invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.

(実施の形態1)
本実施の形態では、より信頼性の高い半導体装置、及び歩留まりよい半導体装置の作製方
法を、図1乃至図3を用いて詳細に説明する。
(Embodiment 1)
In this embodiment, a highly reliable semiconductor device and a method for manufacturing a semiconductor device with high yield will be described in detail with reference to FIGS.

本実施の形態における半導体装置において、半導体集積回路基板は、可撓性を有する耐衝
撃層に挟持される。
In the semiconductor device in this embodiment, the semiconductor integrated circuit substrate is sandwiched between flexible impact-resistant layers.

図1(A)(B)に本実施の形態の半導体装置を示す。図1において、半導体集積回路基
板100は第1の耐衝撃層112及び第2の耐衝撃層102に封止されている。
1A and 1B show a semiconductor device of this embodiment mode. In FIG. 1, a semiconductor integrated circuit substrate 100 is sealed with a first impact resistant layer 112 and a second impact resistant layer 102.

図1(B)は図1(A)に示す半導体装置に外部と信号を受信又は発信するアンテナ10
1を設ける例である。半導体集積回路基板100と第1の耐衝撃層112との間に半導体
集積回路基板100と電気的に接続するアンテナ101が設けられている。図1(B)の
半導体装置は、無線通信により外部装置と信号の送受信を行う機能を有する、非接触信号
処理装置として機能することができる。
FIG. 1B illustrates an antenna 10 that receives or transmits signals to and from the outside of the semiconductor device illustrated in FIG.
1 is an example. An antenna 101 that is electrically connected to the semiconductor integrated circuit substrate 100 is provided between the semiconductor integrated circuit substrate 100 and the first impact-resistant layer 112. The semiconductor device in FIG. 1B can function as a non-contact signal processing device having a function of transmitting and receiving signals to and from an external device through wireless communication.

本実施の形態のように、半導体装置に外部から与えられる力(外部ストレスともいう)に
対する耐衝撃層を設けることによって、局所的にかかる力を軽減することができるため、
半導体装置の強度を高め、破損や特性不良などを防止することが可能となる。
As in this embodiment, by providing an impact-resistant layer against a force (also referred to as external stress) applied from the outside to the semiconductor device, the force applied locally can be reduced.
It is possible to increase the strength of the semiconductor device and prevent damage or defective characteristics.

耐衝撃層としては、繊維体に有機樹脂が含浸された構造体を用いることができる。第1の
耐衝撃層112及び第2の耐衝撃層102に繊維体に有機樹脂が含浸された構造体を用い
ている。
As the impact resistant layer, a structure in which a fibrous body is impregnated with an organic resin can be used. A structure in which a fibrous body is impregnated with an organic resin is used for the first impact resistant layer 112 and the second impact resistant layer 102.

第1の耐衝撃層112及び第2の耐衝撃層102は繊維体に有機樹脂が含浸された構造体
を用いており、第1の耐衝撃層112は繊維体160に有機樹脂161が含浸された構造
体、第2の耐衝撃層102は繊維体150に有機樹脂151が含浸された構造体である。
The first impact-resistant layer 112 and the second impact-resistant layer 102 use a structure in which a fibrous body is impregnated with an organic resin, and the first impact-resistant layer 112 has a fibrous body 160 in which an organic resin 161 is impregnated. The second impact-resistant layer 102 is a structure in which a fibrous body 150 is impregnated with an organic resin 151.

繊維体160が繊維糸束を経糸及び緯糸として製織した織布の平面図を図1(C)に示す
FIG. 1C shows a plan view of a woven fabric in which the fibrous body 160 is woven using a fiber yarn bundle as warps and wefts.

図1(C)に示すように、繊維体160は、一定間隔をあけた経糸と、一定間隔をあけた
緯糸とで織られている。このような経糸及び緯糸を用いて製織された繊維体には、経糸及
び緯糸が存在しない領域を有する。このような繊維体160は、有機樹脂161が含浸さ
れる割合が高まり、繊維体160と半導体集積回路との密着性を高めることができる。
As shown in FIG. 1 (C), the fibrous body 160 is woven with warps spaced at regular intervals and wefts spaced at regular intervals. A fiber body woven using such warps and wefts has a region where no warp and wefts exist. In such a fibrous body 160, the ratio of impregnation with the organic resin 161 is increased, and adhesion between the fibrous body 160 and the semiconductor integrated circuit can be improved.

また繊維体160は、経糸及び緯糸の密度が高く、経糸及び緯糸が存在しない領域の割合
が低いものでもよい。
The fibrous body 160 may have a high density of warps and wefts and a low ratio of regions where there are no warps and wefts.

繊維体160に有機樹脂161が含浸された構造体は、プリプレグとも呼ばれる。プリプ
レグは、具体的には繊維体にマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた
後、乾燥して有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。構造体
の厚さは、10μm以上100μm以下、さらには10μm以上30μmが好ましい。こ
のような厚さの構造体を用いることで、薄型で湾曲することが可能な半導体装置を作製す
ることができる。例えば、耐衝撃層として、弾性率13GPa以上15GPa以下、破断
係数140MPaのプリプレグを用いることができる。
A structure body in which the fibrous body 160 is impregnated with the organic resin 161 is also called a prepreg. Specifically, the prepreg is obtained by impregnating a fiber body with a varnish obtained by diluting a matrix resin with an organic solvent, and drying to volatilize the organic solvent and semi-curing the matrix resin. The thickness of the structure is preferably 10 μm or more and 100 μm or less, and more preferably 10 μm or more and 30 μm. By using a structure with such a thickness, a thin semiconductor device that can be bent can be manufactured. For example, a prepreg having an elastic modulus of 13 GPa or more and 15 GPa or less and a breaking coefficient of 140 MPa can be used as the impact resistant layer.

なお繊維体に有機樹脂が含浸された構造体は、複数層を積層させてもよい。この場合、単
層の繊維体に有機樹脂が含浸された構造体を複数積層させることで構造体を形成してもよ
いし、複数の積層された繊維体に有機樹脂を含浸させた構造体を用いても良い。また、単
層の繊維体に有機樹脂が含浸された構造体を複数積層させる際、各構造体間に別の層を挟
むようにしても良い。
Note that a structure body in which a fibrous body is impregnated with an organic resin may have a plurality of layers. In this case, a structure may be formed by laminating a plurality of structures in which a single-layer fiber body is impregnated with an organic resin, or a structure in which a plurality of laminated fiber bodies are impregnated with an organic resin. It may be used. In addition, when a plurality of structures in which a single-layer fiber body is impregnated with an organic resin are stacked, another layer may be sandwiched between the structures.

また有機樹脂161として、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、
ビスマレイミドトリアジン樹脂、またはシアネート樹脂等の熱硬化性樹脂を用いることが
できる。或いは有機樹脂161として、ポリフェニレンオキシド樹脂、ポリエーテルイミ
ド樹脂、またはフッ素樹脂等の熱可塑性樹脂を用いることができる。また有機樹脂161
として、上記熱可塑性樹脂及び上記熱硬化性樹脂の複数を用いてもよい。上記有機樹脂を
用いることで、熱処理により繊維体を半導体集積回路に固着することができる。なお、有
機樹脂161はガラス転移温度が高いほど、局所的押圧に対して破壊しにくいため好まし
い。
Further, as the organic resin 161, an epoxy resin, an unsaturated polyester resin, a polyimide resin,
A thermosetting resin such as a bismaleimide triazine resin or a cyanate resin can be used. Alternatively, as the organic resin 161, a thermoplastic resin such as a polyphenylene oxide resin, a polyetherimide resin, or a fluororesin can be used. Organic resin 161
As the above, a plurality of the thermoplastic resin and the thermosetting resin may be used. By using the organic resin, the fiber body can be fixed to the semiconductor integrated circuit by heat treatment. Note that the higher the glass transition temperature of the organic resin 161 is, the more difficult it is to break against local pressing.

有機樹脂161にまたは繊維の糸束内に高熱伝導性フィラーを分散させてもよい。高熱伝
導性フィラーとしては、窒化アルミニウム、窒化ホウ素、窒化珪素、アルミナ等が挙げら
れる。また、高熱伝導性フィラーとしては、銀、銅等の金属粒子がある。導電性フィラー
が有機樹脂または繊維糸束内に含まれることにより半導体集積回路での発熱を外部に放出
しやすくなるため、半導体装置の蓄熱を抑制することが可能であり、半導体装置の破壊を
低減することができる。
A high thermal conductive filler may be dispersed in the organic resin 161 or in a fiber bundle. Examples of the high thermal conductive filler include aluminum nitride, boron nitride, silicon nitride, and alumina. Moreover, metal particles, such as silver and copper, are mentioned as a highly heat conductive filler. The inclusion of the conductive filler in the organic resin or fiber yarn bundle makes it easier to release the heat generated in the semiconductor integrated circuit to the outside, so it is possible to suppress the heat storage of the semiconductor device and reduce the destruction of the semiconductor device. can do.

繊維体160は、有機化合物または無機化合物の高強度繊維を用いた織布または不織布で
あり、部分的に重なるように配置する。高強度繊維としては、具体的には引張弾性率また
はヤング率の高い繊維である。高強度繊維の代表例としては、ポリビニルアルコール系繊
維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポ
リパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維が挙げられ
る。ガラス繊維としては、Eガラス、Sガラス、Dガラス、Qガラス等を用いたガラス繊
維が挙げられる。なお、繊維体160は、一種類の上記高強度繊維で形成されてもよい。
また、複数の上記高強度繊維で形成されてもよい。
The fibrous body 160 is a woven or non-woven fabric using high-strength fibers of an organic compound or an inorganic compound, and is arranged so as to partially overlap. Specifically, the high-strength fiber is a fiber having a high tensile elastic modulus or Young's modulus. Typical examples of high-strength fibers include polyvinyl alcohol fibers, polyester fibers, polyamide fibers, polyethylene fibers, aramid fibers, polyparaphenylene benzobisoxazole fibers, glass fibers, or carbon fibers. Examples of the glass fiber include glass fibers using E glass, S glass, D glass, Q glass, and the like. The fiber body 160 may be formed of one type of the above high-strength fibers.
Moreover, you may form with the said some high strength fiber.

また、繊維体160は、繊維(単糸)の束(以下、糸束と呼ぶ)を経糸及び緯糸に使って
製織した織布、または複数種の繊維の糸束をランダムまたは一方向に堆積させた不織布で
あってもよい。織布の場合、平織り、綾織り、しゅす織り等を適宜用いることができる。
The fibrous body 160 is a woven fabric obtained by weaving a bundle of fibers (single yarn) (hereinafter referred to as a yarn bundle) for warp and weft, or a yarn bundle of a plurality of types of fibers is randomly or unidirectionally deposited. It may be a non-woven fabric. In the case of a woven fabric, a plain weave, twill weave, a weave can be used as appropriate.

糸束の断面は、円形でも楕円形でもよい。繊維糸束として、高圧水流、液体を媒体とした
高周波の振動、連続超音波の振動、ロールによる押圧等によって、開繊加工をした繊維糸
束を用いてもよい。開繊加工をした繊維糸束は、糸束幅が広くなり、厚み方向の単糸数を
削減することが可能であり、糸束の断面が楕円形または平板状となる。また、繊維糸束と
して低撚糸を用いることで、糸束が扁平化やすく、糸束の断面形状が楕円形状または平板
形状となる。このように、断面が楕円形または平板状の糸束を用いることで、繊維体16
0を薄くすることが可能である。このため、構造体を薄くすることが可能であり、薄型の
半導体装置を作製することができる。
The cross section of the yarn bundle may be circular or elliptical. As the fiber yarn bundle, a fiber yarn bundle that has been opened by high pressure water flow, high-frequency vibration using a liquid medium, continuous ultrasonic vibration, pressing with a roll, or the like may be used. The fiber yarn bundle subjected to the fiber opening process has a wide yarn bundle width and can reduce the number of single yarns in the thickness direction, and the cross section of the yarn bundle is elliptical or flat. Further, by using a low twist yarn as the fiber yarn bundle, the yarn bundle is easily flattened, and the cross-sectional shape of the yarn bundle becomes an elliptical shape or a flat plate shape. Thus, the fiber body 16 can be obtained by using an elliptical or flat thread bundle.
It is possible to make 0 thinner. Therefore, the structure can be thinned and a thin semiconductor device can be manufactured.

なお、本実施の形態の図面においては、繊維体160は、断面が楕円形の糸束で平織りし
た織布で示されている。
In the drawings of the present embodiment, the fibrous body 160 is shown as a woven fabric that is plain-woven with a bundle of threads having an elliptical cross section.

また、繊維糸束内部への有機樹脂の浸透率を高めるため、繊維に表面処理が施されても良
い。例えば、繊維表面を活性化させるためのコロナ放電処理、プラズマ放電処理等がある
。また、シランカップリング剤、チタネートカップリング剤を用いた表面処理がある。
Further, in order to increase the penetration rate of the organic resin into the fiber yarn bundle, the fiber may be subjected to a surface treatment. For example, there are corona discharge treatment and plasma discharge treatment for activating the fiber surface. Moreover, there exists surface treatment using a silane coupling agent and a titanate coupling agent.

また、半導体集積回路上に保護層を形成してもよい。例えば、半導体集積回路基板100
上にアンテナ101を形成し、アンテナ101上に保護層として無機絶縁層が形成すれば
よい。無機絶縁層でアンテナ101を覆うことで、アンテナとして機能する導電層の酸化
などを防ぐことができる。
Further, a protective layer may be formed on the semiconductor integrated circuit. For example, the semiconductor integrated circuit board 100
The antenna 101 may be formed over and an inorganic insulating layer may be formed over the antenna 101 as a protective layer. By covering the antenna 101 with the inorganic insulating layer, oxidation of the conductive layer functioning as the antenna can be prevented.

無機絶縁層は、スパッタリング法やプラズマCVD法、塗布法、印刷法等により、無機化
合物を用いて単層又は積層で形成する。無機化合物の代表例としては、珪素酸化物又は珪
素窒化物が挙げられる。珪素酸化物及び珪素窒化物の代表例としては、酸化珪素、酸化窒
化珪素、窒化珪素、窒化酸化珪素等が該当する。なお、本明細書において酸化窒化珪素膜
とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸
素が55〜65原子%、窒素が1〜20原子%、Siが25〜35原子%、水素が0.1
〜10原子%の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として
、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が15〜30原子%
、窒素が20〜35原子%、Siが25〜35原子%、水素が15〜25原子%の範囲で
含まれるものをいう。
The inorganic insulating layer is formed as a single layer or a stacked layer using an inorganic compound by a sputtering method, a plasma CVD method, a coating method, a printing method, or the like. As a typical example of the inorganic compound, silicon oxide or silicon nitride can be given. Typical examples of silicon oxide and silicon nitride include silicon oxide, silicon oxynitride, silicon nitride, and silicon nitride oxide. Note that in this specification, the silicon oxynitride film has a higher oxygen content than nitrogen in the composition, and the concentration ranges of oxygen are 55 to 65 atomic%, nitrogen is 1 to 20 atomic%, Si is 25 to 35 atomic%, hydrogen is 0.1
The thing contained in the range of -10 atomic%. In addition, the silicon nitride oxide film has a composition containing more nitrogen than oxygen, and the concentration range of oxygen is 15 to 30 atomic%.
, Nitrogen is included in the range of 20 to 35 atomic%, Si is included in the range of 25 to 35 atomic%, and hydrogen is included in the range of 15 to 25 atomic%.

さらには、無機絶縁層を積層構造としても良い。例えば、無機化合物を用いて積層しても
よく、代表的には、酸化珪素、窒化酸化珪素、及び酸化窒化珪素を積層して形成しても良
い。
Furthermore, the inorganic insulating layer may have a laminated structure. For example, the layers may be stacked using an inorganic compound, and typically, silicon oxide, silicon nitride oxide, and silicon oxynitride may be stacked.

本発明の半導体装置の作製方法を図2(A)乃至(D)を用いて説明する。半導体集積回
路基板111を形成する(図2(A)参照。)。半導体集積回路基板111は半導体基板
(半導体ウエハー)を用いて形成する。半導体基板として単結晶半導体基板及び多結晶半
導体基板を用いることができ、シリコンウエハーやゲルマニウムウエハーなどの半導体ウ
エハー、ガリウムヒ素やインジウムリンなどの化合物半導体ウエハーを適用する。本実施
の形態では、単結晶シリコン基板を用いる。半導体集積回路基板111には、アンテナ及
び無機絶縁層として窒化珪素膜を形成してもよい。
A method for manufacturing a semiconductor device of the present invention will be described with reference to FIGS. A semiconductor integrated circuit substrate 111 is formed (see FIG. 2A). The semiconductor integrated circuit substrate 111 is formed using a semiconductor substrate (semiconductor wafer). As the semiconductor substrate, a single crystal semiconductor substrate or a polycrystalline semiconductor substrate can be used, and a semiconductor wafer such as a silicon wafer or a germanium wafer, or a compound semiconductor wafer such as gallium arsenide or indium phosphide is used. In this embodiment mode, a single crystal silicon substrate is used. A silicon nitride film may be formed on the semiconductor integrated circuit substrate 111 as an antenna and an inorganic insulating layer.

第1の耐衝撃層112として繊維体160に有機樹脂161が含浸された構造体を用いる
ため、構造体を加熱し圧着して、構造体の有機樹脂を可塑化または硬化することができる
。なお、有機樹脂が可塑性有機樹脂の場合、この後、室温に冷却することにより可塑化し
た有機樹脂を硬化する。有機樹脂は加熱及び圧着により、半導体集積回路に密着するよう
に均一に広がり、硬化する。上記構造体を圧着する工程は、大気圧下または減圧下で行う
。第1の耐衝撃層112を加熱し、半導体集積回路基板111に圧着して、第1の耐衝撃
層112に、半導体集積回路基板111を接着する(図2(B)参照。)。
Since the structure body in which the fibrous body 160 is impregnated with the organic resin 161 is used as the first impact resistant layer 112, the structure body can be heated and pressed to plasticize or cure the organic resin of the structure body. When the organic resin is a plastic organic resin, the plasticized organic resin is cured by cooling to room temperature. The organic resin is uniformly spread and cured by heating and pressure bonding so as to be in close contact with the semiconductor integrated circuit. The step of pressure-bonding the structure is performed under atmospheric pressure or reduced pressure. The first impact-resistant layer 112 is heated and pressure-bonded to the semiconductor integrated circuit substrate 111, and the semiconductor integrated circuit substrate 111 is bonded to the first impact-resistant layer 112 (see FIG. 2B).

次に、半導体集積回路基板111の露出している面を研削、研磨して半導体集積回路基板
111を薄型化し、より厚さの薄い半導体集積回路基板100とする(図2(C)参照。
)。
Next, the exposed surface of the semiconductor integrated circuit substrate 111 is ground and polished to reduce the thickness of the semiconductor integrated circuit substrate 111 to obtain a thinner semiconductor integrated circuit substrate 100 (see FIG. 2C).
).

半導体集積回路基板を研磨し、厚さを小さくする工程(薄型化工程)は、研磨機、研削機
等を好適に組み合わせて用いることができる。また研磨処理として化学的機械研磨を行っ
てもよい。半導体集積回路基板100の厚さは、50nm以上5μm以下程度まで薄型化
することが好ましい。
The step of polishing the semiconductor integrated circuit substrate to reduce the thickness (thinning step) can be performed by suitably combining a polishing machine, a grinding machine, and the like. Further, chemical mechanical polishing may be performed as the polishing treatment. The thickness of the semiconductor integrated circuit substrate 100 is preferably reduced to about 50 nm to 5 μm.

第2の耐衝撃層102も繊維体150に有機樹脂151が含浸された構造体を用いるため
、構造体を加熱し圧着して、構造体の有機樹脂を可塑化または硬化することができる。第
2の耐衝撃層102を加熱し、半導体集積回路基板100に圧着して、半導体集積回路基
板100に第2の耐衝撃層102を接着する(図2(D)参照。)。
Since the second impact-resistant layer 102 also uses a structure body in which the fibrous body 150 is impregnated with the organic resin 151, the structure body can be heated and pressed to plasticize or cure the organic resin of the structure body. The second impact-resistant layer 102 is heated and pressure-bonded to the semiconductor integrated circuit substrate 100, so that the second impact-resistant layer 102 is bonded to the semiconductor integrated circuit substrate 100 (see FIG. 2D).

図2(D)に示すように、第1の耐衝撃層112と第2の耐衝撃層102は中央部に半導
体集積回路基板100を配置し、半導体集積回路基板100の存在しない端部においてお
互い接して半導体集積回路基板100を封止する。
As shown in FIG. 2D, the first impact-resistant layer 112 and the second impact-resistant layer 102 have the semiconductor integrated circuit substrate 100 disposed at the center, and the end portions where the semiconductor integrated circuit substrate 100 does not exist are mutually connected. The semiconductor integrated circuit substrate 100 is sealed in contact therewith.

図2のように半導体集積回路基板100毎に半導体基板をチップ状に分断した後に薄型化
処理を行ってもよいし、複数の半導体集積回路基板を作製した半導体基板に薄型化処理を
行い、その後チップ状に分断してもよい。薄型化処理を複数の半導体集積回路基板を作製
した半導体基板に行う例を図3(A)乃至(F)に示す。
As shown in FIG. 2, the thinning process may be performed after the semiconductor substrate is divided into chips for each semiconductor integrated circuit substrate 100, or the thinning process is performed on the semiconductor substrate on which a plurality of semiconductor integrated circuit substrates are manufactured. It may be divided into chips. FIGS. 3A to 3F show an example in which the thinning process is performed on a semiconductor substrate on which a plurality of semiconductor integrated circuit substrates are manufactured.

複数の半導体集積回路基板が形成された半導体基板172を形成する(図3(A)参照。
)。次に、薄型化工程時の半導体基板172を固定する固定テープ176に半導体集積回
路側を向けて半導体基板172を固定し、半導体基板172を加工して、厚さの薄い半導
体基板173とする(図3(B)参照。)。
A semiconductor substrate 172 over which a plurality of semiconductor integrated circuit substrates are formed is formed (see FIG. 3A).
). Next, the semiconductor substrate 172 is fixed to the fixing tape 176 that fixes the semiconductor substrate 172 at the time of the thinning process with the semiconductor integrated circuit side facing, and the semiconductor substrate 172 is processed into a thin semiconductor substrate 173 ( (See FIG. 3B).

半導体基板173を個々の半導体集積回路基板100に分断する(図3(C)参照。)。
分断手段としては物理的に分断(切断)することができれば特に限定されず、ダイサー或
いはワイヤソー等の切断装置、レーザ切断、プラズマ切断、電子ビーム切断、その他任意
の分断(切断)手段を用いることができる。
The semiconductor substrate 173 is divided into individual semiconductor integrated circuit substrates 100 (see FIG. 3C).
The dividing means is not particularly limited as long as it can be physically divided (cut), and a cutting device such as a dicer or a wire saw, laser cutting, plasma cutting, electron beam cutting, or any other dividing (cutting) means may be used. it can.

分断された半導体集積回路基板100を第1の耐衝撃層112に加熱、加圧して接着し、
積層体174を形成する(図3(D)参照。)。積層体174を個々の半導体集積回路基
板100毎に分断し、半導体集積回路基板チップ175a、175b、175cからなる
半導体装置を作製することができる(図3(F)参照。)。分断することによって、半導
体集積回路基板100は第1の耐衝撃層112と第2の耐衝撃層102とによって封止さ
れるので、半導体集積回路基板チップ175a、175b、175cチップの分断面(分
断による生じる側面)には半導体集積回路基板100は露出しない。
The divided semiconductor integrated circuit substrate 100 is bonded to the first impact-resistant layer 112 by heating and pressing,
A stacked body 174 is formed (see FIG. 3D). The stacked body 174 is divided into individual semiconductor integrated circuit substrates 100, and a semiconductor device including the semiconductor integrated circuit substrate chips 175a, 175b, and 175c can be manufactured (see FIG. 3F). By dividing, the semiconductor integrated circuit substrate 100 is sealed by the first impact resistant layer 112 and the second impact resistant layer 102. Therefore, the semiconductor integrated circuit substrate chips 175a, 175b, and 175c chips are divided (divided). Therefore, the semiconductor integrated circuit substrate 100 is not exposed.

また、本実施の形態のように半導体集積回路基板に対して一対の耐衝撃層を対称に設ける
と、半導体装置にかかる力をより均一に拡散できるため、曲げや反りなどに起因する半導
体集積回路基板の破損をより防止できる。この効果は、一対の耐衝撃層同士をそれぞれ同
材料及び同じ膜厚で作製すると、同等な特性を付与できるために、力の拡散効果はより高
まる。
In addition, when a pair of impact-resistant layers are provided symmetrically with respect to the semiconductor integrated circuit substrate as in the present embodiment, the force applied to the semiconductor device can be more uniformly diffused, so that the semiconductor integrated circuit caused by bending or warping Damage to the substrate can be further prevented. In this effect, when a pair of impact-resistant layers are made of the same material and the same film thickness, since the same characteristics can be imparted, the force diffusion effect is further enhanced.

このように半導体集積回路を挟持する一対の耐衝撃層によって、薄型化及び小型化を達成
しながら耐性を有する信頼性の高い半導体装置を提供することができる。また、作製工程
においても外部ストレスに起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を
作製することができる。
As described above, a pair of impact-resistant layers sandwiching the semiconductor integrated circuit can provide a highly reliable semiconductor device having durability while achieving thinning and downsizing. Further, also in the manufacturing process, a defect in shape and characteristics due to external stress can be prevented, and a semiconductor device can be manufactured with high yield.

(実施の形態2)
本実施の形態では、本発明を用いた高い信頼性を付与することを目的とする半導体装置、
及び半導体装置の作製方法の他の例を図4を用いて説明する。以下に説明する本実施の形
態の構成において、実施の形態1と同一部分又は同様な機能を有する部分には同一の符号
を異なる図面間で共通して用い、その繰り返しの説明は省略する。
(Embodiment 2)
In this embodiment mode, a semiconductor device intended to provide high reliability using the present invention,
Another example of a method for manufacturing a semiconductor device will be described with reference to FIGS. In the structure of this embodiment described below, the same portions as those in Embodiment 1 or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.

本実施の形態では、半導体集積回路基板を封止する耐衝撃層の外側(半導体集積回路基板
と反対側)にさらに衝撃拡散層を設ける例を示す。
In the present embodiment, an example in which an impact diffusion layer is further provided outside the impact resistant layer for sealing the semiconductor integrated circuit substrate (on the side opposite to the semiconductor integrated circuit substrate) will be described.

図4において、アンテナ101及びアンテナ101と接続する半導体集積回路基板100
は第1の耐衝撃層112及び第2の耐衝撃層102に封止されており、第1の耐衝撃層1
12及び第2の耐衝撃層102のさらに外側(半導体集積回路基板100と反対側)にそ
れぞれ第1の衝撃拡散層113と、第2の衝撃拡散層103とが設けられている。
In FIG. 4, the antenna 101 and the semiconductor integrated circuit substrate 100 connected to the antenna 101.
Is sealed by the first impact resistant layer 112 and the second impact resistant layer 102, and the first impact resistant layer 1 is sealed.
A first impact diffusion layer 113 and a second impact diffusion layer 103 are provided on the outer side of 12 and the second impact resistant layer 102 (on the side opposite to the semiconductor integrated circuit substrate 100).

衝撃拡散層は外部から半導体集積回路基板にかかる力を拡散し、低減する効果がある。よ
って、本実施の形態のように、半導体装置に外部から与えられる力(外部ストレスともい
う)に対する耐衝撃層、及びその力を拡散する衝撃拡散層を設けることによって、局所的
にかかる力をより軽減することができるため、半導体装置の強度を高め、破損や特性不良
などを防止することが可能となる。
The impact diffusion layer has an effect of diffusing and reducing the force applied to the semiconductor integrated circuit substrate from the outside. Therefore, as in this embodiment, by providing an impact resistant layer against an external force applied to the semiconductor device (also referred to as external stress) and an impact diffusion layer that diffuses the force, the force applied locally can be further increased. Since it can be reduced, it is possible to increase the strength of the semiconductor device and to prevent damage or defective characteristics.

図4に示すように第1の耐衝撃層112及び第2の耐衝撃層102としては、繊維体に有
機樹脂が含浸された構造体を用いる。第1の耐衝撃層112及び第2の耐衝撃層102は
、弾性率13GPa以上、破断係数は300MPa未満が好ましい。本実施の形態では第
1の耐衝撃層112及び第2の耐衝撃層102の有機樹脂としてエポキシ樹脂を用いる。
As shown in FIG. 4, as the first impact resistant layer 112 and the second impact resistant layer 102, a structure body in which a fibrous body is impregnated with an organic resin is used. The first impact resistant layer 112 and the second impact resistant layer 102 preferably have an elastic modulus of 13 GPa or more and a fracture modulus of less than 300 MPa. In this embodiment mode, an epoxy resin is used as the organic resin for the first impact resistant layer 112 and the second impact resistant layer 102.

第1の衝撃拡散層113及び第2の衝撃拡散層103は、第1の耐衝撃層112及び第2
の耐衝撃層102より弾性率が低く、かつ破断強度が高い方が好ましい。本実施の形態で
は第1の衝撃拡散層113及び第2の衝撃拡散層103としてアラミド樹脂を用いたアラ
ミドフィルムを用いる。
The first impact diffusion layer 113 and the second impact diffusion layer 103 are composed of the first impact resistant layer 112 and the second impact diffusion layer 103, respectively.
It is preferable that the elastic modulus is lower than that of the impact resistant layer 102 and the breaking strength is higher. In this embodiment, an aramid film using an aramid resin is used as the first impact diffusion layer 113 and the second impact diffusion layer 103.

第1の衝撃拡散層113及び第2の衝撃拡散層103として、弾性率が低く、かつ破断強
度が高い材料を用いるのが好ましい。例えば、第1の衝撃拡散層113及び第2の衝撃拡
散層103は、弾性率5GPa以上12GPa以下、破断係数300MPa以上のゴム弾
性を有する膜を用いることができる。
As the first impact diffusion layer 113 and the second impact diffusion layer 103, it is preferable to use a material having a low elastic modulus and a high breaking strength. For example, as the first impact diffusion layer 113 and the second impact diffusion layer 103, a film having rubber elasticity having an elastic modulus of 5 GPa or more and 12 GPa or less and a fracture coefficient of 300 MPa or more can be used.

第1の衝撃拡散層113及び第2の衝撃拡散層103は、高強度材料で形成されているこ
とが好ましい。高強度材料の代表例としては、ポリビニルアルコール系樹脂、ポリエステ
ル系樹脂、ポリアミド系樹脂、ポリエチレン系樹脂、アラミド系樹脂、ポリパラフェニレ
ンベンゾビスオキサゾール樹脂、ガラス樹脂等がある。弾性を有する高強度材料で形成さ
れる第1の衝撃拡散層113及び第2の衝撃拡散層103を設けると局所的な押圧などの
荷重を層全体に拡散し吸収するために、半導体装置の破損を防ぐことができる。
The first impact diffusion layer 113 and the second impact diffusion layer 103 are preferably made of a high-strength material. Typical examples of high-strength materials include polyvinyl alcohol resins, polyester resins, polyamide resins, polyethylene resins, aramid resins, polyparaphenylene benzobisoxazole resins, glass resins, and the like. If the first impact diffusion layer 113 and the second impact diffusion layer 103 formed of a high-strength material having elasticity are provided, a load such as local pressing is diffused and absorbed throughout the layer, so that the semiconductor device is damaged. Can be prevented.

より具体的には、第1の衝撃拡散層113及び第2の衝撃拡散層103として、アラミド
樹脂、ポリエチレンナフタレート(PEN)樹脂、ポリエーテルサルフォン(PES)樹
脂、ポリフェニレンサルファイド(PPS)樹脂、ポリイミド(PI)樹脂などを用いる
ことができる。本実施の形態では、第2の衝撃拡散層103としてアラミド樹脂フィルム
(弾性率10GPa、破断強度480MPa)を用いる。
More specifically, as the first impact diffusion layer 113 and the second impact diffusion layer 103, an aramid resin, a polyethylene naphthalate (PEN) resin, a polyethersulfone (PES) resin, a polyphenylene sulfide (PPS) resin, Polyimide (PI) resin or the like can be used. In the present embodiment, an aramid resin film (elastic modulus 10 GPa, breaking strength 480 MPa) is used as the second impact diffusion layer 103.

第1の耐衝撃層112及び第1の衝撃拡散層113、第2の耐衝撃層102及び第2の衝
撃拡散層103との接着は、第1の耐衝撃層112及び第2の耐衝撃層として繊維体に有
機樹脂が含浸された構造体であるプリプレグを用いるために、接着層を介さず直接加熱及
び加圧処理によって接着することができる。
The first impact resistant layer 112, the first impact diffusion layer 113, the second impact resistant layer 102, and the second impact diffusion layer 103 are bonded together by the first impact resistant layer 112 and the second impact resistant layer. In order to use a prepreg which is a structure in which a fibrous body is impregnated with an organic resin, it can be bonded directly by heating and pressing without using an adhesive layer.

本実施の形態の半導体装置の作製方法を図4(A)乃至(D)を用いて説明する。アンテ
ナ101及び半導体集積回路基板111を形成する(図4(A)参照。)。アンテナ10
1上に無機絶縁層として窒化珪素膜を形成してもよい。
A method for manufacturing the semiconductor device of this embodiment will be described with reference to FIGS. An antenna 101 and a semiconductor integrated circuit substrate 111 are formed (see FIG. 4A). Antenna 10
A silicon nitride film may be formed on 1 as an inorganic insulating layer.

第1の耐衝撃層112として繊維体160に有機樹脂161が含浸された構造体を用いる
ため、構造体を加熱し圧着して、構造体の有機樹脂を可塑化または硬化することができる
。第1の衝撃拡散層113、第1の耐衝撃層112を加熱し、アンテナ101及び半導体
集積回路基板111に圧着して、第1の衝撃拡散層113及び第1の耐衝撃層112に、
アンテナ101及び半導体集積回路基板111を接着する(図4(B)参照。)。
Since the structure body in which the fibrous body 160 is impregnated with the organic resin 161 is used as the first impact resistant layer 112, the structure body can be heated and pressed to plasticize or cure the organic resin of the structure body. The first impact diffusion layer 113 and the first impact resistant layer 112 are heated and pressed against the antenna 101 and the semiconductor integrated circuit substrate 111, so that the first impact diffusion layer 113 and the first impact resistant layer 112 are
The antenna 101 and the semiconductor integrated circuit substrate 111 are attached (see FIG. 4B).

次に、半導体集積回路基板111の露出している面を研削、研磨して半導体集積回路基板
111を薄型化し、より厚さの薄い半導体集積回路基板100とする(図4(C)参照。
)。本実施の形態のように、半導体集積回路基板100毎に半導体基板をチップ状に分断
した後に薄型化処理を行ってもよいし、複数の半導体集積回路基板を作製した半導体基板
に薄型化処理を行い、その後チップ状に分断してもよい。
Next, the exposed surface of the semiconductor integrated circuit substrate 111 is ground and polished to reduce the thickness of the semiconductor integrated circuit substrate 111, so that the semiconductor integrated circuit substrate 100 is thinner (see FIG. 4C).
). As in this embodiment, the semiconductor substrate may be divided into chips in each semiconductor integrated circuit substrate 100, and the thinning process may be performed, or the semiconductor substrate in which a plurality of semiconductor integrated circuit substrates are manufactured may be subjected to the thinning process. And then cut into chips.

第2の耐衝撃層102も繊維体150に有機樹脂151が含浸された構造体を用いるため
、構造体を加熱し圧着して、構造体の有機樹脂を可塑化または硬化することができる。第
2の衝撃拡散層103、第2の耐衝撃層102を加熱し、半導体集積回路基板100に圧
着して、半導体集積回路基板100に第2の衝撃拡散層103、第2の耐衝撃層102を
接着する(図4(D)参照。)。
Since the second impact-resistant layer 102 also uses a structure body in which the fibrous body 150 is impregnated with the organic resin 151, the structure body can be heated and pressed to plasticize or cure the organic resin of the structure body. The second impact diffusion layer 103 and the second impact resistant layer 102 are heated and pressure-bonded to the semiconductor integrated circuit substrate 100, and the second impact diffusion layer 103 and the second impact resistant layer 102 are applied to the semiconductor integrated circuit substrate 100. Are bonded (see FIG. 4D).

図4(D)に示すように、第1の耐衝撃層112と第2の耐衝撃層102は中央部に半導
体集積回路基板100を配置し、半導体集積回路基板100の存在しない端部においてお
互い接して半導体集積回路基板100を封止する。
As shown in FIG. 4D, the first impact-resistant layer 112 and the second impact-resistant layer 102 have the semiconductor integrated circuit substrate 100 arranged at the center, and the end portions where the semiconductor integrated circuit substrate 100 does not exist are mutually connected. The semiconductor integrated circuit substrate 100 is sealed in contact therewith.

衝撃拡散層は、半導体装置の外的ストレスに対する強度を高める効果の他、作製工程にお
ける加圧処理に対しても、衝撃拡散層が力を拡散するために半導体集積回路基板100に
破損や特性不良などの悪影響を与えない。よって歩留まりよく半導体装置を作製すること
ができる。
In addition to the effect of increasing the strength against external stress of the semiconductor device, the impact diffusion layer diffuses force even in the pressure treatment in the manufacturing process, so that the semiconductor integrated circuit substrate 100 is damaged or has poor characteristics. Does not adversely affect. Accordingly, a semiconductor device can be manufactured with high yield.

また、本実施の形態のように半導体集積回路基板100に対して一対の耐衝撃層及び一対
の衝撃拡散層を対称に設けると、半導体装置にかかる力をより均一に拡散できるため、曲
げや反りなどに起因する半導体集積回路基板の破損をより防止できる。この効果は、一対
の耐衝撃層同士、衝撃拡散層同士をそれぞれ同材料及び同じ膜厚で作製すると、同等な特
性を付与できるために、力の拡散効果はより高まる。
Further, when a pair of impact resistant layers and a pair of impact diffusion layers are provided symmetrically with respect to the semiconductor integrated circuit substrate 100 as in the present embodiment, the force applied to the semiconductor device can be more uniformly diffused, so that bending and warping are performed. It is possible to further prevent damage to the semiconductor integrated circuit substrate caused by the above. In this effect, when a pair of impact-resistant layers and impact diffusion layers are produced with the same material and the same film thickness, the same characteristics can be imparted, so that the force diffusion effect is further enhanced.

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 This embodiment can be combined with any of the other embodiments as appropriate.

本実施の形態において、半導体集積回路基板を封止する一対の耐衝撃層及び衝撃拡散層に
よって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装置を提供す
ることができる。また、作製工程においても外部ストレスに起因する形状や特性の不良を
防ぎ、歩留まり良く半導体装置を作製することができる。
In this embodiment, a pair of impact resistant layers and impact diffusion layers for sealing a semiconductor integrated circuit substrate can provide a highly reliable semiconductor device having durability while achieving thinning and downsizing. Further, also in the manufacturing process, a defect in shape and characteristics due to external stress can be prevented, and a semiconductor device can be manufactured with high yield.

(実施の形態3)
本実施の形態では、本発明を用いた高い信頼性を付与することを目的とする半導体装置、
及び半導体装置の作製方法の他の例を図5及び図6を用いて説明する。以下に説明する本
実施の形態の構成において、実施の形態1と同一部分又は同様な機能を有する部分には同
一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
(Embodiment 3)
In this embodiment mode, a semiconductor device intended to provide high reliability using the present invention,
Another example of a method for manufacturing a semiconductor device will be described with reference to FIGS. In the structure of this embodiment described below, the same portions as those in Embodiment 1 or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.

本実施の形態では、半導体装置に導電性遮蔽体を設ける例を示す。導電性遮蔽体は半導体
装置において最表面に設けることができるので、一対の耐衝撃層の外側(半導体集積回路
基板側と反対側)の表面に導電性遮蔽体を設ければよい。なお、実施の形態2で示すよう
に耐衝撃層のさらに外側に衝撃拡散層が設けられる場合は、衝撃拡散層の外側の表面に導
電性遮蔽体を設けることができる。
In this embodiment, an example in which a conductive shield is provided in a semiconductor device is described. Since the conductive shield can be provided on the outermost surface of the semiconductor device, the conductive shield may be provided on the outer surface (opposite side of the semiconductor integrated circuit substrate) of the pair of impact resistant layers. In the case where the impact diffusion layer is provided further outside the impact resistant layer as shown in Embodiment 2, a conductive shield can be provided on the outer surface of the impact diffusion layer.

導電性遮蔽体は静電気放電により印加される静電気を拡散して逃がす、または電荷の局部
的な存在(局在化)を防ぐ(局部的な電位差が発生しないようにする)ため、半導体集積
回路基板の静電気破壊を防ぐことができる。導電性遮蔽体は、耐衝撃層を介して半導体集
積回路基板の両方の面を覆う(重なる)ように形成される。
The conductive shield diffuses and releases the static electricity applied by electrostatic discharge, or prevents the local existence (localization) of electric charges (so as not to cause a local potential difference). Can prevent electrostatic breakdown. The conductive shield is formed so as to cover (overlap) both surfaces of the semiconductor integrated circuit substrate via the impact resistant layer.

本発明の半導体装置として、無線通信により外部装置と信号の送受信を行う機能を有する
、非接触信号処理装置を作製することができる。この場合、導電性遮蔽体は、半導体装置
に含まれるアンテナが送受信すべき電磁波を透過し、かつ外部からの静電気が半導体装置
内部の半導体集積回路基板に印加されるのを遮断する。
As the semiconductor device of the present invention, a non-contact signal processing device having a function of transmitting / receiving a signal to / from an external device by wireless communication can be manufactured. In this case, the conductive shield transmits electromagnetic waves to be transmitted / received by the antenna included in the semiconductor device, and blocks external static electricity from being applied to the semiconductor integrated circuit substrate inside the semiconductor device.

なお、導電性遮蔽体と、アンテナ及び半導体集積回路基板とは電気的に接続しない。 Note that the conductive shield is not electrically connected to the antenna and the semiconductor integrated circuit board.

このような導電性遮蔽体は、挟持するアンテナ及び半導体集積回路基板が送受信すべき電
磁波を透過し、かつ静電気を遮断する膜厚、材料で形成する。よって、静電気破壊に耐性
を有する信頼性の高い、アンテナを介した無線通信によるデータ送受信可能な半導体装置
を提供することができる。
Such a conductive shield is formed of a material having a film thickness and a material that transmits an electromagnetic wave to be transmitted and received by the sandwiched antenna and the semiconductor integrated circuit substrate and blocks static electricity. Therefore, it is possible to provide a highly reliable semiconductor device that is resistant to electrostatic breakdown and that can transmit and receive data by wireless communication via an antenna.

導電性遮蔽体は少なくとも半導体集積回路を覆うように半導体集積回路と重なる領域全面
に設けられる。
The conductive shield is provided over the entire region overlapping the semiconductor integrated circuit so as to cover at least the semiconductor integrated circuit.

導電性遮蔽体は半導体装置において第1の耐衝撃層及び第2の耐衝撃層両方の表面に設け
られてもよいし、どちらか一方の表面にのみ設けられてもよい。
The conductive shield may be provided on the surfaces of both the first impact resistant layer and the second impact resistant layer in the semiconductor device, or may be provided only on one of the surfaces.

図5(A)に第2の耐衝撃層102の外側(半導体集積回路基板100側と反対側)に導
電性遮蔽体140を設ける例を示す。また図5(B)に第1の耐衝撃層112及び第2の
耐衝撃層102の外側にそれぞれ導電性遮蔽体140a、140bを設ける例を示す。な
お、図5(B)においては、導電性遮蔽体140a、140bは電気的に接続しない例で
ある。
FIG. 5A shows an example in which the conductive shield 140 is provided outside the second impact-resistant layer 102 (on the side opposite to the semiconductor integrated circuit substrate 100 side). FIG. 5B shows an example in which conductive shields 140a and 140b are provided outside the first impact resistant layer 112 and the second impact resistant layer 102, respectively. Note that in FIG. 5B, the conductive shields 140a and 140b are not electrically connected.

第1の耐衝撃層側と第2の耐衝撃層側にそれぞれ導電性遮蔽体が設けられる場合、その導
電性遮蔽体同士が電気的に接続するように形成してもよい。
When a conductive shield is provided on each of the first impact resistant layer side and the second impact resistant layer side, the conductive shields may be formed so as to be electrically connected to each other.

導電性遮蔽体は半導体装置周囲(上面、下面、側面)全部を覆うように(半導体装置をく
るむように)形成してもよいし、それぞれの耐衝撃層外側に設けられる一対の導電性遮蔽
体を電気的に接続する導電領域を形成しても良い。導電領域は、半導体装置の側面の一部
であってもよいし、半導体装置内部を貫通する電極層であってもよい。なお、半導体装置
において側面とは、同一な耐衝撃層に設けられた複数の半導体集積回路基板チップを、個
々のチップに切断(分断)した際に生じる切断面(分断面)である。上記切断面は導電性
遮蔽体によって全部覆われていてもよいし、一部覆われていてもよい。
The conductive shield may be formed so as to cover the entire periphery (upper surface, lower surface, and side surfaces) of the semiconductor device (so as to enclose the semiconductor device), or a pair of conductive shields provided on the outer sides of the respective impact resistant layers. A conductive region which is electrically connected may be formed. The conductive region may be a part of the side surface of the semiconductor device, or may be an electrode layer that penetrates the inside of the semiconductor device. In the semiconductor device, the side surface is a cut surface (divided cross section) generated when a plurality of semiconductor integrated circuit substrate chips provided on the same impact-resistant layer are cut (divided) into individual chips. The cut surface may be entirely covered or partially covered by the conductive shield.

図6(A)は、半導体装置周囲(上面(表面)、下面(裏面)、側面)全部を覆うように
導電性遮蔽体140が形成される例である。図6(B)は少なくとも1つの側面を導電性
遮蔽体140が覆う構造である。また、図6(C)は、表面に形成される導電性遮蔽体1
40a、140bが半導体装置内部を貫通する電極層141a、図6(D)では電極層1
41a、141bで電気的に接続する例である。電極層を形成する貫通孔は針や錐などの
物理的処理によって加工してもよいし、エッチングなどで化学的処理によって加工しても
よい。また、レーザ光を用いて加工してもよい。
FIG. 6A illustrates an example in which the conductive shield 140 is formed so as to cover the entire periphery (upper surface (front surface), lower surface (back surface), and side surfaces) of the semiconductor device. FIG. 6B illustrates a structure in which the conductive shield 140 covers at least one side surface. FIG. 6C shows the conductive shield 1 formed on the surface.
40a and 140b are electrode layers 141a penetrating the inside of the semiconductor device. In FIG.
This is an example of electrical connection at 41a and 141b. The through-hole forming the electrode layer may be processed by a physical process such as a needle or a cone, or may be processed by a chemical process such as etching. Moreover, you may process using a laser beam.

図6において、半導体集積回路基板100は、表面及び裏面両方に電気的に接続されてい
る導電性遮蔽体が設けられているので、外部からの静電気に対して広い領域にわたって保
護されており、より高い静電気破壊防止効果を得ることができる。
In FIG. 6, since the semiconductor integrated circuit board 100 is provided with a conductive shield electrically connected to both the front surface and the back surface, the semiconductor integrated circuit substrate 100 is protected over a wide area against static electricity from the outside. A high effect of preventing electrostatic breakdown can be obtained.

また、図21に実施の形態2の衝撃拡散層及び導電性遮蔽体が設けられた半導体装置の具
体例を示す。
FIG. 21 shows a specific example of the semiconductor device provided with the impact diffusion layer and the conductive shield according to the second embodiment.

図21において、半導体集積回路基板100は、第1の耐衝撃層112及び第2の耐衝撃
層で封止されており、さらに第1の耐衝撃層112の外側に第1の衝撃拡散層113、第
2の耐衝撃層102の外側に第2の衝撃拡散層103が設けられている。第1の衝撃拡散
層の外側には導電性遮蔽体140a、第2の衝撃拡散層103の外側には導電性遮蔽体1
40bがそれぞれ設けられている。導電性遮蔽体140a及び導電性遮蔽体140bの少
なくとも一部を電気的に接続された状態とし、導電性遮蔽体140a及び導電性遮蔽体1
40bを等電位とする。
In FIG. 21, a semiconductor integrated circuit substrate 100 is sealed with a first impact resistant layer 112 and a second impact resistant layer, and further, a first impact diffusion layer 113 is formed outside the first impact resistant layer 112. The second impact diffusion layer 103 is provided outside the second impact resistant layer 102. The conductive shield 140a is provided outside the first impact diffusion layer, and the conductive shield 1 is provided outside the second impact diffusion layer 103.
40b is provided. At least a part of the conductive shield 140a and the conductive shield 140b is electrically connected, and the conductive shield 140a and the conductive shield 1
40b is set to an equipotential.

導電性遮蔽体140a及び導電性遮蔽体140bを等電位とすることで、静電気に対する
保護の効果が得られる。静電気でチャージアップして半導体集積回路基板が破壊される前
に、半導体装置における上下両面を等電位にして半導体集積回路基板を保護する。
By making the conductive shield 140a and the conductive shield 140b equipotential, an effect of protecting against static electricity can be obtained. Before the semiconductor integrated circuit substrate is destroyed by static charge, the upper and lower surfaces of the semiconductor device are equipotential to protect the semiconductor integrated circuit substrate.

図21の半導体装置は、第1の耐衝撃層112及び第2の耐衝撃層102は繊維体に有機
樹脂が含浸された構造体、第1の衝撃拡散層113及び第2の衝撃拡散層103にはアラ
ミドフィルム、導電性遮蔽体140a、140bにはチタン膜を用いる例である。第1の
耐衝撃層112及び第2の耐衝撃層102の膜厚が10μm以上30μm、第1の衝撃拡
散層113及び第2の衝撃拡散層103の膜厚が3μm以上15μm以下、半導体集積回
路基板100の膜厚が50nm以上5μm以下とすると、半導体集積回路基板100の膜
厚と比べて第1の耐衝撃層112、第2の耐衝撃層102、第1の衝撃拡散層113及び
第2の衝撃拡散層103の膜厚が厚いので、半導体集積回路基板100がほぼ中央部に配
置されることで曲げストレスに強い半導体装置を提供することができる。
In the semiconductor device of FIG. 21, the first impact resistant layer 112 and the second impact resistant layer 102 are a structure in which a fibrous body is impregnated with an organic resin, the first impact diffusion layer 113, and the second impact diffusion layer 103. Is an example using an aramid film and a titanium film for the conductive shields 140a and 140b. The thickness of the first impact resistant layer 112 and the second impact resistant layer 102 is 10 μm or more and 30 μm, the thickness of the first impact diffusion layer 113 and the second impact diffusion layer 103 is 3 μm or more and 15 μm or less, a semiconductor integrated circuit When the thickness of the substrate 100 is 50 nm or more and 5 μm or less, the first impact resistant layer 112, the second impact resistant layer 102, the first impact diffusion layer 113, and the second impact resistant layer 112 are compared with the thickness of the semiconductor integrated circuit substrate 100. Since the impact diffusion layer 103 is thick, the semiconductor integrated circuit substrate 100 is disposed almost at the center, thereby providing a semiconductor device that is resistant to bending stress.

半導体集積回路基板100に対してアンテナ101の反対側の面が静電気放電(ESD)
に対する耐性が弱いため、第2の耐衝撃層102側の導電性遮蔽体の膜厚を第1の耐衝撃
層112側の導電性遮蔽体より厚くしてもよい。
The surface opposite to the antenna 101 with respect to the semiconductor integrated circuit substrate 100 is electrostatic discharge (ESD).
Therefore, the thickness of the conductive shield on the second impact resistant layer 102 side may be larger than that of the conductive shield on the first impact resistant layer 112 side.

導電性遮蔽体は、耐衝撃層間に半導体集積回路基板を封止した後、該耐衝撃層表面にスパ
ッタ法などによって作製すればよい。一対の耐衝撃層の両方に導電性遮蔽体を作製する場
合、複数の工程によって作製してもよい。
The conductive shield may be formed by sputtering or the like on the surface of the impact resistant layer after sealing the semiconductor integrated circuit substrate between the impact resistant layers. When producing a conductive shield on both of the pair of impact resistant layers, it may be produced by a plurality of steps.

また、実施の形態2で示したように、耐衝撃層の外側(半導体集積回路基板と反対側)に
さらに衝撃拡散層を設ける場合、衝撃拡散層を耐衝撃層に接着する前に衝撃拡散層上に導
電性遮蔽体を形成しておいてもよい。
Further, as shown in the second embodiment, when an impact diffusion layer is further provided outside the impact resistant layer (on the side opposite to the semiconductor integrated circuit substrate), the impact diffusion layer is bonded before the impact diffusion layer is bonded to the impact resistant layer. A conductive shield may be formed thereon.

導電性遮蔽体としては、導電性を有しておれば良く、導電性材料を用いて形成された導電
層を用いることができる。
As the conductive shield, any conductive layer may be used as long as it has conductivity, and a conductive layer formed using a conductive material can be used.

導電性遮蔽体として、金属、金属窒化物、金属酸化物などの膜、及びそれらの積層を用い
ることができる。
As the conductive shield, a film of metal, metal nitride, metal oxide, or the like, and a stacked layer thereof can be used.

導電性遮蔽体は、例えば、チタン、モリブデン、タングステン、アルミニウム、銅、銀、
金、ニッケル、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛
、鉄、シリコン、ゲルマニウム、ジルコニウム、バリウムから選ばれた元素、又は前記元
素を主成分とする合金材料、化合物材料、窒化物材料、酸化物材料で形成すればよい。
Examples of conductive shields include titanium, molybdenum, tungsten, aluminum, copper, silver,
An element selected from gold, nickel, platinum, palladium, iridium, rhodium, tantalum, cadmium, zinc, iron, silicon, germanium, zirconium, barium, or an alloy material, compound material, or nitride material containing the element as a main component The oxide material may be used.

窒化物材料としては、窒化タンタル、窒化チタンなどを用いることができる。 As the nitride material, tantalum nitride, titanium nitride, or the like can be used.

酸化物材料としては、インジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化
物(ITSO)、有機インジウム、有機スズ、酸化亜鉛等を用いることができる。また、
酸化亜鉛(ZnO)を含むインジウム亜鉛酸化物(IZO(Indium Zinc O
xide))、酸化亜鉛(ZnO)、ガリウム(Ga)を含む酸化亜鉛、酸化スズ(Sn
)、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム
亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物
なども用いてもよい。
As the oxide material, indium tin oxide (ITO), indium tin oxide containing silicon oxide (ITSO), organic indium, organic tin, zinc oxide, or the like can be used. Also,
Indium zinc oxide containing zinc oxide (ZnO) (IZO (Indium Zinc O
xide)), zinc oxide (ZnO), zinc oxide containing gallium (Ga), tin oxide (Sn)
O 2 ), indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, or the like may be used.

また、半導体に不純物元素などを添加して導電性を付与した半導体膜などを用いることが
できる。例えばリン等の不純物元素をドーピングした多結晶シリコン膜などを用いること
ができる。
Alternatively, a semiconductor film or the like in which an impurity element or the like is added to a semiconductor to impart conductivity can be used. For example, a polycrystalline silicon film doped with an impurity element such as phosphorus can be used.

さらに、導電性遮蔽体として、導電性高分子(導電性ポリマーともいう)を用いてもよい
。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例
えば、ポリアニリン及びまたはその誘導体、ポリピロール及びまたはその誘導体、ポリチ
オフェン及びまたはその誘導体、これらの2種以上の共重合体などがあげられる。
Further, a conductive high molecule (also referred to as a conductive polymer) may be used as the conductive shield. As the conductive polymer, a so-called π-electron conjugated conductive polymer can be used. Examples thereof include polyaniline and / or a derivative thereof, polypyrrole and / or a derivative thereof, polythiophene and / or a derivative thereof, and a copolymer of two or more thereof.

導電性遮蔽体は、スパッタリング法、プラズマCVD法、蒸着法などの各種乾式法、塗布
法、印刷法、液滴吐出法(インクジェット法)などの各種湿式法により形成することがで
きる。また、電解めっき、無電解めっきなどの各種めっき法を用いても良い。
The conductive shield can be formed by various dry methods such as sputtering, plasma CVD, and vapor deposition, various wet methods such as coating, printing, and droplet discharge (inkjet). Various plating methods such as electrolytic plating and electroless plating may be used.

また、導電性遮蔽体上の保護層を積層してもよい。例えば、導電性遮蔽体としてチタン膜
を形成し、チタン膜上に保護層として酸化チタン膜を積層するとよい。保護層により半導
体装置の表面に導電性遮蔽体を設ける場合でも保護層が最表面となり、導電性遮蔽体の劣
化を防ぐことができる。
Further, a protective layer on the conductive shield may be laminated. For example, a titanium film may be formed as a conductive shield, and a titanium oxide film may be stacked as a protective layer on the titanium film. Even when the conductive shield is provided on the surface of the semiconductor device by the protective layer, the protective layer becomes the outermost surface, and deterioration of the conductive shield can be prevented.

また、本実施の形態で示す半導体装置は、外部からの電磁波により誘導起電力を発生させ
て動作を行う(無線機能を有する)ものである。このため、導電性遮蔽体は、静電気によ
る半導体集積回路基板の破壊を防ぐと共に、電磁波を透過させる導電性材料を用いて形成
する必要がある。
In addition, the semiconductor device described in this embodiment operates by generating an induced electromotive force with an electromagnetic wave from the outside (having a wireless function). For this reason, it is necessary to form the conductive shield using a conductive material that prevents the semiconductor integrated circuit substrate from being destroyed by static electricity and transmits electromagnetic waves.

一般に、電磁波は物質中において減衰することが知られており、この減衰は、特に導電性
材料において顕著となる。このため、本実施の形態では、導電性遮蔽体を電磁波が透過で
きるように膜厚を十分に薄くする。
In general, it is known that electromagnetic waves are attenuated in a substance, and this attenuation is particularly remarkable in a conductive material. For this reason, in this Embodiment, a film thickness is made thin enough so that electromagnetic waves can permeate | transmit an electroconductive shield.

導電性遮蔽体の膜厚は、通信に利用される電磁波の周波数、導電性遮蔽体として用いる導
電性材料の抵抗率や透磁率に基づいて定めればよい。
The film thickness of the conductive shield may be determined based on the frequency of electromagnetic waves used for communication and the resistivity and permeability of the conductive material used as the conductive shield.

例えば、電磁波の周波数を13.56MHzとして、導電性遮蔽体としてチタン(抵抗率
ρ:5.5×10−7(Ω・m))を用いる場合には、膜厚を少なくとも500nm以下
程度とする。これにより、静電気放電に起因する半導体装置の破壊を抑制するとともに、
外部との通信を良好に行うことが可能となる。
For example, when the frequency of electromagnetic waves is 13.56 MHz and titanium (resistivity ρ: 5.5 × 10 −7 (Ω · m)) is used as the conductive shield, the film thickness is at least about 500 nm or less. . This suppresses the destruction of the semiconductor device due to electrostatic discharge,
Good external communication can be performed.

もちろん、導電性遮蔽体として用いる材料はチタンに限られない。例えば、チタンより抵
抗率が高い酸化珪素を含むインジウム錫酸化物(ITSOとも呼ぶ。)を用いる場合には
、膜厚が少なくとも700nm以下程度の厚さとなるように形成すればよい。
Of course, the material used for the conductive shield is not limited to titanium. For example, in the case of using indium tin oxide containing silicon oxide having a higher resistivity than titanium (also referred to as ITSO), the film thickness may be at least about 700 nm.

また、導電性遮蔽体の膜厚の下限は、抵抗率に基づいて決めることが好ましい。例えば、
導電性遮蔽体として用いる導電性材料の抵抗率が高い場合には、静電気を効果的に拡散さ
せるために、導電性遮蔽体を厚く形成することが好ましい。抵抗率が高い導電性材料を用
いて導電性遮蔽体を薄くしすぎると、シート抵抗が大きくなり、静電気放電が発生した場
合に静電気を効果的に拡散できず、半導体集積回路基板に大電流が流れて破壊されるおそ
れがあるためである。
Moreover, it is preferable to determine the lower limit of the film thickness of the conductive shield based on the resistivity. For example,
When the resistivity of the conductive material used as the conductive shield is high, it is preferable to form the conductive shield thick in order to effectively diffuse static electricity. If the conductive shield is made too thin using a conductive material with high resistivity, the sheet resistance will increase, and if electrostatic discharge occurs, static electricity cannot be effectively diffused, causing a large current to flow through the semiconductor integrated circuit board. This is because it may flow and be destroyed.

したがって、静電気による半導体装置の破壊を効果的に防止するためには、導電性遮蔽体
のシート抵抗が1.0×10Ω/□以下、好ましくは1.0×10Ω/□以下、より
好ましくは1.0×10Ω/□以下となるように膜厚を定めることが好ましい。また、
電磁波の透過の観点からは、上記のシート抵抗を満たしつつ、膜厚を可能な限り小さくす
ることが好ましい。例えば、チタンを用いる場合には1nm以上であれば良く、好適には
10nm〜30nm程度の厚さとすればよい。また、酸化珪素を含むインジウム錫酸化物
(ITSOとも呼ぶ)を用いる場合には、10nm以上とすることができ、好適には50
nm〜200nm程度の厚さとすればよい。
Therefore, in order to effectively prevent the destruction of the semiconductor device due to static electricity, the sheet resistance of the conductive shield is 1.0 × 10 7 Ω / □ or less, preferably 1.0 × 10 4 Ω / □ or less, More preferably, the film thickness is determined to be 1.0 × 10 2 Ω / □ or less. Also,
From the viewpoint of electromagnetic wave transmission, it is preferable to make the film thickness as small as possible while satisfying the sheet resistance. For example, when titanium is used, the thickness may be 1 nm or more, preferably about 10 nm to 30 nm. In the case of using indium tin oxide containing silicon oxide (also referred to as ITSO), the thickness can be 10 nm or more, and preferably 50 nm.
The thickness may be about nm to 200 nm.

上述のような導電性遮蔽体を形成することで、静電気放電に起因する半導体装置の破壊を
効果的に抑制するとともに、外部との通信を良好に行うことができる半導体装置を得るこ
とができる。
By forming the conductive shield as described above, it is possible to obtain a semiconductor device that can effectively suppress the destruction of the semiconductor device due to electrostatic discharge and can satisfactorily communicate with the outside.

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 This embodiment can be combined with any of the other embodiments as appropriate.

半導体集積回路基板を覆う導電性遮蔽体により、半導体集積回路基板の静電気放電による
静電気破壊(回路の誤動作や半導体素子の損傷)を防止する。また半導体集積回路基板を
封止する一対の耐衝撃層によって、薄型化及び小型化を達成しながら耐性を有する信頼性
の高い半導体装置を提供することができる。また、作製工程においても外部ストレス、又
は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製するこ
とができる。
The conductive shield covering the semiconductor integrated circuit board prevents electrostatic breakdown (malfunction of the circuit or damage of the semiconductor element) due to electrostatic discharge of the semiconductor integrated circuit board. In addition, a pair of impact-resistant layers that seal the semiconductor integrated circuit substrate can provide a highly reliable semiconductor device having durability while achieving thinning and downsizing. Further, also in the manufacturing process, defects in shape and characteristics due to external stress or electrostatic discharge can be prevented, and a semiconductor device can be manufactured with high yield.

(実施の形態4)
本実施の形態では、本発明を用いた高い信頼性を付与することを目的とする半導体装置、
及び半導体装置の作製方法の他の例を図7を用いて説明する。以下に説明する本実施の形
態の構成において、実施の形態1及び実施の形態2と同一部分又は同様な機能を有する部
分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
(Embodiment 4)
In this embodiment mode, a semiconductor device intended to provide high reliability using the present invention,
Another example of a method for manufacturing a semiconductor device will be described with reference to FIGS. In the structure of this embodiment described below, the same portions or portions having the same functions as those in Embodiments 1 and 2 are denoted by the same reference numerals in different drawings, and description thereof is repeated. Is omitted.

本実施の形態では、実施の形態3において半導体装置の両面(上面及び裏面)に電気的に
接続する導電性遮蔽体が設けられた半導体装置の他の作製方法の一例を図7(A1)(A
2)(B1)(B2)に示す。図7において、図7(A2)(B2)は平面図であり、図
7(A1)(B1)はそれぞれ対応する図7(A2)(B2)の線E−Fにおける断面図
である。
In this embodiment, an example of another method for manufacturing a semiconductor device in which conductive shields that are electrically connected to both surfaces (an upper surface and a back surface) of the semiconductor device in Embodiment 3 are provided is illustrated in FIG. A
2) Shown in (B1) and (B2). 7, FIGS. 7A2 and 7B are plan views, and FIGS. 7A1 and 7B1 are cross-sectional views taken along line EF in FIGS. 7A2 and 7B2, respectively.

図7(A1)(A2)に作製工程中の本実施の形態の半導体装置を示す。第1の衝撃拡散
層113、第2の衝撃拡散層103、第1の耐衝撃層112、及び第2の耐衝撃層102
は複数の半導体集積回路基板100及びアンテナ101を封止しており、積層体144を
構成している。積層体144は個々のチップへの分断前であり複数の半導体集積回路基板
100を含んでいる。複数の半導体集積回路基板100の間は第1の耐衝撃層112及び
第2の耐衝撃層102が接する封止領域が設けられており、半導体集積回路基板100は
個々に封止されている。
7A1 and 7A2 illustrate the semiconductor device of this embodiment in the manufacturing process. First impact diffusion layer 113, second impact diffusion layer 103, first impact resistant layer 112, and second impact resistant layer 102
Encapsulates a plurality of semiconductor integrated circuit substrates 100 and antennas 101 to form a laminate 144. The stacked body 144 is before being divided into individual chips and includes a plurality of semiconductor integrated circuit substrates 100. Sealed regions where the first impact resistant layer 112 and the second impact resistant layer 102 are in contact are provided between the plurality of semiconductor integrated circuit substrates 100, and the semiconductor integrated circuit substrates 100 are individually sealed.

積層体144の最表面である第1の衝撃拡散層113外側の表面には導電性遮蔽体140
a、第2の衝撃拡散層103外側の表面には導電性遮蔽体140bがそれぞれ形成されて
いる。
On the outer surface of the first impact diffusion layer 113, which is the outermost surface of the laminate 144, the conductive shield 140 is provided.
a, Conductive shields 140b are formed on the outer surface of the second impact diffusion layer 103, respectively.

導電性遮蔽体140aと導電性遮蔽体140bとを形成した積層体144を個々の半導体
集積回路基板チップ145a、145b、145c、145d、145e、145fに分
断する(図7(B1)(B2)参照。)。半導体集積回路基板チップ145a、145b
、145c、145d、145e、145fは積層体144が分断された積層体143を
それぞれ有する。
The stacked body 144 in which the conductive shield 140a and the conductive shield 140b are formed is divided into individual semiconductor integrated circuit substrate chips 145a, 145b, 145c, 145d, 145e, and 145f (see FIGS. 7B1 and 7B2). .) Semiconductor integrated circuit board chips 145a, 145b
145c, 145d, 145e, and 145f each have a stacked body 143 in which the stacked body 144 is divided.

本実施の形態では、導電性遮蔽体140aと導電性遮蔽体140bを電気的に接続する工
程を半導体装置の分断工程(個々の半導体集積回路基板チップへの分断工程)により行う
。分断手段としては、分断の際に第1の衝撃拡散層113、第2の衝撃拡散層103、第
1の耐衝撃層112、及び第2の耐衝撃層102が溶融される手段を用いることが好まし
い(導電性遮蔽体140a、140bが溶融される手段であるとより好ましい)。本実施
の形態では、レーザ光の照射による分断を適用する。
In the present embodiment, the process of electrically connecting the conductive shield 140a and the conductive shield 140b is performed by a semiconductor device dividing process (dividing into individual semiconductor integrated circuit substrate chips). As the dividing means, means in which the first impact diffusion layer 113, the second impact diffusion layer 103, the first impact resistant layer 112, and the second impact resistant layer 102 are melted at the time of the division is used. Preferably (the conductive shields 140a and 140b are more preferably means for melting). In this embodiment mode, division by laser light irradiation is applied.

上記分断工程に用いるレーザ光の波長や強度、ビームサイズなどの条件については特に限
定されない。少なくとも、半導体装置を分断できる条件であればよい。レーザ光の発振器
としては、例えば、Arレーザ、Krレーザ、COレーザ、YAGレーザ、YVO
ーザ、YLFレーザ、YAlOレーザ、GdVOレーザ、Yレーザ、ルビーレ
ーザ、アレキサンドライトレーザ、Ti:サファイアレーザ、ヘリウムカドミウムレーザ
等の連続発振レーザ、Arレーザ、Krレーザ、エキシマ(ArF、KrF、XeCl)
レーザ、COレーザ、YAGレーザ、YVOレーザ、YLFレーザ、YAlOレー
ザ、GdVOレーザ、Yレーザ、ルビーレーザ、アレキサンドライトレーザ、T
i:サファイアレーザ、銅蒸気レーザ、金蒸気レーザ等のパルス発振レーザを用いること
ができる。
There are no particular limitations on the conditions such as the wavelength, intensity, and beam size of the laser light used in the dividing step. It is sufficient that the semiconductor device is separated at least. Examples of laser light oscillators include Ar laser, Kr laser, CO 2 laser, YAG laser, YVO 4 laser, YLF laser, YAlO 3 laser, GdVO 4 laser, Y 2 O 3 laser, ruby laser, alexandrite laser, Ti : Continuous wave laser such as sapphire laser, helium cadmium laser, Ar laser, Kr laser, excimer (ArF, KrF, XeCl)
Laser, CO 2 laser, YAG laser, YVO 4 laser, YLF laser, YAlO 3 laser, GdVO 4 laser, Y 2 O 3 laser, ruby laser, alexandrite laser, T
i: A pulsed laser such as a sapphire laser, a copper vapor laser, or a gold vapor laser can be used.

本実施の形態に示すように、レーザ光の照射を用いて個々の半導体集積回路基板チップ1
45a、145b、145c、145d、145e、145fに分断することで、導電性
遮蔽体140aと導電性遮蔽体140bとの間の抵抗値が低下し、導電性遮蔽体140a
と導電性遮蔽体140bとが電気的に接続し、等電位となる。このため、半導体集積回路
基板チップへの分断の工程と、導電性遮蔽体140a、140bとを電気的に接続させる
工程を、一度に行うことができる。
As shown in the present embodiment, each semiconductor integrated circuit substrate chip 1 is irradiated with laser light.
By dividing into 45a, 145b, 145c, 145d, 145e, and 145f, the resistance value between the conductive shield 140a and the conductive shield 140b decreases, and the conductive shield 140a.
And the conductive shield 140b are electrically connected to be equipotential. For this reason, the process of dividing into the semiconductor integrated circuit substrate chip and the process of electrically connecting the conductive shields 140a and 140b can be performed at a time.

導電性遮蔽体140aと導電性遮蔽体140bとの間の抵抗値は、例えば、1GΩ以下で
あれば良く、好ましくは5MΩ乃至500MΩ程度、より好ましくは、10MΩ乃至20
0MΩ程度である。よって、このような条件になるように、レーザ光の照射処理などによ
る分断を行えばよい。
The resistance value between the conductive shield 140a and the conductive shield 140b may be, for example, 1 GΩ or less, preferably about 5 MΩ to 500 MΩ, and more preferably 10 MΩ to 20
It is about 0 MΩ. Therefore, division by laser light irradiation processing or the like may be performed so as to satisfy such a condition.

以上の工程で、本実施の形態の半導体装置として半導体集積回路基板チップ145a、1
45b、145c、145d、145e、145fを作製することができる。
Through the above process, the semiconductor integrated circuit substrate chip 145a, 1 as the semiconductor device of the present embodiment.
45b, 145c, 145d, 145e, and 145f can be manufactured.

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 This embodiment can be combined with any of the other embodiments as appropriate.

本実施の形態において、半導体集積回路基板を覆う導電性遮蔽体により、半導体集積回路
の静電気放電による静電気破壊(回路の誤動作や半導体素子の損傷)を防止する。また半
導体集積回路基板を封止する一対の耐衝撃層及び衝撃拡散層によって、薄型化及び小型化
を達成しながら耐性を有する信頼性の高い半導体装置を提供することができる。また、作
製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩
留まり良く半導体装置を作製することができる。
In this embodiment, the conductive shield covering the semiconductor integrated circuit substrate prevents electrostatic breakdown (malfunction of the circuit or damage of the semiconductor element) due to electrostatic discharge of the semiconductor integrated circuit. In addition, with the pair of impact resistant layers and impact diffusion layers that seal the semiconductor integrated circuit substrate, it is possible to provide a highly reliable semiconductor device having durability while achieving a reduction in thickness and size. Further, also in the manufacturing process, defects in shape and characteristics due to external stress or electrostatic discharge can be prevented, and a semiconductor device can be manufactured with high yield.

(実施の形態5)
本実施の形態では、本発明を用いた高い信頼性を付与することを目的とする半導体装置、
及び半導体装置の作製方法の他の例を図8を用いて説明する。以下に説明する本実施の形
態の構成において、実施の形態1と同一部分又は同様な機能を有する部分には同一の符号
を異なる図面間で共通して用い、その繰り返しの説明は省略する。
(Embodiment 5)
In this embodiment mode, a semiconductor device intended to provide high reliability using the present invention,
Another example of a method for manufacturing a semiconductor device will be described with reference to FIGS. In the structure of this embodiment described below, the same portions as those in Embodiment 1 or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.

本実施の形態では、半導体装置端部における第1の耐衝撃層と第2の耐衝撃層との接触領
域(封止領域)において、より密着性を高める構成とする。
In the present embodiment, the contact region (sealing region) between the first impact resistant layer and the second impact resistant layer at the end portion of the semiconductor device is configured to further improve adhesion.

図8(A)は、実施の形態1の図2(C)と対応しており、繊維体160に有機樹脂16
1が含浸された構造体である第1の耐衝撃層112に、半導体集積回路基板100が接着
されている。
FIG. 8A corresponds to FIG. 2C of Embodiment 1, and the fibrous body 160 has the organic resin 16.
A semiconductor integrated circuit substrate 100 is bonded to a first impact resistant layer 112 which is a structure impregnated with 1.

第1の耐衝撃層112の中央に半導体集積回路基板100は配置されており、半導体装置
における封止領域である第1の耐衝撃層112の端部は露出されている。次に第1の耐衝
撃層112の端部の一部を除去して加工する。加工手段は物理的に切除等で行ってもよい
し、化学的にエッチング法(ドライエッチング法、ウェットエッチング法)で行ってもよ
い。本実施の形態では図8(B)のように、レーザ光170a、170bにより加工する
。レーザ光170a、170bにより、第1の耐衝撃層112の端部には凹部171a、
171bが形成される。
The semiconductor integrated circuit substrate 100 is disposed in the center of the first impact resistant layer 112, and the end portion of the first impact resistant layer 112, which is a sealing region in the semiconductor device, is exposed. Next, a part of end portion of the first impact resistant layer 112 is removed and processed. The processing means may be physically performed by excision or the like, or may be chemically performed by an etching method (dry etching method or wet etching method). In this embodiment mode, processing is performed with laser beams 170a and 170b as shown in FIG. By the laser beams 170a and 170b, concave portions 171a and 171a
171b is formed.

本実施の形態の封止領域における第1の耐衝撃層112の加工は、封止領域において第2
の耐衝撃層102との接触面積を拡大してより密着性を高めるためである。よって加工の
形状は本実施の形態に限定されず、複数の凹部を形成してもよい。
Processing of the first impact resistant layer 112 in the sealing region of the present embodiment is performed in the second region in the sealing region.
This is because the contact area with the impact resistant layer 102 is increased to further improve the adhesion. Therefore, the shape of processing is not limited to this embodiment mode, and a plurality of recesses may be formed.

図8(C)のように、凹部171a、171bが形成された第1の耐衝撃層112に、繊
維体150に有機樹脂151が含浸された構造体である第2の耐衝撃層102を加熱処理
及び加圧処理を行うことで接着する。繊維体150に有機樹脂151が含浸された構造体
である第2の耐衝撃層102は接着時に半硬化状態であるため流動性を有し、第1の耐衝
撃層112の凹部171a、171bを充填するように密着し、硬化する。
As shown in FIG. 8C, the second impact resistant layer 102 which is a structure in which the fibrous body 150 is impregnated with the organic resin 151 is heated in the first impact resistant layer 112 in which the concave portions 171a and 171b are formed. Bonding is performed by processing and pressure treatment. The second impact-resistant layer 102 which is a structure in which the fibrous body 150 is impregnated with the organic resin 151 has a fluidity because it is in a semi-cured state at the time of bonding, and the concave portions 171a and 171b of the first impact-resistant layer 112 are provided. Adhere to fill and harden.

本発明の半導体装置においては、第1の耐衝撃層112及び第2の耐衝撃層102が、端
部の封止領域において接することで、内部(中央部)に半導体集積回路基板100を封止
する。よって、本実施の形態のように、封止領域に凹部を形成し、第1の耐衝撃層112
及び第2の耐衝撃層102との接触面積を拡大することで、第1の耐衝撃層112及び第
2の耐衝撃層102の密着性を高めることができる。このように強固に封止処理が施され
た半導体装置は、より丈夫で信頼性の高い半導体装置とすることができる。
In the semiconductor device of the present invention, the first impact resistant layer 112 and the second impact resistant layer 102 are in contact with each other in the sealing region at the end, thereby sealing the semiconductor integrated circuit substrate 100 inside (center). To do. Therefore, as in the present embodiment, a recess is formed in the sealing region, and the first impact resistant layer 112 is formed.
By increasing the contact area with the second impact resistant layer 102, the adhesion between the first impact resistant layer 112 and the second impact resistant layer 102 can be enhanced. A semiconductor device that has been tightly sealed in this manner can be a stronger and more reliable semiconductor device.

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 This embodiment can be combined with any of the other embodiments as appropriate.

本実施の形態において、半導体集積回路基板を強固に封止する一対の耐衝撃層によって、
薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装置を提供することが
できる。また、作製工程においても外部ストレスに起因する形状や特性の不良を防ぎ、歩
留まり良く半導体装置を作製することができる。
In the present embodiment, by a pair of impact resistant layers that firmly seal the semiconductor integrated circuit substrate,
A highly reliable semiconductor device having durability while achieving thinning and downsizing can be provided. Further, also in the manufacturing process, a defect in shape and characteristics due to external stress can be prevented, and a semiconductor device can be manufactured with high yield.

(実施の形態6)
本実施の形態では、本発明に適用できる半導体集積回路基板の一例としてCMOS(相補
型金属酸化物半導体:Complementary Metal Oxide Semi
conductor)に関して説明する。
(Embodiment 6)
In this embodiment mode, as an example of a semiconductor integrated circuit substrate applicable to the present invention, a CMOS (Complementary Metal Oxide Semiconductor: Complementary Metal Oxide Semiconductor) is used.
(Conductor) will be described.

本実施の形態では、絶縁表面に単結晶半導体層を設けたSOI構造を有する基板(SOI
基板)を用いる例を示す。SOI基板は、SIMOX(Separation by I
Mplanted Oxygen)法や、Smart−Cut法を用いて形成することが
できる。SIMOX法は、単結晶シリコン基板に酸素イオンを注入し、所定の深さに酸素
含有層を形成した後、熱処理を行い、表面から一定の深さで埋込絶縁層を形成し、埋込絶
縁層の上に単結晶シリコン層を形成する方法である。また、Smart−Cut法は、酸
化された単結晶シリコン基板に水素イオン注入を行い、所望の深さに相当する所に水素含
有層を形成し、他の半導体基板(表面に貼り合わせ用の酸化シリコン膜を有する単結晶シ
リコン基板など)と貼り合わせる、加熱処理を行うことにより水素含有層にて単結晶シリ
コン基板を分断し、半導体基板半導体基板上に酸化シリコン膜と単結晶シリコン層との積
層を形成する方法である。
In this embodiment mode, a substrate having an SOI structure (an SOI structure in which a single crystal semiconductor layer is provided over an insulating surface)
An example using a substrate) is shown. The SOI substrate is SIMOX (Separation by I).
It can be formed using the Mplanted Oxygen) method or the Smart-Cut method. In the SIMOX method, oxygen ions are implanted into a single crystal silicon substrate, an oxygen-containing layer is formed at a predetermined depth, and then heat treatment is performed to form a buried insulating layer at a certain depth from the surface. In this method, a single crystal silicon layer is formed on the layer. In the Smart-Cut method, hydrogen ions are implanted into an oxidized single crystal silicon substrate, a hydrogen-containing layer is formed at a position corresponding to a desired depth, and another semiconductor substrate (an oxide for bonding to the surface) is formed. A single crystal silicon substrate having a silicon film) or the like, and by performing a heat treatment, the single crystal silicon substrate is divided by a hydrogen-containing layer, and a silicon oxide film and a single crystal silicon layer are stacked over the semiconductor substrate It is a method of forming.

図15(A)は、半導体基板200上に、絶縁層201、単結晶半導体層202が形成さ
れている。単結晶半導体層202上には選択的に形成されたマスク250が形成されてい
る。なお、ここでは図15(A)に示す構成のSOI基板を適用する例を示すがその他の
構成のSOI基板も適用できる。
In FIG. 15A, an insulating layer 201 and a single crystal semiconductor layer 202 are formed over a semiconductor substrate 200. A selectively formed mask 250 is formed over the single crystal semiconductor layer 202. Note that although an example in which the SOI substrate having the structure illustrated in FIG. 15A is applied is shown here, an SOI substrate having another structure can also be applied.

単結晶半導体層202には、nチャネル型電界効果トランジスタ及びpチャネル型電界効
果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのp型不純物
元素、若しくはリン、砒素などのn型不純物元素を添加された不純物領域(チャネルドー
プ領域)を有する構成としてもよい。
In the single crystal semiconductor layer 202, a p-type impurity element such as boron, aluminum, or gallium or an n-type impurity element such as phosphorus or arsenic is formed in accordance with the formation region of the n-channel field effect transistor and the p-channel field effect transistor. It may be configured to have an impurity region (channel doped region) to which is added.

マスク250を用いてエッチングを行い、露呈している単結晶半導体層202及びその下
方の絶縁層201の一部を除去する。次いで、有機シランを用いて酸化シリコン膜を化学
気相成長法で堆積する。この酸化シリコン膜は、単結晶半導体層202が埋め込まれるよ
うに厚く堆積する。次いで、単結晶半導体層202上に重なる酸化シリコン膜を研磨によ
り除去した後、マスク250を除去して、素子分離絶縁層203を残存させる。素子分離
絶縁層203により単結晶半導体層202は、素子領域205及び素子領域206に分離
される(図15(B)参照。)。
Etching is performed using the mask 250 to remove the exposed single crystal semiconductor layer 202 and part of the insulating layer 201 below the single crystal semiconductor layer 202. Next, a silicon oxide film is deposited by chemical vapor deposition using organosilane. This silicon oxide film is deposited thick so that the single crystal semiconductor layer 202 is embedded. Next, after removing the silicon oxide film overlying the single crystal semiconductor layer 202 by polishing, the mask 250 is removed, and the element isolation insulating layer 203 is left. The single crystal semiconductor layer 202 is separated into an element region 205 and an element region 206 by the element isolation insulating layer 203 (see FIG. 15B).

素子領域205、素子領域206は、作製するトランジスタの要求される電気特性に応じ
たチャネルドープ条件によってそれぞれ形成された一導電型を付与する不純物元素を含む
領域に制御できる。
The element region 205 and the element region 206 can be controlled to be a region containing an impurity element imparting one conductivity type, which is formed according to channel doping conditions corresponding to required electrical characteristics of a transistor to be manufactured.

次いで、第1の絶縁膜を形成し、第1の絶縁膜上に導電性材料を含むポリシリコン膜を有
するゲート電極層208a、208bを形成し、ゲート電極層208a、208bをマス
クとして第1の絶縁膜をエッチングしてゲート絶縁層207a、207bを形成する。
Next, a first insulating film is formed, gate electrode layers 208a and 208b having a polysilicon film containing a conductive material are formed over the first insulating film, and the first electrode is formed using the gate electrode layers 208a and 208b as a mask. The insulating film is etched to form gate insulating layers 207a and 207b.

ゲート絶縁層207a、207bは酸化シリコン膜、若しくは酸化シリコン膜と窒化シリ
コン膜の積層構造で形成すればよい。ゲート絶縁層として酸化窒化シリコン膜、窒化酸化
シリコン膜なども用いることができる。ゲート絶縁層207a、207bは、プラズマC
VD法や減圧CVD法により絶縁膜を堆積することで形成しても良いし、プラズマ処理に
よる固相酸化若しくは固相窒化で形成すると良い。半導体層を、プラズマ処理により酸化
又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れて
いるためである。例えば、亜酸化窒素(NO)をArで1〜3倍(流量比)に希釈して
、10〜30Paの圧力にて3〜5kWのマイクロ波(2.45GHz)電力を印加して
単結晶半導体層202(素子領域205、206)の表面を酸化若しくは窒化させる。こ
の処理により1nm〜10nm(好ましくは2nm〜6nm)の絶縁膜を形成する。さら
に亜酸化窒素(NO)とシラン(SiH)を導入し、10〜30Paの圧力にて3〜
5kWのマイクロ波(2.45GHz)電力を印加して気相成長法により酸化窒化シリコ
ン膜を形成してゲート絶縁層を形成する。固相反応と気相成長法による反応を組み合わせ
ることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁層を形成することができる
The gate insulating layers 207a and 207b may be formed using a silicon oxide film or a stacked structure of a silicon oxide film and a silicon nitride film. A silicon oxynitride film, a silicon nitride oxide film, or the like can also be used as the gate insulating layer. The gate insulating layers 207a and 207b are formed of plasma C
It may be formed by depositing an insulating film by a VD method or a low pressure CVD method, or by solid phase oxidation or solid phase nitridation by plasma treatment. This is because a gate insulating layer formed by oxidizing or nitriding a semiconductor layer by plasma treatment is dense, has high withstand voltage, and is excellent in reliability. For example, nitrous oxide (N 2 O) is diluted 1 to 3 times (flow rate ratio) with Ar, and 3 to 5 kW microwave (2.45 GHz) power is applied at a pressure of 10 to 30 Pa. The surface of the crystalline semiconductor layer 202 (element regions 205 and 206) is oxidized or nitrided. By this treatment, an insulating film having a thickness of 1 nm to 10 nm (preferably 2 nm to 6 nm) is formed. Further, nitrous oxide (N 2 O) and silane (SiH 4 ) were introduced, and 3 to 3 at a pressure of 10 to 30 Pa.
A gate insulating layer is formed by applying a 5 kW microwave (2.45 GHz) power and forming a silicon oxynitride film by vapor deposition. A gate insulating layer having a low interface state density and an excellent withstand voltage can be formed by combining a solid phase reaction and a reaction by a vapor deposition method.

また、ゲート絶縁層207a、207bとして、二酸化ジルコニウム、酸化ハフニウム、
二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層207
に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。
Further, as the gate insulating layers 207a and 207b, zirconium dioxide, hafnium oxide,
High dielectric constant materials such as titanium dioxide and tantalum pentoxide may be used. Gate insulating layer 207
By using a high dielectric constant material, gate leakage current can be reduced.

ゲート電極層208a、208bは、スパッタリング法、蒸着法、CVD法等の手法によ
り形成することができる。ゲート電極層208、209はタンタル(Ta)、タングステ
ン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、
クロム(Cr)、ネオジム(Nd)から選ばれた元素、又は前記元素を主成分とする合金
材料もしくは化合物材料で形成すればよい。また、ゲート電極層208a、208bとし
てリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、Ag
PdCu合金を用いてもよい。
The gate electrode layers 208a and 208b can be formed by a technique such as sputtering, vapor deposition, or CVD. The gate electrode layers 208 and 209 include tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (Al), copper (Cu),
An element selected from chromium (Cr) and neodymium (Nd), or an alloy material or compound material containing the element as a main component may be used. In addition, as the gate electrode layers 208a and 208b, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus, Ag,
A PdCu alloy may be used.

次いで、ゲート電極層208a、208bを覆う第2の絶縁膜210を形成し、さらにサ
イドウォール構造の側壁絶縁層216a、216b、217a、217bを形成する。p
チャネル型電界効果トランジスタ(pFET)となる領域の側壁絶縁層216a、216
bは、nチャネル型電界効果トランジスタ(nFET)となる領域の側壁絶縁層217a
、217bよりも幅を広くする。次いで、nチャネル型電界効果トランジスタとなる領域
にヒ素(As)などを添加して浅い接合深さの第1の不純物領域220a、220bを形
成し、pチャネル型電界効果トランジスタとなる領域にボロン(B)などを添加して浅い
接合深さの第2の不純物領域215a、215bを形成する(図15(C)参照。)。
Next, a second insulating film 210 is formed to cover the gate electrode layers 208a and 208b, and sidewall insulating layers 216a, 216b, 217a, and 217b having a sidewall structure are formed. p
Side wall insulating layers 216a, 216 in a region to be a channel type field effect transistor (pFET)
b denotes a sidewall insulating layer 217a in a region to be an n-channel field effect transistor (nFET).
Width is wider than 217b. Next, arsenic (As) or the like is added to a region to be an n-channel field effect transistor to form first impurity regions 220a and 220b having a shallow junction depth, and boron ( B) or the like is added to form second impurity regions 215a and 215b having a shallow junction depth (see FIG. 15C).

次いで、第2の絶縁膜210を部分的にエッチングしてゲート電極層208a、208b
の上面と、第1の不純物領域220a、220b及び第2の不純物領域215a、215
bとを露出させる。次いで、nチャネル型電界効果トランジスタとなる領域にAsなどを
ドーピングして深い接合深さの第3の不純物領域219a、219bを形成し、pチャネ
ル型電界効果トランジスタとなる領域にBなどをドーピングして深い接合深さの第4の不
純物領域224a、224bを形成する。次いで、活性化のための熱処理(800℃〜1
100℃)を行う。次いで、シリサイドを形成するための金属膜としてコバルト膜を成膜
する。次いでRTAなどの熱処理(500℃、1分)を行い、コバルト膜に接する部分の
シリコンをシリサイド化させ、シリサイド222a、222b、223a、223bを形
成する。その後、コバルト膜を選択的に除去する。次いで、シリサイド化の熱処理よりも
高い温度で熱処理を行い、シリサイド部分の低抵抗化を図る(図15(D)参照。)。素
子領域206にはチャネル形成領域226が、素子領域205にはチャネル形成領域22
1が形成される。
Next, the second insulating film 210 is partially etched to form gate electrode layers 208a and 208b.
And the first impurity regions 220a and 220b and the second impurity regions 215a and 215.
b. Next, As or the like is doped in a region to be an n-channel field effect transistor to form third impurity regions 219a and 219b having a deep junction depth, and B or the like is doped in a region to be a p-channel field effect transistor. The fourth impurity regions 224a and 224b having a deep junction depth are formed. Next, heat treatment for activation (800 ° C. to 1 °
100 ° C.). Next, a cobalt film is formed as a metal film for forming silicide. Next, heat treatment (500 ° C., 1 minute) such as RTA is performed to silicide the silicon in contact with the cobalt film, thereby forming silicides 222a, 222b, 223a, and 223b. Thereafter, the cobalt film is selectively removed. Next, heat treatment is performed at a temperature higher than the heat treatment for silicidation to reduce the resistance of the silicide portion (see FIG. 15D). A channel formation region 226 is formed in the element region 206, and a channel formation region 22 is formed in the element region 205.
1 is formed.

次いで、層間絶縁層227を形成し、レジストからなるマスクを用いて層間絶縁層227
に深い接合深さの第3の不純物領域219a、219bや深い接合深さの第4の不純物領
域224a、224bにそれぞれ達するコンタクトホール(開口)を形成する。エッチン
グは、用いる材料の選択比によって、一回で行っても複数回行っても良い。
Next, an interlayer insulating layer 227 is formed, and the interlayer insulating layer 227 is formed using a resist mask.
Then, contact holes (openings) reaching the third impurity regions 219a and 219b having a deep junction depth and the fourth impurity regions 224a and 224b having a deep junction depth are formed. Etching may be performed once or a plurality of times depending on the selection ratio of the material to be used.

エッチング方法及び条件は、コンタクトホールを形成する層間絶縁層227の材料によっ
て適宜設定すればよい。ウエットエッチング、ドライエッチング、またはその両方を適宜
用いることができる。本実施の形態ではドライエッチングを用いる。エッチング用ガスと
しては、Cl、BCl、SiClもしくはCClなどを代表とする塩素系ガス、
CF、SFもしくはNFなどを代表とするフッ素系ガス又はOを適宜用いること
ができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性
元素としては、He、Ne、Ar、Kr、Xeから選ばれた一種または複数種の元素を用
いることができる。ウエットエッチングのエッチャントは、フッ素水素アンモニウム及び
フッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。
The etching method and conditions may be set as appropriate depending on the material of the interlayer insulating layer 227 for forming the contact hole. Wet etching, dry etching, or both can be used as appropriate. In this embodiment mode, dry etching is used. As an etching gas, a chlorine-based gas typified by Cl 2 , BCl 3 , SiCl 4 or CCl 4 ,
A fluorine-based gas such as CF 4 , SF 6 or NF 3 or O 2 can be appropriately used. Further, an inert gas may be added to the etching gas used. As the inert element to be added, one or more elements selected from He, Ne, Ar, Kr, and Xe can be used. As an etchant for wet etching, a hydrofluoric acid-based solution such as a mixed solution containing ammonium hydrogen fluoride and ammonium fluoride is preferably used.

コンタクトホールを覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又
はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層とし
ても機能する配線層242a、242b、242cを形成する。配線層は、PVD法、C
VD法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成すること
ができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導
電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層の
材料は、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、C
d、Zn、Fe、Ti、Zr、Ba等の金属、及びSi、Ge、又はその合金、若しくは
その窒化物を用いて形成する。また、これらの積層構造としても良い。
A conductive film is formed so as to cover the contact hole, and the conductive layer is etched to form wiring layers 242a and 242b that also function as a source electrode layer or a drain electrode layer that is electrically connected to a part of each source region or drain region. 242c is formed. Wiring layer is PVD method, C
A conductive film can be formed by VD, vapor deposition, or the like, and then etched into a desired shape. Further, the conductive layer can be selectively formed at a predetermined place by a droplet discharge method, a printing method, an electrolytic plating method, or the like. Furthermore, a reflow method or a damascene method may be used. The wiring layer materials are Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, C
It is formed using a metal such as d, Zn, Fe, Ti, Zr, or Ba, and Si, Ge, an alloy thereof, or a nitride thereof. Moreover, it is good also as these laminated structures.

本実施の形態では、層間絶縁層227に形成されたコンタクトホールを埋めるように埋込
配線層として配線層240a、240b、240c、240dを形成する。埋込型の配線
層240a、240b、240c、240dは、コンタクトホールを埋め込む十分な膜厚
の導電膜を形成し、CMP法などの研磨処理により、コンタクトホール部だけに導電膜を
残し、不要な導電膜部分を除去して形成する。
In this embodiment, wiring layers 240a, 240b, 240c, and 240d are formed as embedded wiring layers so as to fill contact holes formed in the interlayer insulating layer 227. The buried wiring layers 240a, 240b, 240c, and 240d are formed by forming a conductive film having a sufficient thickness to fill the contact hole, and leaving the conductive film only in the contact hole portion by polishing treatment such as a CMP method. It is formed by removing the conductive film portion.

埋込型の配線層240a、240b、240c、240d上に絶縁層228及び引き回し
配線層として配線層241a、241b、241cを形成し、配線層242a、242b
、242cを形成する。
An insulating layer 228 and wiring layers 241a, 241b, and 241c are formed as buried wiring layers on the buried wiring layers 240a, 240b, 240c, and 240d, and the wiring layers 242a and 242b are formed.
242c is formed.

以上の工程で半導体基板200に絶縁層201を介して接合された単結晶半導体層202
の素子領域206を用いてnチャネル型電界効果トランジスタ232を、素子領域205
を用いてpチャネル型電界効果トランジスタ231が作製できる(図15(E)参照。)
。なお、本実施の形態において、nチャネル型電界効果トランジスタ232及びpチャネ
ル型電界効果トランジスタ231は配線層242bによって電気的に接続されている。
Through the above process, the single crystal semiconductor layer 202 bonded to the semiconductor substrate 200 with the insulating layer 201 interposed therebetween.
The n-channel field effect transistor 232 is formed using the element region 206 of the element region 205.
Can be used to manufacture a p-channel field effect transistor 231 (see FIG. 15E).
. Note that in this embodiment, the n-channel field effect transistor 232 and the p-channel field effect transistor 231 are electrically connected to each other through the wiring layer 242b.

このようにnチャネル型電界効果トランジスタ232とpチャネル型電界効果トランジス
タ231を相補的に組み合わせることによってCMOS構造を構成する半導体集積回路基
板270を作製することができる。
As described above, the n-channel field effect transistor 232 and the p-channel field effect transistor 231 can be complementarily combined to manufacture the semiconductor integrated circuit substrate 270 having a CMOS structure.

このCMOS構造上に、さらに配線や半導体素子などを積層し、様々な機能を有する半導
体装置を作製することができる。
A semiconductor device having various functions can be manufactured by further stacking wirings and semiconductor elements on the CMOS structure.

なお、図15の半導体集積回路基板においては、素子分離絶縁層203によって素子領域
205と素子領域206とを素子分離する例を示すが、図20(A)乃至(E)のように
素子領域205と素子領域206とを島状の半導体層に加工してもよい。この場合、図2
0(B)に示すように素子領域205及び素子領域206間には、素子分離絶縁層203
は形成されないので、図20(C)に示すように第2の絶縁膜260が形成される。図2
0(D)において、第2の絶縁膜260はエッチングされ、絶縁膜261a、261b、
261cとなる。よって図20(E)に示すように半導体集積基板280に含まれるnチ
ャネル型電界効果トランジスタ232及びpチャネル型電界効果トランジスタ231の島
状の半導体層である素子領域205及び素子領域206は、絶縁膜261a、261b、
261cにより端部を囲まれる構成となる。
15 shows an example in which the element region 205 and the element region 206 are separated by the element isolation insulating layer 203, the element region 205 is shown in FIGS. And the element region 206 may be processed into an island-shaped semiconductor layer. In this case, FIG.
As shown in FIG. 0B, the element isolation insulating layer 203 is provided between the element region 205 and the element region 206.
Therefore, the second insulating film 260 is formed as shown in FIG. FIG.
At 0 (D), the second insulating film 260 is etched, and the insulating films 261a, 261b,
261c. Therefore, as illustrated in FIG. 20E, the element region 205 and the element region 206 which are island-shaped semiconductor layers of the n-channel field effect transistor 232 and the p-channel field effect transistor 231 included in the semiconductor integrated substrate 280 are insulated. Membranes 261a, 261b,
The end portion is surrounded by 261c.

図15(E)及び図20(E)に示す半導体集積回路基板270、280は、半導体集積
回路毎に分断され、半導体基板200に薄膜化工程を行っている。分断工程と薄膜化工程
を行う順番は前後してもよい。図15(E)及び図20(E)に示す半導体集積回路基板
270、280も本発明の半導体集積回路基板として適宜適用することができる。
The semiconductor integrated circuit substrates 270 and 280 shown in FIGS. 15E and 20E are divided for each semiconductor integrated circuit, and the semiconductor substrate 200 is subjected to a thinning process. The order of performing the dividing step and the thinning step may be reversed. The semiconductor integrated circuit substrates 270 and 280 shown in FIGS. 15E and 20E can also be applied as appropriate as the semiconductor integrated circuit substrate of the present invention.

本発明の半導体装置は、半導体素子としては電界効果トランジスタはもちろん、半導体層
を用いるメモリ(記憶)素子なども適用することができ、多用途に渡って要求される機能
を満たす半導体装置を作製し、提供することができる。
The semiconductor device of the present invention can be applied to not only a field effect transistor but also a memory (memory) element using a semiconductor layer as a semiconductor element, and a semiconductor device satisfying a function required for various purposes is manufactured. Can be offered.

本実施の形態に限定されず、薄膜トランジスタはチャネル形成領域が一つ形成されるシン
グルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプル
ゲート構造であっても良い。
Without being limited to this embodiment mode, the thin film transistor may have a single gate structure in which one channel formation region is formed, a double gate structure in which two channel formation regions are formed, or a triple gate structure in which three channel formation regions are formed.

図15(E)及び図20(E)に示す半導体集積回路基板270、280は、実施の形態
1の図1に示すように、第1の耐衝撃層112及び第2の耐衝撃層102によって封止さ
れ、半導体集積回路基板チップとして半導体装置とすることができる。
The semiconductor integrated circuit substrates 270 and 280 shown in FIGS. 15E and 20E are formed by the first impact resistant layer 112 and the second impact resistant layer 102 as shown in FIG. 1 of the first embodiment. The semiconductor device can be formed as a semiconductor integrated circuit substrate chip by being sealed.

本実施の形態は、他の実施の形態にも適宜組み合わせることができ、他の実施の形態にお
ける半導体集積回路基板100として適宜適用できる。
This embodiment can be combined with any of the other embodiments as appropriate, and can be appropriately applied as the semiconductor integrated circuit substrate 100 in another embodiment.

本実施の形態で作製した半導体装置は、可撓性を有する耐衝撃層(又は衝撃拡散層も)を
用いることで、可撓性を有する半導体装置とすることができる。
The semiconductor device manufactured in this embodiment can be a flexible semiconductor device by using a flexible impact-resistant layer (or an impact diffusion layer).

半導体集積回路を挟持する一対の耐衝撃層によって、薄型化及び小型化を達成しながら耐
性を有する信頼性の高い半導体装置を提供することができる。また、作製工程においても
外部ストレスに起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製するこ
とができる。
A pair of impact-resistant layers sandwiching the semiconductor integrated circuit can provide a highly reliable semiconductor device having durability while achieving a reduction in thickness and size. Further, also in the manufacturing process, a defect in shape and characteristics due to external stress can be prevented, and a semiconductor device can be manufactured with high yield.

(実施の形態7)
本実施の形態では、本発明に適用できる半導体集積回路基板の他の一例に関して図14を
用いて説明する。
(Embodiment 7)
In this embodiment, another example of a semiconductor integrated circuit substrate that can be applied to the present invention will be described with reference to FIGS.

図14(A)は、本発明のCMOS構造を有する半導体集積回路基板350の一例であり
、半導体集積回路基板350上に、電気的に接続しアンテナとして機能する導電層306
、保護層として無機絶縁層307が形成されている。
FIG. 14A illustrates an example of a semiconductor integrated circuit substrate 350 having a CMOS structure according to the present invention. The conductive layer 306 which is electrically connected to the semiconductor integrated circuit substrate 350 and functions as an antenna is illustrated.
An inorganic insulating layer 307 is formed as a protective layer.

半導体集積回路基板350には、半導体基板300にnチャネル型トランジスタであるト
ランジスタ301a、pチャネルトランジスタであるトランジスタ301bが素子分離絶
縁層302により素子領域が分離されて形成され、トランジスタ301a、301bを覆
う絶縁層303、絶縁層304、絶縁層305が積層されている。
In the semiconductor integrated circuit substrate 350, a transistor 301a which is an n-channel transistor and a transistor 301b which is a p-channel transistor are formed on a semiconductor substrate 300 with element regions separated by an element isolation insulating layer 302, and covers the transistors 301a and 301b. An insulating layer 303, an insulating layer 304, and an insulating layer 305 are stacked.

トランジスタ301aは、ゲート絶縁層310a、ゲート電極層311a、側壁絶縁層3
12a、浅い接合深さの不純物領域314a、深い接合深さの不純物領域313a、配線
層315aを含み、トランジスタ301bは、ゲート絶縁層310b、ゲート電極層31
1b、側壁絶縁層312b、浅い接合深さの不純物領域314b、深い接合深さの不純物
領域313b、配線層315bを含んでいる。
The transistor 301a includes a gate insulating layer 310a, a gate electrode layer 311a, and a sidewall insulating layer 3
12a, a shallow junction depth impurity region 314a, a deep junction depth impurity region 313a, and a wiring layer 315a. The transistor 301b includes a gate insulating layer 310b and a gate electrode layer 31.
1b, a sidewall insulating layer 312b, a shallow junction depth impurity region 314b, a deep junction depth impurity region 313b, and a wiring layer 315b.

本実施の形態では、半導体基板300としてp型の導電型を有する単結晶シリコン基板を
用いているために、pチャネルトランジスタであるトランジスタ301bにn型を付与す
る不純物元素を添加しnウェル領域316を形成している。
In this embodiment, since a single crystal silicon substrate having p-type conductivity is used as the semiconductor substrate 300, an impurity element imparting n-type conductivity is added to the transistor 301b which is a p-channel transistor, and the n-well region 316 is added. Is forming.

また、半導体集積回路基板350にメモリ素子、メモリセルアレイ及びメモリセルアレイ
を駆動する駆動回路部を有する構成としてもよい。
Further, the semiconductor integrated circuit substrate 350 may include a memory element, a memory cell array, and a drive circuit unit that drives the memory cell array.

アンテナとして機能する導電層306は、CVD法、スパッタ法、スクリーン印刷やグラ
ビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料に
より形成する。導電性材料は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅
(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タンタル
(Ta)、モリブデン(Mo)等の金属元素、又は当該金属元素を含む合金材料若しくは
化合物材料で、単層構造又は積層構造で形成する。
The conductive layer 306 functioning as an antenna is formed using a conductive material by a CVD method, a sputtering method, a printing method such as screen printing or gravure printing, a droplet discharge method, a dispenser method, a plating method, or the like. Conductive materials are aluminum (Al), titanium (Ti), silver (Ag), copper (Cu), gold (Au), platinum (Pt) nickel (Ni), palladium (Pd), tantalum (Ta), molybdenum A metal element such as (Mo) or an alloy material or compound material containing the metal element is used to form a single layer structure or a stacked structure.

例えば、スクリーン印刷法を用いてアンテナとして機能する導電層306を形成する場合
には、粒径が数nmから数十μmの導電体粒子を有機樹脂に溶解または分散させた導電性
のペーストを選択的に印刷することによって設けることができる。また、導電層の形成の
際は、導電性のペーストを押し出した後に焼成することが好ましい。
For example, when the conductive layer 306 functioning as an antenna is formed using a screen printing method, a conductive paste in which conductive particles having a particle size of several nanometers to several tens of micrometers are dissolved or dispersed in an organic resin is selected. Can be provided by printing. In forming the conductive layer, it is preferable to fire after extruding the conductive paste.

第1の耐衝撃層321を加熱し、無機絶縁層307、導電層306及び半導体集積回路基
板350に圧着して、第1の耐衝撃層321に、無機絶縁層307、導電層306及び半
導体集積回路基板350を接着する。第1の耐衝撃層321として繊維体322に有機樹
脂323が含浸された構造体を用いるため、構造体を加熱し圧着して、構造体の有機樹脂
を可塑化または硬化することができる。
The first impact-resistant layer 321 is heated and pressure-bonded to the inorganic insulating layer 307, the conductive layer 306, and the semiconductor integrated circuit substrate 350, and the first impact-resistant layer 321 is bonded to the inorganic insulating layer 307, the conductive layer 306, and the semiconductor integrated circuit. The circuit board 350 is adhered. Since the structure body in which the fibrous body 322 is impregnated with the organic resin 323 is used as the first impact-resistant layer 321, the structure body can be heated and pressed to plasticize or cure the organic resin of the structure body.

次に、半導体集積回路基板350の露出している面を研削、研磨して半導体集積回路基板
350を薄型化し、より厚さの薄い半導体集積回路基板360とする。本実施の形態のよ
うに、半導体集積回路基板350毎に半導体基板をチップ状に分断した後に薄型化処理を
行ってもよいし、複数の半導体集積回路基板を作製した半導体基板に薄型化処理を行い、
その後チップ状に分断してもよい。
Next, the exposed surface of the semiconductor integrated circuit substrate 350 is ground and polished to reduce the thickness of the semiconductor integrated circuit substrate 350, whereby a semiconductor integrated circuit substrate 360 having a thinner thickness is obtained. As in this embodiment, the semiconductor substrate may be divided into chips in each semiconductor integrated circuit substrate 350, and the thinning process may be performed, or the semiconductor substrate in which a plurality of semiconductor integrated circuit substrates are manufactured may be subjected to the thinning process. Done
Thereafter, it may be divided into chips.

第2の耐衝撃層324も繊維体325に有機樹脂326が含浸された構造体を用いるため
、構造体を加熱し圧着して、構造体の有機樹脂を可塑化または硬化することができる。第
2の耐衝撃層324を加熱し、半導体集積回路基板360に圧着して、半導体集積回路基
板360に第2の耐衝撃層324を接着する(図14(B)参照。)。
Since the second impact-resistant layer 324 also uses a structure body in which the fibrous body 325 is impregnated with the organic resin 326, the structure body can be heated and pressed to plasticize or cure the organic resin of the structure body. The second impact-resistant layer 324 is heated and pressure-bonded to the semiconductor integrated circuit substrate 360, and the second impact-resistant layer 324 is bonded to the semiconductor integrated circuit substrate 360 (see FIG. 14B).

第1の耐衝撃層321と第2の耐衝撃層324は中央部に半導体集積回路基板360を配
置し、半導体集積回路基板360の存在しない端部においてお互い接して半導体集積回路
基板360を封止する。
The first impact-resistant layer 321 and the second impact-resistant layer 324 have the semiconductor integrated circuit substrate 360 disposed in the center, and are in contact with each other at the end where the semiconductor integrated circuit substrate 360 does not exist, thereby sealing the semiconductor integrated circuit substrate 360. To do.

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。 This embodiment can be combined with any of the other embodiments as appropriate.

このように半導体集積回路を挟持する一対の耐衝撃層によって、薄型化及び小型化を達成
しながら耐性を有する信頼性の高い半導体装置を提供することができる。また、作製工程
においても外部ストレスに起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を
作製することができる。
As described above, a pair of impact-resistant layers sandwiching the semiconductor integrated circuit can provide a highly reliable semiconductor device having durability while achieving thinning and downsizing. Further, also in the manufacturing process, a defect in shape and characteristics due to external stress can be prevented, and a semiconductor device can be manufactured with high yield.

(実施の形態8)
本実施の形態では、より高い信頼性を付与することを目的とした半導体装置の例について
説明する。詳しくは半導体装置の一例として、マイクロプロセッサ及び非接触でデータの
送受信を行うことのできる演算機能を備えた半導体装置の一例について説明する。
(Embodiment 8)
In this embodiment, an example of a semiconductor device for the purpose of imparting higher reliability will be described. Specifically, as an example of a semiconductor device, an example of a semiconductor device provided with a microprocessor and an arithmetic function capable of transmitting and receiving data without contact will be described.

図12は半導体装置の一例として、マイクロプロセッサ500の一例を示す。このマイク
ロプロセッサ500は、上記実施の形態に係る半導体装置により製造されるものである。
このマイクロプロセッサ500は、演算回路501(Arithmetic logic
unit。ALUともいう。)、演算回路制御部502(ALU Controlle
r)、命令解析部503(Instruction Decoder)、割り込み制御部
504(Interrupt Controller)、タイミング制御部505(Ti
ming Controller)、レジスタ506(Register)、レジスタ制
御部507(Register Controller)、バスインターフェース508
(Bus I/F)、読み出し専用メモリ509、及びメモリインターフェース510(
ROM I/F)を有している。
FIG. 12 illustrates an example of a microprocessor 500 as an example of a semiconductor device. The microprocessor 500 is manufactured by the semiconductor device according to the above embodiment.
The microprocessor 500 includes an arithmetic circuit 501 (Arthematic logic).
unit. Also called ALU. ), Arithmetic circuit control unit 502 (ALU Control)
r), instruction analysis unit 503 (Instruction Decoder), interrupt control unit 504 (Interrupt Controller), timing control unit 505 (Ti
mining Controller), register 506 (Register), register control unit 507 (Register Controller), bus interface 508
(Bus I / F), read-only memory 509, and memory interface 510 (
ROM I / F).

バスインターフェース508を介してマイクロプロセッサ500に入力された命令は、命
令解析部503に入力され、デコードされた後、演算回路制御部502、割り込み制御部
504、レジスタ制御部507、タイミング制御部505に入力される。演算回路制御部
502、割り込み制御部504、レジスタ制御部507、タイミング制御部505は、デ
コードされた命令に基づき各種制御を行う。具体的に演算回路制御部502は、演算回路
501の動作を制御するための信号を生成する。また、割り込み制御部504は、マイク
ロプロセッサ500のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み
要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部507は、レジ
スタ506のアドレスを生成し、マイクロプロセッサ500の状態に応じてレジスタ50
6の読み出しや書き込みを行う。タイミング制御部505は、演算回路501、演算回路
制御部502、命令解析部503、割り込み制御部504、レジスタ制御部507の動作
のタイミングを制御する信号を生成する。例えばタイミング制御部505は、基準クロッ
ク信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備え
ており、クロック信号CLK2を上記各種回路に供給する。なお、図12に示すマイクロ
プロセッサ500は、その構成を簡略化して示した一例にすぎず、実際にはその用途によ
って多種多様な構成を備えることができる。
An instruction input to the microprocessor 500 via the bus interface 508 is input to the instruction analysis unit 503 and decoded, and then to the arithmetic circuit control unit 502, the interrupt control unit 504, the register control unit 507, and the timing control unit 505. Entered. The arithmetic circuit control unit 502, the interrupt control unit 504, the register control unit 507, and the timing control unit 505 perform various controls based on the decoded instruction. Specifically, the arithmetic circuit control unit 502 generates a signal for controlling the operation of the arithmetic circuit 501. The interrupt control unit 504 processes an interrupt request from an external input / output device or a peripheral circuit based on its priority or mask state while the microprocessor 500 executes a program. The register control unit 507 generates an address of the register 506, and registers 50 according to the state of the microprocessor 500.
6 is read and written. The timing control unit 505 generates a signal for controlling the operation timing of the arithmetic circuit 501, the arithmetic circuit control unit 502, the instruction analysis unit 503, the interrupt control unit 504, and the register control unit 507. For example, the timing control unit 505 includes an internal clock generation unit that generates an internal clock signal CLK2 based on the reference clock signal CLK1, and supplies the clock signal CLK2 to the various circuits. Note that the microprocessor 500 illustrated in FIG. 12 is only an example in which the configuration is simplified, and actually, the microprocessor 500 may have various configurations depending on the application.

次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例に
ついて図13を参照して説明する。図13は無線通信により外部装置と信号の送受信を行
って動作するコンピュータ(以下、「RFCPU」という)の一例を示す。RFCPU5
11は、アナログ回路部512とデジタル回路部513を有している。アナログ回路部5
12として、共振容量を有する共振回路514、整流回路515、定電圧回路516、リ
セット回路517、発振回路518、復調回路519と、変調回路520を有している。
デジタル回路部513は、RFインターフェース521、制御レジスタ522、クロック
コントローラ523、インターフェース524、中央処理ユニット525、ランダムアク
セスメモリ526、読み出し専用メモリ527を有している。
Next, an example of a semiconductor device having an arithmetic function capable of transmitting and receiving data without contact will be described with reference to FIGS. FIG. 13 shows an example of a computer (hereinafter referred to as “RFCPU”) that operates by transmitting and receiving signals to and from an external device by wireless communication. RFCPU5
11 has an analog circuit portion 512 and a digital circuit portion 513. Analog circuit 5
12, a resonance circuit 514 having a resonance capacitance, a rectification circuit 515, a constant voltage circuit 516, a reset circuit 517, an oscillation circuit 518, a demodulation circuit 519, and a modulation circuit 520 are included.
The digital circuit unit 513 includes an RF interface 521, a control register 522, a clock controller 523, an interface 524, a central processing unit 525, a random access memory 526, and a read only memory 527.

このような構成のRFCPU511の動作は概略以下の通りである。アンテナ528が受
信した信号は共振回路514により誘導起電力を生じる。誘導起電力は、整流回路515
を経て容量部529に充電される。この容量部529はセラミックコンデンサーや電気二
重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部529はR
FCPU511と一体形成されている必要はなく、別部品としてRFCPU511を構成
する絶縁表面を有する基板に取り付けられていれば良い。
The operation of the RFCPU 511 having such a configuration is roughly as follows. A signal received by the antenna 528 generates an induced electromotive force by the resonance circuit 514. The induced electromotive force is generated by the rectifier circuit 515.
The capacitor 529 is charged via the above. Capacitance portion 529 is preferably formed of a capacitor such as a ceramic capacitor or an electric double layer capacitor. Capacitor 529 is R
The FCPU 511 does not need to be integrally formed, and may be attached to a substrate having an insulating surface constituting the RFCPU 511 as a separate component.

リセット回路517は、デジタル回路部513をリセットし初期化する信号を生成する。
例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振
回路518は、定電圧回路516により生成される制御信号に応じて、クロック信号の周
波数とデューティー比を変更する。ローパスフィルタで形成される復調回路519は、例
えば振幅変調(ASK)方式の受信信号の振幅の変動を二値化する。変調回路520は、
送信データを振幅変調(ASK)方式の送信信号の振幅を変動させて送信する。変調回路
520は、共振回路514の共振点を変化させることで通信信号の振幅を変化させている
。クロックコントローラ523は、電源電圧又は中央処理ユニット525における消費電
流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成して
いる。電源電圧の監視は電源管理回路530が行っている。
The reset circuit 517 generates a signal that resets and initializes the digital circuit portion 513.
For example, a signal that rises after a rise in the power supply voltage is generated as a reset signal. The oscillation circuit 518 changes the frequency and duty ratio of the clock signal in accordance with the control signal generated by the constant voltage circuit 516. A demodulation circuit 519 formed by a low-pass filter binarizes fluctuations in the amplitude of an amplitude modulation (ASK) received signal, for example. The modulation circuit 520
Transmission data is transmitted by varying the amplitude of an amplitude modulation (ASK) transmission signal. The modulation circuit 520 changes the amplitude of the communication signal by changing the resonance point of the resonance circuit 514. The clock controller 523 generates a control signal for changing the frequency and duty ratio of the clock signal in accordance with the power supply voltage or the current consumption in the central processing unit 525. The power supply management circuit 530 monitors the power supply voltage.

アンテナ528からRFCPU511に入力された信号は復調回路519で復調された後
、RFインターフェース521で制御コマンドやデータなどに分解される。制御コマンド
は制御レジスタ522に格納される。制御コマンドには、読み出し専用メモリ527に記
憶されているデータの読み出し、ランダムアクセスメモリ526へのデータの書き込み、
中央処理ユニット525への演算命令などが含まれている。中央処理ユニット525は、
インターフェース524を介して読み出し専用メモリ527、ランダムアクセスメモリ5
26、制御レジスタ522にアクセスする。インターフェース524は、中央処理ユニッ
ト525が要求するアドレスより、読み出し専用メモリ527、ランダムアクセスメモリ
526、制御レジスタ522のいずれかに対するアクセス信号を生成する機能を有してい
る。
A signal input from the antenna 528 to the RFCPU 511 is demodulated by the demodulation circuit 519 and then decomposed into a control command and data by the RF interface 521. The control command is stored in the control register 522. For the control command, reading of data stored in the read-only memory 527, writing of data to the random access memory 526,
Calculation instructions to the central processing unit 525 are included. The central processing unit 525 is
Read-only memory 527 and random access memory 5 via interface 524
26, the control register 522 is accessed. The interface 524 has a function of generating an access signal for any of the read-only memory 527, the random access memory 526, and the control register 522 from the address requested by the central processing unit 525.

中央処理ユニット525の演算方式は、読み出し専用メモリ527にOS(オペレーティ
ングシステム)を記憶させておき、起動とともにプログラムを読み出し実行する方式を採
用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的
に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式で
は、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニ
ット525が実行する方式を適用することができる。
As a calculation method of the central processing unit 525, a method in which an OS (operating system) is stored in the read-only memory 527 and a program is read and executed together with activation can be employed. Further, it is also possible to adopt a method in which an arithmetic circuit is configured by a dedicated circuit and arithmetic processing is processed in hardware. In the method using both hardware and software, a method in which a part of processing is performed by a dedicated arithmetic circuit and the central processing unit 525 executes the remaining operations using a program can be applied.

本実施の形態におけるマイクロプロセッサにおいても、半導体集積回路基板を封止する一
対の耐衝撃層によって、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導
体装置を提供することができる。また、作製工程においても外部ストレスに起因する形状
や特性の不良を防ぎ、歩留まり良く半導体装置を作製することができる。
Also in the microprocessor according to this embodiment, a pair of impact-resistant layers that seal the semiconductor integrated circuit substrate can provide a highly reliable semiconductor device having durability while achieving thinning and downsizing. Further, also in the manufacturing process, a defect in shape and characteristics due to external stress can be prevented, and a semiconductor device can be manufactured with high yield.

(実施の形態9)
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明す
る。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図
面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形
態によって、RFIDタグ、IDタグ、ICタグ、RFタグ、無線タグ、電子タグまたは
無線チップとも呼ばれる。
(Embodiment 9)
In this embodiment, an example of usage of the semiconductor device described in the above embodiment is described. Specifically, application examples of a semiconductor device capable of inputting and outputting data without contact will be described below with reference to the drawings. A semiconductor device in which data can be input / output without contact is also referred to as an RFID tag, an ID tag, an IC tag, an RF tag, a wireless tag, an electronic tag, or a wireless chip depending on a usage pattern.

本実施の形態で示す半導体装置の上面構造の一例について、図19(A)を参照して説明
する。図19(A)に示す半導体装置は、アンテナ(オンチップアンテナとも記す)が設
けられた半導体集積回路基板チップ400と、アンテナ405(ブースターアンテナとも
記す)が設けられた支持基板406とを含んでいる。半導体集積回路基板チップ400は
、支持基板406及びアンテナ405上に形成された絶縁層410上に設けられている。
絶縁層410により支持基板406及びアンテナ405上に半導体集積回路基板チップ4
00が固定することができる。なお、実施の形態3で示した静電気破壊対策として半導体
集積回路基板チップ400表面に導電性遮蔽体設けられる構成の場合、導電性遮蔽体の抵
抗が高く、アンテナ405のパターン間を導通させない場合には、アンテナ405と半導
体集積回路基板チップ400表面に設けられる導電性遮蔽体とは接して設けられてもよい
An example of a top structure of the semiconductor device described in this embodiment will be described with reference to FIG. The semiconductor device illustrated in FIG. 19A includes a semiconductor integrated circuit substrate chip 400 provided with an antenna (also referred to as an on-chip antenna) and a support substrate 406 provided with an antenna 405 (also referred to as a booster antenna). Yes. The semiconductor integrated circuit substrate chip 400 is provided on an insulating layer 410 formed on the support substrate 406 and the antenna 405.
The semiconductor integrated circuit substrate chip 4 is formed on the support substrate 406 and the antenna 405 by the insulating layer 410.
00 can be fixed. Note that in the case where the conductive shield is provided on the surface of the semiconductor integrated circuit substrate chip 400 as a countermeasure against electrostatic breakdown shown in the third embodiment, the resistance of the conductive shield is high and the pattern of the antenna 405 is not conductive. The antenna 405 and the conductive shield provided on the surface of the semiconductor integrated circuit substrate chip 400 may be provided in contact with each other.

半導体集積回路基板チップ400内に設けられる半導体集積回路にはメモリ部やロジック
部を構成する複数のトランジスタ等の素子が設けられる。本実施の形態に係る半導体装置
は、半導体素子として電界効果トランジスタはもちろん、半導体層を用いる記憶素子など
も適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提
供することができる。
A semiconductor integrated circuit provided in the semiconductor integrated circuit substrate chip 400 is provided with elements such as a plurality of transistors constituting a memory unit and a logic unit. The semiconductor device according to this embodiment can be applied to not only a field effect transistor as a semiconductor element but also a memory element using a semiconductor layer, and a semiconductor device that satisfies functions required for various purposes is manufactured. Can be provided.

図18(A)に、図19(A)に示した半導体集積回路基板チップ400に含まれるアン
テナと半導体集積回路の拡大図を示す。図18(A)において、アンテナ101は巻き数
が1である矩形のループアンテナであるが、本発明はこの構成に限定されない。ループア
ンテナの形状は矩形を有することに限定されず、曲線を有する形状、例えば円形を有して
いても良い。そして巻き数は1に限定されず、複数であっても良い。ただしアンテナ10
1の巻き数が1の場合、半導体集積回路基板100とアンテナ101の間に生じる寄生容
量を低減することができる。
FIG. 18A shows an enlarged view of the antenna and the semiconductor integrated circuit included in the semiconductor integrated circuit substrate chip 400 shown in FIG. In FIG. 18A, the antenna 101 is a rectangular loop antenna having one winding, but the present invention is not limited to this structure. The shape of the loop antenna is not limited to having a rectangular shape, and may have a curved shape, for example, a circular shape. The number of turns is not limited to 1 and may be plural. However, antenna 10
When the number of turns of 1 is 1, the parasitic capacitance generated between the semiconductor integrated circuit substrate 100 and the antenna 101 can be reduced.

また、図19(A)、図18(A)において、アンテナ101は、半導体集積回路基板1
00の周囲を取り囲むように配置されており、破線で示す給電点408に相当する部分以
外は、アンテナ101は半導体集積回路基板100とは異なる領域に配置されている。し
かし本発明はこの構成に限定されず、図18(B)に示すように、破線で示す給電点40
8に相当する部分以外において、アンテナ101が半導体集積回路基板100と少なくと
も一部重なるように配置されていても良い。ただし、図19(A)、図18(A)に示す
ように、アンテナ101が半導体集積回路基板100とは異なる領域に配置されているこ
とで、半導体集積回路基板100とアンテナ101の間に生じる寄生容量を低減すること
ができる。
In FIGS. 19A and 18A, the antenna 101 is the semiconductor integrated circuit substrate 1.
The antenna 101 is arranged in a region different from the semiconductor integrated circuit substrate 100 except for a portion corresponding to the feeding point 408 indicated by a broken line. However, the present invention is not limited to this configuration, and as shown in FIG.
Except for the portion corresponding to 8, the antenna 101 may be disposed so as to at least partially overlap the semiconductor integrated circuit substrate 100. However, as shown in FIGS. 19A and 18A, the antenna 101 is arranged in a region different from the semiconductor integrated circuit substrate 100, and thus is generated between the semiconductor integrated circuit substrate 100 and the antenna 101. Parasitic capacitance can be reduced.

図19(A)において、アンテナ405は、主に破線407で囲まれたループ状の部分に
おいて、アンテナ101と電磁誘導により信号の授受または電力の供給を行うことができ
る。またアンテナ405は、主に、破線407で囲まれた部分以外の領域において、電波
により質問器と信号の授受または電力の供給を行うことができる。質問器と半導体装置と
の間において、キャリア(搬送波)として用いられる電波の周波数は、30MHz以上5
GHz以下程度が望ましく、例えば950MHz、2.45GHzなどの周波数帯を用い
ればよい。
In FIG. 19A, the antenna 405 can transmit and receive signals or supply power by electromagnetic induction with the antenna 101 mainly in a loop-shaped portion surrounded by a broken line 407. The antenna 405 can exchange signals with an interrogator or supply power by radio waves mainly in a region other than a portion surrounded by a broken line 407. The frequency of the radio wave used as a carrier between the interrogator and the semiconductor device is 30 MHz or more and 5
For example, a frequency band such as 950 MHz and 2.45 GHz may be used.

また、アンテナ405は、破線407で囲まれた部分において巻き数1の矩形のループ状
になっているが、本発明はこの構成に限定されない。ループ状の部分は矩形を有すること
に限定されず、曲線を有する形状、例えば円形を有していても良い。そして巻き数は1に
限定されず、複数であっても良い。
Further, the antenna 405 has a rectangular loop shape with a winding number of 1 in a portion surrounded by a broken line 407, but the present invention is not limited to this configuration. The loop-shaped portion is not limited to having a rectangular shape, and may have a curved shape, for example, a circular shape. The number of turns is not limited to 1 and may be plural.

本発明の半導体装置は、電磁誘導方式、電磁結合方式、マイクロ波方式を適用することも
可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナ101、アン
テナ405の形状を適宜決めればよい。
An electromagnetic induction method, an electromagnetic coupling method, and a microwave method can be applied to the semiconductor device of the present invention. In the case of a microwave method, the shapes of the antenna 101 and the antenna 405 may be determined as appropriate depending on the wavelength of the electromagnetic wave to be used.

例えば、半導体装置における信号の伝送方式として、マイクロ波方式(例えば、UHF帯
(860MHz帯乃至960MHz帯)、2.45GHz帯等)を適用する場合には、信
号の伝送に用いる電磁波の波長を考慮してアンテナの長さや形状等を適宜設定すればよい
。例えば、アンテナを線状(例えば、ダイポールアンテナ)、平坦な形状(例えば、パッ
チアンテナまたはリボン型の形状)等に形成することができる。また、アンテナの形状は
直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせ
た形状で設けてもよい。
For example, when a microwave method (for example, UHF band (860 MHz band to 960 MHz band), 2.45 GHz band, etc.) is applied as a signal transmission method in a semiconductor device, the wavelength of an electromagnetic wave used for signal transmission is considered. Thus, the length and shape of the antenna may be set as appropriate. For example, the antenna can be formed in a linear shape (for example, a dipole antenna), a flat shape (for example, a patch antenna or a ribbon shape), or the like. Further, the shape of the antenna is not limited to a linear shape, and may be provided in a curved shape, a meandering shape, or a combination thereof in consideration of the wavelength of electromagnetic waves.

図10にアンテナ101、アンテナ405をコイル状に設け、電磁誘導方式または電磁結
合方式を適用する例を示す。
FIG. 10 illustrates an example in which the antenna 101 and the antenna 405 are provided in a coil shape and an electromagnetic induction method or an electromagnetic coupling method is applied.

図10においては、ブースターアンテナとしてコイル状のアンテナ405が設けられた支
持基板406上に、コイル状のアンテナ101が設けられた半導体集積回路基板チップ4
00が設けられている。なお、ブースターアンテナであるアンテナ405は支持基板40
6を挟んで、容量411を形成している。
In FIG. 10, the semiconductor integrated circuit substrate chip 4 in which the coiled antenna 101 is provided on the support substrate 406 in which the coiled antenna 405 is provided as a booster antenna.
00 is provided. The antenna 405 which is a booster antenna is a support substrate 40.
A capacitor 411 is formed across 6.

次に、半導体集積回路基板チップ400とブースターアンテナの構造及びその配置につい
て説明する。図19(B)は、図19(A)に示した半導体集積回路基板チップ400と
支持基板406に形成されたアンテナ405が積層された半導体装置の斜視図に相当する
。そして、図19(C)は、図19(B)の破線X−Yにおける断面図に相当する。
Next, the structure and arrangement of the semiconductor integrated circuit substrate chip 400 and the booster antenna will be described. FIG. 19B corresponds to a perspective view of the semiconductor device in which the semiconductor integrated circuit substrate chip 400 illustrated in FIG. 19A and the antenna 405 formed over the supporting substrate 406 are stacked. FIG. 19C corresponds to a cross-sectional view taken along dashed line XY in FIG.

図19(C)に示す半導体集積回路基板チップ400は、実施の形態1乃至7で示した半
導体装置を用いることができ、ここでは、個々に分断しチップ状にしたものを半導体集積
回路基板チップという。なお、図19(C)に示す半導体集積回路基板チップは、実施の
形態1を用いる例であるが、本実施の形態は、他の実施の形態にも適用することができ、
この構造に限定されない。
As the semiconductor integrated circuit substrate chip 400 shown in FIG. 19C, the semiconductor device described in any of Embodiments 1 to 7 can be used. Here, a semiconductor integrated circuit substrate chip divided into individual chips is used. That's it. Note that the semiconductor integrated circuit substrate chip illustrated in FIG. 19C is an example using Embodiment Mode 1, but this embodiment mode can also be applied to other embodiment modes.
It is not limited to this structure.

図19(C)に示す半導体集積回路基板100は、第1の耐衝撃層112、第2の耐衝撃
層102で挟持され、その側面も封止されている。本実施の形態では、複数の半導体集積
回路基板を挟持して第1の耐衝撃層、第2の耐衝撃層を貼り合わせた後、個々の半導体集
積回路基板ごとの積層体に分断し、個々の半導体集積回路基板を封止する。分断手段とし
ては物理的に分断することができれば特に限定しないが、本実施の形態ではレーザ光を照
射することによって分断する。
A semiconductor integrated circuit substrate 100 shown in FIG. 19C is sandwiched between a first impact resistant layer 112 and a second impact resistant layer 102, and the side surfaces thereof are also sealed. In this embodiment, after sandwiching a plurality of semiconductor integrated circuit substrates and bonding the first impact resistant layer and the second impact resistant layer together, the semiconductor integrated circuit substrate is divided into individual laminates for each semiconductor integrated circuit substrate. The semiconductor integrated circuit substrate is sealed. The dividing means is not particularly limited as long as it can be physically divided. In this embodiment, the dividing means is divided by irradiation with laser light.

図19(C)では、半導体集積回路基板100が、アンテナ101よりも、よりアンテナ
405に近い位置に配置されているが、本発明はこの構成に限定されない。アンテナ10
1が半導体集積回路基板100よりも、よりアンテナ405に近い位置に配置されていて
もよい。また、アンテナ101を耐衝撃層の外側に設けてもよい。この場合、一対の耐衝
撃層に封止されている半導体集積回路基板の接続端子が露出するように耐衝撃層に貫通孔
を形成し、その貫通孔を介してアンテナ101を電気的に接続すればよい。この電気的接
続は、貫通孔に電極層を形成して行ってもよいし、接着性を有する樹脂中に含まれる導電
性粒子を介して電気的に接続する構成でもよい。
In FIG. 19C, the semiconductor integrated circuit substrate 100 is disposed closer to the antenna 405 than the antenna 101; however, the present invention is not limited to this structure. Antenna 10
1 may be disposed closer to the antenna 405 than the semiconductor integrated circuit substrate 100. Further, the antenna 101 may be provided outside the impact resistant layer. In this case, a through hole is formed in the impact resistant layer so that the connection terminals of the semiconductor integrated circuit substrate sealed in the pair of impact resistant layers are exposed, and the antenna 101 is electrically connected through the through holes. That's fine. This electrical connection may be performed by forming an electrode layer in the through hole, or may be configured to be electrically connected via conductive particles contained in an adhesive resin.

次に、本実施の形態に係る半導体装置の動作について説明する。図17は、本実施の形態
に係る半導体装置の構成を示すブロック図の一例である。図17に示す半導体装置420
は、ブースターアンテナとしてアンテナ422と、半導体集積回路423と、オンチップ
アンテナとしてアンテナ424とを有している。質問器421から電磁波が送信されると
、アンテナ422が該電磁波を受信することで、アンテナ422内に交流の電流が生じ、
アンテナ422の周囲に磁界が発生する。そして、アンテナ422が有するループ状の部
分と、ループ状の形状を有するアンテナ424とが電磁結合することで、アンテナ424
に誘導起電力が生じる。半導体集積回路423は上記誘導起電力を用いることで、信号ま
たは電力を質問器421から受け取る。逆に半導体集積回路423において生成された信
号に従って、アンテナ424に電流を流してアンテナ422に誘導起電力を生じさせるこ
とで、質問器421から送られてくる電波の反射波にのせて、質問器421に信号を送信
することができる。
Next, the operation of the semiconductor device according to the present embodiment will be described. FIG. 17 is an example of a block diagram illustrating a configuration of the semiconductor device according to this embodiment. The semiconductor device 420 shown in FIG.
Has an antenna 422 as a booster antenna, a semiconductor integrated circuit 423, and an antenna 424 as an on-chip antenna. When an electromagnetic wave is transmitted from the interrogator 421, the antenna 422 receives the electromagnetic wave, thereby generating an alternating current in the antenna 422.
A magnetic field is generated around the antenna 422. The loop portion of the antenna 422 and the antenna 424 having the loop shape are electromagnetically coupled, so that the antenna 424
An induced electromotive force is generated in The semiconductor integrated circuit 423 receives a signal or power from the interrogator 421 by using the induced electromotive force. On the contrary, according to the signal generated in the semiconductor integrated circuit 423, current is passed through the antenna 424 to generate an induced electromotive force in the antenna 422, so that the reflected wave of the radio wave transmitted from the interrogator 421 is put on the interrogator. A signal can be transmitted to 421.

なお、アンテナ422は、主にアンテナ424との間において電磁結合するループ状の部
分と、主に質問器421からの電波を受信する部分とに分けられる。質問器421からの
電波を主に受信する部分における、アンテナ422の形状は、電波を受信できる形であれ
ばよい。例えば、ダイポールアンテナ、折り返しダイポールアンテナ、スロットアンテナ
、メアンダラインアンテナ、マイクロストリップアンテナ等の形状を用いればよい。
Note that the antenna 422 is mainly divided into a loop-shaped portion that is electromagnetically coupled to the antenna 424 and a portion that mainly receives radio waves from the interrogator 421. The shape of the antenna 422 in the portion that mainly receives radio waves from the interrogator 421 may be any shape that can receive radio waves. For example, a shape such as a dipole antenna, a folded dipole antenna, a slot antenna, a meander line antenna, or a microstrip antenna may be used.

また、図17では、アンテナを1つだけ有する半導体集積回路の構成について説明したが
、本発明はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信する
ためのアンテナとの、2つのアンテナを有していても良い。アンテナが2つあると、電力
を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる
In addition, although FIG. 17 illustrates the structure of a semiconductor integrated circuit having only one antenna, the present invention is not limited to this structure. You may have two antennas, the antenna for receiving electric power, and the antenna for receiving a signal. If there are two antennas, the frequency of the radio wave for supplying power and the frequency of the radio wave for sending signals can be used properly.

本実施の形態に係る半導体装置では、オンチップアンテナを用いており、なおかつ、ブー
スターアンテナとオンチップアンテナの間における信号または電力の授受を非接触で行う
ことができるので、外付けのアンテナを半導体集積回路に接続する場合とは異なり、外力
によって半導体集積回路とアンテナとの接続が分断されにくく、該接続における初期不良
の発生も抑えることができる。また本実施の形態ではブースターアンテナを用いているの
で、オンチップアンテナのみの場合とは異なり、オンチップアンテナの寸法または形状が
半導体集積回路の面積の制約を受けにくく、受信可能な電波の周波数帯が限定されず、通
信距離を伸ばすことができる、という外付けのアンテナが有するメリットを享受すること
ができる。
In the semiconductor device according to this embodiment, an on-chip antenna is used, and a signal or power can be exchanged between the booster antenna and the on-chip antenna in a contactless manner. Unlike the case of connecting to an integrated circuit, the connection between the semiconductor integrated circuit and the antenna is not easily broken by an external force, and the occurrence of an initial failure in the connection can be suppressed. In addition, since a booster antenna is used in this embodiment mode, unlike the case of using only an on-chip antenna, the size or shape of the on-chip antenna is not easily restricted by the area of the semiconductor integrated circuit, and the frequency band of receivable radio waves However, it is not limited, and the merit of the external antenna that the communication distance can be extended can be enjoyed.

本発明を適用した半導体装置は、半導体集積回路基板を封止する一対の耐衝撃層によって
、薄型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装置を提供すること
ができる。また、作製工程においても外部ストレスに起因する形状や特性の不良を防ぎ、
歩留まり良く半導体装置を作製することができる。よって、本実施の形態で示すような非
接触でデータの入出力が可能で、且つ小型な半導体装置とした場合に有効である。本実施
の形態の半導体装置は外力に対する信頼性が高いので、半導体装置が使用可能な環境の条
件を広げ、延いては半導体装置の用途の幅を広げることが可能になる。
A semiconductor device to which the present invention is applied can provide a highly reliable semiconductor device having durability while achieving a reduction in thickness and size by a pair of impact-resistant layers that seal a semiconductor integrated circuit substrate. In addition, in the manufacturing process, we prevent defects in shape and characteristics due to external stress,
A semiconductor device can be manufactured with high yield. Therefore, it is effective in the case of a small semiconductor device capable of inputting / outputting data without contact as shown in this embodiment mode. Since the semiconductor device of this embodiment has high reliability with respect to external force, it is possible to widen the conditions of the environment in which the semiconductor device can be used, and thus to broaden the range of uses of the semiconductor device.

(実施の形態10)
本実施の形態では、上述した本発明を用いて形成された非接触でデータの入出力が可能で
ある半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出
力が可能である半導体装置は利用の形態によっては、RFIDタグ、IDタグ、ICタグ
、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップともよばれる。
(Embodiment 10)
In this embodiment, application examples of a semiconductor device which is formed using the above-described invention and can input / output data without contact will be described below with reference to the drawings. A semiconductor device in which data can be input / output without contact is also referred to as an RFID tag, an ID tag, an IC tag, an IC chip, an RF tag, a wireless tag, an electronic tag, or a wireless chip depending on the application.

半導体装置800は、非接触でデータを交信する機能を有し、高周波回路810、電源回
路820、リセット回路830、クロック発生回路840、データ復調回路850、デー
タ変調回路860、他の回路の制御を行う制御回路870、記憶回路880およびアンテ
ナ890を有している(図11(A)参照。)。高周波回路810はアンテナ890より
信号を受信して、データ変調回路860より受信した信号をアンテナ890から出力する
回路であり、電源回路820は受信信号から電源電位を生成する回路であり、リセット回
路830はリセット信号を生成する回路であり、クロック発生回路840はアンテナ89
0から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回
路850は受信信号を復調して制御回路870に出力する回路であり、データ変調回路8
60は制御回路870から受信した信号を変調する回路である。また、制御回路870と
しては、例えばコード抽出回路910、コード判定回路920、CRC判定回路930お
よび出力ユニット回路940が設けられている。なお、コード抽出回路910は制御回路
870に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コー
ド判定回路920は抽出されたコードとリファレンスに相当するコードとを比較して命令
の内容を判定する回路であり、CRC判定回路930は判定されたコードに基づいて送信
エラー等の有無を検出する回路である。
The semiconductor device 800 has a function of exchanging data without contact, and controls a high frequency circuit 810, a power supply circuit 820, a reset circuit 830, a clock generation circuit 840, a data demodulation circuit 850, a data modulation circuit 860, and other circuits. A control circuit 870, a memory circuit 880, and an antenna 890 are provided (see FIG. 11A). The high-frequency circuit 810 is a circuit that receives a signal from the antenna 890 and outputs the signal received from the data modulation circuit 860 from the antenna 890, and the power supply circuit 820 is a circuit that generates a power supply potential from the received signal, and a reset circuit 830. Is a circuit that generates a reset signal, and the clock generation circuit 840 includes an antenna 89
The data demodulating circuit 850 is a circuit that demodulates the received signal and outputs it to the control circuit 870. The data modulating circuit 8
Reference numeral 60 denotes a circuit that modulates a signal received from the control circuit 870. As the control circuit 870, for example, a code extraction circuit 910, a code determination circuit 920, a CRC determination circuit 930, and an output unit circuit 940 are provided. The code extraction circuit 910 is a circuit that extracts a plurality of codes included in the instruction sent to the control circuit 870, and the code determination circuit 920 compares the extracted code with a code corresponding to a reference. The CRC determination circuit 930 is a circuit that detects the presence or absence of a transmission error or the like based on the determined code.

次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ890により
無線信号が受信される。無線信号は高周波回路810を介して電源回路820に送られ、
高電源電位(以下、VDDと記す)が生成される。VDDは半導体装置800が有する各
回路に供給される。また、高周波回路810を介してデータ復調回路850に送られた信
号は復調される(以下、復調信号)。さらに、高周波回路810を介してリセット回路8
30およびクロック発生回路840を通った信号及び復調信号は制御回路870に送られ
る。制御回路870に送られた信号は、コード抽出回路910、コード判定回路920お
よびCRC判定回路930等によって解析される。そして、解析された信号にしたがって
、記憶回路880内に記憶されている半導体装置の情報が出力される。出力された半導体
装置の情報は出力ユニット回路940を通って符号化される。さらに、符号化された半導
体装置800の情報はデータ変調回路860を通って、アンテナ890により無線信号に
載せて送信される。なお、半導体装置800を構成する複数の回路においては、低電源電
位(以下、VSS)は共通であり、VSSはGNDとすることができる。
Next, an example of operation of the above-described semiconductor device will be described. First, a radio signal is received by the antenna 890. The radio signal is sent to the power supply circuit 820 via the high frequency circuit 810,
A high power supply potential (hereinafter referred to as VDD) is generated. VDD is supplied to each circuit included in the semiconductor device 800. The signal sent to the data demodulation circuit 850 via the high frequency circuit 810 is demodulated (hereinafter, demodulated signal). Further, the reset circuit 8 is connected via the high frequency circuit 810.
30 and the clock signal passing through the clock generation circuit 840 and the demodulated signal are sent to the control circuit 870. The signal sent to the control circuit 870 is analyzed by the code extraction circuit 910, the code determination circuit 920, the CRC determination circuit 930, and the like. Then, information on the semiconductor device stored in the memory circuit 880 is output in accordance with the analyzed signal. The output semiconductor device information is encoded through the output unit circuit 940. Further, the encoded information of the semiconductor device 800 passes through the data modulation circuit 860 and is transmitted on the radio signal by the antenna 890. Note that a low power supply potential (hereinafter referred to as VSS) is common in the plurality of circuits included in the semiconductor device 800, and VSS can be GND.

このように、通信装置から半導体装置800に信号を送り、当該半導体装置800から送
られてきた信号を通信装置で受信することによって、半導体装置のデータを読み取ること
が可能となる。
As described above, by transmitting a signal from the communication device to the semiconductor device 800 and receiving the signal transmitted from the semiconductor device 800 by the communication device, data of the semiconductor device can be read.

また、半導体装置800は、各回路への電源電圧の供給を電源(バッテリー)を搭載せず
電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波と電源(
バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。
Further, the semiconductor device 800 may be of a type in which supply of power supply voltage to each circuit is performed by electromagnetic waves without mounting a power supply (battery), or a power supply (battery) is mounted and electromagnetic waves and power supply (
The power supply voltage may be supplied to each circuit by a battery.

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。
表示部3210を含む携帯端末の側面には、通信装置3200が設けられ、品物3220
の側面には半導体装置3230が設けられる(図11(B))。品物3220が含む半導
体装置3230に通信装置3200をかざすと、表示部3210に品物の原材料や原産地
、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が
表示される。また、商品3260をベルトコンベアにより搬送する際に、通信装置324
0と、商品3260に設けられた半導体装置3250を用いて、該商品3260の検品を
行うことができる(図11(C))。このように、システムに半導体装置を活用すること
で、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
Next, an example of a usage pattern of a semiconductor device capable of inputting and outputting data without contact will be described.
A communication device 3200 is provided on a side surface of the mobile terminal including the display unit 3210, and an article 3220 is provided.
A semiconductor device 3230 is provided on the side surface (FIG. 11B). When the communication device 3200 is held over the semiconductor device 3230 included in the product 3220, information about the product such as the description of the product, such as the raw material and origin of the product, the inspection result for each production process, the history of the distribution process, etc. is displayed on the display unit 3210. The Further, when the product 3260 is conveyed by the belt conveyor, the communication device 324 is used.
0 and the semiconductor device 3250 provided in the product 3260 can be used to inspect the product 3260 (FIG. 11C). In this manner, by using a semiconductor device in the system, information can be easily acquired, and high functionality and high added value are realized.

以上の様に、本発明の信頼性の高い半導体装置の適用範囲は極めて広く、広い分野の電子
機器に用いることが可能である。
As described above, the applicable range of the highly reliable semiconductor device of the present invention is so wide that the semiconductor device can be used for a wide range of electronic devices.

(実施の形態11)
本発明によりプロセッサ回路を有するチップ(以下、プロセッサチップ、無線チップ、無
線プロセッサ、無線メモリ、無線タグともよぶ)として機能する半導体装置を形成するこ
とができる。本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報
を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することがで
きる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類
、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び
電子機器等に設けて使用することができる。これらの例に関して図9を用いて説明する。
(Embodiment 11)
According to the present invention, a semiconductor device that functions as a chip having a processor circuit (hereinafter also referred to as a processor chip, a wireless chip, a wireless processor, a wireless memory, or a wireless tag) can be formed. The application of the semiconductor device of the present invention is wide-ranging, and can be applied to any product that can be used for production and management by clarifying information such as the history of an object without contact. For example, banknotes, coins, securities, certificate documents, bearer bonds, packaging containers, books, recording media, personal belongings, vehicles, foods, clothing, health supplies, daily necessities, chemicals, etc. It can be provided and used in an electronic device or the like. These examples will be described with reference to FIG.

紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するも
の(金券)、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、
プロセッサ回路を有するチップ190を設けることができる(図9(A)参照)。証書類
とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ191を設けること
ができる(図9(B)参照)。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有
するチップ197を設けることができる(図9(C)参照)。無記名債券類とは、切手、
おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル
等を指し、プロセッサ回路を有するチップ193を設けることができる(図9(D)参照
)。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ194を設けること
ができる(図9(E)参照)。記録媒体とは、DVDソフト、ビデオテープ等を指、プロ
セッサ回路を有するチップ195を設けることができる(図9(F)参照)。乗物類とは
、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ196を設けることが
できる(図9(G)参照)。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物
等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明
器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、EL
表示装置、テレビジョン装置(テレビ受像機、薄型テレビ受像機)、携帯電話等を指す。
Banknotes and coins are money that circulates in the market, and include those that are used in the same way as money in a specific area (cash vouchers), commemorative coins, and the like. Securities refers to checks, securities, promissory notes,
A chip 190 having a processor circuit can be provided (see FIG. 9A). The certificate refers to a driver's license, a resident's card, and the like, and can be provided with a chip 191 having a processor circuit (see FIG. 9B). Personal belongings refer to bags, glasses, and the like, and can be provided with a chip 197 including a processor circuit (see FIG. 9C). Anonymous bonds are stamps,
Refers to gift cards and various gift certificates. Packaging containers refer to wrapping paper such as lunch boxes, plastic bottles, and the like, and can be provided with a chip 193 including a processor circuit (see FIG. 9D). Books refer to books, books, and the like, and can be provided with a chip 194 including a processor circuit (see FIG. 9E). A recording medium refers to DVD software, a video tape, or the like, and can be provided with a chip 195 including a processor circuit (see FIG. 9F). The vehicles refer to vehicles such as bicycles, ships, and the like, and can be provided with a chip 196 including a processor circuit (see FIG. 9G). Foods refer to food products, beverages, and the like. Clothing refers to clothing, footwear, and the like. Health supplies refer to medical equipment, health equipment, and the like. Livingware refers to furniture, lighting equipment, and the like. Chemicals refer to pharmaceuticals, agricultural chemicals, and the like. Electronic devices include liquid crystal display devices and EL
It refers to a display device, a television device (a television receiver, a thin television receiver), a mobile phone, and the like.

このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設
ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有
機樹脂に埋め込めばよい。
Such a semiconductor device is provided by being attached to the surface of an article or embedded in an article. For example, a book may be embedded in paper, and a package made of an organic resin may be embedded in an organic resin.

このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機
器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率
化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止
することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別
を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋
め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の
健康状態を容易に管理することが可能となる。
In this way, by providing semiconductor devices in packaging containers, recording media, personal items, foods, clothing, daily necessities, electronic devices, etc., it is possible to improve the efficiency of inspection systems and rental store systems. it can. Further, forgery or theft can be prevented by providing a semiconductor device in the vehicles. Moreover, by embedding it in creatures such as animals, it is possible to easily identify individual creatures. For example, by embedding or attaching a semiconductor device equipped with a sensor to a living creature such as livestock, it is possible to easily manage the health state such as body temperature as well as the year of birth, gender or type.

なお、本実施の形態は、上記実施の形態1乃至10と適宜組み合わせて実施することが可
能である。
Note that this embodiment can be implemented in combination with any of Embodiments 1 to 10 as appropriate.

(実施の形態12)
本実施の形態では、本発明の半導体装置の実装例を、図16を用いて説明する。
(Embodiment 12)
In this embodiment mode, a mounting example of the semiconductor device of the present invention will be described with reference to FIGS.

本発明の半導体装置は、実施の形態11で示したように、様々は物品に実装することがで
きる。本実施の形態では、可撓性基板(フレキシブル基板ともいう)に実装しフレキシブ
ルな半導体装置を作製する例を示す。
The semiconductor device of the present invention can be variously mounted on an article as shown in Embodiment Mode 11. In this embodiment, an example in which a flexible semiconductor device is manufactured by mounting over a flexible substrate (also referred to as a flexible substrate) is described.

図16(A)乃至(C)は、可撓性基板に半導体集積回路基板チップを埋め込むように実
装した例である。半導体集積回路基板チップは実施の形態1乃至7で示した半導体装置を
用いることができ、ここでは個々に分断しチップ状にしたものを半導体集積回路基板チッ
プという。図16(D)に半導体集積回路基板チップ600の詳細を示す。図16(D)
の半導体集積回路基板チップは実施の形態1を用いる例であるが、本実施の形態は他の実
施の形態にも適用することができ、この構造に限定されない。
FIGS. 16A to 16C show examples in which a semiconductor integrated circuit substrate chip is embedded in a flexible substrate. The semiconductor device described in any of Embodiments 1 to 7 can be used as the semiconductor integrated circuit substrate chip. Here, the semiconductor device divided into chips is referred to as a semiconductor integrated circuit substrate chip. FIG. 16D shows details of the semiconductor integrated circuit substrate chip 600. FIG. 16 (D)
The semiconductor integrated circuit substrate chip is an example using the first embodiment, but this embodiment can be applied to other embodiments and is not limited to this structure.

図16(D)は、アンテナ101及び半導体集積回路基板100は、第1の耐衝撃層11
2、第2の耐衝撃層102で挟持され、その側面も封止されている。本実施の形態では、
第1の耐衝撃層112及び第2の耐衝撃層102は複数の半導体集積回路を挟持しており
、個々のアンテナ101及び半導体集積回路基板100ごとに分断し、半導体集積回路基
板チップを作製する。分断手段としては物理的に分断することができれば特に限定しない
が、本実施の形態ではレーザ光を照射することによって分断する。
In FIG. 16D, the antenna 101 and the semiconductor integrated circuit substrate 100 are formed of the first impact resistant layer 11.
2. It is sandwiched between the second impact resistant layers 102 and the side surfaces thereof are also sealed. In this embodiment,
The first impact resistant layer 112 and the second impact resistant layer 102 sandwich a plurality of semiconductor integrated circuits, and are divided into individual antennas 101 and semiconductor integrated circuit substrates 100 to produce semiconductor integrated circuit substrate chips. . The dividing means is not particularly limited as long as it can be physically divided. In this embodiment, the dividing means is divided by irradiation with laser light.

分断することによって、アンテナ101及び半導体集積回路基板100は第1の耐衝撃層
112と第2の耐衝撃層102とによって封止される。
By dividing, the antenna 101 and the semiconductor integrated circuit substrate 100 are sealed by the first impact resistant layer 112 and the second impact resistant layer 102.

半導体集積回路基板を封止する一対の耐衝撃層によって、薄型化及び小型化を達成しなが
ら耐性を有する信頼性の高い半導体装置を提供することができる。また、作製工程におい
ても外部ストレスに起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製す
ることができる。
A pair of impact-resistant layers for sealing a semiconductor integrated circuit substrate can provide a highly reliable semiconductor device having durability while achieving reduction in thickness and size. Further, also in the manufacturing process, a defect in shape and characteristics due to external stress can be prevented, and a semiconductor device can be manufactured with high yield.

図16(A)は可撓性基板601と、可撓性基板602に挟持された半導体集積回路基板
チップ600であり、半導体集積回路基板チップ600は可撓性基板601に設けられた
凹部に配置されている。
FIG. 16A shows a flexible substrate 601 and a semiconductor integrated circuit substrate chip 600 sandwiched between the flexible substrates 602, and the semiconductor integrated circuit substrate chip 600 is disposed in a recess provided in the flexible substrate 601. Has been.

半導体集積回路基板チップ600が配置される凹部は片方の可撓性基板に設けられていて
もよいし、両方に設けられていてもよい。図16(B)は可撓性基板601及び可撓性基
板602に両方に設けられた凹部に、半導体集積回路基板チップ600が配置される例で
ある。
The recess in which the semiconductor integrated circuit substrate chip 600 is disposed may be provided on one flexible substrate, or may be provided on both. FIG. 16B shows an example in which the semiconductor integrated circuit substrate chip 600 is disposed in the recesses provided in both the flexible substrate 601 and the flexible substrate 602.

さらに、可撓性基板を3層構造とし、中央の可撓性基板に半導体集積回路基板チップ60
0を配置する開口を設けてもよい。図16(C)は、可撓性基板603に開口を設け、そ
の開口に半導体集積回路基板チップ600を配置し、可撓性基板601と可撓性基板60
2とよって、可撓性基板603及び半導体集積回路基板チップ600を挟み込むように挟
持する例である。
Further, the flexible substrate has a three-layer structure, and the semiconductor integrated circuit substrate chip 60 is formed on the central flexible substrate.
An opening for arranging 0 may be provided. In FIG. 16C, an opening is provided in the flexible substrate 603, the semiconductor integrated circuit substrate chip 600 is disposed in the opening, and the flexible substrate 601 and the flexible substrate 60 are arranged.
2 is an example in which the flexible substrate 603 and the semiconductor integrated circuit substrate chip 600 are sandwiched.

図16(A)乃至(C)において、さらに可撓性基板601、可撓性基板602の外側に
可撓性基板を積層してもよい。
16A to 16C, a flexible substrate may be stacked on the outside of the flexible substrate 601 and the flexible substrate 602.

可撓性基板601、602、603としては、繊維(単糸)の束(以下、糸束と呼ぶ)を
経糸及び緯糸に使って製織した織布、または複数種の繊維の糸束をランダムまたは一方向
に堆積させた不織布、紙などを用いることができる。また、具体的にはPET(ポリエチ
レンテレフタレート)、PEN(ポリエチレンナフタレート)、PES(ポリエーテルス
ルホン)、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエー
テルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン
、ポリフタールアミド等からなる基板、ポリプロピレン、ポリエステル、ビニル、ポリフ
ッ化ビニル、塩化ビニル、ポリエステル、ポリアミド等からなる基板、フィルム、繊維質
な材料からなる紙などを用いることができる。接着性合成樹脂フィルム(アクリル系合成
樹脂、エポキシ系合成樹脂等)との積層フィルムなどを用いることができる。基板やフィ
ルムが被処理体と接着する際は、接着層を用いてもよい。基板やフィルムの種類によって
条件を選択し、加熱処理や加圧により接着することができる。接着層は、熱硬化樹脂、紫
外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。
As the flexible substrates 601, 602, and 603, a woven fabric obtained by weaving a bundle of fibers (single yarn) (hereinafter referred to as a yarn bundle) for warp and weft, or a yarn bundle of a plurality of types of fibers is randomly or Nonwoven fabric, paper, etc. deposited in one direction can be used. Specifically, from PET (polyethylene terephthalate), PEN (polyethylene naphthalate), PES (polyethersulfone), polypropylene, polypropylene sulfide, polycarbonate, polyetherimide, polyphenylene sulfide, polyphenylene oxide, polysulfone, polyphthalamide, etc. A substrate made of polypropylene, polyester, vinyl, polyvinyl fluoride, vinyl chloride, polyester, polyamide or the like, a film, paper made of a fibrous material, or the like can be used. A laminated film with an adhesive synthetic resin film (acrylic synthetic resin, epoxy synthetic resin, or the like) can be used. When the substrate or film adheres to the object to be processed, an adhesive layer may be used. The conditions can be selected depending on the type of the substrate or film, and can be bonded by heat treatment or pressure. The adhesive layer corresponds to a layer containing an adhesive such as a thermosetting resin, an ultraviolet curable resin, an epoxy resin adhesive, or a resin additive.

本実施の形態のように、実装する可撓性基板内に凹部、又は開口を設けて半導体集積回路
基板チップ600を埋め込むように配置すると、半導体集積回路基板チップ600を設け
ることによる凸部が形成されないため、可撓性基板表面は平坦であり、膜厚を均一にする
ことができる。従って可撓性基板に半導体集積回路基板チップを実装する際に貼り合わせ
のためにローラーなどによって加圧処理を行っても、半導体集積回路基板チップに局所的
に圧力がかかる(圧力が集中する)ことを防止することができる。よって、実装工程にお
いて半導体集積回路基板チップの破損を軽減することができるため、半導体装置の歩留ま
りが向上する。また、実装後においても、外的ストレスに強い、信頼性の高い半導体装置
とすることができる。
When the semiconductor integrated circuit substrate chip 600 is arranged to be embedded by providing a recess or an opening in the flexible substrate to be mounted as in this embodiment, a convex portion is formed by providing the semiconductor integrated circuit substrate chip 600. Therefore, the surface of the flexible substrate is flat and the film thickness can be made uniform. Therefore, even when a pressure treatment is performed by a roller or the like for bonding when mounting the semiconductor integrated circuit board chip on the flexible substrate, pressure is locally applied to the semiconductor integrated circuit board chip (pressure is concentrated). This can be prevented. Therefore, the damage of the semiconductor integrated circuit substrate chip can be reduced in the mounting process, so that the yield of the semiconductor device is improved. Further, even after mounting, a highly reliable semiconductor device that is resistant to external stress can be obtained.

また平坦かつ平滑な表面とすることができるため、保管や機械上における積み重ね性、搬
送性に優れる。さらに外部より半導体集積回路基板チップが視認されないため(表面に半
導体集積回路基板チップの形状が反映する凸部が生じないため)、セキュリティ性の高い
半導体装置とすることができる。
Moreover, since it can be set as a flat and smooth surface, it is excellent in storage, the stackability on a machine, and a conveyance property. Furthermore, since the semiconductor integrated circuit board chip is not visually recognized from the outside (there is no convex portion reflecting the shape of the semiconductor integrated circuit board chip on the surface), the semiconductor device can have high security.

Claims (4)

第1の繊維体に第1の有機樹脂が含浸された第1の構造体と、
第2の繊維体に第2の有機樹脂が含浸された第2の構造体と、
前記第1の構造体と前記第2の構造体との間に設けられた、トランジスタを含む回路と、
前記第1の構造体の外側の表面に設けられた第1の導電層と、
前記第2の構造体の外側の表面に設けられた第2の導電層と、
を有し、
前記第1の導電層と前記第2の導電層とは、電気的に接続されており、
前記第1の導電層及び前記第2の導電層は、前記回路とは電気的に接続されていないことを特徴とする半導体装置。
A first structure body in which a first fibrous body is impregnated with a first organic resin;
A second structure in which a second fibrous body is impregnated with a second organic resin;
A circuit including a transistor provided between the first structure and the second structure;
A first conductive layer provided on the outer surface of the first structure;
A second conductive layer provided on the outer surface of the second structure;
Have
The first conductive layer and the second conductive layer are electrically connected,
The semiconductor device, wherein the first conductive layer and the second conductive layer are not electrically connected to the circuit.
請求項1において、
前記第1の導電層は、前記回路と重なる領域を有し、
前記第2の導電層は、前記回路と重なる領域を有していることを特徴とする半導体装置。
In claim 1,
The first conductive layer has a region overlapping the circuit;
The semiconductor device, wherein the second conductive layer has a region overlapping with the circuit.
第1の繊維体に第1の有機樹脂が含浸された第1の構造体と、
第2の繊維体に第2の有機樹脂が含浸された第2の構造体と、
前記第1の構造体と前記第2の構造体との間に設けられた、トランジスタを含む回路と、
前記第1の構造体、前記回路及び前記第2の構造体を囲むように設けられた導電層と、
を有し、
前記導電層は、前記回路とは電気的に接続されていないことを特徴とする半導体装置。
A first structure body in which a first fibrous body is impregnated with a first organic resin;
A second structure in which a second fibrous body is impregnated with a second organic resin;
A circuit including a transistor provided between the first structure and the second structure;
A conductive layer provided so as to surround the first structure, the circuit, and the second structure;
Have
The semiconductor device, wherein the conductive layer is not electrically connected to the circuit.
請求項3において、
前記導電層は、前記回路と重なる領域を有していることを特徴とする半導体装置。
In claim 3,
The semiconductor device, wherein the conductive layer has a region overlapping with the circuit.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016204208A1 (en) * 2015-06-19 2016-12-22 株式会社村田製作所 Module and method for manufacturing same
JP2017034086A (en) * 2015-07-31 2017-02-09 株式会社東芝 Semiconductor device and semiconductor device manufacturing method
JP2017055070A (en) * 2015-09-11 2017-03-16 株式会社東芝 Semiconductor device manufacturing method and semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS628283A (en) * 1985-07-04 1987-01-16 Matsushita Electric Ind Co Ltd Information card
JPS644396A (en) * 1987-06-25 1989-01-09 Toshiba Corp Ic card
JPH04112096A (en) * 1990-08-31 1992-04-14 Sony Corp Reflection type ic card
JPH05229293A (en) * 1991-12-26 1993-09-07 Kobe Steel Ltd Electronic part structure built-in in-mold product and production thereof
JPH09118086A (en) * 1995-10-25 1997-05-06 Toppan Printing Co Ltd Ic card
JP2005135999A (en) * 2003-10-28 2005-05-26 Matsushita Electric Works Ltd Circuit board with built-in electrical component and its manufacturing method
JP2007241999A (en) * 2006-02-08 2007-09-20 Semiconductor Energy Lab Co Ltd Semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS628283A (en) * 1985-07-04 1987-01-16 Matsushita Electric Ind Co Ltd Information card
JPS644396A (en) * 1987-06-25 1989-01-09 Toshiba Corp Ic card
JPH04112096A (en) * 1990-08-31 1992-04-14 Sony Corp Reflection type ic card
JPH05229293A (en) * 1991-12-26 1993-09-07 Kobe Steel Ltd Electronic part structure built-in in-mold product and production thereof
JPH09118086A (en) * 1995-10-25 1997-05-06 Toppan Printing Co Ltd Ic card
JP2005135999A (en) * 2003-10-28 2005-05-26 Matsushita Electric Works Ltd Circuit board with built-in electrical component and its manufacturing method
JP2007241999A (en) * 2006-02-08 2007-09-20 Semiconductor Energy Lab Co Ltd Semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016204208A1 (en) * 2015-06-19 2016-12-22 株式会社村田製作所 Module and method for manufacturing same
US10256195B2 (en) 2015-06-19 2019-04-09 Murata Manufacturing Co., Ltd. Module and method for manufacturing same
JP2017034086A (en) * 2015-07-31 2017-02-09 株式会社東芝 Semiconductor device and semiconductor device manufacturing method
JP2017055070A (en) * 2015-09-11 2017-03-16 株式会社東芝 Semiconductor device manufacturing method and semiconductor device

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