JP2013145166A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、SOI基板、及び、該SOI基板に接合されたキャップ基板を有する半導体装置の製造方法に関するものである。 The present invention relates to an SOI substrate and a method for manufacturing a semiconductor device having a cap substrate bonded to the SOI substrate.
従来、例えば特許文献1に示されるように、支持基板、支持基板の表面に配置された絶縁膜、及び、絶縁膜を挟んで支持基板と反対側に配置された半導体層を有するSOI基板と、SOI基板の半導体層に接合されたシリコン基板と、を有する半導体装置が提案されている。SOI基板とシリコン基板とは、絶縁膜を介して接合されている。 Conventionally, for example, as shown in Patent Document 1, an SOI substrate having a support substrate, an insulating film disposed on the surface of the support substrate, and a semiconductor layer disposed on the opposite side of the support substrate across the insulating film; A semiconductor device having a silicon substrate bonded to a semiconductor layer of an SOI substrate has been proposed. The SOI substrate and the silicon substrate are bonded via an insulating film.
ところで、特許文献1に示される半導体装置にて、支持基板の電位を固定するために、シリコン基板におけるSOI基板との接合面の裏面から、SOI基板の支持基板まで達するトレンチを形成し、このトレンチ内に導電部材を埋め込むことで、貫通電極を形成する構成が考えられる。しかしながら、この場合、上記したトレンチの深さが、シリコン基板、絶縁膜、半導体層、絶縁膜の4層分となって深くなり、導電部材の埋め込みがうまくいかなくなる虞がある。そのため、電気的な接続不良が生じる虞がある。 By the way, in the semiconductor device disclosed in Patent Document 1, in order to fix the potential of the support substrate, a trench reaching the support substrate of the SOI substrate from the back surface of the bonding surface with the SOI substrate in the silicon substrate is formed. The structure which forms a penetration electrode by embedding a conductive member in the inside can be considered. However, in this case, the depth of the above-described trench becomes as deep as four layers of the silicon substrate, the insulating film, the semiconductor layer, and the insulating film, and there is a possibility that the conductive member cannot be embedded properly. For this reason, there is a risk of poor electrical connection.
また、絶縁性を確保するために、トレンチを構成する壁面に絶縁膜を形成しなくてはならないが、上記のように、トレンチが深くなると、絶縁膜の形成がうまくいかなくなる虞がある。そのため、電気的な接続不良が生じる虞がある。 Moreover, in order to ensure insulation, an insulating film must be formed on the wall surface that constitutes the trench. However, as described above, when the trench becomes deep, the insulating film may not be formed successfully. For this reason, there is a risk of poor electrical connection.
そこで、本発明は上記問題点に鑑み、電気的な接続不良が生じることが抑制された半導体装置の製造方法を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a method of manufacturing a semiconductor device in which occurrence of poor electrical connection is suppressed.
上記した目的を達成するために、請求項1に記載の発明は、第1絶縁膜(12)が第1半導体層(13)と第2半導体層(14)との間に挟まれて成るSOI基板(10)、及び、第2絶縁膜(32)を介して、SOI基板(10)に接合されたキャップ基板(30)を有する半導体装置の製造方法であって、
第2半導体層(14)に第2絶縁膜(32)が接触する態様で、SOI基板(10)にキャップ基板(30)を接合する接合工程と、
該接合工程後、キャップ基板(30)に、第2絶縁膜(32)に達する第1トレンチ(55)を形成する第1トレンチ形成工程と、
該第1トレンチ形成工程後、ある第1トレンチ(55)の底部を形作る第2絶縁膜(32)の一部及びその下に位置する第2半導体層(14)を除去して、第1絶縁膜(12)に達する第2トレンチ(56)を形成する第2トレンチ形成工程と、
該第2トレンチ形成工程後、第1トレンチ(55)の側面を構成するキャップ基板(30)、及び、第2トレンチ(56)の側面を構成する第2半導体層(14)に第3絶縁膜(59)を形成する絶縁膜形成工程と、
該絶縁膜形成工程後、底部に第2トレンチ(56)が形成された第1トレンチ(55)を除く全ての第1トレンチ(55)の底部を構成する第2絶縁膜(32)、及び、第2トレンチ(56)の底部を構成する第1絶縁膜(12)を除去することで、第2半導体層(14)を底部とする第3トレンチ(57)、第1半導体層(13)を底部とする第4トレンチ(58)を形成する絶縁膜除去工程と、
該絶縁膜除去工程後、第3トレンチ(57)、及び、第4トレンチ(58)に導電部材(54)を埋め込む導電部材埋め込み工程と、を有し、
底部に第4トレンチ(58)が形成された第1トレンチ(55)は、第4トレンチ(58)よりも開口面積が広いことを特徴とする。
In order to achieve the above object, an invention according to claim 1 is directed to an SOI in which a first insulating film (12) is sandwiched between a first semiconductor layer (13) and a second semiconductor layer (14). A method of manufacturing a semiconductor device having a cap substrate (30) bonded to an SOI substrate (10) through a substrate (10) and a second insulating film (32),
A bonding step of bonding the cap substrate (30) to the SOI substrate (10) in such a manner that the second insulating film (32) is in contact with the second semiconductor layer (14);
A first trench forming step for forming a first trench (55) reaching the second insulating film (32) in the cap substrate (30) after the bonding step;
After the first trench formation step, a part of the second insulating film (32) that forms the bottom of the first trench (55) and the second semiconductor layer (14) located thereunder are removed, and the first insulating film is removed. A second trench formation step of forming a second trench (56) reaching the film (12);
After the second trench formation step, a third insulating film is formed on the cap substrate (30) constituting the side surface of the first trench (55) and the second semiconductor layer (14) constituting the side surface of the second trench (56). An insulating film forming step of forming (59);
After the insulating film forming step, the second insulating film (32) constituting the bottom of all the first trenches (55) except the first trench (55) in which the second trench (56) is formed at the bottom, and By removing the first insulating film (12) constituting the bottom of the second trench (56), the third trench (57) and the first semiconductor layer (13) having the second semiconductor layer (14) as the bottom are removed. An insulating film removing step for forming a fourth trench (58) as a bottom;
A conductive member embedding step of embedding the conductive member (54) in the third trench (57) and the fourth trench (58) after the insulating film removing step;
The first trench (55) having the fourth trench (58) formed at the bottom has a larger opening area than the fourth trench (58).
このように本発明によれば、キャップ基板(30)からSOI基板(10)の第1半導体層(13)に到達するトレンチが、第1トレンチ(55)と、第4トレンチ(58)とから構成され、第4トレンチ(58)の深さは、第2絶縁膜(32)、第2半導体層(14)、第1絶縁膜(12)の3層分となっている。そして、第1トレンチ(55)は、第4トレンチ(58)よりも開口面積が広く、第4トレンチ(58)のみに導電部材(54)が埋め込まれて、貫通電極が形成されている。これによれば、キャップ基板、第2絶縁膜、第2半導体層、第1絶縁膜の4層分の深さを有するトレンチに導電部材が埋め込まれてなる貫通電極と比べて、導電部材(54)の埋め込み深さが浅くなる。そのため、トレンチへの導電部材の埋め込みがうまくいかなくなることが抑制され、電気的な接続不良の発生が抑制される。 As described above, according to the present invention, the trench that reaches the first semiconductor layer (13) of the SOI substrate (10) from the cap substrate (30) includes the first trench (55) and the fourth trench (58). The depth of the fourth trench (58) is three layers of the second insulating film (32), the second semiconductor layer (14), and the first insulating film (12). The first trench (55) has a larger opening area than the fourth trench (58), and the conductive member (54) is embedded only in the fourth trench (58) to form a through electrode. According to this, the conductive member (54) compared to the through electrode in which the conductive member is embedded in a trench having a depth corresponding to four layers of the cap substrate, the second insulating film, the second semiconductor layer, and the first insulating film. ) Embedding depth becomes shallower. For this reason, it is possible to prevent the conductive member from being embedded in the trench, and the occurrence of poor electrical connection is suppressed.
また、絶縁性を確保するために、第1トレンチ(55)及び第2トレンチ(56)を構成する壁面に第3絶縁膜(59)を形成するが、上記のように、第1トレンチ(55)は、第4トレンチ(58)(第2トレンチ(56))よりも開口面積が広くなっている。したがって、開口面積が一定である、上記した4層分の深さを有するトレンチに第3絶縁膜が形成される構成と比べて、第3絶縁膜(59)の形成がうまくいかなくなることが抑制される。そのため、電気的な接続不良の発生が抑制される。 Further, in order to ensure insulation, a third insulating film (59) is formed on the wall surfaces constituting the first trench (55) and the second trench (56). As described above, the first trench (55 ) Has a larger opening area than the fourth trench (58) (second trench (56)). Therefore, it is possible to prevent the third insulating film (59) from being unsuccessfully formed as compared with the configuration in which the third insulating film is formed in the trench having the constant opening area and the depth corresponding to the four layers. Is done. Therefore, the occurrence of electrical connection failure is suppressed.
請求項2に記載のように、導電部材埋め込み工程後、第4トレンチ(58)に埋め込まれた導電部材(54)に、ワイヤ(70)を接続するワイヤボンディング工程を有する構成が好ましい。請求項1に記したように、底部に第4トレンチ(58)が形成された第1トレンチ(55)は、第4トレンチ(58)よりも開口面積が広くなっている。そのため、第1トレンチと第4トレンチそれぞれの開口面積が同一の構成と比べて、第4トレンチ(58)に埋め込まれた導電部材(54)へのワイヤ(70)の接続が容易となる。 According to a second aspect of the present invention, it is preferable to include a wire bonding step of connecting the wire (70) to the conductive member (54) embedded in the fourth trench (58) after the conductive member embedding step. As described in claim 1, the opening area of the first trench (55) having the fourth trench (58) formed at the bottom is larger than that of the fourth trench (58). Therefore, the connection of the wire (70) to the conductive member (54) embedded in the fourth trench (58) is facilitated as compared with the configuration in which the opening areas of the first trench and the fourth trench are the same.
請求項2に記載の発明においては、請求項3に記載のように、第1トレンチ形成工程において、底部に第2トレンチ(56)が形成される予定の第1トレンチ(55)の開口面積が、第2絶縁膜(32)に近づくにつれて徐々に小さくなるように、第1トレンチ(55)を形成するのが良い。これによれば、第1トレンチの開口面積が一定の構成と比べて、第4トレンチ(58)に埋め込まれた導電部材(54)にワイヤ(70)を接続することが容易となる。 In the second aspect of the present invention, as described in the third aspect, in the first trench formation step, the opening area of the first trench (55) where the second trench (56) is to be formed at the bottom is formed. The first trench (55) is preferably formed so that it gradually decreases as it approaches the second insulating film (32). This makes it easier to connect the wire (70) to the conductive member (54) embedded in the fourth trench (58) than in the configuration in which the opening area of the first trench is constant.
請求項4に記載のように、第2絶縁膜(32)は、キャップ基板(30)の一部である構成が好ましい。これによれば、キャップ基板、SOI基板、それぞれと第2絶縁膜とが異なる部材である構成と比べて、接合工程が簡素化される。 As described in claim 4, it is preferable that the second insulating film (32) is a part of the cap substrate (30). According to this, the bonding process is simplified as compared with the configuration in which the cap substrate, the SOI substrate, and the second insulating film are different members.
請求項5に記載のように、絶縁膜形成工程において、第1トレンチ(55)の側面を構成するキャップ基板(30)、及び、第2トレンチ(56)の側面を構成する第2半導体層(14)それぞれを熱酸化することで、第3絶縁膜(59)を形成する構成を採用することができる。 According to a fifth aspect of the present invention, in the insulating film forming step, the cap substrate (30) that constitutes the side surface of the first trench (55) and the second semiconductor layer (that constitutes the side surface of the second trench (56)). 14) A structure in which the third insulating film (59) is formed by thermally oxidizing each of them can be adopted.
請求項6に記載のように、SOI基板(10)には、第2半導体層(14)と第1絶縁膜(12)とが所定形状に除去されて成る、センサ部(11)が形成され、キャップ基板(30)には、局所的にへこんだ凹部(31)が形成されており、接合工程において、センサ部(11)が、凹部(31)によって囲まれるように、SOI基板(10)にキャップ基板(30)を接合する構成を採用することができる。 According to a sixth aspect of the present invention, the SOI substrate (10) is provided with the sensor portion (11) formed by removing the second semiconductor layer (14) and the first insulating film (12) in a predetermined shape. The cap substrate (30) has a recessed portion (31) that is locally recessed, and the SOI substrate (10) so that the sensor portion (11) is surrounded by the recessed portion (31) in the bonding step. The structure which joins a cap board | substrate (30) to can be employ | adopted.
請求項7に記載のように、センサ部(11)は、角速度センサ、若しくは、加速度センサである構成を採用することができる。 As described in claim 7, the sensor unit (11) may employ an angular velocity sensor or an acceleration sensor.
以下、本発明の実施の形態を図に基づいて説明する。
(第1実施形態)
図1〜図7に基づいて、本実施形態に係る半導体装置100、及び、その製造方法を説明する。図1に示すように、半導体装置100は、要部として、SOI基板10及びキャップ基板30を有する。SOI基板10にセンサ部11が形成され、キャップ基板30に凹部31が形成されている。そして、センサ部11が凹部31によって覆われる態様で、SOI基板10にキャップ基板30が接合されている。半導体装置100は、複数の貫通電極50を有し、この貫通電極50にワイヤ70が接続されている。SOI基板10は、貫通電極50とワイヤ70とを介して、外部素子(図示略)と電気的に接続され、キャップ基板30は、ワイヤ70を介して外部素子と電気的に接続されている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
A
SOI基板10は、第1絶縁膜12が第1半導体層13と第2半導体層14との間に挟まれて成るものである。センサ部11は、周知の露光技術を用いて、第2半導体層14と第1絶縁膜12とを所定形状にエッチングすることで形成される。センサ部11は、第1絶縁膜12を介して、第1半導体層13に第2半導体層14が固定された固定部15と、第1絶縁膜12を介さずに、第1半導体層13に対して第2半導体層14が浮いた浮遊部16と、を有する。
The
固定部15は、複数のアンカー17を有する。浮遊部16は、可動部18、可動部18をアンカー17に連結する梁部(図示略)、可動部18に形成された可動電極(図示略)、及び、アンカー17に固定された固定電極(図示略)を有する。可動電極と固定電極とが互いに対向しており、外力印加によって可動部18が変動すると、可動電極と固定電極との電極間隔が変動し、これら2つの電極によって構成されるコンデンサの静電容量が変動する。この容量変化が、センサ部11の出力信号として、外部に出力される。本実施形態に係るセンサ部11は、加速度センサである。なお、SOI基板10と示したが、半導体層13,14はシリコンに限らず、Geなどの半導体から成っても良い。
The fixing
キャップ基板30は、センサ部11を保護するものである。キャップ基板30におけるSOI基板10との対向面30aには、局所的に厚さの薄くなった凹部31が形成されている。凹部31の底部とセンサ部11とが対向するように、キャップ基板30とSOI基板10とが第2絶縁膜32を介して接合されることで、凹部31とSOI基板10とによって構成される空間内に、センサ部11が設けられている。なお、対向面30aの裏面30bは、絶縁膜33によって覆われており、その絶縁膜33上に配線34が形成されている。
The
貫通電極50は、ワイヤ70を介して、基板10,30それぞれを外部素子に接続するものである。貫通電極50は、キャップ基板30と外部素子とを接続する第1貫通電極51、SOI基板10の第2半導体層14に形成された配線(図示略)と外部素子とを接続する第2貫通電極52、及び、SOI基板10の第1半導体層13と外部素子とを接続する第3貫通電極53を有する。図1に示すように、貫通電極51,52それぞれは、上記した配線34と直接電気的に接続されている。
The through
第1貫通電極51は、絶縁膜33を除去して形成された第1孔に、導電部材54が埋め込まれて成る。第2貫通電極52は、第1孔、裏面30bから対向面30aに達する第1トレンチ55、及び、該第1トレンチ55の底部を構成する第2絶縁膜32が除去されてなる第2孔それぞれに導電部材54が埋め込まれて成る。第3貫通電極53は、第1孔、第1トレンチ55、この第1トレンチ55の底部を形作る第2絶縁膜32の一部及びその下に位置する第2半導体層14、第1絶縁膜12が除去されてなる第2トレンチ56、及び、第2トレンチ56の底部を構成する第1絶縁膜12が除去されてなる第3孔を有し、第2トレンチ56、及び、第3孔それぞれに導電部材54が埋め込まれて成る。以下においては、第1トレンチ55と第2孔とによって構成されるトレンチを、第3トレンチ57、第2トレンチ56と第4孔とによって構成されるトレンチを、第4トレンチ58と示す。なお、図1では、符号56を省略している。
The first through
ちなみに、トレンチ55,56を構成する側壁は、それぞれ第3絶縁膜59によって構成されている。また、第3貫通電極53を構成する第1トレンチ55は、第4トレンチ58(第2トレンチ56)よりも開口面積が大きくなっている。本実施形態では、第3貫通電極53を構成する第1トレンチ55は、第2貫通電極52を構成する第1トレンチ55よりも開口面積が大きくなっている。第3貫通電極53が、半導体装置100の特徴点である。
Incidentally, the side walls constituting the
次に、本実施形態に係る半導体装置100の製造方法を図2〜図7に基づいて説明する。なお、図2〜図7では、製造方法の説明に不要な符合を省略している。
Next, a method for manufacturing the
先ず、センサ部11が形成されたSOI基板10と、凹部31と第2絶縁膜32が形成されたキャップ基板30とを準備する。以上が、準備工程である。
First, the
該準備工程後、図2に示すように、第2絶縁膜32を介して、SOI基板10にキャップ基板30を接合する。この際、SOI基板10とキャップ基板30とを、真空雰囲気下に配置し、第2絶縁膜32と第2半導体層14それぞれの表層に不活性イオンビームを照射して、接合手を露出させた状態にて、第2絶縁膜32と第2半導体層14とを接触させて、直接接合する。これにより、基板10,30が互いに機械的に接合される。以上が、接合工程である。
After the preparation step, as shown in FIG. 2, the
該接合工程後、図3に示すように、キャップ基板30に、裏面30bから対向面30a(第2絶縁膜32)に達する第1トレンチ55を形成する。以上が、第1トレンチ形成工程である。
After the bonding step, as shown in FIG. 3, a
該第1トレンチ形成工程後、図4に示すように、ある第1トレンチ55の底部を形作る第2絶縁膜32の一部及びその下に位置する第2半導体層14を除去して、第1絶縁膜12に達する第2トレンチ56を形成する。以上が、第2トレンチ形成工程である。
After the first trench formation step, as shown in FIG. 4, a part of the second insulating
該第2トレンチ形成工程後、図5に示すように、第1トレンチ55の側面を構成するキャップ基板30、及び、第2トレンチ56の側面を構成する第2半導体層14に第3絶縁膜59を形成する。この際、熱酸化することで、第1トレンチ55の側面を構成するキャップ基板30、第2トレンチ56の側面を構成する第2半導体層14それぞれに第3絶縁膜59を形成し、キャップ基板30の裏面30bに絶縁膜33を形成する。以上が、絶縁膜形成工程である。
After the second trench formation step, as shown in FIG. 5, the third insulating
該絶縁膜形成工程後、図6に示すように、底部に第2トレンチ56が形成された第1トレンチ55を除く全ての第1トレンチ55の底部を構成する第2絶縁膜32、及び、第2トレンチ56の底部を構成する第1絶縁膜12を除去する。これにより、第1トレンチ55と第2孔から成る第3トレンチ57、及び、第2トレンチ56と第4孔から成る第4トレンチ58を形成する。以上が、絶縁膜除去工程である。
After the insulating film forming step, as shown in FIG. 6, the second insulating
該絶縁膜除去工程後、図7に示すように、導電部材54を、第3トレンチ57、及び、第4トレンチ58に埋め込み、且つ、絶縁膜33にパターニングする。こうすることで、貫通電極51〜53と配線34を形成する。この際、底部に第2トレンチ56が形成された第1トレンチ55には導電部材54を埋め込まない。以上が、導電部材埋め込み工程である。
After the insulating film removing step, the
導電部材埋め込み工程後、貫通電極51〜53それぞれにワイヤ70を接続する。以上が、ワイヤボンディング工程である。以上の工程を経ることで、図1に示す半導体装置100が製造される。
After the conductive member embedding step, the
次に、本実施形態に係る半導体装置100の製造方法の作用効果を説明する。上記したように、キャップ基板30からSOI基板10の第1半導体層13に到達するトレンチが、第1トレンチ55と、第4トレンチ58とから構成され、第4トレンチ58の深さは、第2絶縁膜32、第2半導体層12、第1絶縁膜12の3層分となっている。そして、この第1トレンチ55は、第4トレンチ58よりも開口面積が広く、第4トレンチ58のみに導電部材54が埋め込まれて、第3貫通電極53が形成されている。これによれば、キャップ基板、第2絶縁膜、第2半導体層、第1絶縁膜の4層分の深さを有するトレンチに導電部材が埋め込まれてなる貫通電極と比べて、導電部材54の埋め込み深さが浅くなる。そのため、トレンチへの導電部材の埋め込みがうまくいかなくなることが抑制され、電気的な接続不良の発生が抑制される。
Next, functions and effects of the method for manufacturing the
また、絶縁性を確保するために、第1トレンチ55及び第2トレンチ56を構成する壁面に第3絶縁膜59を形成するが、上記のように、第1トレンチ55は、第4トレンチ58(第2トレンチ56)よりも開口面積が広くなっている。したがって、開口面積が一定である、上記した4層分の深さを有するトレンチに第3絶縁膜が形成される構成と比べて、第3絶縁膜59の形成がうまくいかなくなることが抑制される。そのため、電気的な接続不良の発生が抑制される。
Moreover, in order to ensure insulation, the 3rd insulating
上記したように、底部に第4トレンチ58が形成された第1トレンチ55は、第4トレンチ58よりも開口面積が広くなっている。そのため、第1トレンチ55と第4トレンチ58それぞれの開口面積が同一の構成と比べて、第4トレンチ58に埋め込まれた導電部材54(第3貫通電極53)にワイヤ70を接続することが容易となる。
As described above, the opening area of the
第2絶縁膜32が、キャップ基板30に形成されている。これによれば、キャップ基板、SOI基板、それぞれと第2絶縁膜とが異なる部材である構成と比べて、接合工程が簡素化される。
A second insulating
第3貫通電極53を構成する第1トレンチ55は、第2貫通電極52を構成する第1トレンチ55よりも開口面積が大きくなっている。また、導電部材埋め込み工程において、第2トレンチ56と第4孔とによって構成される第4トレンチ58に導電部材54が埋め込まれることで、第3貫通電極53は成る。これによれば、導電部材埋め込み工程において、第1トレンチと第4トレンチそれぞれに導電部材54が埋め込まれる構成と比べて、導電部材54の埋め込み時間が短縮される。
The
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。 The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.
本実施形態では、センサ部11が、加速度センサである例を示した。しかしながら、センサ部11としては、上記例に限定されず、物理量を静電容量変化によって検出するものであれば、適宜採用することができる。例えば、センサ部11として、角速度センサを採用することができる。
In this embodiment, the
特に説明しなかったが、図1に示すように、底部に第4トレンチ58が形成される第1トレンチ55の開口面積が、キャップ基板30の厚さ方向において、一定である例を示した。しかしながら、図8に示すように、底部に第4トレンチ58が形成される第1トレンチ55の開口面積が、第2絶縁膜32に近づくにつれて徐々に小さくなる構成を採用することもできる。これによれば、第1トレンチ55の開口面積が、キャップ基板30の厚さ方向において、一定である構成と比べて、第4トレンチ58に埋め込まれた導電部材54(第3貫通電極53)へのワイヤ70の接続が容易となる。
Although not specifically described, as shown in FIG. 1, an example is shown in which the opening area of the
本実施形態では、1つのSOI基板10に、キャップ基板30が接合された例を示した。しかしながら、図9に示すように、SOI基板10の第1半導体層13に、絶縁膜91を介して半導体層92が接合されてなる基板90に、キャップ基板30が接合された構成を採用することもできる。この場合、貫通電極50は、上記した貫通電極51〜53の他に、第4貫通電極93を有する。第4貫通電極93は、第1孔、第1トレンチ55、第4トレンチ58、第4トレンチ58の底部を形作る第2半導体層14の一部及びその下に位置する絶縁膜91が除去されてなる第5トレンチを有し、第5トレンチに導電部材54が埋め込まれて成る。なお、図9では、半導体層92にメンブレン94が形成され、そのメンブレン94上の第1半導体層13に圧電素子95が形成されてなる、圧力センサが形成されている。なお、メンブレンの一部を成す絶縁膜91上に、固定部15は位置しない。
In the present embodiment, an example in which the
本実施形態では、第2絶縁膜32が、キャップ基板30の一部である例を示した。しかしながら、第2絶縁膜32は、基板10,30それぞれとは異なる部材であっても良い。
In the present embodiment, an example in which the second insulating
本実施形態では、絶縁膜形成工程において、熱酸化することで、第1トレンチ55の側面を構成するキャップ基板30、第2トレンチ56の側面を構成する第2半導体層14それぞれに第3絶縁膜59を形成し、キャップ基板30の裏面30bに絶縁膜33を形成する例を示した。しかしながら、例えば、CVD法などによって、絶縁膜33,59を形成しても良い。
In the present embodiment, the third insulating film is formed on each of the
10・・・SOI基板
30・・・キャップ基板
55・・・第1トレンチ
56・・・第2トレンチ
57・・・第3トレンチ
58・・・第4トレンチ
100・・・半導体装置
DESCRIPTION OF
Claims (7)
前記第2半導体層(14)に前記第2絶縁膜(32)が接触する態様で、前記SOI基板(10)に前記キャップ基板(30)を接合する接合工程と、
該接合工程後、前記キャップ基板(30)に、前記第2絶縁膜(32)に達する第1トレンチ(55)を形成する第1トレンチ形成工程と、
該第1トレンチ形成工程後、ある第1トレンチ(55)の底部を形作る第2絶縁膜(32)の一部及びその下に位置する第2半導体層(14)を除去して、前記第1絶縁膜(12)に達する第2トレンチ(56)を形成する第2トレンチ形成工程と、
該第2トレンチ形成工程後、前記第1トレンチ(55)の側面を構成するキャップ基板(30)、及び、前記第2トレンチ(56)の側面を構成する第2半導体層(14)に第3絶縁膜(59)を形成する絶縁膜形成工程と、
該絶縁膜形成工程後、底部に前記第2トレンチ(56)が形成された第1トレンチ(55)を除く全ての第1トレンチ(55)の底部を構成する第2絶縁膜(32)、及び、前記第2トレンチ(56)の底部を構成する第1絶縁膜(12)を除去することで、前記第2半導体層(14)を底部とする第3トレンチ(57)、前記第1半導体層(13)を底部とする第4トレンチ(58)を形成する絶縁膜除去工程と、
該絶縁膜除去工程後、前記第3トレンチ(57)、及び、前記第4トレンチ(58)に導電部材(54)を埋め込む導電部材埋め込み工程と、を有し、
底部に前記第4トレンチ(58)が形成された第1トレンチ(55)は、前記第4トレンチ(58)よりも開口面積が広いことを特徴とする半導体装置の製造方法。 Through the SOI substrate (10) in which the first insulating film (12) is sandwiched between the first semiconductor layer (13) and the second semiconductor layer (14), and the second insulating film (32), A method of manufacturing a semiconductor device having a cap substrate (30) bonded to the SOI substrate (10),
A bonding step of bonding the cap substrate (30) to the SOI substrate (10) in a mode in which the second insulating film (32) is in contact with the second semiconductor layer (14);
A first trench forming step of forming a first trench (55) reaching the second insulating film (32) in the cap substrate (30) after the bonding step;
After the first trench formation step, a part of the second insulating film (32) that forms the bottom of the first trench (55) and the second semiconductor layer (14) located thereunder are removed to remove the first trench. A second trench forming step of forming a second trench (56) reaching the insulating film (12);
After the second trench formation step, the cap substrate (30) constituting the side surface of the first trench (55) and the second semiconductor layer (14) constituting the side surface of the second trench (56) are thirdly formed. An insulating film forming step of forming an insulating film (59);
After the insulating film forming step, the second insulating film (32) constituting the bottom of all the first trenches (55) except the first trench (55) in which the second trench (56) is formed at the bottom; and By removing the first insulating film (12) constituting the bottom of the second trench (56), the third trench (57) having the second semiconductor layer (14) as the bottom, the first semiconductor layer An insulating film removing step of forming a fourth trench (58) having (13) as a bottom;
A conductive member embedding step of embedding a conductive member (54) in the third trench (57) and the fourth trench (58) after the insulating film removing step;
The method of manufacturing a semiconductor device, wherein the first trench (55) having the fourth trench (58) formed at the bottom has a larger opening area than the fourth trench (58).
前記接合工程において、前記センサ部(11)が、前記凹部(31)によって囲まれるように、前記SOI基板(10)に前記キャップ基板(30)を接合することを特徴とする請求項1〜5いずれか1項に記載の半導体装置の製造方法。 The SOI substrate (10) is provided with a sensor unit (11) formed by removing the second semiconductor layer (14) and the first insulating film (12) in a predetermined shape, and the cap substrate (30). ) Is formed with a locally recessed recess (31),
The said cap board | substrate (30) is joined to the said SOI substrate (10) so that the said sensor part (11) may be enclosed by the said recessed part (31) in the said joining process. A manufacturing method of a semiconductor device given in any 1 paragraph.
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