JP2013121118A - Positive feedback amplifier and interpolation circuit - Google Patents
Positive feedback amplifier and interpolation circuit Download PDFInfo
- Publication number
- JP2013121118A JP2013121118A JP2011268999A JP2011268999A JP2013121118A JP 2013121118 A JP2013121118 A JP 2013121118A JP 2011268999 A JP2011268999 A JP 2011268999A JP 2011268999 A JP2011268999 A JP 2011268999A JP 2013121118 A JP2013121118 A JP 2013121118A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- output node
- transistor
- signal
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
Description
本技術は、たとえばアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器に適用可能な正帰還増幅器およびインターポレーション回路に関するものである。 The present technology relates to a positive feedback amplifier and an interpolation circuit applicable to, for example, an analog-digital (AD) converter that converts an analog signal into a digital signal.
差動増幅器として、差動増幅回路に負荷回路を接続し、切替スイッチによって負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部を負荷とする部分負荷とに切り替えることで、差動増幅回路の利得を変更する技術が知られている。 As a differential amplifier, a load circuit is connected to the differential amplifier circuit, and a changeover switch is used to switch between an entire load that uses the entire load circuit as a load of the differential amplifier circuit and a partial load that uses a part of the load circuit as a load. Thus, a technique for changing the gain of the differential amplifier circuit is known.
この差動増幅器において、差動増幅回路はゲートに入力差動信号が供給される差動対トランジスタを含んで構成される。
また、負荷回路は、差動対トランジスタの出力側端子（ドレイン端）と基準電位間にそれぞれ接続された負荷トランジスタにより構成される。
負荷トランジスタのゲートとドレイン間に切替スイッチがそれぞれ接続されている。
また、負荷トランジスタのゲートにはサンプリング容量が接続されている。
In this differential amplifier, the differential amplifier circuit includes a differential pair transistor whose gate is supplied with an input differential signal.
The load circuit includes load transistors connected between the output side terminal (drain end) of the differential pair transistor and a reference potential.
A changeover switch is connected between the gate and drain of the load transistor.
A sampling capacitor is connected to the gate of the load transistor.
このような構成を有する差動増幅器では、切替スイッチがオフ状態の場合、負荷回路の全体が負荷（全体負荷）となり、負荷トランジスタによる電流源負荷となって出力インピーダンスが増大し、差動増幅器の利得が増大する。
一方、切替スイッチがオン状態の場合、負荷トランジスタはダイオード接続され、負荷回路の一部がダイオード負荷（部分負荷）となって、出力インピーダンスが低減し、差動増幅器の利得が低減する。
In the differential amplifier having such a configuration, when the changeover switch is in the OFF state, the entire load circuit becomes a load (overall load), becomes a current source load by the load transistor, and the output impedance increases, Gain increases.
On the other hand, when the changeover switch is in the ON state, the load transistor is diode-connected, and a part of the load circuit becomes a diode load (partial load), the output impedance is reduced, and the gain of the differential amplifier is reduced.
このような構成の差動増幅器では、入力換算オフセットを低減するためには、負荷トランジスタのトランスコンダクタンスｇｍを大きくする必要がある。
ｇｍを大きくすることによりトランジスタのサイズを大きくするか、負荷トランジスタに大電流を流す必要が生じる。
しかし、トランジスタサイズを大きくした場合、トランジスタの寄生容量が増大し、差動増幅器の動作が低下するおそれがある。また、トランジスタに大電流を流した場合、差動増幅器の消費電力が増大するおそれがある。
In the differential amplifier having such a configuration, in order to reduce the input conversion offset, it is necessary to increase the transconductance gm of the load transistor.
It is necessary to increase the size of the transistor by increasing gm or to pass a large current through the load transistor.
However, when the transistor size is increased, the parasitic capacitance of the transistor increases and the operation of the differential amplifier may decrease. In addition, when a large current is passed through the transistor, the power consumption of the differential amplifier may increase.
これを解決する技術として、差動増幅回路の出力を負荷トランジスタのゲートに正帰還をかける正帰還増幅器が提案されている（特許文献１参照）。 As a technique for solving this problem, there has been proposed a positive feedback amplifier that positively feeds the output of a differential amplifier circuit to the gate of a load transistor (see Patent Document 1).
この正帰還増幅器においては、リセットフェーズと比較フェーズを有し、リセットフェーズでオフセットをサンプリング容量に保存（保持）し、比較フェーズで信号を増幅している。
また、正帰還増幅器においては、比較フェーズで信号を増幅する際に正帰還をかけることで高ゲインの増幅器を実現できている。
This positive feedback amplifier has a reset phase and a comparison phase. In the reset phase, an offset is stored (held) in the sampling capacitor, and a signal is amplified in the comparison phase.
In the positive feedback amplifier, a high gain amplifier can be realized by applying positive feedback when a signal is amplified in the comparison phase.
また従来、ＡＤ変換器などに用いられる比較器（コンパレータ）のオフセットの入力換算オフセットを小さくするために、プリアンプなどを用いて入力換算オフセットを小さくしている。
その際、インターポレーション技術を用いてプリアンプの数を減らす工夫がされている。
ただし、高ゲインの増幅器を実現するためにはプリアンプを多段に接続する必要がある。
Conventionally, in order to reduce an input conversion offset of a comparator (comparator) used in an AD converter or the like, the input conversion offset is reduced using a preamplifier or the like.
At that time, an effort is made to reduce the number of preamplifiers using an interpolation technique.
However, in order to realize a high gain amplifier, it is necessary to connect preamplifiers in multiple stages.
また従来は、インターポレーションを行うときは正帰還増幅器の手前で容量インターポレーションやＡＭＰインターポレーションを構成している。
その理由として、正帰還増幅器でインターポレーションを行うと、入力される信号のセトリング差により正帰還が早くかかる信号と、遅くかかる信号が発生し正常なインターポレーション動作を行うことができなくなることが挙げられる。
Conventionally, when interpolation is performed, capacitive interpolation and AMP interpolation are configured before the positive feedback amplifier.
The reason for this is that when interpolation is performed with a positive feedback amplifier, a signal that requires positive feedback earlier due to settling differences between the input signals and a signal that requires slower delay are generated and normal interpolation operation cannot be performed. Is mentioned.
ところで、上述した正帰還増幅器では増幅器のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅する。
そのため、上記した正帰還増幅器では、入力にノイズが入ると、比較フェーズ時は正帰還をかけているため正常に増幅するまで時間を要してしまうという不利益がある。
In the positive feedback amplifier described above, the offset is held in the sampling capacitor in the reset phase of the amplifier, and a signal is input and amplified in the comparison phase.
Therefore, the above-described positive feedback amplifier has a disadvantage that when noise enters the input, time is required for normal amplification because positive feedback is applied during the comparison phase.
また、インターポレーションを行うときは正帰還増幅器の手前で容量インターポレーションやＡＭＰインターポレーションを構成する必要があることから、面積、電力の増大を招くという不利益がある。
また、プリアンプに高ゲインの増幅器を用いたインターポレーションを行うとき、インターポレーションに必要な線形性を損なってしまい、正確に補間信号を生成することができないという不利益がある。
Further, when interpolating, it is necessary to configure capacitive interpolation or AMP interpolation before the positive feedback amplifier, which disadvantageously increases area and power.
In addition, when performing interpolation using a high gain amplifier as a preamplifier, there is a disadvantage that the linearity necessary for the interpolation is lost and an interpolation signal cannot be generated accurately.
本技術は、ノイズ耐性の向上を図れ、信号情報のみを増幅することができ、インターポレーション回路に適用した場合に、面積、電力の低減を図ることが可能な正帰還増幅器およびインターポレーション回路を提供することにある。
本技術は、少ない素子数でインターポレーションに必要な線形性を維持することが可能で、面積、電力の低減を図ることが可能で、しかも正確な補間信号を生成することが可能な正帰還増幅器およびインターポレーション回路を提供することにある。
This technology can improve noise immunity, can amplify only signal information, and can be reduced in area and power when applied to an interpolation circuit. Is to provide.
This technology can maintain the linearity necessary for interpolation with a small number of elements, can reduce area and power, and can generate an accurate interpolation signal. It is to provide an amplifier and an interpolation circuit.
本発明の第１の観点の正帰還増幅器は、第１の出力ノードと、第２の出力ノードと、入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに接続された少なくとも一つの差動増幅部と、上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、リセットフェーズおよび比較フェーズで動作可能で、上記リセットフェーズにおいて、上記差動増幅部は、信号が入力され、上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、上記比較フェーズにおいて、上記差動増幅部は、入力がリセットされ、上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える。 A positive feedback amplifier according to a first aspect of the present invention includes a first output node, a second output node, and a differential pair transistor that amplifies an input signal. At least one differential amplifier having an output terminal of the differential transistor connected to the first output node and an output terminal of the second differential transistor connected to the second output node; A load section including a first load transistor connected to an output node and a second load transistor connected to the second output node; and a first sampling connected to a control terminal of the first load transistor. A sampling unit including a capacitor and a second sampling capacitor connected to the control terminal of the second load transistor; the first output node; the first sampling capacitor; A first switching unit that switches a connection state and a non-connection state between the second output node and the second sampling capacitor, and a signal from the first output node is positively fed back to the control terminal of the second load transistor And a feedback section that positively feeds back the signal of the second output node to the control terminal of the first load transistor, and is operable in the reset phase and the comparison phase. The amplifying unit receives a signal, and the first switching unit is in a connection state between the first output node and the first sampling capacitor, and the second output node and the second sampling capacitor. In the switching and comparison phase, the differential amplifying unit has its input reset, and the first switching unit includes the first output node and the first sampling capacitor in parallel. To switch to the non-connection state between the second output node and the second sampling capacitor.
本発明の第２の観点のインターポレーション回路は、入力される複数の信号により補間信号を生成する正帰還増幅器を有し、上記正帰還増幅器は、第１の出力ノードと、第２の出力ノードと、入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに共通に接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに共通に接続された複数の差動増幅部と、上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、リセットフェーズおよび比較フェーズで動作可能で、上記リセットフェーズにおいて、上記差動増幅部は、信号が入力され、上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、上記比較フェーズにおいて、上記差動増幅部は、入力がリセットされ、上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える。 An interpolation circuit according to a second aspect of the present invention includes a positive feedback amplifier that generates an interpolation signal based on a plurality of input signals. The positive feedback amplifier includes a first output node and a second output. And a differential pair transistor for amplifying an input signal, the output terminal of the first differential transistor of the differential pair transistor being connected in common to the first output node, and a second differential The output terminals of the transistors are connected to the plurality of differential amplifiers commonly connected to the second output node, the first load transistor connected to the first output node, and the second output node. A load section including a second load transistor, a first sampling capacitor connected to the control terminal of the first load transistor, and a second connection connected to the control terminal of the second load transistor. A sampling unit including a sampling capacitor, a first switch for switching a connection state and a non-connection state between the first output node and the first sampling capacitor, and between the second output node and the second sampling capacitor. And a feedback unit that positively feeds back the signal at the first output node to the control terminal of the second load transistor and positively feeds back the signal at the second output node to the control terminal of the first load transistor. In the reset phase, the differential amplifying unit receives a signal, and the first switching unit includes the first output node and the first phase. 1 sampling capacitor and the connection state between the second output node and the second sampling capacitor, and in the comparison phase, the differential amplification The input is reset, and the first switching unit switches to the disconnected state between the first output node and the first sampling capacitor, and between the second output node and the second sampling capacitor. .
本技術によれば、ノイズ耐性の向上を図れ、信号情報のみを増幅することができ、インターポレーション回路に適用した場合に、面積、電力の低減を図ることが可能な正帰還増幅器を実現できる。
本技術によれば、少ない素子数でインターポレーションに必要な線形性を維持することが可能で、面積、電力の低減を図ることが可能で、しかも正確な補間信号を生成することが可能なインターポレーション回路を実現できる。
According to the present technology, it is possible to realize a positive feedback amplifier capable of improving noise resistance, amplifying only signal information, and reducing the area and power when applied to an interpolation circuit. .
According to the present technology, the linearity necessary for interpolation can be maintained with a small number of elements, and the area and power can be reduced, and an accurate interpolation signal can be generated. An interpolation circuit can be realized.
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．正帰還増幅器の構成例
２．インターポレーション機能を備えた高ゲインの正帰還増幅器の第１の構成例
３．インターポレーション機能を備えた高ゲインの正帰還増幅器の第２の構成例
４．インターポレーション回路の第１の構成例
５．インターポレーション回路の第２の構成例
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The description will be given in the following order.
1. 1. Configuration example of positive feedback amplifier 1. First configuration example of a high-gain positive feedback amplifier having an
＜１．正帰還増幅器の構成例＞
図１は、本実施形態に係る正帰還増幅器の構成例を示す回路図である。
図２は、本実施形態に係る正帰還増幅器のリセットフェーズと比較フェーズにおける動作概要を示す図である。
<1. Example of positive feedback amplifier configuration>
FIG. 1 is a circuit diagram showing a configuration example of a positive feedback amplifier according to the present embodiment.
FIG. 2 is a diagram showing an outline of operations in the reset phase and the comparison phase of the positive feedback amplifier according to the present embodiment.
本実施形態に係る正帰還増幅器１０は、差動増幅部１１、負荷部１２、第１の切替部１３、サンプリング部１４、帰還部１５、第２の切替部１６、ノードＮＤ１１〜ＮＤ１６、入力端子ＴＩＭＰ，ＴＩＮＭ、および出力端子ＴＯＵＴＰ，ＴＯＵＴＭを有する。
なお、ノードＮＤ１１が第１の出力ノードを形成し、ＮＤ１２が第２の出力ノードを形成している。
The
Note that the node ND11 forms a first output node, and the ND12 forms a second output node.
本実施形態の正帰還増幅器１０は、リセットフェーズと比較フェーズを有し、リセットフェーズ動作と比較フェーズ動作を繰り返す。
The
差動増幅部１１は、リセットフェーズにおいて信号、たとえば差動信号を入力し、比較フェーズで入力がリセットされ、サンプリング容量にサンプリング（保持）された信号情報のみを増幅する。
The
差動増幅部１１は、差動対トランジスタを形成する第１導電型の電界効果トランジスタである２つのｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１，ＰＴ１２、および電流源Ｉ１１を含んで構成されている。
ＰＭＯＳトランジスタＰＴ１１が第１の差動トランジスタを形成し、ＰＭＯＳトランジスタＰＴ１２が第２の差動トランジスタを形成している。
The
The PMOS transistor PT11 forms a first differential transistor, and the PMOS transistor PT12 forms a second differential transistor.
ＰＭＯＳトランジスタＰＴ１１およびＰＴ１２のソースが電流源Ｉ１１に接続され、電流源Ｉ１１は電源電圧ＶＤＤが供給される電源電圧源ＬＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインが出力端子ＴＯＵＴＰに接続された第１の出力ノードＮＤ１１に接続され、ゲート（制御端子）が正側入力ラインＬＩＮＰにより正側入力端子ＴＩＮＰに接続されている。
ＰＭＯＳトランジスタＰＴ１２のドレインが出力端子ＴＯＵＴＭに接続された第２の出力ノードＮＤ１２に接続され、ゲート（制御端子）が負側入力ラインＬＩＮＭにより負側入力端子ＴＩＮＭに接続されている。
The sources of the PMOS transistors PT11 and PT12 are connected to the current source I11, and the current source I11 is connected to the power supply voltage source LVDD to which the power supply voltage VDD is supplied.
The drain of the PMOS transistor PT11 is connected to the first output node ND11 connected to the output terminal TOUTP, and the gate (control terminal) is connected to the positive input terminal TINP by the positive input line LINP.
The drain of the PMOS transistor PT12 is connected to the second output node ND12 connected to the output terminal TOUTM, and the gate (control terminal) is connected to the negative input terminal TINM by the negative input line LINM.
本実施形態において、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２のトランスコンダクタンスはｇｍｐであるとする。 In the present embodiment, the transconductance of the PMOS transistors PT11 and PT12 is assumed to be gmp.
負荷部１２は、第２導電型の電界効果トランジスタであるｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１，ＮＴ１２を含んで構成されている。
ＮＭＯＳトランジスタＮＴ１１が第１の負荷トランジスタを形成し、ＮＭＯＳトランジスタＮＴ１２が第２の負荷トランジスタを形成する。
The load unit 12 includes n channel MOS (NMOS) transistors NT11 and NT12 which are second conductivity type field effect transistors.
The NMOS transistor NT11 forms a first load transistor, and the NMOS transistor NT12 forms a second load transistor.
第１の負荷トランジスタとしてのＮＭＯＳトランジスタＮＴ１１のソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）の基準電位源ＬＶＳＳに接続され、ドレインがノードＮＤ１５に接続され、ゲートがノードＮＤ１３に接続されている。
ノードＮＤ１５は、差動増幅部１１のＰＭＯＳトランジスタＰＴ１１のドレインに接続された出力ノードＮＤ１１に接続されている。
The source of the NMOS transistor NT11 as the first load transistor is connected to the reference potential source LVSS of the reference potential VSS (for example, the ground potential GND), the drain is connected to the node ND15, and the gate is connected to the node ND13.
The node ND15 is connected to the output node ND11 connected to the drain of the PMOS transistor PT11 of the
第２の負荷トランジスタとしてのＮＭＯＳトランジスタＮＴ１２のソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）の基準電位源ＬＶＳＳに接続され、ドレインがノードＮＤ１６に接続され、ゲートがノードＮＤ１４に接続されている。
ノードＮＤ１６は、差動増幅部１１のＰＭＯＳトランジスタＰＴ１２のドレインに接続された出力ノードＮＤ１２に接続されている。
The source of the NMOS transistor NT12 as the second load transistor is connected to the reference potential source LVSS of the reference potential VSS (for example, the ground potential GND), the drain is connected to the node ND16, and the gate is connected to the node ND14.
The node ND16 is connected to the output node ND12 connected to the drain of the PMOS transistor PT12 of the
本実施形態において、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のトランスコンダクタンスはｇｍｎであるとする。 In the present embodiment, it is assumed that the transconductance of the NMOS transistors NT11 and NT12 is gmn.
第１の切替部１３は、第１のスイッチＳＷ１１および第２のスイッチＳＷ１を含んで構成されている。 The first switching unit 13 includes a first switch SW11 and a second switch SW1.
第１のスイッチＳＷ１１はノードＮＤ１３とノードＮＤ１５との間に接続されている。
すなわち、第１のスイッチＳＷ１１はＮＭＯＳトランジスタＮＴ１１のゲートとドレイン間に接続されており、第１のスイッチＳＷ１１がオン状態のときＮＭＯＳトランジスタＮＴ１１はダイオード接続される。
The first switch SW11 is connected between the node ND13 and the node ND15.
That is, the first switch SW11 is connected between the gate and drain of the NMOS transistor NT11, and when the first switch SW11 is in the ON state, the NMOS transistor NT11 is diode-connected.
第２のスイッチＳＷ１２はノードＮＤ１４とノードＮＤ１６との間に接続されている。
すなわち、第２のスイッチＳＷ１２はＮＭＯＳトランジスタＮＴ１２のゲートとドレイン間に接続されており、第２のスイッチＳＷ１２がオン状態のときＮＭＯＳトランジスタＮＴ１２はダイオード接続される。
The second switch SW12 is connected between the node ND14 and the node ND16.
That is, the second switch SW12 is connected between the gate and the drain of the NMOS transistor NT12, and the NMOS transistor NT12 is diode-connected when the second switch SW12 is in the ON state.
第１のスイッチＳＷ１１および第２のスイッチＳＷ１２は、フェーズ信号Φがハイレベルとのきオン状態に保持され、ローレベルのときオフ状態に保持される。
フェーズ信号Φはリセットフェーズでハイレベルに設定され、比較フェーズでローレベルに設定される。
したがって、本実施形態において、第１のスイッチＳＷ１１および第２のスイッチＳＷ１２はリセットフェーズでオン状態に保持され、比較フェーズでオフ状態に保持される。
第１のスイッチＳＷ１１および第２のスイッチＳＷ１２は、電界効果トランジスタ、たとえばＮＭＯＳトランジスタにより形成される。
The first switch SW11 and the second switch SW12 are held in the on state when the phase signal Φ is at the high level, and are held in the off state when the phase signal Φ is at the low level.
The phase signal Φ is set to a high level in the reset phase, and is set to a low level in the comparison phase.
Therefore, in the present embodiment, the first switch SW11 and the second switch SW12 are held in the on state in the reset phase and held in the off state in the comparison phase.
The first switch SW11 and the second switch SW12 are formed by field effect transistors, for example, NMOS transistors.
サンプリング部１４は、第１のサンプリング容量（サンプリングキャパシタ）Ｃ１１および第２のサンプリング容量（サンプリングキャパシタ）Ｃ１２を含んで構成されている。 The sampling unit 14 includes a first sampling capacitor (sampling capacitor) C11 and a second sampling capacitor (sampling capacitor) C12.
第１のサンプリング容量Ｃ１１はノードＮＤ１３と基準電位源ＬＶＳＳとの間に接続されている。
第２のサンプリング容量Ｃ１２はノードＮＤ１４と基準電位源ＬＶＳＳとの間に接続されている。
第１のサンプリング容量Ｃ１１および第２のサンプリング容量Ｃ１２は、リセットフェーズ時に差動増幅部１１に入力される入力アナログ信号と、オフセットをサンプリングする。
The first sampling capacitor C11 is connected between the node ND13 and the reference potential source LVSS.
The second sampling capacitor C12 is connected between the node ND14 and the reference potential source LVSS.
The first sampling capacitor C11 and the second sampling capacitor C12 sample the input analog signal input to the
なお、第１のサンプリング容量Ｃ１１および第２のサンプリング容量Ｃ１２は、寄生容量により形成することも可能である。 The first sampling capacitor C11 and the second sampling capacitor C12 can also be formed by parasitic capacitance.
帰還部１５は、第１の帰還容量（帰還キャパシタ）Ｃ１３および第２の帰還容量（帰還キャパシタ）Ｃ１４を含んで構成されている。
The
第１の帰還容量Ｃ１３は出力ノードＮＤ１１とノードＮＤ１４との間に接続され、第２の帰還容量Ｃ１４は出力ノードＮＤ１２とノードＮＤ１３との間に接続されている。 The first feedback capacitor C13 is connected between the output node ND11 and the node ND14, and the second feedback capacitor C14 is connected between the output node ND12 and the node ND13.
第１の帰還容量Ｃ１３および第２の帰還容量Ｃ１４は、正帰還増幅器１０の出力ノードＮＤ１１、ＮＤ１２に発現する出力信号を負荷トランジスタであるＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のゲートに正帰還させている。
これにより、出力信号がＮＭＯＳトランジスタＮＴ１１，ＮＴ１２で増幅される。
The first feedback capacitor C13 and the second feedback capacitor C14 positively feed back the output signals appearing at the output nodes ND11 and ND12 of the
As a result, the output signal is amplified by the NMOS transistors NT11 and NT12.
第２の切替部１６は、第３のスイッチＳＷ１３〜第９のスイッチＳＷ１９を含んで構成されている。
The
第３のスイッチＳＷ１３は、正側入力端子ＴＩＮＰと差動増幅部１１のＰＭＯＳトランジスタＰＴ１１のゲートとを接続する正側入力ラインＬＩＮＰに接続（挿入）されている。
第４のスイッチＳＷ１４は、負側入力端子ＴＩＮＭと差動増幅部１１のＰＭＯＳトランジスタＰＴ１２のゲートとを接続する負側入力ラインＬＩＮＭに接続（挿入）されている。
第３のスイッチＳＷ１３および第４のスイッチＳＷ１４は、フェーズ信号Φがハイレベルのときオン状態に保持され、ローレベルのときオフ状態に保持される。
上述したように、フェーズ信号Φはリセットフェーズでハイレベルに設定され、比較フェーズでローレベルに設定される。
したがって、本実施形態において、第３のスイッチＳＷ１３および第４のスイッチＳＷ１４はリセットフェーズでオン状態に保持され、比較フェーズでオフ状態に保持される。
The third switch SW13 is connected (inserted) to the positive input line LINP that connects the positive input terminal TINP and the gate of the PMOS transistor PT11 of the
The fourth switch SW14 is connected (inserted) to a negative input line LINM that connects the negative input terminal TINM and the gate of the PMOS transistor PT12 of the
The third switch SW13 and the fourth switch SW14 are held in an on state when the phase signal Φ is at a high level, and held in an off state when the phase signal Φ is at a low level.
As described above, the phase signal Φ is set to a high level in the reset phase and set to a low level in the comparison phase.
Therefore, in the present embodiment, the third switch SW13 and the fourth switch SW14 are held in the on state in the reset phase and held in the off state in the comparison phase.
第５のスイッチＳＷ１５は、正側入力ラインＬＩＮＰのうち入力端子ＴＩＮＰと第３のスイッチＳＷ１３とを接続する正側入力ラインＬＩＮＰ１と基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）との間に接続されている。
第６のスイッチＳＷ１６は、負側入力ラインＬＩＮＭのうち入力端子ＴＩＮＭと第４のスイッチＳＷ１４とを接続する負側入力ラインＬＩＮＭ１と基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）との間に接続されている。
The fifth switch SW15 is connected between the positive input line LINP1 connecting the input terminal TINP and the third switch SW13 in the positive input line LINP and the reference potential VSS (for example, the ground potential GND). .
The sixth switch SW16 is connected between the negative input line LINM1 that connects the input terminal TINM and the fourth switch SW14 among the negative input line LINM and the reference potential VSS (for example, the ground potential GND). .
第７のスイッチＳＷ１７は、正側入力ラインＬＩＮＰのうちＰＭＯＳトランジスタＰＴ１１のゲートと第３のスイッチＳＷ１３とを接続する正側入力ラインＬＩＮＰ２と基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）との間に接続されている。
第８のスイッチＳＷ１８は、負側入力ラインＬＩＮＭのうちＰＭＯＳトランジスタＰＴ１２のゲートと第４のスイッチＳＷ１４とを接続する負側入力ラインＬＩＮＭ２と基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）との間に接続されている。
第９のスイッチＳＷ１９は、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２側の正側入力ラインＬＩＮＰ２と負側入力ラインＬＩＮＭ２との間に接続されている。
The seventh switch SW17 is connected between the positive input line LINP2 connecting the gate of the PMOS transistor PT11 and the third switch SW13 in the positive input line LINP and the reference potential VSS (for example, ground potential GND). ing.
The eighth switch SW18 is connected between the negative input line LINM2 connecting the gate of the PMOS transistor PT12 and the fourth switch SW14 in the negative input line LINM and the reference potential VSS (for example, the ground potential GND). ing.
The ninth switch SW19 is connected between the positive input line LINP2 and the negative input line LINM2 on the PMOS transistors PT11 and PT12 side.
第５〜第９のスイッチＳＷ１５〜ＳＷ１９は、フェーズ信号Φとは逆相の逆相信号／Φがハイレベルとのきオン状態に保持され、ローレベルのときオフ状態に保持される。
上述したように、フェーズ信号の逆相信号／Φはリセットフェーズでローレベルに設定され、比較フェーズでハイレベルに設定される。
したがって、本実施形態において、第５〜第９のスイッチＳＷ１５〜ＳＷ１９はリセットフェーズでオフ状態に保持され、比較フェーズでオン状態に保持される。
The fifth to ninth switches SW15 to SW19 are held in the on state when the reverse phase signal / Φ having a phase opposite to the phase signal Φ is at the high level, and are held in the off state when the phase signal is at the low level.
As described above, the antiphase signal / Φ of the phase signal is set to a low level in the reset phase and set to a high level in the comparison phase.
Therefore, in the present embodiment, the fifth to ninth switches SW15 to SW19 are held in the off state in the reset phase and are kept in the on state in the comparison phase.
ここで逆相とは、フェーズ信号Φがハイレベルのとき逆相信号／Φはローレベルをとり、フェーズ信号Φがローレベルのとき逆相信号／Φはハイレベルをとるような、位相が１８０°ずれているような関係をいう。 Here, the negative phase means that the phase signal Φ has a low level when the phase signal Φ is at a high level, and the phase 180 has a high level when the phase signal Φ has a low level. Denotes a relationship that is shifted.
第３〜第９のスイッチＳＷ１３〜ＳＷ１９は、電界効果トランジスタ、たとえばＮＭＯＳトランジスタにより形成される。 The third to ninth switches SW13 to SW19 are formed by field effect transistors, for example, NMOS transistors.
第２の切替部１６において、リセットフェーズでは第３のスイッチＳＷ１３および第４のスイッチＳＷ１４がオン状態となり、第５〜第９のスイッチＳＷ１５〜ＳＷ１９がオフ状態となることから、アナログ信号が差動増幅部１１に入力される。
比較フェーズでは、第３のスイッチＳＷ１３および第４のスイッチＳＷ１４がオフ状態となり、第５〜第９のスイッチＳＷ１５〜ＳＷ１９がオン状態となることから、差動増幅部１１の入力がリセットされる。
In the
In the comparison phase, the third switch SW13 and the fourth switch SW14 are turned off and the fifth to ninth switches SW15 to SW19 are turned on, so that the input of the
［正帰還増幅器の動作説明］
次に、上記構成を有する正帰還増幅器１０の動作を、図３および図４に関連付けて説明する。
図３は、本実施形態に係る正帰還増幅器１０のリセットフェーズ時の動作を説明するための図である。
図４は、本実施形態に係る正帰還増幅器１０の比較フェーズ時の動作を説明するための図である。
[Explanation of operation of positive feedback amplifier]
Next, the operation of the
FIG. 3 is a diagram for explaining the operation in the reset phase of the
FIG. 4 is a diagram for explaining the operation during the comparison phase of the
［リセットフェーズ時の動作］
リセットフェーズでは、第１の切替部１３および第２の切替部１６に、フェーズ信号Φがハイレベルで供給され、その逆相信号／Φがローレベルで供給される。
これにより、図３に示すように、第１の切替部１３では、第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がオン状態となる。その結果、負荷トランジスタとしてのＮＭＯＳトランジスタＮＴ１１およびＮＴ１２がダイオード接続される。
また、第２の切替部１６では、第３のスイッチＳＷ１３および第４のスイッチＳＷ１４がオン状態となり、第５〜第９のスイッチＳＷ１５〜ＳＷ１９がオフ状態となる。その結果、入力端子ＴＩＮＰ、ＴＩＮＭを介して入力された差動信号が差動増幅部１１に入力される。
[Operation during the reset phase]
In the reset phase, the phase signal Φ is supplied to the first switching unit 13 and the
Thereby, as shown in FIG. 3, in the 1st switching part 13, 1st switch SW11 and 2nd switch SW12 will be in an ON state. As a result, NMOS transistors NT11 and NT12 as load transistors are diode-connected.
In the
このように、リセットフェーズでは、正帰還増幅器１０の負荷部１２を形成するＮＭＯＳトランジスタＮＴ１１，ＮＴ１２がダイオード接続となり(図３)、正帰還増幅器１０の帯域が非常に高い。これはｇｍ/Ｃで表すことができ、サブミクロンプロセスになるとＧＨｚオーダーまで帯域が伸びる。
したがって、高速信号までサンプリング容量にサンプリングすることができる。
そのサンプリングされた信号情報と正帰還増幅器１０の出力オフセットをサンプリング容量Ｃ１１，Ｃ１２に保持する。
Thus, in the reset phase, the NMOS transistors NT11 and NT12 forming the load unit 12 of the
Therefore, even a high-speed signal can be sampled to the sampling capacity.
The sampled signal information and the output offset of the
ここで、差動増幅部１１のＰＭＯＳトランジスタＰＴ１１，ＰＴ１２への入力信号電圧をΔＶ，−ΔＶとし、サンプリング容量Ｃ１１，Ｃ１２への保持電圧は、［−ｇｍｐ／ｇｍｎ・ΔＶ］、［ｇｍｐ／ｇｍｎ・ΔＶ］となる。
ここで、（ｇｍｐ／ｇｍｎ）はＮＭＯＳトランジスタＮＴ１１，ＮＴ１２がダイオード接続された場合の利得を示す。
Here, input signal voltages to the PMOS transistors PT11 and PT12 of the
Here, (gmp / gmn) represents a gain when the NMOS transistors NT11 and NT12 are diode-connected.
［比較フェーズ時の動作］
比較フェーズでは、第１の切替部１３および第２の切替部１６に、フェーズ信号Φがローレベルで供給され、その逆相信号／Φがハイレベルで供給される。
これにより、図４に示すように、第１の切替部１３では、第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がオフ状態となる。その結果、負荷トランジスタとしてのＮＭＯＳトランジスタＮＴ１１およびＮＴ１２のダイオード接続状態が解除される。
また、第２の切替部１６では、第３のスイッチＳＷ１３および第４のスイッチＳＷ１４がオフ状態となり、第５〜第９のスイッチＳＷ１５〜ＳＷ１９がオン状態となる。その結果、差動増幅部１１の入力がリセットされる。
これに伴い、差動増幅部１１のＰＭＯＳトランジスタＰＴ１１，ＰＴ１２は電流源として機能する。
また、第１の帰還容量Ｃ１３および第２の帰還容量Ｃ１４により、正帰還増幅器１０の出力ノードＮＤ１１、ＮＤ１２に発現する出力信号が負荷トランジスタであるＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のゲートに正帰還される。
これにより、サンプリング容量Ｃ１１，Ｃ１２にサンプリングされた信号に応じて信号情報のみがＮＭＯＳトランジスタＮＴ１１，ＮＴ１２で増幅される。
このように、正帰還増幅器１０において、比較フェーズ時に差動増幅部１１の入力をリセットすることで、信号情報のみを増幅することができる。換言すれば、オフセットを圧縮できる。
[Operation during comparison phase]
In the comparison phase, the phase signal Φ is supplied to the first switching unit 13 and the
Thereby, as shown in FIG. 4, in the 1st switching part 13, 1st switch SW11 and 2nd switch SW12 will be in an OFF state. As a result, the diode connection state of the NMOS transistors NT11 and NT12 as the load transistors is released.
In the
Accordingly, the PMOS transistors PT11 and PT12 of the
Further, the output signals appearing at the output nodes ND11 and ND12 of the
Thereby, only the signal information is amplified by the NMOS transistors NT11 and NT12 according to the signals sampled by the sampling capacitors C11 and C12.
Thus, in the
正帰還増幅器においては、図１と同様の構成で、増幅器のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅するように構成することも可能である。この動作モードを第１のモードとする。
しかし、第１のモードの場合、入力にノイズが入ると、比較フェーズ時は正帰還をかけているため正常に増幅するまで時間を要してしまう。
The positive feedback amplifier can be configured in the same configuration as in FIG. 1 such that an offset is held in the sampling capacitor in the reset phase of the amplifier and a signal is input and amplified in the comparison phase. This operation mode is defined as a first mode.
However, in the first mode, if noise enters the input, it takes time to amplify normally because positive feedback is applied during the comparison phase.
これに対し、上記した本実施形態に係る正帰還増幅器の構成では、上記第１のモードとは異なる第２のモードで動作する。
すなわち、第２のモードでは、増幅器のリセットフェーズで信号をサンプリングすることから、増幅器自体の帯域が非常に高いため、入力信号にノイズが入っても高速に入力信号に追従し、信号を保存（保持）することができる。
比較フェーズでは増幅器の入力をリセットし、サンプリング容量にサンプリングされた信号で増幅動作を行うため、ノイズ耐性が非常に強くなる効果が得られる。
On the other hand, the configuration of the positive feedback amplifier according to this embodiment described above operates in a second mode different from the first mode.
That is, in the second mode, since the signal is sampled in the reset phase of the amplifier, the bandwidth of the amplifier itself is very high, so even if noise enters the input signal, it follows the input signal at high speed and stores the signal ( Hold).
In the comparison phase, the input of the amplifier is reset, and the amplification operation is performed with the signal sampled in the sampling capacitor, so that an effect of extremely increasing noise resistance can be obtained.
＜２．インターポレーション機能を備えた高ゲインの正帰還増幅器の第１の構成例＞
次に、正帰還増幅器をインターポレーション回路に応用した例を説明する。
図１の回路構成の正帰還増幅器１０を基本構成として、入力を多入力にすることで、インターポレーション機能を備えた高ゲイン（ハイゲイン）増幅器を構成することができる。
<2. First Configuration Example of High Gain Positive Feedback Amplifier with Interpolation Function>
Next, an example in which a positive feedback amplifier is applied to an interpolation circuit will be described.
With the
図５は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器の第１の構成例を示す回路図である。 FIG. 5 is a circuit diagram showing a first configuration example of a high-gain positive feedback amplifier having an interpolation function according to the present embodiment.
図５の正帰還増幅器１０Ａが図１の正帰還増幅器１０と異なる点は、入力部を形成する差動増幅部が複数配置され、多入力の増幅器として構成されていることにある。
また、正帰還増幅器１０Ａでは、出力ノードＮＤ１１が負側出力端子ＴＯＵＴＭに接続され、出力ノードＮＤ１２が正側出力端子ＴＯＵＴＰに接続されている。
図５の正帰還増幅器１０Ａでは、一例として２入力構成で、２つの差動増幅部１１−１および１１−２が配置されている。入力は３入力以上であってもよく、その場合、差動増幅部の数が入力数に応じて増加する。
The
In the
In the
差動増幅部１１−１は、差動対トランジスタを形成する２つのＰＭＯＳトランジスタＰＴ１１−１，ＰＴ１２−１、および電流源Ｉ１１−１を含んで構成されている。 The differential amplifier 11-1 includes two PMOS transistors PT11-1 and PT12-1 that form a differential pair transistor, and a current source I11-1.
ＰＭＯＳトランジスタＰＴ１１−１およびＰＴ１２−１のソースが電流源Ｉ１１−１に接続され、電流源Ｉ１１−１は電源電圧ＶＤＤが供給される電源電圧源ＬＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ１１−１のドレインが出力端子ＴＯＵＴＭに接続されたノードＮＤ１１に接続され、ゲートが正側入力ラインＬＩＮＰ１１により正側入力端子ＴＩＮＰ１に接続されている。
ＰＭＯＳトランジスタＰＴ１２−１のドレインが出力端子ＴＯＵＴＰに接続されたノードＮＤ１２に接続され、ゲートが負側入力ラインＬＩＮＭ１１により負側入力端子ＴＩＮＭ１に接続されている。
The sources of the PMOS transistors PT11-1 and PT12-1 are connected to the current source I11-1, and the current source I11-1 is connected to the power supply voltage source LVDD to which the power supply voltage VDD is supplied.
The drain of the PMOS transistor PT11-1 is connected to the node ND11 connected to the output terminal TOUTM, and the gate is connected to the positive input terminal TINP1 by the positive input line LINP11.
The drain of the PMOS transistor PT12-1 is connected to the node ND12 connected to the output terminal TOUTP, and the gate is connected to the negative input terminal TINM1 by the negative input line LINM11.
差動増幅部１１−２は、差動対トランジスタを形成する２つのＰＭＯＳトランジスタＰＴ１１−２，ＰＴ１２−２、および電流源Ｉ１１−２を含んで構成されている。 The differential amplifying unit 11-2 includes two PMOS transistors PT11-2 and PT12-2 that form a differential pair transistor, and a current source I11-2.
ＰＭＯＳトランジスタＰＴ１１−２およびＰＴ１２−２のソースが電流源Ｉ１１−２に接続され、電流源Ｉ１１−２は電源電圧ＶＤＤが供給される電源電圧源ＬＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ１１−２のドレインが出力端子ＴＯＵＴＭに接続されたノードＮＤ１１に接続され、ゲートが正側入力ラインＬＩＮＰ１２により正側入力端子ＴＩＮＰ２に接続されている。
ＰＭＯＳトランジスタＰＴ１２−２のドレインが出力端子ＴＯＵＴＰに接続されたノードＮＤ１２に接続され、ゲートが負側入力ラインＬＩＮＭ１２により負側入力端子ＴＩＮＭ２に接続されている。
The sources of the PMOS transistors PT11-2 and PT12-2 are connected to the current source I11-2, and the current source I11-2 is connected to the power supply voltage source LVDD to which the power supply voltage VDD is supplied.
The drain of the PMOS transistor PT11-2 is connected to the node ND11 connected to the output terminal TOUTM, and the gate is connected to the positive input terminal TINP2 by the positive input line LINP12.
The drain of the PMOS transistor PT12-2 is connected to the node ND12 connected to the output terminal TOUTP, and the gate is connected to the negative input terminal TINM2 by the negative input line LINM12.
この例において、ＰＭＯＳトランジスタＰＴ１１−１，ＰＴ１１−２，ＰＴ１２−１，ＰＴ１２−２のトランスコンダクタンスはｇｍｐである。 In this example, the transconductance of the PMOS transistors PT11-1, PT11-2, PT12-1, and PT12-2 is gmp.
図５において、差動増幅部１１−１のＰＭＯＳトランジスタＰＴ１１−１，ＰＴ１２−１への入力信号電圧をΔＶ１，−ΔＶ１とし、差動増幅部１１−２のＰＭＯＳトランジスタＰＴ１１−２，ＰＴ１２−２への入力信号電圧をΔＶ２，−ΔＶ２とする。
この多入力の正帰還増幅器１０Ａにおいては、２つの信号を合成（加算）し、合成信号（加算信号）［−（Δ１＋Δ２）］、［（Δ１＋Δ２）］を利得（ｇｍＰ／ｇｍｎ）をもって増幅した補間信号が生成される。
In FIG. 5, input signal voltages to the PMOS transistors PT11-1 and PT12-1 of the differential amplifying unit 11-1 are ΔV1 and −ΔV1, and the PMOS transistors PT11-2 and PT12-2 of the differential amplifying unit 11-2 are used. The input signal voltage to is assumed to be ΔV2, −ΔV2.
In this multi-input
＜３．インターポレーション機能を備えた高ゲインの正帰還増幅器の第２の構成例＞
図６は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器の第２の構成例を示す回路図である。
<3. Second Configuration Example of High Gain Positive Feedback Amplifier with Interpolation Function>
FIG. 6 is a circuit diagram showing a second configuration example of a high gain positive feedback amplifier having an interpolation function according to the present embodiment.
図６の正帰還増幅器１０Ｂが図５の正帰還増幅器１０Ａと異なる点は、各差動増幅部の電流源の電流量を変えて、電流比を持たせることで、２つの出力信号に任意に重み付けした信号として出力可能に構成されていることにある。
正帰還増幅器１０Ｂは、構成によって種々選択できるが、たとえば２つの出力信号に３：５の重み付けをして出力するなど、任意に重み付けして信号を出力することが可能である。
正帰還増幅器１０Ｂは、たとえばＡＤ変換器の比較器の精度を緩和するために、２つの出力信号に冗長電圧を持たせて出力することが可能となっている。
The
The
The
＜４．インターポレーション回路の第１の構成例＞
図７は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器を適用したインターポレーション回路の第１の構成例を示す図である。
<4. First Configuration Example of Interpolation Circuit>
FIG. 7 is a diagram illustrating a first configuration example of an interpolation circuit to which a high-gain positive feedback amplifier having an interpolation function according to the present embodiment is applied.
図７のインターポレーション回路２０は、２入力の正帰還増幅器２１−１，２１−２，２１−３、第２の切替部２２−１，２２−２、入力端子ＴＩＮＰ２１，ＴＩＮＰ２２、および出力端子ＴＯＵＴ２１，ＴＯＵＴ２２，ＴＯＵＴ２３を有する。
なお、図７では説明を簡単化するために正側の入力信号に対応する構成として示されている。
The
In FIG. 7, the configuration corresponding to the input signal on the positive side is shown to simplify the description.
２入力の正帰還増幅器２１−１，２１−２，２１−３は、基本的に図５（または図６）と同様の構成を有する。 The two-input positive feedback amplifiers 21-1, 21-2 and 21-3 basically have the same configuration as that of FIG. 5 (or FIG. 6).
正帰還増幅器２１−１は、切替部２２−１を介して入力端子ＴＩＮＰ２１から入力される信号ＩＮＰ１（以降、Ｂとする）の入力、および入力のリセットが行われ、信号Ｂを所定の利得（ｇｍｐ／ｇｍｎ）をもって増幅し、出力端子ＴＯＵＴ２１に出力する。 The positive feedback amplifier 21-1 receives a signal INP 1 (hereinafter referred to as “B”) input from the input terminal TINP 21 via the switching unit 22-1 and resets the input so that the signal B has a predetermined gain ( gmp / gmn) and output to the output terminal TOUT21.
正帰還増幅器２１−２は、切替部２２−１を介して入力端子ＴＩＮＰ２１から入力される信号Ｂおよび切替部２２−１を介して入力端子ＴＩＮＰ２１から入力される信号ＩＮＰ２（以降、Ａとする）の入力、および入力のリセットが行われる。
正帰還増幅器２１−２は、信号Ａおよび信号Ｂを合成し、所定の利得（ｇｍｐ／ｇｍｎ）をもって増幅して補間信号Ｃ（＝Ａ＋Ｂ＝ＩＮＰ１＋ＩＮＰ２）を生成し、出力端子ＴＯＵＴ２２に出力する。
The positive feedback amplifier 21-2 includes a signal B input from the input terminal TINP21 through the switching unit 22-1, and a signal INP2 input from the input terminal TINP21 through the switching unit 22-1 (hereinafter referred to as A). And resetting the input.
The positive feedback amplifier 21-2 combines the signal A and the signal B, amplifies the signal A and the signal B with a predetermined gain (gmp / gmn), generates an interpolation signal C (= A + B = INP1 + INP2), and outputs it to the output terminal TOUT22.
正帰還増幅器２１−３は、切替部２２−１を介して入力端子ＴＩＮＰ２２から入力される信号Ａの入力、および入力のリセットが行われ、信号Ａを所定の利得（ｇｍｐ／ｇｍｎ）をもって増幅し、出力端子ＴＯＵＴ２３に出力する。 The positive feedback amplifier 21-3 receives the signal A input from the input terminal TINP22 via the switching unit 22-1 and resets the input, and amplifies the signal A with a predetermined gain (gmp / gmn). , Output to the output terminal TOUT23.
切替部２２−１は、サンプリング用キャパシタＣ２１−１、スイッチＳＷ２１−１，ＳＷ２２−１，ＳＷ２３−１、およびノードＮＤ２１−１、ＮＤ２２−１を含んで構成されている。 The switching unit 22-1 includes a sampling capacitor C21-1, switches SW21-1, SW22-1 and SW23-1, and nodes ND21-1 and ND22-1.
キャパシタＣ２１−１が入力端子ＴＩＮＰ２１とノードＮＤ２１−１との間に接続されている。
スイッチＳＷ２１−１がノードＮＤ２１−１とノードＮＤ２２−１との間に接続されている。ノードＮＤ２２−１は正帰還増幅器２１−１の２入力および正帰還増幅器２１−２の一方の入力に接続されている。
スイッチＳＷ２２−１がノードＮＤ２１−１と固定電位ＶＣとの間に接続されている。ここで、固定電位とは接地電位ＧＮＤである。
スイッチＳＷ２２−１がノードＮＤ２２−１と固定電位ＶＣとの間に接続されている。
A capacitor C21-1 is connected between the input terminal TINP21 and the node ND21-1.
A switch SW21-1 is connected between the node ND21-1 and the node ND22-1. Node ND22-1 is connected to two inputs of positive feedback amplifier 21-1 and one input of positive feedback amplifier 21-2.
A switch SW22-1 is connected between the node ND21-1 and the fixed potential VC. Here, the fixed potential is the ground potential GND.
A switch SW22-1 is connected between the node ND22-1 and the fixed potential VC.
切替部２２−１において、スイッチＳＷ２１−１はフェーズ信号Φによりオン、オフさされ、スイッチＳＷ２２−１，ＳＷ２３−１はフェーズ信号Φの逆相信号／Φによりオン、オフされる。 In the switching unit 22-1, the switch SW21-1 is turned on and off by the phase signal Φ, and the switches SW22-1 and SW23-1 are turned on and off by the reverse phase signal / Φ of the phase signal Φ.
切替部２２−１において、フェーズ信号Φがローレベルで、逆相信号／Φがハイレベルのとき、スイッチＳＷ２１−１がオフ状態となり、スイッチＳＷ２２−１，ＳＷ２３−１がオン状態となる。
このとき、切替部２２−１においては、ノードＮＤ２１−１とノードＮＤ２２−１が電気的に切り離される。
そして、切替部２２−１は、スイッチＳＷ２２−１がオン状態となって、ノードＮＤ２１−１が固定電位ＶＣに接続された状態で、キャパシタＣ２１−１に入力信号Ｂをサンプリングする。
また、切替部２２−１は、スイッチＳＷ２３−１がオン状態となって、ノードＮＤ２２−１が固定電位ＶＣに接続された状態で、正帰還増幅器２１−１の２入力および正帰還増幅器２１−２の一方の入力をリセットする。
In the switching unit 22-1, when the phase signal Φ is at a low level and the reverse phase signal / Φ is at a high level, the switch SW21-1 is turned off, and the switches SW22-1 and SW23-1 are turned on.
At this time, in the switching unit 22-1, the node ND21-1 and the node ND22-1 are electrically disconnected.
Then, the switching unit 22-1 samples the input signal B in the capacitor C21-1 in a state where the switch SW22-1 is turned on and the node ND21-1 is connected to the fixed potential VC.
In addition, the switching unit 22-1 includes the two inputs of the positive feedback amplifier 21-1 and the positive feedback amplifier 21- in a state where the switch SW23-1 is turned on and the node ND22-1 is connected to the fixed potential VC. Reset one input of 2.
切替部２２−１において、フェーズ信号Φがハイレベルで、逆相信号／Φがローレベルのとき、スイッチＳＷ２１−１がオン状態となり、スイッチＳＷ２２−１，ＳＷ２３−１がオフ状態となる。
このとき、切替部２２−１においては、ノードＮＤ２１−１とノードＮＤ２２−１が電気的に接続される。
また、切替部２２−１は、スイッチＳＷ２２−１，ＳＷ２３−１がオフ状態となって、リセット状態が解除される。
そして、切替部２２−１は、キャパシタＣ２１−１にサンプリングした信号Ｂを正帰還増幅器２１−１の２入力および正帰還増幅器２１−２の一方の入力に供給する。
In the switching unit 22-1, when the phase signal Φ is at a high level and the reverse phase signal / Φ is at a low level, the switch SW21-1 is turned on and the switches SW22-1 and SW23-1 are turned off.
At this time, in the switching unit 22-1, the node ND21-1 and the node ND22-1 are electrically connected.
In the switching unit 22-1, the switches SW22-1 and SW23-1 are turned off and the reset state is released.
Then, the switching unit 22-1 supplies the signal B sampled to the capacitor C21-1 to the two inputs of the positive feedback amplifier 21-1 and one input of the positive feedback amplifier 21-2.
切替部２２−２は、サンプリング用キャパシタＣ２１−２、スイッチＳＷ２１−２，ＳＷ２２−２，ＳＷ２３−２、およびノードＮＤ２１−２、ＮＤ２２−２を含んで構成されている。 The switching unit 22-2 includes a sampling capacitor C21-2, switches SW21-2, SW22-2, and SW23-2, and nodes ND21-2 and ND22-2.
キャパシタＣ２１−２が入力端子ＴＩＮＰ２２とノードＮＤ２１−２との間に接続されている。
スイッチＳＷ２１−２がノードＮＤ２１−２とノードＮＤ２２−２との間に接続されている。ノードＮＤ２２−２は正帰還増幅器２１−３の２入力および正帰還増幅器２１−２の他方の入力に接続されている。
スイッチＳＷ２２−２がノードＮＤ２１−２と固定電位ＶＣとの間に接続されている。
スイッチＳＷ２２−２がノードＮＤ２２−２と固定電位ＶＣとの間に接続されている。
Capacitor C21-2 is connected between input terminal TINP22 and node ND21-2.
A switch SW21-2 is connected between the node ND21-2 and the node ND22-2. The node ND22-2 is connected to the two inputs of the positive feedback amplifier 21-3 and the other input of the positive feedback amplifier 21-2.
A switch SW22-2 is connected between the node ND21-2 and the fixed potential VC.
A switch SW22-2 is connected between the node ND22-2 and the fixed potential VC.
切替部２２−２において、スイッチＳＷ２１−２はフェーズ信号Φによりオン、オフさされ、スイッチＳＷ２２−２，ＳＷ２３−２はフェーズ信号Φの逆相信号／Φによりオン、オフされる。 In the switching unit 22-2, the switch SW21-2 is turned on and off by the phase signal Φ, and the switches SW22-2 and SW23-2 are turned on and off by the reverse phase signal / Φ of the phase signal Φ.
切替部２２−２において、フェーズ信号Φがローレベルで、逆相信号／Φがハイレベルのとき、スイッチＳＷ２１−２がオフ状態となり、スイッチＳＷ２２−２，ＳＷ２３−２がオン状態となる。
このとき、切替部２２−２においては、ノードＮＤ２１−２とノードＮＤ２２−２が電気的に切り離される。
そして、切替部２２−２は、スイッチＳＷ２２−２がオン状態となって、ノードＮＤ２１−２が固定電位ＶＣに接続された状態で、キャパシタＣ２１−２に入力信号Ａをサンプリングする。
また、切替部２２−２は、スイッチＳＷ２３−２がオン状態となって、ノードＮＤ２２−２が固定電位ＶＣに接続された状態で、正帰還増幅器２１−３の２入力および正帰還増幅器２１−２の他方の入力をリセットする。
In the switching unit 22-2, when the phase signal Φ is at a low level and the reverse phase signal / Φ is at a high level, the switch SW21-2 is turned off and the switches SW22-2 and SW23-2 are turned on.
At this time, in the switching unit 22-2, the node ND21-2 and the node ND22-2 are electrically disconnected.
Then, the switching unit 22-2 samples the input signal A to the capacitor C21-2 in a state where the switch SW22-2 is turned on and the node ND21-2 is connected to the fixed potential VC.
In addition, the switching unit 22-2 has two inputs of the positive feedback amplifier 21-3 and the positive feedback amplifier 21- in a state where the switch SW23-2 is turned on and the node ND22-2 is connected to the fixed potential VC. Reset the other input of 2.
切替部２２−２において、フェーズ信号Φがハイレベルで、逆相信号／Φがローレベルのとき、スイッチＳＷ２１−２がオン状態となり、スイッチＳＷ２２−２，ＳＷ２３−２がオフ状態となる。
このとき、切替部２２−２においては、ノードＮＤ２１−２とノードＮＤ２２−２が電気的に接続される。
また、切替部２２−２は、スイッチＳＷ２２−２，ＳＷ２３−２がオフ状態となって、リセット状態が解除される。
そして、切替部２２−２は、キャパシタＣ２１−２にサンプリングした信号Ｂを正帰還増幅器２１−２３の２入力および正帰還増幅器２１−２の他方の入力に供給する。
In the switching unit 22-2, when the phase signal Φ is high level and the reverse phase signal / Φ is low level, the switch SW21-2 is turned on and the switches SW22-2 and SW23-2 are turned off.
At this time, in the switching unit 22-2, the node ND21-2 and the node ND22-2 are electrically connected.
Further, the switching unit 22-2 is released from the reset state because the switches SW22-2 and SW23-2 are turned off.
Then, the switching unit 22-2 supplies the signal B sampled to the capacitor C21-2 to the two inputs of the positive feedback amplifier 21-23 and the other input of the positive feedback amplifier 21-2.
以上の構成を有するインターポレーション回路２０は、基本的に前述した第１のモードＭＤ１と第２のモードＭＤ２のいずれのモードでも動作可能である。
The
第１のモードＭＤ１は、正帰還増幅器２１−１〜２１−３のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅する。
この第１のモードＭＤ１では、図１および図５の正帰還増幅器１０および１０Ａにおいて、第１の切替部１３の第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がフェーズ信号Φではなくその逆相信号／Φでオン、オフされる。
In the first mode MD1, the offset is held in the sampling capacitor in the reset phase of the positive feedback amplifiers 21-1 to 21-3, and a signal is input and amplified in the comparison phase.
In the first mode MD1, in the
第２のモードＭＤ２は、増幅器のリセットフェーズで信号をサンプリングし、比較フェーズでは増幅器の入力をリセットし、サンプリング容量にサンプリングされた信号で増幅動作を行う。
この第２のモードＮＤ２では、図１および図５の正帰還増幅器１０および１０Ａに示すように、第１の切替部１３の第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がフェーズ信号Φでオン、オフされる。
In the second mode MD2, the signal is sampled in the reset phase of the amplifier, the input of the amplifier is reset in the comparison phase, and the amplification operation is performed with the signal sampled in the sampling capacitor.
In the second mode ND2, as shown in the
以上のように、インターポレーション回路２０に多入力の正帰還増幅器を適用したことにより、以下の効果を得ることができる。
As described above, by applying the multi-input positive feedback amplifier to the
図８は、単入力の正帰還増幅器を適用したインターポレーション回路を示す図である。
図８のインターポレーション回路３０は、単入力の正帰還増幅器３１−１〜３１−３、増幅器（アンプ）３２−１〜３２−３、および切替部３３−１，３３−２を有する。
図８の単入力の正帰還増幅器は、第１のモードＭＤ１で動作するように制御される例を示している。
図８のインターポレーション回路３０では、インターポレーションを行うときは正帰還増幅器３１−１〜３１−３の手前で増幅器３２−１〜３２−３によるアンプインターポレーションを行う必要がある。
なお、アンプインターポレーションに代えて容量インターポレーションが行われる。
FIG. 8 is a diagram showing an interpolation circuit to which a single-input positive feedback amplifier is applied.
8 includes single-input positive feedback amplifiers 31-1 to 31-3, amplifiers (amplifiers) 32-1 to 32-3, and switching units 33-1 and 33-2.
The single-input positive feedback amplifier of FIG. 8 shows an example controlled to operate in the first mode MD1.
In the
Capacitance interpolation is performed instead of amplifier interpolation.
これに対して、本実施形態に係るインターポレーション回路２０は多入力の高ゲイン正帰還増幅器を適用していることから、アンプインターポレーションや容量インターポレーションが不要となり、プリアンプを多段に接続する必要がない。
このように、本実施形態のインターポレーション回路では、正帰還増幅器自体で高ゲインを実現することができるため、多段に接続していたプリアンプが不要となるため、面積・電力が大きく削減できるという効果がある。
また、正帰還増幅器は、オフセットを圧縮する機能を持っているため、入力換算オフセットが比較器（コンパレータ）のオフセットで決まる。また、正帰還増幅器自体が高ゲインを持っているため、コンパレータ自体のオフセットも大きく設計してもほとんど特性に見えないため、小さく設計することができるという効果が得られる。
On the other hand, since the
As described above, in the interpolation circuit of this embodiment, since the high gain can be realized by the positive feedback amplifier itself, the preamplifier connected in multiple stages becomes unnecessary, and the area and power can be greatly reduced. effective.
Further, since the positive feedback amplifier has a function of compressing the offset, the input conversion offset is determined by the comparator (comparator) offset. In addition, since the positive feedback amplifier itself has a high gain, even if the offset of the comparator itself is designed to be large, the characteristics hardly appear, so that an effect that the design can be made small can be obtained.
また、図８に示すように、インターポレーションを行うときは正帰還増幅器の手前で容量インターポレーションやＡＭＰインターポレーションを行うように構成していた理由には次の理由が含まれる。
すなわち、第１のモードＭＤ１で動作する正帰還増幅器でインターポレーションを行うと、入力される信号のセトリング差により正帰還が早くかかる信号と、遅くかかる信号が発生し正常なインターポレーション動作を行うことができなくなることがあるからである。より具体的に図９および図１０に関連付けて説明する。
Further, as shown in FIG. 8, the reason why the configuration is such that the capacitance interpolation and the AMP interpolation are performed before the positive feedback amplifier when performing the interpolation includes the following reasons.
That is, when interpolation is performed with a positive feedback amplifier that operates in the first mode MD1, a signal that requires fast feedback due to a settling difference between input signals and a signal that requires slow delay are generated and normal interpolation operation is performed. This is because it may not be possible. More specific description will be given in association with FIG. 9 and FIG.
図９は、第１のモードＭＤ１で動作する正帰還増幅器でインターポレーションを行う場合の課題を説明するための図である。
図１０は、第２のモードＭＤ２で動作する正帰還増幅器でインターポレーションを行う場合の利点を説明するための図である。
なお、図９中、ｔｒは第２のモードＭＤ２で動作する正帰還増幅器１０Ａのリセット終了時刻を示している。
FIG. 9 is a diagram for explaining a problem when interpolation is performed by a positive feedback amplifier that operates in the first mode MD1.
FIG. 10 is a diagram for explaining an advantage when interpolation is performed by a positive feedback amplifier operating in the second mode MD2.
In FIG. 9, tr represents the reset end time of the
第１のモードＭＤ１で動作する正帰還増幅器でインターポレーションを行う場合、図９に示すように、補間信号Ｃの積分動作を行うため、信号Ａと信号Ｂのセトリング差を積分することになってしまう。その結果、セトリングが見えないような工夫が必要となる。 When interpolation is performed with the positive feedback amplifier operating in the first mode MD1, the settling difference between the signal A and the signal B is integrated in order to perform the integration operation of the interpolation signal C as shown in FIG. End up. As a result, it is necessary to devise such that settling is not visible.
これに対して、第２のモードＭＤ２で動作する正帰還増幅器１０Ａでインターポレーションを行う場合、正帰還増幅器のリセット時に信号をサンプリングすることで、セトリング差に対して耐性が向上する。
その理由は、図１０に示すように、サンプリングした信号、つまり信号の最終到達点のみが重要となり、セトリング時の帯域差は見えてこないためである。
On the other hand, when interpolation is performed with the
This is because, as shown in FIG. 10, only the sampled signal, that is, the final arrival point of the signal is important, and the band difference at the time of settling cannot be seen.
＜５．インターポレーション回路の第２の構成例＞
図１１は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器を適用したインターポレーション回路の第２の構成例を示す図である。
<5. Second Configuration Example of Interpolation Circuit>
FIG. 11 is a diagram illustrating a second configuration example of an interpolation circuit to which a high-gain positive feedback amplifier having an interpolation function according to the present embodiment is applied.
図１１のインターポレーション回路２０Ａが図７のインターポレーション回路２０と異なる点は次の通りである。
図７のインターポレーション回路２０は、正帰還増幅器２１−１〜２１−３の動作モードが固定で、第１のモードＭＤ１か第２のモードＭＤ２のいずれかで動作するように構成されている。
これに対して、図１１のインターポレーション回路２０Ａは、モード信号ＭＤに応じて正帰還増幅器２１−１〜２１−３が第１のモードＭＤ１または第２のモードＭＤ２で選択的に動作可能に構成されている。
The
The
On the other hand, the
図１２（Ａ）〜（Ｃ）は、図１１のインターポレーション回路における第１のモード時の正帰還増幅器、インターポレーション回路の構成、および動作概要波形を示す図である。
図１３（Ａ）〜（Ｃ）は、図１１のインターポレーション回路における第２のモード時の正帰還増幅器、インターポレーション回路の構成、および動作概要波形を示す図である
FIGS. 12A to 12C are diagrams showing the positive feedback amplifier, the configuration of the interpolation circuit, and the operation outline waveform in the first mode in the interpolation circuit of FIG.
FIGS. 13A to 13C are diagrams showing the configuration of the positive feedback amplifier, the interpolation circuit, and the operation outline waveform in the second mode in the interpolation circuit of FIG.
前述したように、第１のモードＭＤ１は、正帰還増幅器２１−１〜２１−３のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅する。
この第１のモードＭＤ１では、図１２（Ａ）に示すように、第１の切替部１３の第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がフェーズ信号Φではなくその逆相信号／Φでオン、オフされる。
As described above, in the first mode MD1, the offset is held in the sampling capacitor in the reset phase of the positive feedback amplifiers 21-1 to 21-3, and a signal is input and amplified in the comparison phase.
In the first mode MD1, as shown in FIG. 12A, the first switch SW11 and the second switch SW12 of the first switching unit 13 are turned on not by the phase signal Φ but by the opposite phase signal / Φ. Turned off.
第２のモードＭＤ２は、増幅器のリセットフェーズで信号をサンプリングし、比較フェーズでは増幅器の入力をリセットし、サンプリング容量にサンプリングされた信号で増幅動作を行う。
この第２のモードＮＤ２では、図１３（Ａ）に示すように、第１の切替部１３の第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がフェーズ信号Φでオン、オフされる。
In the second mode MD2, the signal is sampled in the reset phase of the amplifier, the input of the amplifier is reset in the comparison phase, and the amplification operation is performed with the signal sampled in the sampling capacitor.
In the second mode ND2, as shown in FIG. 13A, the first switch SW11 and the second switch SW12 of the first switching unit 13 are turned on and off by the phase signal Φ.
ここで、第１のモードＭＤ１でのインターポレーションと第２のモードＭＤ２でのインターポレーションとを比較する。 Here, the interpolation in the first mode MD1 is compared with the interpolation in the second mode MD2.
第１のモードＭＤ１でのインターポレーションでは、フェーズ信号Φの逆相信号／Φのタイミングで、オフセットをサンプリング容量Ｃ１１、Ｃ１２に保持し、フェーズ信号Φのタイミングでアナログ信号を増幅する。
したがって、第１のモードＭＤ１でのインターポレーションでは、レイテンシとして、アナログ信号に対して遅延がない。
In the interpolation in the first mode MD1, the offset is held in the sampling capacitors C11 and C12 at the timing of the reverse phase signal / Φ of the phase signal Φ, and the analog signal is amplified at the timing of the phase signal Φ.
Therefore, in the interpolation in the first mode MD1, there is no delay with respect to the analog signal as latency.
第２のモードＮＤ２でのインターポレーションでは、フェーズ信号Φのタイミングで、オフセットおよびアナログ信号をサンプリング容量Ｃ１１，Ｃ１２に保持し、フェーズ信号Φの逆相信号／Φのタイミングでアナログ信号を増幅する。
したがって、第２のモードＭＤ２でのインターポレーションでは、レイテンシとして、アナログ信号に対して、半クロック遅延がある。
In the interpolation in the second mode ND2, the offset and the analog signal are held in the sampling capacitors C11 and C12 at the timing of the phase signal Φ, and the analog signal is amplified at the timing of the reverse phase signal / Φ of the phase signal Φ. .
Therefore, in the interpolation in the second mode MD2, there is a half clock delay as an latency with respect to the analog signal.
第２のモードＭＤ２のインターポレーションが第１のモードＭＤ２のインターポレーションに対して優位な点は次の通りである。
第１のモードＭＤでのインターポレーションでは、入力されるアナログ信号を増幅するため、補間信号Ｃのセトリングが見えてしまい、誤差信号を増幅してしまう可能性がある。
これに対して、第２のモードＭＤ２でのインターポレーションでは、サンプリングされたアナログ信号を増幅するため、その点の課題がない。
The advantage of the second mode MD2 interpolation over the first mode MD2 interpolation is as follows.
In the interpolation in the first mode MD, the input analog signal is amplified, so that the settling of the interpolation signal C can be seen, and the error signal may be amplified.
On the other hand, the interpolation in the second mode MD2 amplifies the sampled analog signal, so there is no problem in that respect.
上述した実施形態では、正帰還増幅器において、第１の導電型をｐチャネル、第２の導電型をｎチャネルとし、差動増幅部の差動対トランジスタをＰＭＯＳトランジスタで形成し、負荷部の負荷トランジスタをＮＭＯＳトランジスタで形成している。
本技術は、図１４および図１５の正帰還増幅器１０Ｃ，１０Ｄのように示すように、逆極性の場合にも適用することが可能である。
すなわち、正帰還増幅器１０Ｃ，１０Ｄにおいて、第１の導電型をｎチャネル、第２の導電型をｐチャネルとし、差動増幅部の差動対トランジスタをＮＭＯＳトランジスタで形成し、負荷部の負荷トランジスタをＰＭＯＳトランジスタで形成することも可能である。
ただし、差動増幅部および負荷部が接続される電源系は図１等とは逆となる。
In the embodiment described above, in the positive feedback amplifier, the first conductivity type is the p-channel, the second conductivity type is the n-channel, the differential pair transistor of the differential amplifier section is formed of the PMOS transistor, and the load of the load section The transistor is an NMOS transistor.
The present technology can also be applied to the case of reverse polarity as shown by the
That is, in the
However, the power supply system to which the differential amplifying unit and the load unit are connected is opposite to that shown in FIG.
なお、本技術は以下のような構成もとることができる。
（１）第１の出力ノードと、
第２の出力ノードと、
入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに接続された少なくとも一つの差動増幅部と、
上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、
上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、
上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、
上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、
リセットフェーズおよび比較フェーズで動作可能で、
上記リセットフェーズにおいて、
上記差動増幅部は、信号が入力され、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、
上記比較フェーズにおいて、
上記差動増幅部は、入力がリセットされ、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える
正帰還増幅器。
（２）複数の上記差動増幅部を含み、
上記各差動増幅部は、
上記第１の差動トランジスタの出力端が上記第１の出力ノードに共通に接続され、
上記第２の差動トランジスタの出力端が上記第２の出力ノードに共通に接続されている
上記（１）記載の正帰還増幅器。
（３）上記リセットフェーズにおいて、
上記第１のサンプリング容量および第２のサンプリング容量は、アナログ信号とオフセットをサンプリングし、
上記比較フェーズにおいて、
上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第１のサンプリング容量および第２のサンプリング容量に保持された情報に応じて信号を増幅する
上記（１）または（２）記載の正帰還増幅器。
（４）上記差動増幅部の入力側に配置され、上記リセットフェーズにおいて、上記差動増幅部に信号を入力し、上記比較フェーズにおいて、上記差動増幅部の入力をリセットする第２の切替部を含む
上記（１）から（３）のいずれか一に記載の正帰還増幅器。
（５）上記差動増幅部の上記第１の差動トランジスタおよび上記第２の差動トランジスタは、ソース同士が電流源に接続された第１導電型の電界効果トランジスタにより形成され、
上記負荷部はの上記第１の負荷トランジスタおよび上記第２の負荷トランジスタは、第２導電型の電界効果トランジスタにより形成され、
上記第１の差動トランジスタのドレインと上記第１の負荷トランジスタのドレインが接続され、当該接続点により上記第１の出力ノードが形成され、
上記第２の差動トランジスタのドレインと上記第２の負荷トランジスタのドレインが接続され、当該接続点により上記第２の出力ノードが形成されている
上記（１）から（４）のいずれか一に記載の正帰還増幅器。
（６）上記第１の切替部により上記第１の負荷トランジスタおよび第２の負荷トランジスタは、上記リセットフェーズにおいて、制御端子であるゲートとドレインが接続されてダイオード接続状態となり、上記比較フェーズにおいて、当該ダイオード接続状態が解除される
上記（５）記載の正帰還増幅器。
（７）入力される複数の信号により補間信号を生成する正帰還増幅器を有し、
上記正帰還増幅器は、
第１の出力ノードと、
第２の出力ノードと、
入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに共通に接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに共通に接続された複数の差動増幅部と、
上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、
上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、
上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、
上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、
リセットフェーズおよび比較フェーズで動作可能で、
上記リセットフェーズにおいて、
上記差動増幅部は、信号が入力され、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、
上記比較フェーズにおいて、
上記差動増幅部は、入力がリセットされ、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える
インターポレーション回路。
（８）上記リセットフェーズにおいて、
上記第１のサンプリング容量および第２のサンプリング容量は、アナログ信号とオフセットをサンプリングし、
上記比較フェーズにおいて、
上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第１のサンプリング容量および第２のサンプリング容量に保持された情報に応じて合成した信号を増幅する
請求項７記載のインターポレーション回路。
（９）上記各差動増幅部の入力側に配置され、上記リセットフェーズにおいて、上記差動増幅部に信号を入力し、上記比較フェーズにおいて、上記差動増幅部の入力をリセットする第２の切替部を含む
上記（７）または（８）記載のインターポレーション回路。
（１０）上記差動増幅部の上記第１の差動トランジスタおよび上記第２の差動トランジスタは、ソース同士が電流源に接続された第１導電型の電界効果トランジスタにより形成され、
上記負荷部はの上記第１の負荷トランジスタおよび上記第２の負荷トランジスタは、第２導電型の電界効果トランジスタにより形成され、
上記第１の差動トランジスタのドレインと上記第１の負荷トランジスタのドレインが接続され、当該接続点により上記第１の出力ノードが形成され、
上記第２の差動トランジスタのドレインと上記第２の負荷トランジスタのドレインが接続され、当該接続点により上記第２の出力ノードが形成されている
上記（７）から（９）のいずれか一に記載のインターポレーション回路。
（１１）上記第１の切替部により上記第１の負荷トランジスタおよび第２の負荷トランジスタは、上記リセットフェーズにおいて、制御端子であるゲートとドレインが接続されてダイオード接続状態となり、上記比較フェーズにおいて、当該ダイオード接続状態が解除される
上記（１０）記載のインターポレーション回路。
In addition, this technique can also take the following structures.
(1) a first output node;
A second output node;
A differential pair transistor for amplifying an input signal, the output terminal of the first differential transistor of the differential pair transistor being connected to the first output node, and the output terminal of the second differential transistor being At least one differential amplifier connected to the second output node;
A load section including a first load transistor connected to the first output node and a second load transistor connected to the second output node;
A sampling section including a first sampling capacitor connected to the control terminal of the first load transistor and a second sampling capacitor connected to the control terminal of the second load transistor;
A first switching unit that switches between a connection state and a non-connection state between the first output node and the first sampling capacitor, and the second output node and the second sampling capacitor;
A feedback unit that positively feeds back the signal of the first output node to the control terminal of the second load transistor and positively feeds back the signal of the second output node to the control terminal of the first load transistor; Have
Can operate in reset phase and comparison phase,
In the reset phase,
The differential amplification unit receives a signal,
The first switching unit switches to a connection state between the first output node and the first sampling capacitor, and the second output node and the second sampling capacitor,
In the above comparison phase,
In the differential amplifier, the input is reset,
The first switching unit switches to a non-connected state between the first output node and the first sampling capacitor, and between the second output node and the second sampling capacitor.
(2) including a plurality of the differential amplification units,
Each of the differential amplifiers is
An output terminal of the first differential transistor is connected in common to the first output node;
The positive feedback amplifier according to (1), wherein an output terminal of the second differential transistor is commonly connected to the second output node.
(3) In the reset phase,
The first sampling capacity and the second sampling capacity sample an analog signal and an offset,
In the above comparison phase,
The differential amplification unit resets the input, and the differential amplification unit and the load unit amplify a signal according to information held in the first sampling capacitor and the second sampling capacitor. Or a positive feedback amplifier according to (2).
(4) A second switch that is arranged on the input side of the differential amplifier, inputs a signal to the differential amplifier in the reset phase, and resets the input of the differential amplifier in the comparison phase The positive feedback amplifier according to any one of (1) to (3).
(5) The first differential transistor and the second differential transistor of the differential amplifier section are formed of a first conductivity type field effect transistor having sources connected to a current source,
The first load transistor and the second load transistor of the load portion are formed by a field effect transistor of a second conductivity type,
The drain of the first differential transistor and the drain of the first load transistor are connected, and the first output node is formed by the connection point,
The drain of the second differential transistor and the drain of the second load transistor are connected, and the second output node is formed by the connection point. Any one of (1) to (4) The positive feedback amplifier described.
(6) In the reset phase, the first load transistor and the second load transistor are connected to a gate and a drain which are control terminals in the reset phase by the first switching unit, and in the comparison phase, The positive feedback amplifier according to (5), wherein the diode connection state is released.
(7) having a positive feedback amplifier that generates an interpolation signal from a plurality of input signals;
The positive feedback amplifier is
A first output node;
A second output node;
A differential pair transistor for amplifying an input signal, wherein an output terminal of the first differential transistor of the differential pair transistor is connected in common to the first output node, and an output of the second differential transistor; A plurality of differential amplifiers whose ends are commonly connected to the second output node;
A load section including a first load transistor connected to the first output node and a second load transistor connected to the second output node;
A sampling section including a first sampling capacitor connected to the control terminal of the first load transistor and a second sampling capacitor connected to the control terminal of the second load transistor;
A first switching unit that switches between a connection state and a non-connection state between the first output node and the first sampling capacitor, and the second output node and the second sampling capacitor;
A feedback unit that positively feeds back the signal of the first output node to the control terminal of the second load transistor and positively feeds back the signal of the second output node to the control terminal of the first load transistor; Have
Can operate in reset phase and comparison phase,
In the reset phase,
The differential amplification unit receives a signal,
The first switching unit switches to a connection state between the first output node and the first sampling capacitor, and the second output node and the second sampling capacitor,
In the above comparison phase,
In the differential amplifier, the input is reset,
The first switching unit switches to a non-connected state between the first output node and the first sampling capacitor, and between the second output node and the second sampling capacitor.
(8) In the reset phase,
The first sampling capacity and the second sampling capacity sample an analog signal and an offset,
In the above comparison phase,
The differential amplifying unit is configured such that the input is reset, and the differential amplifying unit and the load unit amplify a synthesized signal in accordance with information held in the first sampling capacitor and the second sampling capacitor. Item 8. The interpolation circuit according to Item 7.
(9) a second signal which is arranged on the input side of each of the differential amplifiers, inputs a signal to the differential amplifier in the reset phase, and resets an input of the differential amplifier in the comparison phase The interpolation circuit according to (7) or (8), including a switching unit.
(10) The first differential transistor and the second differential transistor of the differential amplifier section are formed of a first conductivity type field effect transistor having sources connected to a current source,
The first load transistor and the second load transistor of the load portion are formed by a field effect transistor of a second conductivity type,
The drain of the first differential transistor and the drain of the first load transistor are connected, and the first output node is formed by the connection point,
The drain of the second differential transistor and the drain of the second load transistor are connected, and the second output node is formed by the connection point. Any one of (7) to (9) The interpolation circuit described.
(11) By the first switching unit, the first load transistor and the second load transistor are connected in a diode connection state by connecting a gate and a drain which are control terminals in the reset phase, and in the comparison phase, The interpolation circuit according to (10), wherein the diode connection state is released.
１０，１０Ａ〜１０Ｄ・・・正帰還増幅器、１１・・・差動増幅部、Ｉ１１、Ｉ１１−１，Ｉ１１−２・・・電流源、ＰＴ１１，ＰＴ１１−１，ＰＴ１１−２，ＰＴ１２、ＰＴ１２−１、ＰＴ１２−２・・・ＰＭＯＳトランジスタ（差動対トランジスタ）、１２・・・負荷部、ＮＴ１１，ＮＴ１２・・・ＮＭＯＳトランジスタ（負荷トランジスタ）、１３・・・第１の切替部、ＳＷ１１，ＳＷ１２・・・スイッチ、１４・・・サンプリング部、Ｃ１１，Ｃ１２・・・サンプリング容量、１５・・・帰還部、Ｃ１３，１４・・・帰還用キャパシタ、１６・・・第２の切替部、ＳＷ１３〜ＳＷ１９・・・スイッチ、２０，２０Ａ・・・インターポレーション回路、２１−１〜２１−３・・・正帰還増幅器、２２−１，２２−２・・・切替部（第２の切替部）。 10, 10A to 10D: Positive feedback amplifier, 11: Differential amplifier, I11, I11-1, I11-2 ... Current source, PT11, PT11-1, PT11-2, PT12, PT12- DESCRIPTION OF SYMBOLS 1, PT12-2 ... PMOS transistor (differential pair transistor), 12 ... Load part, NT11, NT12 ... NMOS transistor (load transistor), 13 ... 1st switching part, SW11, SW12 ... Switch, 14 ... Sampling unit, C11, C12 ... Sampling capacitance, 15 ... Feedback unit, C13,14 ... Feedback capacitor, 16 ... Second switching unit, SW13- SW19 ... switch, 20 and 20A ... interpolation circuit, 211-1 to 21-3 ... positive feedback amplifier, 22-1, 22-2 ... switching unit (second Switching unit).
Claims (11)
第２の出力ノードと、
入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに接続された少なくとも一つの差動増幅部と、
上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、
上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、
上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、
上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、
リセットフェーズおよび比較フェーズで動作可能で、
上記リセットフェーズにおいて、
上記差動増幅部は、信号が入力され、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、
上記比較フェーズにおいて、
上記差動増幅部は、入力がリセットされ、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える
正帰還増幅器。 A first output node;
A second output node;
A differential pair transistor for amplifying an input signal, the output terminal of the first differential transistor of the differential pair transistor being connected to the first output node, and the output terminal of the second differential transistor being At least one differential amplifier connected to the second output node;
A load section including a first load transistor connected to the first output node and a second load transistor connected to the second output node;
A sampling section including a first sampling capacitor connected to the control terminal of the first load transistor and a second sampling capacitor connected to the control terminal of the second load transistor;
A first switching unit that switches between a connection state and a non-connection state between the first output node and the first sampling capacitor, and the second output node and the second sampling capacitor;
A feedback unit that positively feeds back the signal of the first output node to the control terminal of the second load transistor and positively feeds back the signal of the second output node to the control terminal of the first load transistor; Have
Can operate in reset phase and comparison phase,
In the reset phase,
The differential amplification unit receives a signal,
The first switching unit switches to a connection state between the first output node and the first sampling capacitor, and the second output node and the second sampling capacitor,
In the above comparison phase,
In the differential amplifier, the input is reset,
The first switching unit switches to a non-connected state between the first output node and the first sampling capacitor, and between the second output node and the second sampling capacitor.
上記各差動増幅部は、
上記第１の差動トランジスタの出力端が上記第１の出力ノードに共通に接続され、
上記第２の差動トランジスタの出力端が上記第２の出力ノードに共通に接続されている
請求項１記載の正帰還増幅器。 Including a plurality of the differential amplifiers,
Each of the differential amplifiers is
An output terminal of the first differential transistor is connected in common to the first output node;
The positive feedback amplifier according to claim 1, wherein an output terminal of the second differential transistor is commonly connected to the second output node.
上記第１のサンプリング容量および第２のサンプリング容量は、アナログ信号とオフセットをサンプリングし、
上記比較フェーズにおいて、
上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第１のサンプリング容量および第２のサンプリング容量に保持された情報に応じて信号を増幅する
請求項１記載の正帰還増幅器。 In the reset phase,
The first sampling capacity and the second sampling capacity sample an analog signal and an offset,
In the above comparison phase,
2. The differential amplifying unit is configured such that the input is reset, and the differential amplifying unit and the load unit amplify a signal according to information held in the first sampling capacitor and the second sampling capacitor. The positive feedback amplifier described.
請求項１記載の正帰還増幅器。 A second switching unit disposed on an input side of the differential amplification unit and configured to input a signal to the differential amplification unit in the reset phase and reset an input of the differential amplification unit in the comparison phase; The positive feedback amplifier according to claim 1.
上記負荷部はの上記第１の負荷トランジスタおよび上記第２の負荷トランジスタは、第２導電型の電界効果トランジスタにより形成され、
上記第１の差動トランジスタのドレインと上記第１の負荷トランジスタのドレインが接続され、当該接続点により上記第１の出力ノードが形成され、
上記第２の差動トランジスタのドレインと上記第２の負荷トランジスタのドレインが接続され、当該接続点により上記第２の出力ノードが形成されている
請求項１記載の正帰還増幅器。 The first differential transistor and the second differential transistor of the differential amplifier section are formed by a first conductivity type field effect transistor having sources connected to a current source,
The first load transistor and the second load transistor of the load portion are formed by a field effect transistor of a second conductivity type,
The drain of the first differential transistor and the drain of the first load transistor are connected, and the first output node is formed by the connection point,
The positive feedback amplifier according to claim 1, wherein the drain of the second differential transistor and the drain of the second load transistor are connected, and the second output node is formed by the connection point.
請求項５記載の正帰還増幅器。 In the reset phase, the first load transistor and the second load transistor are connected to a gate and a drain which are control terminals in a diode connection state by the first switching unit, and in the comparison phase, the diode connection is performed. The positive feedback amplifier according to claim 5, wherein the state is released.
上記正帰還増幅器は、
第１の出力ノードと、
第２の出力ノードと、
入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに共通に接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに共通に接続された複数の差動増幅部と、
上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、
上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、
上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、
上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、
リセットフェーズおよび比較フェーズで動作可能で、
上記リセットフェーズにおいて、
上記差動増幅部は、信号が入力され、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、
上記比較フェーズにおいて、
上記差動増幅部は、入力がリセットされ、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える
インターポレーション回路。 A positive feedback amplifier that generates an interpolation signal from a plurality of input signals;
The positive feedback amplifier is
A first output node;
A second output node;
A differential pair transistor for amplifying an input signal, wherein an output terminal of the first differential transistor of the differential pair transistor is connected in common to the first output node, and an output of the second differential transistor; A plurality of differential amplifiers whose ends are commonly connected to the second output node;
A load section including a first load transistor connected to the first output node and a second load transistor connected to the second output node;
A sampling section including a first sampling capacitor connected to the control terminal of the first load transistor and a second sampling capacitor connected to the control terminal of the second load transistor;
A first switching unit that switches between a connection state and a non-connection state between the first output node and the first sampling capacitor, and the second output node and the second sampling capacitor;
A feedback unit that positively feeds back the signal of the first output node to the control terminal of the second load transistor and positively feeds back the signal of the second output node to the control terminal of the first load transistor; Have
Can operate in reset phase and comparison phase,
In the reset phase,
The differential amplification unit receives a signal,
The first switching unit switches to a connection state between the first output node and the first sampling capacitor, and the second output node and the second sampling capacitor,
In the above comparison phase,
In the differential amplifier, the input is reset,
The first switching unit switches to a non-connected state between the first output node and the first sampling capacitor, and between the second output node and the second sampling capacitor.
上記第１のサンプリング容量および第２のサンプリング容量は、アナログ信号とオフセットをサンプリングし、
上記比較フェーズにおいて、
上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第１のサンプリング容量および第２のサンプリング容量に保持された情報に応じて合成した信号を増幅する
請求項７記載のインターポレーション回路。 In the reset phase,
The first sampling capacity and the second sampling capacity sample an analog signal and an offset,
In the above comparison phase,
The differential amplifying unit is configured such that the input is reset, and the differential amplifying unit and the load unit amplify a synthesized signal in accordance with information held in the first sampling capacitor and the second sampling capacitor. Item 8. The interpolation circuit according to Item 7.
請求項７記載のインターポレーション回路。 A second switching unit arranged on the input side of each differential amplification unit, for inputting a signal to the differential amplification unit in the reset phase, and resetting the input of the differential amplification unit in the comparison phase; The interpolation circuit according to claim 7.
上記負荷部はの上記第１の負荷トランジスタおよび上記第２の負荷トランジスタは、第２導電型の電界効果トランジスタにより形成され、
上記第１の差動トランジスタのドレインと上記第１の負荷トランジスタのドレインが接続され、当該接続点により上記第１の出力ノードが形成され、
上記第２の差動トランジスタのドレインと上記第２の負荷トランジスタのドレインが接続され、当該接続点により上記第２の出力ノードが形成されている
請求項７記載のインターポレーション回路。 The first differential transistor and the second differential transistor of the differential amplifier section are formed by a first conductivity type field effect transistor having sources connected to a current source,
The first load transistor and the second load transistor of the load portion are formed by a field effect transistor of a second conductivity type,
The drain of the first differential transistor and the drain of the first load transistor are connected, and the first output node is formed by the connection point,
The interpolation circuit according to claim 7, wherein the drain of the second differential transistor and the drain of the second load transistor are connected, and the second output node is formed by the connection point.
請求項１０記載のインターポレーション回路。 In the reset phase, the first load transistor and the second load transistor are connected to a gate and a drain which are control terminals in a diode connection state by the first switching unit, and in the comparison phase, the diode connection is performed. The interpolation circuit according to claim 10, wherein the state is released.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011268999A JP2013121118A (en) | 2011-12-08 | 2011-12-08 | Positive feedback amplifier and interpolation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011268999A JP2013121118A (en) | 2011-12-08 | 2011-12-08 | Positive feedback amplifier and interpolation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013121118A true JP2013121118A (en) | 2013-06-17 |
Family
ID=48773556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011268999A Pending JP2013121118A (en) | 2011-12-08 | 2011-12-08 | Positive feedback amplifier and interpolation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013121118A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111106808A (en) * | 2019-12-31 | 2020-05-05 | 湖南晟和电源科技有限公司 | Isolated sampling circuit |
| JPWO2020031016A1 (en) * | 2018-08-10 | 2021-08-26 | 株式会社半導体エネルギー研究所 | Amplifier circuit, latch circuit, and detector |
-
2011
- 2011-12-08 JP JP2011268999A patent/JP2013121118A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2020031016A1 (en) * | 2018-08-10 | 2021-08-26 | 株式会社半導体エネルギー研究所 | Amplifier circuit, latch circuit, and detector |
| JP7273043B2 (en) | 2018-08-10 | 2023-05-12 | 株式会社半導体エネルギー研究所 | amplifier circuit |
| CN111106808A (en) * | 2019-12-31 | 2020-05-05 | 湖南晟和电源科技有限公司 | Isolated sampling circuit |
| CN111106808B (en) * | 2019-12-31 | 2024-03-19 | 湖南晟和电源科技有限公司 | Isolation sampling circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7276962B1 (en) | Circuit topology for reduced harmonic distortion in a switched-capacitor programmable gain amplifier | |
| US8686888B2 (en) | Complementary switched capacitor amplifier for pipelined ADCs and other applications | |
| US8643432B1 (en) | Op-Amp sharing by swapping trans-conductance cells | |
| US7924206B2 (en) | Switched capacitor circuit and pipeline A/D converter | |
| US8947287B2 (en) | Pipeline A/D converter and A/D converting method | |
| US9160293B2 (en) | Analog amplifiers and comparators | |
| JP4956573B2 (en) | Amplifier circuit and magnetic sensor | |
| US20170063361A1 (en) | High-Speed Clocked Comparators | |
| JP2004312555A (en) | Comparator, differential amplifier, two-stage amplifier, and analog/digital converter | |
| US7405625B1 (en) | Common-mode control structures and signal converter systems for use therewith | |
| JP2013121118A (en) | Positive feedback amplifier and interpolation circuit | |
| JP2011166278A (en) | Differential amplifying circuit, two-stage amplifying circuit and a/d conversion circuit using them | |
| JP2013121117A (en) | Positive feedback amplifier and interpolation circuit | |
| US11942907B2 (en) | Amplifier | |
| JP4391502B2 (en) | Differential amplifier, two-stage amplifier and analog / digital converter | |
| KR20110008955A (en) | Track-and-hold circuit and folding analog-digital converter having the same | |
| WO2003103141A1 (en) | Differential amplifier, two-stage amplifier having that differential amplifier, and analog/digital converter having that two-stage amplifier | |
| US8044834B2 (en) | Track-and-hold circuit and A/D converter | |
| JPWO2017169769A1 (en) | Driver circuit and optical transmitter | |
| US8847634B1 (en) | High-speed unity-gain input buffer having improved linearity and stability with a low supply voltage | |
| JP2012019346A (en) | Switched capacitor amplifier, pipelined a/d converter, and signal processing system | |
| US20200244256A1 (en) | Low-Power Sense Amplifier | |
| JP6227143B2 (en) | Operational amplifier circuit | |
| JP2013055401A (en) | Δς modulator and a/d converter using the same | |
| CN114503430A (en) | Operational amplifier |