JP2013118540A - Circuit for driving inductive load - Google Patents
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Abstract
Description
本発明は、電流の流通方向を一方向に制限する整流機能を有する第１流通規制要素、および電流の流通経路を開閉する開閉機能を有する第２流通規制要素の直列接続体が直流電圧源に接続されて且つ、前記第１流通規制要素および前記第２流通規制要素の接続点に誘導性負荷が接続された回路に適用される誘導性負荷の駆動回路に関する。 The present invention provides a DC voltage source comprising a series connection body of a first flow regulating element having a rectifying function for restricting a current flow direction in one direction and a second flow regulating element having an opening / closing function for opening and closing a current flow path. The present invention relates to a drive circuit for an inductive load that is applied to a circuit that is connected and has an inductive load connected to a connection point between the first flow restriction element and the second flow restriction element.
たとえば下記特許文献１に見られるように、フリーホイールダイオードとしてショットキーバリアダイオードとＰｉＮダイオードとを並列接続したものを用いるものも提案されている。これは、フリーホイールダイオードに流れる順方向電流がゼロとなった後に生じるサージ電圧を低減することを狙ったものである。
For example, as can be seen in
すなわち、ＰｉＮダイオードは、順方向電流が流れるに際して少数キャリアを蓄積するため、順方向電流がゼロとなることで、逆方向電流（リカバリ電流）が流れる。そして、このリカバリ電流が増加した後減少する際の減少速度が大きいほど、サージ電圧が大きくなる。これに対し、ショットキーバリアダイオードは、少数キャリアの蓄積がないと考えられるため、リカバリ電流自体は非常に少量である（あるいは存在しない）。このため、ショットキーバリアダイオードをフリーホイールダイオードに採用するなら、リカバリ電流に起因したサージ電圧を十分に低減することができる。 That is, since the PiN diode accumulates minority carriers when a forward current flows, the reverse current (recovery current) flows when the forward current becomes zero. The surge voltage increases as the rate of decrease when the recovery current increases and then decreases. On the other hand, since the Schottky barrier diode is considered not to accumulate minority carriers, the recovery current itself is very small (or does not exist). For this reason, if the Schottky barrier diode is employed as the freewheeling diode, the surge voltage caused by the recovery current can be sufficiently reduced.
ただし、ショットキーバリアダイオードは、接合容量が大きいため、順方向電流がゼロとなった後、接合容量が充電される際の充電電流が大きくなり、これが回路の寄生インダクタに蓄積されるエネルギを増大させる。このため、接合容量と寄生インダクタとの共振電流が大きくなり、共振電流の変化に起因したサージ電圧が大きくなる。 However, since the Schottky barrier diode has a large junction capacitance, after the forward current becomes zero, the charging current increases when the junction capacitance is charged, which increases the energy stored in the parasitic inductor of the circuit. Let For this reason, the resonance current between the junction capacitance and the parasitic inductor increases, and the surge voltage resulting from the change in the resonance current increases.
こうした事情の踏まえ、上記特許文献１では、フリーホイールダイオードとしてショットキーバリアダイオードとＰｉＮダイオードとを並列接続したものを用いることで、リカバリ電流と共振電流との双方を低減し、サージを低減できるとしている。
In view of such circumstances, in
ところで、上記のようにフリーホイールダイオードとしてショットキーバリアダイオードとＰｉＮダイオードとを並列接続したものを用いたとしても、必ずしもサージ電圧を低減できるとは限らないことが発明者らによって見出された。 Incidentally, the inventors have found that even if a Schottky barrier diode and a PiN diode connected in parallel as a free wheel diode as described above are used, the surge voltage cannot always be reduced.
本発明は、上記課題を解決する過程でなされたものであり、その目的は、電流の流通方向を一方向に制限する整流機能を有する第１流通規制要素、および電流の流通経路を開閉する開閉機能を有する第２流通規制要素の直列接続体が直流電圧源に接続されて且つ、前記第１流通規制要素および前記第２流通規制要素の接続点に誘導性負荷が接続された回路に適用される新たな誘導性負荷の駆動回路を提供することにある。 The present invention has been made in the process of solving the above-mentioned problems, and has as its object the first flow regulating element having a rectifying function for restricting the current flow direction to one direction, and the opening and closing for opening and closing the current flow path. This is applied to a circuit in which a series connection body of second flow restriction elements having a function is connected to a DC voltage source and an inductive load is connected to a connection point of the first flow restriction element and the second flow restriction element. A new inductive load driving circuit is provided.
以下、上記課題を解決するための手段、およびその作用効果について記載する。 Hereinafter, means for solving the above-described problems and the operation and effect thereof will be described.
請求項１記載の発明は、電流の流通方向を一方向に制限する整流機能を有する第１流通規制要素、および電流の流通経路を開閉する開閉機能を有する第２流通規制要素の直列接続体が直流電圧源に接続されて且つ、前記第１流通規制要素および前記第２流通規制要素の接続点に誘導性負荷が接続された回路に適用され、前記第１流通規制要素は、前記整流機能を有する一対の整流素子である第１の整流素子および第２の整流素子の並列接続体を備え、前記第１の整流素子に順方向電流が流れることによる少数キャリアの蓄積量は、前記第２の整流素子に順方向電流が流れることによる少数キャリアの蓄積量よりも少なく、前記第１の整流素子の接合容量は、前記第２の整流素子の接合容量よりも大きく、前記第２の整流素子の順方向電流の減少期間およびリカバリ電流が流れる期間の少なくとも一方の期間に、前記第１の整流素子の接合容量の放電がなされるようにタイミング設定をするタイミング設定手段を備えることを特徴とする。 According to the first aspect of the present invention, there is provided a serial connection body of a first flow regulating element having a rectifying function for restricting a current flow direction in one direction and a second flow regulating element having an opening / closing function for opening and closing a current flow path. Applied to a circuit connected to a DC voltage source and having an inductive load connected to a connection point between the first flow restriction element and the second flow restriction element, and the first flow restriction element has the rectifying function. The first rectifying element and the second rectifying element, which are a pair of rectifying elements, are connected in parallel. The amount of minority carriers accumulated by forward current flowing through the first rectifying element is the second rectifying element. Less than the amount of minority carriers accumulated due to the forward current flowing through the rectifier element, the junction capacitance of the first rectifier element is larger than the junction capacitance of the second rectifier element, and Reduction of forward current At least one of the periods of time and a recovery current flows, characterized in that it comprises a timing setting means for timing set as the discharge of the junction capacitance of the first rectifying element is made.
上記発明では、第１の整流素子と第２の整流素子とを備えることで、第２の整流素子のリカバリ電流を減少させることができ、ひいてはこれに起因したサージ電圧を低減することができる。しかも、タイミング設定手段を備えることで、第１の整流素子の接合容量が充電された後放電に転じた際に、放電電流を第２の整流素子を介して流すことができる。このため、駆動回路の寄生インダクタと接合容量との共振現象を抑制することができる。 In the above-described invention, by providing the first rectifying element and the second rectifying element, the recovery current of the second rectifying element can be reduced, and the surge voltage resulting from this can be reduced. In addition, by providing the timing setting means, when the junction capacitance of the first rectifier element is charged and then turned to discharge, a discharge current can be passed through the second rectifier element. For this reason, the resonance phenomenon between the parasitic inductor and the junction capacitance of the drive circuit can be suppressed.
請求項２記載の発明は、請求項１記載の発明において、前記タイミング設定手段は、前記第２の整流素子、前記直流電圧源、および前記誘導性負荷を備えるループ経路のインダクタンスを、前記第１の整流素子、前記直流電圧源、および前記誘導性負荷を備えるループ経路のインダクタンスよりも大きく設定するインダクタンス設定手段であることを特徴とする。 According to a second aspect of the present invention, in the first aspect of the present invention, the timing setting unit is configured to change an inductance of a loop path including the second rectifying element, the DC voltage source, and the inductive load, to the first. Inductance setting means for setting larger than the inductance of the loop path including the rectifying element, the DC voltage source, and the inductive load.
上記発明では、直流電流を流しつつもその位相をずらすことのできるインダクタンス成分の利用によって、タイミング設定手段を適切に構成することができる。 In the above invention, the timing setting means can be appropriately configured by using an inductance component capable of shifting the phase while flowing a direct current.
請求項３記載の発明は、請求項２記載の発明において、前記インダクタンス設定手段は、前記第１の整流素子および前記第２の整流素子のうち前記直流電圧源側の端子と、前記直流電圧源とを、インダクタンス素子を介して接続することで実現されていることを特徴とする。 According to a third aspect of the present invention, in the second aspect of the present invention, the inductance setting means includes a terminal on the direct current voltage source side of the first rectifying element and the second rectifying element, and the direct current voltage source. Is realized by connecting via an inductance element.
タイミング設定手段に要求される位相のシフト量に応じたインダクタンスは、比較的大きくなりやすいため、配線長の調整のみによってタイミング設定手段に要求される位相のシフト量を満足することは、困難となる傾向がある。この点、上記発明では、インダクタンス素子を備えることで、インダクタンスを容易に大きくすることができる。 Since the inductance corresponding to the phase shift amount required for the timing setting means tends to be relatively large, it is difficult to satisfy the phase shift amount required for the timing setting means only by adjusting the wiring length. Tend. In this regard, in the above invention, the inductance can be easily increased by providing the inductance element.
請求項４記載の発明は、請求項２または３記載の発明において、前記インダクタンス設定手段は、前記第１の整流素子および前記直流電圧源間の配線の長さよりも前記第２の整流素子および前記直流電圧源間の配線の長さを長くすることで実現されていることを特徴とする。 According to a fourth aspect of the present invention, in the invention according to the second or third aspect, the inductance setting means includes the second rectifier element and the length of the second rectifier element than the length of the wiring between the first rectifier element and the DC voltage source. It is realized by increasing the length of the wiring between the DC voltage sources.
請求項５記載の発明は、請求項４記載の発明において、前記第１の整流素子および前記第２の整流素子のうち前記直流電圧源側の端子と、前記直流電圧源に接続される配線パターンとがボンディングワイヤによって接続されており、前記第１の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤの長さよりも、前記第２の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤの長さの方が長いことを特徴とする。 According to a fifth aspect of the invention, in the fourth aspect of the invention, the DC voltage source side terminal of the first rectifying element and the second rectifying element and a wiring pattern connected to the DC voltage source Are connected to the DC voltage source side terminal of the second rectifying element rather than the length of the bonding wire connected to the DC voltage source side terminal of the first rectifying element. The length of the bonding wire to be connected is longer.
請求項６記載の発明は、請求項４または５記載の発明において、前記第１の整流素子および前記第２の整流素子のうち前記直流電圧源側の端子と、前記直流電圧源に接続される配線パターンとがボンディングワイヤによって接続されており、前記第１の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置が、前記第２の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置よりも前記直流電圧源側に配置されていることを特徴とする。 According to a sixth aspect of the present invention, in the fourth or fifth aspect of the present invention, the DC voltage source side terminal of the first rectifying element and the second rectifying element is connected to the DC voltage source. The wiring pattern is connected by a bonding wire, and the connection position between the bonding wire connected to the terminal on the DC voltage source side of the first rectifying element and the wiring pattern is determined by the second rectifying element. It is characterized in that it is arranged on the DC voltage source side with respect to the connection position between the bonding wire connected to the terminal on the DC voltage source side and the wiring pattern.
請求項７記載の発明は、請求項２〜６のいずれか１項に記載の発明において、前記インダクタンス設定手段は、前記第１の整流素子および前記第２の整流素子のうち前記誘導性負荷側の端子と、前記誘導性負荷とを、インダクタンス素子を介して接続することで実現されることを特徴とする。 The invention according to claim 7 is the invention according to any one of claims 2 to 6, wherein the inductance setting means includes the inductive load side of the first rectifier element and the second rectifier element. This is realized by connecting the terminal and the inductive load via an inductance element.
タイミング設定手段に要求される位相のシフト量に応じたインダクタンスは、比較的大きくなりやすいため、配線長の調整のみによってタイミング設定手段に要求される位相のシフト量を満足することは、困難となる傾向がある。この点、上記発明では、インダクタンス素子を備えることで、インダクタンスを容易に大きくすることができる。 Since the inductance corresponding to the phase shift amount required for the timing setting means tends to be relatively large, it is difficult to satisfy the phase shift amount required for the timing setting means only by adjusting the wiring length. Tend. In this regard, in the above invention, the inductance can be easily increased by providing the inductance element.
請求項８記載の発明は、請求項２〜７のいずれか１項に記載の発明において、前記インダクタンス設定手段は、前記第１の整流素子および前記誘導性負荷間の配線の長さよりも前記第２の整流素子および前記誘導性負荷間の配線の長さを長くすることで実現されていることを特徴とする。 The invention according to an eighth aspect is the invention according to any one of the second to seventh aspects, wherein the inductance setting means includes the first rectifier element and the inductive load rather than the length of the wiring between the first rectifier element and the inductive load. This is realized by increasing the length of the wiring between the two rectifying elements and the inductive load.
請求項９記載の発明は、請求項８記載の発明において、前記第１の整流素子および前記第２の整流素子のうち前記誘導性負荷側の端子と、前記誘導性負荷に接続される配線パターンとがボンディングワイヤによって接続されており、前記第１の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤの長さよりも、前記第２の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤの長さの方が長いことを特徴とする。 According to a ninth aspect of the present invention, in the eighth aspect of the invention, the inductive load side terminal of the first rectifying element and the second rectifying element and a wiring pattern connected to the inductive load. Is connected to the terminal on the inductive load side of the second rectifying element with respect to the length of the bonding wire connected to the terminal on the inductive load side of the first rectifying element. The length of the bonding wire to be connected is longer.
請求項１０記載の発明は、請求項８または９記載の発明において、前記第１の整流素子および前記第２の整流素子のうち前記誘導性負荷側の端子と、前記誘導性負荷に接続される配線パターンとがボンディングワイヤによって接続されており、前記第１の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置が、前記第２の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置よりも前記誘導性負荷側に配置されていることを特徴とする。 A tenth aspect of the invention is the invention according to the eighth or ninth aspect, wherein the inductive load side terminal of the first rectifying element and the second rectifying element is connected to the inductive load. The wiring pattern is connected by a bonding wire, and the connection position between the bonding wire connected to the terminal on the inductive load side of the first rectifying element and the wiring pattern is the position of the second rectifying element. It is characterized in that it is arranged on the inductive load side with respect to the connection position between the bonding wire connected to the terminal on the inductive load side and the wiring pattern.
請求項１１記載の発明は、請求項１〜１０のいずれか１項に記載の発明において、前記第１の整流素子は、ショットキーバリアダイオードであり、前記第２の整流素子は、Ｐ型半導体およびＮ型半導体を備えるダイオードであることを特徴とする。
The invention according to claim 11 is the invention according to any one of
＜第１の実施形態＞
以下、本発明にかかる誘導性負荷の駆動回路を車載主機を駆動対象とする駆動回路に適用した第１の実施形態について、図面を参照しつつ説明する。
<First Embodiment>
Hereinafter, a first embodiment in which an inductive load driving circuit according to the present invention is applied to a driving circuit for driving an in-vehicle main engine will be described with reference to the drawings.
図１に、本実施形態にかかるシステム構成を示す。 FIG. 1 shows a system configuration according to the present embodiment.
図示されるモータジェネレータ１０は、車載主機であり、その回転子が駆動輪に機械的に連結されている。モータジェネレータ１０としては、たとえば３相同期機等を採用することができる。
The illustrated
モータジェネレータ１０は、インバータＩＮＶおよびコンバータＣＮＶを介して高電圧バッテリ１２に接続されている。高電圧バッテリ１２は、正常時におけるその開放端電圧がたとえば百Ｖ以上となるものである。
The
インバータＩＮＶは、スイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの直列接続体を３組備えており、これらの接続点のそれぞれには、モータジェネレータ１０のＵ相、Ｖ相およびＷ相のそれぞれが接続されている。
Inverter INV includes three sets of series connection bodies of switching element Swp and switching element Swn, and the U phase, V phase, and W phase of
一方、コンバータＣＮＶは、コンデンサ１５と、コンデンサ１５に並列接続されるスイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの直列接続体と、スイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの接続点と高電圧バッテリ１２の正極との間に接続されるインダクタ１４とを備えている。なお、高電圧バッテリ１２には、コンデンサ１３が並列接続されている。
On the other hand, converter CNV includes a
上記スイッチング素子Ｓｗｐ，Ｓｗｎは、いずれも絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）によって構成されている。また、スイッチング素子Ｓｗ＃（＃＝ｐ，ｎ）には、フリーホイールダイオードが並列接続されている。ここで、本実施形態では、フリーホイールダイオードを、ショットキーバリアダイオードＤＳＢ＃およびＰｉＮダイオードＤＰＮ＃の並列接続体とする。なお、本実施形態では、スイッチング素子Ｓｗｐ、ＰｉＮダイオードＤＰＮｐおよびショットキーバリアダイオードＤＳＢｐは、配線Ｌｐを介して高電位側のバスバＢｐに接続され、スイッチング素子Ｓｗｎ、ＰｉＮダイオードＤＰＮｎおよびショットキーバリアダイオードＤＳＢｎは、配線Ｌｎを介して低電位側のバスバＢｎに接続されている。また、スイッチング素子Ｓｗｐ、ＰｉＮダイオードＤＰＮｐおよびショットキーバリアダイオードＤＳＢｐの並列接続体と、スイッチング素子Ｓｗｎ、ＰｉＮダイオードＤＰＮｎおよびショットキーバリアダイオードＤＳＢｎの並列接続体とは、配線Ｌｏを介してバスバＢｏに接続されている。 The switching elements Swp and Swn are both constituted by insulated gate bipolar transistors (IGBT). A free wheel diode is connected in parallel to the switching element Sw # (# = p, n). Here, in this embodiment, the free wheel diode is a parallel connection body of the Schottky barrier diode DSB # and the PiN diode DPN #. In this embodiment, the switching element Swp, the PiN diode DPNp, and the Schottky barrier diode DSBp are connected to the high potential side bus bar Bp via the wiring Lp, and the switching element Swn, the PiN diode DPNn, and the Schottky barrier diode DSBn. Is connected to the bus bar Bn on the low potential side through the wiring Ln. The parallel connection body of the switching element Swp, the PiN diode DPNp and the Schottky barrier diode DSBp, and the parallel connection body of the switching element Swn, the PiN diode DPNn and the Schottky barrier diode DSBn are connected to the bus bar Bo via the wiring Lo. Has been.
上記ＰｉＮダイオードＤＰＮ＃は、Ｐ型半導体およびＮ型半導体の間に真性半導体を挟んだ３層構造の半導体である。一方、ショットキーバリアダイオードＤＳＢ＃は、金属と半導体との２層によって生じるショットキー障壁を利用したものである。ここで、ＰｉＮダイオードＤＰＮ＃は、少数キャリアと多数キャリアとの双方によって電荷を移動させるものである一方、ショットキーバリアダイオードＤＳＢ＃は、多数キャリアのみによって電荷を移動させるものである。このため、順方向電流が流れることにより、ＰｉＮダイオードＤＰＮ＃においては少数キャリアの蓄積が生じる一方、ショットキーバリアダイオードＤＳＢ＃においては、少数キャリアの蓄積現象は無視できる（生じない）。これに対し、順方向バイアスから逆方向バイアスに切り替えられた際のショットキーバリアダイオードＤＳＢ＃の接合容量は、ＰｉＮダイオードＤＰＮ＃と比較して大きい。 The PiN diode DPN # is a three-layer semiconductor in which an intrinsic semiconductor is sandwiched between a P-type semiconductor and an N-type semiconductor. On the other hand, the Schottky barrier diode DSB # uses a Schottky barrier generated by two layers of metal and semiconductor. Here, the PiN diode DPN # moves charges by both minority carriers and majority carriers, while the Schottky barrier diode DSB # moves charges only by majority carriers. For this reason, when forward current flows, minority carrier accumulation occurs in the PiN diode DPN #, while minority carrier accumulation phenomenon can be ignored (not generated) in the Schottky barrier diode DSB #. On the other hand, the junction capacitance of the Schottky barrier diode DSB # when switched from the forward bias to the reverse bias is larger than that of the PiN diode DPN #.
本実施形態では、ＰｉＮダイオードＤＮＰ＃とショットキーバリアダイオードＤＳＢ＃との協働で、順方向バイアスの印加から逆方向バイアスの印加に切り替えられた際のサージ電圧を低減すべく、ＰｉＮダイオードＤＮＰ＃の電気経路のインダクタンスを、ショットキーバリアダイオードＤＳＢ＃の電気経路のインダクタンスよりも大きくなるように設定した。これは、図２に示すシミュレーション結果に基づく設定である。 In the present embodiment, the PiN diode DNP # and the Schottky barrier diode DSB # cooperate to reduce the surge voltage when switching from the forward bias application to the reverse bias application. The inductance of the electrical path is set to be larger than the inductance of the electrical path of the Schottky barrier diode DSB #. This is a setting based on the simulation result shown in FIG.
図２（ａ）〜図２（ｆ）のそれぞれは、先の図１に示す回路において、ＰｉＮダイオードＤＰＮｐを配線Ｌｐ，Ｌｏに接続する経路（ＰｉＮダイオードＤＰＮｎを配線Ｌｎ，Ｌｏに接続する経路）について、そのインダクタンスを様々に設定した場合を示している。この際、ショットキーバリアダイオードＤＳＢｐを配線Ｌｐ，Ｌｏに接続する経路（ショットキーバリアダイオードＤＳＢｎを配線Ｌｎ，Ｌｏに接続する経路）のインダクタンスは、図２（ａ）におけるＰｉＮダイオードＤＰＮｐを配線Ｌｐ，Ｌｏに接続する経路（ＰｉＮダイオードＤＰＮｎを配線Ｌｎ，Ｌｏに接続する経路）のインダクタンスに固定した。なお、図中、ショットキーバリアダイオードＤＳＢ＃を流れる電流を電流Ｉ（ＤＳＢ）とし、ＰｉＮダイオードＤＰＮ＃を流れる電流を電流Ｉ（ＤＰＮ）とし、「Ｉ（ＤＳＢ）＋Ｉ（ＤＰＮ）＝Ｉ」とした。また、スイッチング素子Ｓｗｐ，Ｓｗｎのうちターンオンしない側の電圧を電圧Ｖ（ＩＧＢＴ）とした。 Each of FIGS. 2A to 2F is a path for connecting the PiN diode DPNp to the wirings Lp and Lo in the circuit shown in FIG. 1 (a path for connecting the PiN diode DPNn to the wirings Ln and Lo). Shows the case where the inductance is variously set. At this time, the inductance of the path connecting the Schottky barrier diode DSBp to the wirings Lp and Lo (path connecting the Schottky barrier diode DSBn to the wirings Ln and Lo) is the same as the inductance of the PiN diode DPNp in FIG. It was fixed to the inductance of the path connected to Lo (the path connecting PiN diode DPNn to wirings Ln and Lo). In the figure, the current flowing through the Schottky barrier diode DSB # is defined as current I (DSB), the current flowing through the PiN diode DPN # is defined as current I (DPN), and “I (DSB) + I (DPN) = I”. did. Moreover, the voltage of the switching element Swp, Swn that is not turned on is defined as a voltage V (IGBT).
図示されるように、ＰｉＮダイオードＤＰＮ＃を配線Ｌｏ，Ｌ＃に接続する経路のインダクタンスを、ショットキーバリアダイオードＤＳＢ＃を配線Ｌｏ，Ｌ＃に接続する経路のインダクタンスよりも大きくすることで、サージ電圧の低減効果が生じることがわかる。 As shown in the figure, the inductance of the path connecting the PiN diode DPN # to the wirings Lo and L # is made larger than the inductance of the path connecting the Schottky barrier diode DSB # to the wirings Lo and L #. It can be seen that a voltage reduction effect occurs.
発明者らは、その理由を次のように考えた。図３（ａ）に示すように、ＰｉＮダイオードＤＰＮｐおよびショットキーバリアダイオードＤＳＢｐに順方向電流が流れる状況下、図３（ｂ）に示すように、スイッチング素子Ｓｗｎをオン状態に切り替えることを考える。この場合、スイッチング素子Ｓｗｎの入力端子および出力端子間の電圧が低下するに伴って、ＰｉＮダイオードＤＰＮｐおよびショットキーバリアダイオードＤＳＢｐの逆方向バイアスが大きくなる。そしてこれにより、順方向電流が減少しやがてゼロになることで、図３（ｂ）に示すように、逆方向電流が流れる。 The inventors considered the reason as follows. As shown in FIG. 3A, in a situation where forward current flows through the PiN diode DPNp and the Schottky barrier diode DSBp, it is considered to switch the switching element Swn to the ON state as shown in FIG. In this case, the reverse bias of the PiN diode DPNp and the Schottky barrier diode DSBp increases as the voltage between the input terminal and the output terminal of the switching element Swn decreases. As a result, the forward current decreases and eventually becomes zero, so that a reverse current flows as shown in FIG.
ここで、ＰｉＮダイオードＤＰＮｐに逆方向電流が流れるのは、順方向電流が流れていた際の少数キャリアの蓄積に起因したものであり、逆方向電流はリカバリ電流である。一方、ショットキーバリアダイオードＤＳＢｐを介して逆方向電流が流れるのは、ショットキーバリアダイオードＤＳＢｐの接合容量が充電されることによるものであり、逆方向電流は充電電流である。上記逆方向電流が流れ、これが増加することで、バスバＢｐの寄生インダクタｐｌに逆起電圧が生じるものの、この逆起電圧は、スイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの直列接続体の印加電圧を減少させる極性を有する。 Here, the reverse current flows through the PiN diode DPNp due to the accumulation of minority carriers when the forward current flows, and the reverse current is a recovery current. On the other hand, the reverse current flows through the Schottky barrier diode DSBp because the junction capacitance of the Schottky barrier diode DSBp is charged, and the reverse current is a charging current. Although the reverse current flows and increases, a counter electromotive voltage is generated in the parasitic inductor pl of the bus bar Bp. This counter electromotive voltage decreases the applied voltage of the series connection body of the switching element Swp and the switching element Swn. Has polarity.
一方、ショットキーバリアダイオードＤＳＢｐの接合容量の充電電圧が上昇することで、ショットキーバリアダイオードＤＳＢｐの接合容量の電荷が放電される。この放電電流が寄生インダクタｐｌに流れる場合、寄生インダクタｐｌには、逆起電圧が生じる。この逆起電圧は、スイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの直列接続体の印加電圧を増加させる極性を有する。このように、ショットキーバリアダイオードＤＳＢｐの接合容量の充電電荷の放電先がバスバＢｏ側になる場合、寄生インダクタｐｌと接合容量との共振現象によって、スイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの直列接続体の両端の電圧が大きく変動する。これが、図２（ａ）に示す現象を生じさせる一因であると考えられる。 On the other hand, when the charging voltage of the junction capacitance of the Schottky barrier diode DSBp increases, the charge of the junction capacitance of the Schottky barrier diode DSBp is discharged. When this discharge current flows through the parasitic inductor pl, a counter electromotive voltage is generated in the parasitic inductor pl. The counter electromotive voltage has a polarity that increases the voltage applied to the series connection body of the switching element Swp and the switching element Swn. As described above, when the discharge destination of the charge of the junction capacitance of the Schottky barrier diode DSBp is on the bus bar Bo side, the resonance of the parasitic inductor pl and the junction capacitance causes the series connection body of the switching element Swp and the switching element Swn to be connected. The voltage at both ends fluctuates greatly. This is considered to be a factor causing the phenomenon shown in FIG.
これに対し、図３（ｃ）に示すように、接合容量の充電電荷がＰｉＮダイオードＤＰＮｐのリカバリ電流の流通経路を介して放電される場合、接合容量の充電電荷の放電に伴って寄生インダクタｐｌにエネルギが蓄積される事態を抑制または回避することができる。このため、接合容量と寄生インダクタｐｌとの共振現象を抑制または回避することができる。 On the other hand, as shown in FIG. 3C, when the charge of the junction capacitor is discharged through the recovery current flow path of the PiN diode DPNp, the parasitic inductor pl is accompanied by the discharge of the charge of the junction capacitor. It is possible to suppress or avoid a situation where energy is stored in the battery. For this reason, the resonance phenomenon between the junction capacitance and the parasitic inductor pl can be suppressed or avoided.
実際、図２（ａ）に示す例では、ショットキーバリアダイオードＤＳＢ＃を流れる順方向電流がゼロとなることで接合容量が充電されるよりも随分前に、ＰｉＮダイオードＤＰＮ＃の順方向電流がゼロとなることでリカバリ電流が流れている。このため、ショットキーバリアダイオードＤＳＢ＃の接合容量の放電に際して、ＰｉＮダイオードＤＰＮ＃のリカバリ電流が小さく、接合容量の放電経路としてＰｉＮダイオードＤＰＮ＃を利用することが制限されている。 In fact, in the example shown in FIG. 2A, the forward current of the PiN diode DPN # is long before the junction capacitance is charged because the forward current flowing through the Schottky barrier diode DSB # becomes zero. The recovery current flows by becoming zero. For this reason, when discharging the junction capacitance of the Schottky barrier diode DSB #, the recovery current of the PiN diode DPN # is small, and the use of the PiN diode DPN # as a discharge path for the junction capacitance is limited.
これに対し、図２（ｂ）〜図２（ｆ）においては、接合容量の充電電荷の放電開始がＰｉＮダイオードＤＰＮ＃の順方向電流の減少期間となっている。このため、接合容量の放電電荷をＰｉＮダイオードＤＰＮ＃の順方向電流の減少やリカバリ電流によって補償することができ、ひいては、接合容量の放電電荷が寄生インダクタｐｌに充電される事態を好適に抑制することができる。そしてこれにより、ショットキーバリアダイオードＤＳＢ＃の接合容量と寄生インダクタｐｌとの共振現象に起因したサージ電圧を好適に抑制することができる。 On the other hand, in FIGS. 2B to 2F, the start of discharging the charge of the junction capacitance is the forward current decreasing period of the PiN diode DPN #. For this reason, the discharge charge of the junction capacitance can be compensated for by the decrease in the forward current of the PiN diode DPN # and the recovery current, and accordingly, the situation where the discharge charge of the junction capacitance is charged to the parasitic inductor pl is suitably suppressed. be able to. As a result, a surge voltage caused by a resonance phenomenon between the junction capacitance of the Schottky barrier diode DSB # and the parasitic inductor pl can be suitably suppressed.
また、ＰｉＮダイオードＤＰＮ＃のリカバリ電流が減少する際に生じるサージ電圧については、リカバリ電流の量を減少させることで低減することができる。すなわち、リカバリ電流は、順方向電流の大きさが小さくなることで減少させることができる。そして、これは、ショットキーバリアダイオードＤＳＢ＃を並列接続することで可能となる。ショットキーバリアダイオードＤＳＢ＃の順方向電流とＰｉＮダイオードＤＰＮ＃の順方向電流とは、図４に示すように、互いの順方向電圧降下Ｖｆが同一となるように分担される。このため、ショットキーバリアダイオードＤＳＢ＃およびＰｉＮダイオードＤＰＮ＃の順方向電流と順方向電圧降下との関係を適宜調節することで、ＰｉＮダイオードＤＰＮ＃の順方向電流の割合を適宜選択することができる。そしてこれにより、ＰｉＮダイオードＤＰＮ＃のリカバリ電流を減少させることができることから、同一のスイッチング速度の場合、リカバリ電流の減少速度を低減することができ、ひいてはリカバリ電流の減少に起因したサージ電圧を低減することができる。 Further, the surge voltage generated when the recovery current of the PiN diode DPN # is reduced can be reduced by reducing the amount of the recovery current. That is, the recovery current can be reduced by reducing the magnitude of the forward current. This can be achieved by connecting the Schottky barrier diode DSB # in parallel. As shown in FIG. 4, the forward current of Schottky barrier diode DSB # and the forward current of PiN diode DPN # are shared so that the forward voltage drop Vf is the same. Therefore, the ratio of the forward current of the PiN diode DPN # can be appropriately selected by appropriately adjusting the relationship between the forward current and the forward voltage drop of the Schottky barrier diode DSB # and the PiN diode DPN #. . As a result, since the recovery current of the PiN diode DPN # can be reduced, the reduction rate of the recovery current can be reduced at the same switching speed, and thus the surge voltage due to the reduction of the recovery current can be reduced. can do.
図５に、上記観点を踏まえた本実施形態にかかる回路構成を示す。 FIG. 5 shows a circuit configuration according to the present embodiment based on the above viewpoint.
図示されるように、基板ＰＢには、スイッチング素子Ｓｗｐを構成する半導体チップＴＩｐ、ショットキーバリアダイオードＤＳＢｐを構成する半導体チップＴＳｐおよびＰｉＮダイオードＤＰＮｐを構成する半導体チップＴＤｐが形成されている。そして、半導体チップＴＩｐのコレクタ領域（図中、裏面側）と、半導体チップＴＳｐおよび半導体チップＴＤｐのそれぞれのカソード領域（図中、裏面側）とは、配線パターンによって形成されたコレクタ端子ＣＴｐに接続されている。 As shown in the figure, a semiconductor chip TIp constituting the switching element Swp, a semiconductor chip TSp constituting the Schottky barrier diode DSBp, and a semiconductor chip TDp constituting the PiN diode DPNp are formed on the substrate PB. The collector region (back side in the figure) of the semiconductor chip TIp and the cathode regions (back side in the figure) of the semiconductor chip TSp and the semiconductor chip TDp are connected to the collector terminal CTp formed by the wiring pattern. Has been.
また、基板ＰＢには、スイッチング素子Ｓｗｎを構成する半導体チップＴＩｎ、ショットキーバリアダイオードＤＳＢｎを構成する半導体チップＴＳｎおよびＰｉＮダイオードＤＰＮｎを構成する半導体チップＴＤｎが形成されている。そして、半導体チップＴＩｎのコレクタ領域（図中、裏面側）と、半導体チップＴＳｎおよび半導体チップＴＤｎのそれぞれのカソード領域（図中、裏面側）とは、配線パターンによって形成されたコレクタ端子ＣＴｎに接続されている。 Further, on the substrate PB, a semiconductor chip TIn constituting the switching element Swn, a semiconductor chip TSn constituting the Schottky barrier diode DSBn, and a semiconductor chip TDn constituting the PiN diode DPNn are formed. The collector region of the semiconductor chip TIn (the back side in the figure) and the respective cathode regions (the back side in the figure) of the semiconductor chip TSn and the semiconductor chip TDn are connected to the collector terminal CTn formed by the wiring pattern. Has been.
上記半導体チップＴＩｐ，ＴＩｎのそれぞれのゲート領域は、各別のボンディングワイヤＷｇを介して、配線パターンによって形成された各別のゲート端子ＧＴに接続されている。また、半導体チップＴＩｐのエミッタ領域は、ボンディングワイヤＷＩを介してコレクタ端子ＣＴｎに接続され、半導体チップＴＳｐのアノード領域は、ボンディングワイヤＷＳを介してコレクタ端子ＣＴｎに接続され、半導体チップＴＤｐのアノード領域は、ボンディングワイヤＷＤを介してコレクタ端子ＣＴｎに接続されている。一方、半導体チップＴＩｎのエミッタ領域は、ボンディングワイヤＷＩを介して、配線パターンによって形成されたエミッタ端子ＥＴに接続され、半導体チップＴＳｎのアノード領域は、ボンディングワイヤＷＳを介してエミッタ端子ＥＴに接続され、半導体チップＴＤｐのアノード領域は、ボンディングワイヤＷＤを介してエミッタ端子ＥＴに接続されている。 The respective gate regions of the semiconductor chips TIp, TIn are connected to the respective gate terminals GT formed by the wiring pattern through the respective bonding wires Wg. The emitter region of the semiconductor chip TIp is connected to the collector terminal CTn via the bonding wire WI, and the anode region of the semiconductor chip TSp is connected to the collector terminal CTn via the bonding wire WS, and the anode region of the semiconductor chip TDp. Is connected to the collector terminal CTn via a bonding wire WD. On the other hand, the emitter region of the semiconductor chip TIn is connected to the emitter terminal ET formed by the wiring pattern via the bonding wire WI, and the anode region of the semiconductor chip TSn is connected to the emitter terminal ET via the bonding wire WS. The anode region of the semiconductor chip TDp is connected to the emitter terminal ET via a bonding wire WD.
上記コレクタ端子ＣＴｐのうち、半導体チップＴＩｐ側に、高電位側のバスバＢｐに接続されるボンディングワイヤ（配線Ｌｐ）が接続されている。また、上記コレクタ端子ＣＴｎのうち、半導体チップＴＩｎ側に、バスバＢｏに接続されるボンディングワイヤ（配線Ｌｏ）が接続されている。さらに、エミッタ端子ＥＴのうち、ボンディングワイヤＷＩの接続箇所側に、低電位側のバスバＢｎに接続されるボンディングワイヤ（配線Ｌｎ）が接続されている。 A bonding wire (wiring Lp) connected to the high potential side bus bar Bp is connected to the semiconductor chip TIp side of the collector terminal CTp. A bonding wire (wiring Lo) connected to the bus bar Bo is connected to the semiconductor chip TIn side of the collector terminal CTn. Further, a bonding wire (wiring Ln) connected to the low-potential side bus bar Bn is connected to the connection portion side of the bonding wire WI in the emitter terminal ET.
こうした回路構成において、本実施形態では、ＰｉＮダイオードＤＰＮ＃の経路の寄生インダクタのインダクタンスを増大させるインダクタンス設定手段が、次のようにして構成されている。すなわち、まず第１に、ボンディングワイヤＷＤの長さを、ボンディングワイヤＷＳの長さよりも長くしている。これにより、半導体チップＴＤｐのエミッタ領域とコレクタ端子ＣＴｎとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｐのエミッタ領域とコレクタ端子ＣＴｎとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。同様に、半導体チップＴＤｎのエミッタ領域とエミッタ端子ＥＴとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｎのエミッタ領域とエミッタ端子ＥＴとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。 In such a circuit configuration, in this embodiment, the inductance setting means for increasing the inductance of the parasitic inductor in the path of the PiN diode DPN # is configured as follows. That is, first, the length of the bonding wire WD is made longer than the length of the bonding wire WS. Accordingly, the inductance of the parasitic inductor in the electrical path between the emitter region of the semiconductor chip TDp and the collector terminal CTn is larger than the inductance of the parasitic inductor in the electrical path between the emitter region of the semiconductor chip TSp and the collector terminal CTn. Become. Similarly, the inductance of the parasitic inductor in the electrical path between the emitter region of the semiconductor chip TDn and the emitter terminal ET is larger than the inductance of the parasitic inductor in the electrical path between the emitter region of the semiconductor chip TSn and the emitter terminal ET. Become.
さらに、バスバＢｐに接続される配線Ｌｐとコレクタ端子ＣＴｐとの接続箇所を、半導体チップＴＳｐの方が半導体チップＴＤｐよりも近くなるように設定した。これにより、半導体チップＴＤｐとバスバＢｐとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｐとバスバＢｐとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。 Furthermore, the connection point between the wiring Lp connected to the bus bar Bp and the collector terminal CTp is set so that the semiconductor chip TSp is closer to the semiconductor chip TDp. As a result, the inductance of the parasitic inductor in the electric path between the semiconductor chip TDp and the bus bar Bp becomes larger than the inductance of the parasitic inductor in the electric path between the semiconductor chip TSp and the bus bar Bp.
また、バスバＢｏに接続される配線Ｌｏとコレクタ端子ＣＴｎとの接続箇所を、半導体チップＴＳｎの方が半導体チップＴＤｎよりも近くなるように設定した。これにより、半導体チップＴＤｎや半導体チップＴＤｐとバスバＢｏとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｎや半導体チップＴＳｐとバスバＢｎとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。 Further, the connection point between the wiring Lo connected to the bus bar Bo and the collector terminal CTn was set so that the semiconductor chip TSn was closer to the semiconductor chip TDn. As a result, the inductance of the parasitic inductor in the electrical path between the semiconductor chip TDn or the semiconductor chip TDp and the bus bar Bo is larger than the inductance of the parasitic inductor in the electrical path between the semiconductor chip TSn or the semiconductor chip TSp and the bus bar Bn. Become.
また、バスバＢｎに接続される配線Ｌｎとエミッタ端子ＥＴとの接続箇所を、ボンディングワイヤＷＳとエミッタ端子ＥＴとの接続箇所の方がボンディングワイヤＷＤとエミッタ端子ＥＴとの接続箇所よりも近くなるように設定した。これにより、半導体チップＴＤｎとバスバＢｎとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｎとバスバＢｎとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。
＜第２の実施形態＞
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
Further, the connection point between the wiring Ln connected to the bus bar Bn and the emitter terminal ET is such that the connection point between the bonding wire WS and the emitter terminal ET is closer than the connection point between the bonding wire WD and the emitter terminal ET. Set to. As a result, the inductance of the parasitic inductor in the electric path between the semiconductor chip TDn and the bus bar Bn becomes larger than the inductance of the parasitic inductor in the electric path between the semiconductor chip TSn and the bus bar Bn.
<Second Embodiment>
Hereinafter, the second embodiment will be described with reference to the drawings with a focus on differences from the first embodiment.
図６に、本実施形態にかかる回路構成を示す。なお、図６において、先の図５に示した部材に対応するものについては、便宜上同一の符号を付している。 FIG. 6 shows a circuit configuration according to the present embodiment. In FIG. 6, components corresponding to the members shown in FIG. 5 are given the same reference numerals for convenience.
本実施形態では、ボンディングワイヤＷＤの長さとボンディングワイヤＷＳの長さとの間に特に差を設けない。 In the present embodiment, there is no particular difference between the length of the bonding wire WD and the length of the bonding wire WS.
これに対し、以下の設定については、先の第１の実施形態と同様とする。すなわち、第１に、バスバＢｐに接続される配線Ｌｐとコレクタ端子ＣＴｐとの接続箇所を、半導体チップＴＳｐの方が半導体チップＴＤｐよりも近くなるようにする設定である。第２に、バスバＢｏに接続される配線Ｌｏとコレクタ端子ＣＴｎとの接続箇所を、半導体チップＴＳｎの方が半導体チップＴＤｎよりも近くなるようにする設定である。第３に、バスバＢｎに接続される配線Ｌｎとエミッタ端子ＥＴとの接続箇所を、ボンディングワイヤＷＳとの接続箇所の方がボンディングワイヤＷＤとの接続箇所よりも近くなるようにする設定である。これは、第１に、配線Ｌｐを半導体チップＴＩｐ側に配置し、配線Ｌｏを半導体チップＴＩｎ側に配置し、配線ＬｎをボンディングワイヤＷＩとエミッタ端子ＥＴとの接続箇所側に配置することで実現されている。特に、本実施形態では、半導体チップＴＤ＃と半導体チップＴＳ＃との間の距離を、半導体チップＴＩ＃と半導体チップＴＳ＃との間の距離よりも長くする。 On the other hand, the following settings are the same as those in the first embodiment. That is, firstly, the connection location between the wiring Lp connected to the bus bar Bp and the collector terminal CTp is set so that the semiconductor chip TSp is closer to the semiconductor chip TDp. Secondly, the connection location between the wiring Lo connected to the bus bar Bo and the collector terminal CTn is set so that the semiconductor chip TSn is closer to the semiconductor chip TDn. Thirdly, the connection point between the wiring Ln connected to the bus bar Bn and the emitter terminal ET is set so that the connection point with the bonding wire WS is closer than the connection point with the bonding wire WD. First, this is realized by arranging the wiring Lp on the semiconductor chip TIp side, arranging the wiring Lo on the semiconductor chip TIn side, and arranging the wiring Ln on the connection portion side between the bonding wire WI and the emitter terminal ET. Has been. In particular, in this embodiment, the distance between the semiconductor chip TD # and the semiconductor chip TS # is made longer than the distance between the semiconductor chip TI # and the semiconductor chip TS #.
これにより、半導体チップＴＤｐとバスバＢｐとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｐとバスバＢｐとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。また、半導体チップＴＤｎや半導体チップＴＤｐとバスバＢｏとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｎや半導体チップＴＳｐとバスバＢｏとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。また、半導体チップＴＤｎとバスバＢｎとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｎとバスバＢｎとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。
＜第３の実施形態＞
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
As a result, the inductance of the parasitic inductor in the electric path between the semiconductor chip TDp and the bus bar Bp becomes larger than the inductance of the parasitic inductor in the electric path between the semiconductor chip TSp and the bus bar Bp. Further, the inductance of the parasitic inductor in the electrical path between the semiconductor chip TDn or the semiconductor chip TDp and the bus bar Bo is larger than the inductance of the parasitic inductor in the electrical path between the semiconductor chip TSn or the semiconductor chip TSp and the bus bar Bo. . In addition, the inductance of the parasitic inductor in the electrical path between the semiconductor chip TDn and the bus bar Bn is larger than the inductance of the parasitic inductor in the electrical path between the semiconductor chip TSn and the bus bar Bn.
<Third Embodiment>
Hereinafter, the third embodiment will be described with reference to the drawings with a focus on differences from the first embodiment.
図７に、本実施形態にかかる回路構成を示す。なお、図７において、先の図５に示した部材に対応するものについては、便宜上同一の符号を付している。 FIG. 7 shows a circuit configuration according to this embodiment. In FIG. 7, components corresponding to those shown in FIG. 5 are given the same reference numerals for the sake of convenience.
本実施形態では、ボンディングワイヤＷＤの長さをボンディングワイヤＷＳの長さよりも長くすることに代えて、半導体チップＴＤｐとコレクタ端子ＣＴｎとの間の電気経路と、半導体チップＴＤｎとエミッタ端子ＥＴとの間の電気経路とのそれぞれに、インダクタンス素子２０を備える。すなわち、半導体チップＴＤｐのエミッタ領域は、インダクタンス素子２０に接触する電極３０にボンディングワイヤＷＤ１を介して接続され、この電極３０は、ボンディングワイヤＷＤ２を介してコレクタ端子ＣＴｎに接続されている。また、半導体チップＴＤｎのエミッタ領域は、インダクタンス素子２０に接触する電極３０にボンディングワイヤＷＤ１を介して接続され、この電極３０は、ボンディングワイヤＷＤ２を介してエミッタ端子ＥＴに接続されている。
In the present embodiment, instead of making the length of the bonding wire WD longer than the length of the bonding wire WS, the electrical path between the semiconductor chip TDp and the collector terminal CTn, the semiconductor chip TDn, and the emitter terminal ET
このように、インダクタンス素子２０を備えることで、半導体チップＴＤｐとコレクタ端子ＣＴｎとの間の電気経路や、半導体チップＴＤｎとエミッタ端子ＥＴとの間の電気経路のインダクタンスを十分に大きくすることができる。これに対し、配線の寄生インダクタンスを過度に大きくする場合、配線長（ボンディングワイヤＷＤ等の長さ）を過度に長くする必要が生じ、ひいては配線抵抗等による損失増大につながったり、回路規模の増大を招いたりする懸念が生じる。このため、インダクタンス素子２０を設けることは、電気経路のインダクタンスをある程度大きくするうえでは特に有効な設定となる。
＜第４の実施形態＞
以下、第４の実施形態について、先の第３の実施形態との相違点を中心に図面を参照しつつ説明する。
Thus, by providing the
<Fourth Embodiment>
Hereinafter, the fourth embodiment will be described with reference to the drawings with a focus on differences from the third embodiment.
図８に、本実施形態にかかる回路構成を示す。なお、図８において、先の図７に示した部材に対応するものについては、便宜上同一の符号を付している。 FIG. 8 shows a circuit configuration according to the present embodiment. In FIG. 8, the same reference numerals are assigned for convenience to those corresponding to the members shown in FIG.
図示されるように、本実施形態では、インダクタンス素子２０を、基板ＰＢに対して外付けした。詳しくは、インダクタンス素子２０を、基板ＰＢの外部の電極４０上に形成し、ボンディングワイヤＷＤ１，ＷＤ２を用いて、半導体チップＴＤｐ，ＴＤｎやエミッタ端子ＥＴに接続した。
＜その他の実施形態＞
なお、上記各実施形態は、以下のように変更して実施してもよい。
As illustrated, in this embodiment, the
<Other embodiments>
Each of the above embodiments may be modified as follows.
「インダクタンス設定手段について」
上記第１の実施形態（図５）において、ボンディングワイヤＷＤのみによってインダクタンスを十分に確保できるなら、ショットキーバリアダイオードＤＳＢ＃が形成された半導体チップＴＳ＃とＰｉＮダイオードＤＰＮが形成されたチップＴＤ＃との配置を逆としてもよい。同様の理由から、第３の実施形態（図７）や第４の実施形態（図８）において、ショットキーバリアダイオードＤＳＢ＃が形成された半導体チップＴＳ＃とＰｉＮダイオードＤＰＮが形成されたチップＴＤ＃との配置を逆としてもよい。
"Inductance setting method"
In the first embodiment (FIG. 5), if sufficient inductance can be secured only by the bonding wire WD, the semiconductor chip TS # in which the Schottky barrier diode DSB # is formed and the chip TD # in which the PiN diode DPN is formed. The arrangement may be reversed. For the same reason, in the third embodiment (FIG. 7) and the fourth embodiment (FIG. 8), the semiconductor chip TS # in which the Schottky barrier diode DSB # is formed and the chip TD in which the PiN diode DPN is formed. The arrangement with # may be reversed.
上記第１の実施形態（図５）や第２の実施形態（図６）では、ＰｉＮダイオードＤＰＮ＃のアノード側の配線長を長く設定することでインダクタンス設定手段を構成したが、カソード側であってもよく、また双方であってもよい。 In the first embodiment (FIG. 5) and the second embodiment (FIG. 6), the inductance setting means is configured by setting the wiring length on the anode side of the PiN diode DPN # to be long. Or both.
上記第３の実施形態（図７）や第４の実施形態（図８）では、ＰｉＮダイオードＤＰＮ＃のアノード側にインダクタンス素子２０を接続したが、カソード側であってもよく、また双方であってもよい。
In the third embodiment (FIG. 7) and the fourth embodiment (FIG. 8), the
インダクタンス素子２０を備えるものや、配線長を調節するものに限らない。たとえば配線の断面積を、ショットキーバリアダイオードＤＳＢ＃用とＰｉＮダイオードＤＰＮ＃用とで相違させるものであってもよい。
The present invention is not limited to one provided with the
ＰｉＮダイオードＤＰＮ＃のリカバリ電流がピークとなるタイミングを、ショットキーバリアダイオードＤＳＢ＃の接合容量の放電電流がピークとなるタイミングよりも遅延させる手段に限らない。これらのピークのタイミングの前後関係が逆転したとしても、ＰｉＮダイオードＤＰＮ＃のリカバリ電流が流れる期間に、ショットキーバリアダイオードＤＳＢ＃の接合容量の放電（図３（ｃ））がなされるなら、共振現象を抑制することはできる。 The timing at which the recovery current of the PiN diode DPN # peaks is not limited to means for delaying the timing at which the discharge current of the junction capacitance of the Schottky barrier diode DSB # peaks. Even if the order of these peak timings is reversed, if the junction capacitance of the Schottky barrier diode DSB # is discharged (FIG. 3C) during the period when the recovery current of the PiN diode DPN # flows, the resonance will occur. The phenomenon can be suppressed.
「タイミング設定手段について」
バスバＢｏおよびバスバＢ＃（＃＝ｐ，ｎ）とＰｉＮダイオードＤＰＮ＃との間の電気経路のインダクタンスの方がバスバＢｏおよびバスバＢ＃とショットキーバリアダイオードＤＳＢ＃との間の電気経路のインダクタンスよりも大きく設定するもの（インダクタンス設定手段）などに限らない。たとえば、ショットキーバリアダイオードＤＳＢ＃（＃＝ｐ，ｎ）とＰｉＮダイオードＤＰＮ＃のオン抵抗等の設定によって、ＰｉＮダイオードＤＰＮ＃のリカバリ電流が流れる期間に、ショットキーバリアダイオードＤＳＢ＃の接合容量の放電（図３（ｃ））がなされるように調整するものであってもよい。
"Timing setting method"
The inductance of the electrical path between the bus bar Bo and the bus bar B # (# = p, n) and the PiN diode DPN # is more inductance of the electrical path between the bus bar Bo and the bus bar B # and the Schottky barrier diode DSB #. It is not limited to those that are set larger (inductance setting means). For example, by setting the ON resistance of the Schottky barrier diode DSB # (# = p, n) and the PiN diode DPN #, the junction capacitance of the Schottky barrier diode DSB # is increased during the period when the recovery current of the PiN diode DPN # flows. You may adjust so that discharge (FIG.3 (c)) may be made.
「第１の整流素子、第２の整流素子について」
第１の整流素子がショットキーバリアダイオードＤＳＢ＃（＃＝ｐ，ｎ）であって且つ、第２の整流素子がＰｉＮダイオードＤＰＮ＃であるものに限らない。要は、第２の整流素子として、接合容量が比較的小さいものの少数キャリアの蓄積量が多くなるものを採用するなら、リカバリ電流に起因したサージを抑制するうえで、少数キャリアの蓄積量の少ない第１の整流素子を並列接続することが有効である。この際、第１の整流素子の接合容量が大きいなら、共振に起因したサージを抑制すべくタイミング設定手段を設けることが有効である。
“About the first rectifier and the second rectifier”
The first rectifier element is not limited to the Schottky barrier diode DSB # (# = p, n), and the second rectifier element is not the PiN diode DPN #. In short, if a second rectifying element with a relatively small junction capacitance but a large amount of minority carrier accumulation is employed, the minority carrier accumulation amount is small in order to suppress surge caused by the recovery current. It is effective to connect the first rectifying elements in parallel. At this time, if the junction capacitance of the first rectifying element is large, it is effective to provide timing setting means to suppress a surge caused by resonance.
「第１流通規制要素、第２流通規制要素について」
たとえば、先の図１に示したコンバータＣＮＶにおいて、高電位側のスイッチング素子Ｓｗｐを削除することで昇圧チョッパ回路を構成してもよい。この場合、第１流通規制要素が、ショットキーバリアダイオードＤＳＢｐおよびＰｉＮダイオードＤＰＮｐの並列接続体となり、第２流通規制要素が、スイッチング素子Ｓｗｎ，ショットキーバリアダイオードＤＳＢｎおよびＰｉＮダイオードＤＰＮｎの並列接続体となる。またたとえば、先の図１に示したコンバータＣＮＶにおいて、低電位側のスイッチング素子Ｓｗｎを削除することで降圧チョッパ回路を構成してもよい。
"About the 1st distribution regulation element and the 2nd distribution regulation element"
For example, in the converter CNV shown in FIG. 1, the step-up chopper circuit may be configured by deleting the switching element Swp on the high potential side. In this case, the first distribution restriction element is a parallel connection body of the Schottky barrier diode DSBp and the PiN diode DPNp, and the second distribution restriction element is a parallel connection body of the switching element Swn, the Schottky barrier diode DSBn and the PiN diode DPNn. Become. Further, for example, in the converter CNV shown in FIG. 1, the step-down chopper circuit may be configured by deleting the switching element Swn on the low potential side.
「誘導性負荷について」
モータジェネレータ１０としては、車載主機に限らない。
“Inductive load”
The
コンバータＣＮＶを構成するインダクタ１４や、モータジェネレータ１０の固定子巻線に限らない。たとえば、高電圧バッテリ１２の電圧を降圧して車載補機バッテリに印加する降圧コンバータのインダクタであってもよい。
It is not limited to the
ＤＳＢｐ，ＤＳＢｎ…ショットキーバリアダイオード（第１の整流素子の一実施形態）、ＤＰＮｐ，ＤＰＮｎ…ＰｉＮダイオード（第２の整流素子の一実施形態）。 DSBp, DSBn... Schottky barrier diode (one embodiment of the first rectifying element), DPNp, DPNn... PiN diode (one embodiment of the second rectifying element).
Claims (11)
前記第１流通規制要素は、前記整流機能を有する一対の整流素子である第１の整流素子および第２の整流素子の並列接続体を備え、
前記第１の整流素子に順方向電流が流れることによる少数キャリアの蓄積量は、前記第２の整流素子に順方向電流が流れることによる少数キャリアの蓄積量よりも少なく、
前記第１の整流素子の接合容量は、前記第２の整流素子の接合容量よりも大きく、
前記第２の整流素子の順方向電流の減少期間およびリカバリ電流が流れる期間の少なくとも一方の期間に、前記第１の整流素子の接合容量の放電がなされるようにタイミング設定をするタイミング設定手段を備えることを特徴とする誘導性負荷の駆動回路。 A series connection body of a first flow regulating element having a rectifying function for restricting a current flow direction in one direction and a second flow regulating element having an opening / closing function for opening and closing a current flow path; , Applied to a circuit in which an inductive load is connected to a connection point of the first distribution restriction element and the second distribution restriction element
The first distribution restriction element includes a parallel connection body of a first rectifying element and a second rectifying element which are a pair of rectifying elements having the rectifying function,
The amount of minority carrier accumulation due to the forward current flowing through the first rectifier element is less than the amount of minority carrier accumulation due to the forward current flowing through the second rectifier element.
The junction capacitance of the first rectifying element is larger than the junction capacitance of the second rectifying element,
Timing setting means for setting timing so that the junction capacitance of the first rectifying element is discharged in at least one of a period in which the forward current of the second rectifying element decreases and a period in which the recovery current flows; A drive circuit for an inductive load, comprising:
前記第１の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤの長さよりも、前記第２の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤの長さの方が長いことを特徴とする請求項４記載の誘導性負荷の駆動回路。 Of the first rectifying element and the second rectifying element, a terminal on the DC voltage source side and a wiring pattern connected to the DC voltage source are connected by a bonding wire,
The length of the bonding wire connected to the DC voltage source side terminal of the second rectifying element is longer than the length of the bonding wire connected to the DC voltage source side terminal of the first rectifying element. The inductive load drive circuit according to claim 4, wherein:
前記第１の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置が、前記第２の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置よりも前記直流電圧源側に配置されていることを特徴とする請求項４または５記載の誘導性負荷の駆動回路。 Of the first rectifying element and the second rectifying element, a terminal on the DC voltage source side and a wiring pattern connected to the DC voltage source are connected by a bonding wire,
The bonding wire connected to the DC voltage source side terminal of the second rectifier element is connected to the bonding wire connected to the DC voltage source side terminal of the first rectifier element. 6. The drive circuit for an inductive load according to claim 4, wherein the drive circuit is disposed closer to the DC voltage source than a connection position between the wiring pattern and the wiring pattern.
前記第１の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤの長さよりも、前記第２の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤの長さの方が長いことを特徴とする請求項８記載の誘導性負荷の駆動回路。 Of the first rectifying element and the second rectifying element, a terminal on the inductive load side and a wiring pattern connected to the inductive load are connected by a bonding wire,
The length of the bonding wire connected to the inductive load side terminal of the second rectifying element is longer than the length of the bonding wire connected to the inductive load side terminal of the first rectifying element. The inductive load driving circuit according to claim 8, wherein:
前記第１の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置が、前記第２の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置よりも前記誘導性負荷側に配置されていることを特徴とする請求項８または９記載の誘導性負荷の駆動回路。 Of the first rectifying element and the second rectifying element, a terminal on the inductive load side and a wiring pattern connected to the inductive load are connected by a bonding wire,
The bonding wire connected to the terminal on the inductive load side of the second rectifying element is connected to the bonding wire connected to the terminal on the inductive load side of the first rectifying element and the wiring pattern. The inductive load drive circuit according to claim 8, wherein the inductive load drive circuit is disposed closer to the inductive load than a connection position between the wiring pattern and the wiring pattern.
前記第２の整流素子は、Ｐ型半導体およびＮ型半導体を備えるダイオードであることを特徴とする請求項１〜１０のいずれか１項に記載の誘導性負荷の駆動回路。 The first rectifying element is a Schottky barrier diode;
The inductive load drive circuit according to claim 1, wherein the second rectifying element is a diode including a P-type semiconductor and an N-type semiconductor.
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