JP2013110156A - Semiconductor device and manufacturing method of the same - Google Patents
Semiconductor device and manufacturing method of the same Download PDFInfo
- Publication number
- JP2013110156A JP2013110156A JP2011251693A JP2011251693A JP2013110156A JP 2013110156 A JP2013110156 A JP 2013110156A JP 2011251693 A JP2011251693 A JP 2011251693A JP 2011251693 A JP2011251693 A JP 2011251693A JP 2013110156 A JP2013110156 A JP 2013110156A
- Authority
- JP
- Japan
- Prior art keywords
- graphene
- layer
- catalyst layer
- etching
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Carbon And Carbon Compounds (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
本発明は、グラフェンを構成要素とする半導体素子及びその製造方法に関する。 The present invention relates to a semiconductor element including graphene as a constituent element and a manufacturing method thereof.
近年、グラフェンを応用した電子デバイスに注目が集まっている。グラフェンの形成方法としては、ＣＶＤ等の方法により、金属触媒上にグラフェンを形成する方法が知られている。 In recent years, electronic devices using graphene have attracted attention. As a method of forming graphene, a method of forming graphene on a metal catalyst by a method such as CVD is known.
上記の方法により形成されたグラフェンは金属触媒上にあり、このままでは半導体素子へ応用し難い。そのため、金属触媒上にあるグラフェンを、シリコン等の基板へ転写する提案がなされている（特許文献１参照）。 The graphene formed by the above method is on a metal catalyst, and as it is, it is difficult to apply it to a semiconductor element. Therefore, a proposal has been made to transfer graphene on a metal catalyst to a substrate such as silicon (see Patent Document 1).
しかしながら、この方法では、転写の際に、炭素原子１個分という極めて薄い薄膜であるグラフェンにシワが発生してしまい，グラフェンの膜質を劣化させてしまうという問題があった。 However, this method has a problem that, during transfer, wrinkles are generated in graphene, which is an extremely thin thin film of one carbon atom, and the film quality of the graphene is deteriorated.
そこで、従来の転写法に代わる方法として、以下の技術（特許文献２）が考えられる。まず、図５（１）に示すように、基板Ｐ１上に、鉄から成る触媒Ｐ３をパターニングする。次に、図５（２）に示すように、触媒Ｐ３上にグラフェンＰ５を形成する。次に、図５（３）に示すように、グラフェンＰ５の端部に、それを保持する役割を持つ電極Ｐ７を形成する。次に、図５（４）に示すように、触媒Ｐ３を除去する。次に、図５（５）に示すように、絶縁膜Ｐ９を形成し、さらに、図５（６）に示すように、トップゲート電極Ｐ１１を形成し、半導体素子を完成する。 Thus, the following technique (Patent Document 2) can be considered as an alternative to the conventional transfer method. First, as shown in FIG. 5A, the catalyst P3 made of iron is patterned on the substrate P1. Next, as shown in FIG. 5B, graphene P5 is formed on the catalyst P3. Next, as shown in FIG. 5 (3), an electrode P7 having a role of holding the graphene P5 is formed at the end of the graphene P5. Next, as shown in FIG. 5 (4), the catalyst P3 is removed. Next, as shown in FIG. 5 (5), an insulating film P9 is formed, and further, as shown in FIG. 5 (6), a top gate electrode P11 is formed, thereby completing the semiconductor element.
特許文献２記載の方法では、図５（４）に示すように触媒Ｐ３を除去する際に、グラフェンＰ５が基板Ｐ１に固着してしまう現象（スティッキング）が生じる恐れがある。特に、グラフェンＰ５のサイズ（素子サイズ）が大きいほど、スティッキングは生じやすくなる。スティッキングが生じると、意図しない電流の経路が発生したり、グラフェンＰ５が破損してしまう。 In the method described in Patent Literature 2, when removing the catalyst P3 as shown in FIG. 5 (4), there is a possibility that a phenomenon (sticking) in which the graphene P5 is fixed to the substrate P1 may occur. In particular, sticking is more likely to occur as the size of the graphene P5 (element size) increases. When sticking occurs, an unintended current path is generated or the graphene P5 is damaged.
本発明は以上の点に鑑みなされたものであり、スティッキングが生じにくい半導体素子及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above points, and an object thereof is to provide a semiconductor element in which sticking is unlikely to occur and a method for manufacturing the same.
本発明の半導体素子の製造方法は、一方の面に触媒層が形成された基板において、前記一方とは反対側から触媒層の裏面に至る開口部を形成する工程と、開口部において、触媒層の裏面にグラフェンを形成する工程と、触媒層の少なくとも一部を除去する工程とを有する。 The method of manufacturing a semiconductor device of the present invention includes a step of forming an opening from a side opposite to the one side to the back surface of the catalyst layer in a substrate having a catalyst layer formed on one side, A step of forming graphene on the back surface and a step of removing at least a part of the catalyst layer.
本発明の半導体素子の製造方法を図示すると、図１のようになる。図（１）は、一方の面１ａに触媒層３が形成された基板１を表す。図１（２）は、基板１において、一方の面１ａとは反対側の面１ｂから、触媒層３の裏面３ａに至る開口部１ｃを形成した状態を表す。図１（３）は開口部１ｃにおいて、触媒層３の裏面３ａにグラフェン５を形成した状態を表す。図１（４）は、触媒層３を除去した状態を表す。なお、この図１（４）では触媒層３の全てを除去しているが、触媒層３の一部を残し、それを半導体素子の電極としてもよい。図１（５）は、基板１における一方の面１ａに電極７を形成した状態を表す。 A method for manufacturing a semiconductor device of the present invention is illustrated in FIG. FIG. 1A shows the substrate 1 on which the catalyst layer 3 is formed on one surface 1a. FIG. 1 (2) shows a state in which an opening 1 c is formed on the substrate 1 from the surface 1 b opposite to the one surface 1 a to the back surface 3 a of the catalyst layer 3. FIG. 1 (3) shows a state in which the graphene 5 is formed on the back surface 3a of the catalyst layer 3 in the opening 1c. FIG. 1 (4) shows a state where the catalyst layer 3 is removed. Although all of the catalyst layer 3 is removed in FIG. 1 (4), a part of the catalyst layer 3 may be left and used as an electrode of a semiconductor element. FIG. 1 (5) shows a state in which the electrode 7 is formed on one surface 1 a of the substrate 1.
本発明の半導体素子の製造方法では、グラフェンは触媒層の裏面に形成され、基板と対向する状態にならないため、スティッキングの問題が生じない。
本発明の半導体素子の製造方法において、例えば、開口部の形成後、グラフェンの形成前に、熱処理を行ってもよい。熱処理を行うことにより触媒層の膜質を改善することができる。熱処理の条件は、例えば、以下のようにすることができる。
In the method for manufacturing a semiconductor device of the present invention, graphene is formed on the back surface of the catalyst layer and does not face the substrate, so that the problem of sticking does not occur.
In the method for manufacturing a semiconductor element of the present invention, for example, heat treatment may be performed after the opening is formed and before the graphene is formed. The film quality of the catalyst layer can be improved by performing the heat treatment. The heat treatment conditions can be set as follows, for example.
雰囲気ガス：H2
温度：１０００℃
気圧：１０〜１００Pa
熱処理時間：３０分間
本発明の半導体素子の製造方法において、例えば、グラフェンを形成する前に、触媒層の表面（裏面とは反対側の面）に保護層を形成することができる。保護層により、触媒層の表面にグラフェンが形成されることを防止できる。また、本発明の半導体素子の製造方法において、例えば、グラフェンの形成後、触媒層の表面に形成されたグラフェンをO2アッシング等の方法により除去することができる。
Atmospheric gas: H 2
Temperature: 1000 ° C
Atmospheric pressure: 10-100Pa
Heat treatment time: 30 minutes In the method for manufacturing a semiconductor device of the present invention, for example, before forming graphene, a protective layer can be formed on the surface of the catalyst layer (the surface opposite to the back surface). The protective layer can prevent graphene from being formed on the surface of the catalyst layer. In the method for manufacturing a semiconductor element of the present invention, for example, after the formation of graphene, the graphene formed on the surface of the catalyst layer can be removed by a method such as O 2 ashing.
前記開口部は、例えば、基板を前記反対側からエッチングすることにより形成できる。エッチングは、ウエットエッチングであってもよいし、ドライエッチングであってもよい。 The opening can be formed, for example, by etching the substrate from the opposite side. The etching may be wet etching or dry etching.
この場合、基板と触媒層との間に、基板をエッチングするときのエッチング条件において基板よりもエッチングされにくいエッチングストップ層を有することが好ましい。エッチングストップ層は、基板のうち、触媒層側にある一部を改質（例えば酸化）して形成したものであってもよい。エッチングストップ層を有することにより、次のようなエッチングが可能になる。まず、基板はエッチングしやすいが、エッチングストップ層はエッチングしにくい第１のエッチング条件により、基板を前記反対側からエッチングし、エッチングストップ層に至る。第１のエッチング条件では、エッチングストップ層は残存する。次に、エッチング条件を、第２のエッチング条件に変える。この第２のエッチング条件は、エッチングストップ層を容易にエッチングできる条件である。第２のエッチング条件のエッチングにより、エッチングストップ層を除去し、触媒層の裏面を露出させる。このエッチング方法によれば、エッチングストップ層を設けないでエッチングを行う場合に比べて、基板の厚みにばらつきがある場合でも、局所的なオーバーエッチングが生じにくい。 In this case, it is preferable to have an etching stop layer between the substrate and the catalyst layer that is less likely to be etched than the substrate under the etching conditions for etching the substrate. The etching stop layer may be formed by modifying (for example, oxidizing) a part of the substrate on the catalyst layer side. By having the etching stop layer, the following etching becomes possible. First, the substrate is etched from the opposite side under the first etching condition that the substrate is easy to etch but the etching stop layer is difficult to etch, and reaches the etching stop layer. Under the first etching condition, the etching stop layer remains. Next, the etching condition is changed to the second etching condition. This second etching condition is a condition for easily etching the etching stop layer. The etching stop layer is removed by etching under the second etching condition, and the back surface of the catalyst layer is exposed. According to this etching method, local over-etching is less likely to occur even when the thickness of the substrate varies than when etching is performed without providing an etching stop layer.
本発明の半導体素子の製造方法において、例えば、触媒層を除去する前に、グラフェンを支持する支持層を形成することができる。支持層を備えることにより、触媒層を除去するときにグラフェンが剥離してしまうようなことが起こり難い。 In the method for manufacturing a semiconductor element of the present invention, for example, a support layer that supports graphene can be formed before removing the catalyst layer. By providing the support layer, it is difficult for graphene to peel off when the catalyst layer is removed.
基板の材質は特に限定されないが、例えばシリコン基板を用いることができる。触媒層の材料としては、例えば、Ni、Cu、Fe等の触媒能を有する材料が挙げられる。触媒層の膜厚は、例えば１０〜１０００nmである。 The material of the substrate is not particularly limited, but for example, a silicon substrate can be used. Examples of the material for the catalyst layer include materials having catalytic ability such as Ni, Cu, and Fe. The film thickness of the catalyst layer is, for example, 10 to 1000 nm.
グラフェンは、例えば、ＣＶＤ法により、以下の条件で形成することができる。
雰囲気ガス：CH4+H2+Ar
温度：１０００℃
気圧：６０Pa
触媒層の少なくとも一部を除去する方法としては、例えば、FeCl3、HNO3等の溶液でエッチングする方法が挙げられる。エッチングストップ層としては、例えば、SiO2の層が挙げられる。基板がシリコン基板である場合は、その表面を酸化してSiO2から成るエッチングストップ層を形成することができる。エッチングストップ層の膜厚は、例えば１０〜１０００nmである。エッチングストップ層は、例えば、希釈フッ酸（H2O:HF＝１０：１）により除去できる。
Graphene can be formed under the following conditions by, for example, a CVD method.
Atmospheric gas: CH 4 + H 2 + Ar
Temperature: 1000 ° C
Atmospheric pressure: 60Pa
Examples of the method for removing at least a part of the catalyst layer include a method of etching with a solution of FeCl 3 , HNO 3 or the like. An example of the etching stop layer is a SiO 2 layer. When the substrate is a silicon substrate, its surface can be oxidized to form an etching stop layer made of SiO 2 . The film thickness of the etching stop layer is, for example, 10 to 1000 nm. The etching stop layer can be removed by, for example, diluted hydrofluoric acid (H 2 O: HF = 10: 1).
保護層の材質としては、例えば、SiO2、SiN等が挙げられる。保護層は、例えば、プラズマＣＶＤ法により形成できる。保護層の膜厚は、例えば１０〜１０００ｎｍである。保護層は、例えば、希釈フッ酸（H2O:HF＝１０：１）により除去できる。 Examples of the material for the protective layer include SiO 2 and SiN. The protective layer can be formed by, for example, a plasma CVD method. The film thickness of the protective layer is, for example, 10 to 1000 nm. The protective layer can be removed by, for example, diluted hydrofluoric acid (H 2 O: HF = 10: 1).
支持層の材質としては、例えば、周知のレジスト材料が挙げられる。支持層は、例えば、塗布法により形成できる。支持層は、例えば、レジスト材料の剥離液で除去できる。
電極の材質としては、例えば、Cr／Au、Ti／Au、Ni等が挙げられる。電極は、例えば、蒸着により形成できる。電極の膜厚は、例えば３０〜５０nmである。
Examples of the material for the support layer include known resist materials. The support layer can be formed by, for example, a coating method. The support layer can be removed with, for example, a resist material stripping solution.
Examples of the material for the electrode include Cr / Au, Ti / Au, and Ni. The electrode can be formed, for example, by vapor deposition. The film thickness of the electrode is, for example, 30 to 50 nm.
本発明の半導体素子は、一方の面から反対側の面まで貫通する開口部を有する基板と、基板における前記一方の面のうち、開口部を含む領域に形成されたグラフェンとを有する。 The semiconductor element of the present invention includes a substrate having an opening penetrating from one surface to the opposite surface, and graphene formed in a region including the opening in the one surface of the substrate.
本発明の半導体素子において、グラフェンは、基板の一方の面から反対側の面まで貫通する開口部を含む領域に形成されているから、基板との間にスティッキングの問題が生じにくい。 In the semiconductor element of the present invention, since graphene is formed in a region including an opening that penetrates from one surface of the substrate to the opposite surface, the problem of sticking between the substrate and the substrate hardly occurs.
本発明の半導体素子は、グラフェンを支持する支持層を備えることが好ましい。支持層を備えることにより、グラフェンの剥離を防止できる。 The semiconductor element of the present invention preferably includes a support layer that supports graphene. By providing the support layer, peeling of graphene can be prevented.
本発明の実施形態を図面に基づいて説明する。
＜第１の実施形態＞
１．半導体素子の製造方法
半導体素子の製造方法を図２に基づいて説明する。まず、図２（１）に示すように、シリコン基板１における１方の面１ａ上に、エッチングストップ層１１、Cuから成る触媒層３、及び保護層１３を順次積層する。エッチングストップ層１１は、シリコン基板１の表面を酸化させて形成したSiO2の層であり、その膜厚は約５００nmである。触媒層３はスパッタ法により形成された層であり、その膜厚は約５００nmである。保護層１３の材質はSiO2である。保護層１３はプラズマＣＶＤの方法で形成され、その膜厚は約５００nmである。
Embodiments of the present invention will be described with reference to the drawings.
<First Embodiment>
1. 2. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method will be described with reference to FIG. First, as shown in FIG. 2 (1), an etching stop layer 11, a catalyst layer 3 made of Cu, and a protective layer 13 are sequentially laminated on one surface 1 a of the silicon substrate 1. The etching stop layer 11 is a SiO 2 layer formed by oxidizing the surface of the silicon substrate 1 and has a thickness of about 500 nm. The catalyst layer 3 is a layer formed by sputtering and has a film thickness of about 500 nm. The material of the protective layer 13 is SiO 2 . The protective layer 13 is formed by a plasma CVD method and has a thickness of about 500 nm.
次に、図２（２）に示すように、シリコン基板１を、一方の面１ａとは反対側の面１ｂから局所的にエッチングし、開口部１ｃを形成する。開口部１ｃは、反対側の面１ｂにおいて開口し、触媒層３の裏面３ａに至るすり鉢状の孔(凹部)である。エッチングは２段階で行われ、１段階目のエッチングでは、シリコン基板１はエッチングしやすいが、エッチングストップ層１１はエッチングしにくい第１のエッチング条件により行う。この１段階目のエッチングでは、エッチングストップ層１１が露出するまでエッチングが進む。１段階目のエッチングで用いるエッチング液は、水酸化カリウム水溶液である。なお、水酸化カリウム水溶液の代わりに他のアルカリ性のエッチング液（例えばＴＭＡＨ（テトラメチルアンモニアハイドロオキサイド）等）を用いてもよい。 Next, as shown in FIG. 2B, the silicon substrate 1 is locally etched from the surface 1b opposite to the one surface 1a to form an opening 1c. The opening 1 c is a mortar-shaped hole (concave) that opens on the opposite surface 1 b and reaches the back surface 3 a of the catalyst layer 3. Etching is performed in two stages. In the first stage etching, the silicon substrate 1 is easily etched, but the etching stop layer 11 is etched under the first etching condition that is difficult to etch. In this first stage etching, the etching proceeds until the etching stop layer 11 is exposed. The etchant used in the first stage etching is an aqueous potassium hydroxide solution. In addition, you may use another alkaline etching liquid (for example, TMAH (tetramethyl ammonia hydroxide) etc.) instead of potassium hydroxide aqueous solution.
その後、エッチング条件を、第２のエッチング条件に変える。この第２のエッチング条件は、エッチングストップ層１１を容易にエッチングできる条件である。第２のエッチング条件のエッチングにより、エッチングストップ層１１を除去し、触媒層３の裏面３ａを露出させる。この２段階目のエッチングにより、開口部１ｃが完成する。上記のエッチング方法によれば、エッチングストップ層１１を設けないでエッチングを行う場合に比べて、シリコン基板１の厚みにばらつきがある場合でも、局所的なオーバーエッチングが生じにくい。２段階目のエッチングで用いるエッチング液は希釈フッ酸（H2O:HF＝１０：１）である。エッチング終了後、熱処理を行う。熱処理の条件は以下のとおりである。 Thereafter, the etching condition is changed to the second etching condition. This second etching condition is a condition in which the etching stop layer 11 can be easily etched. The etching stop layer 11 is removed by etching under the second etching condition, and the back surface 3a of the catalyst layer 3 is exposed. The opening 1c is completed by this second stage etching. According to the above etching method, local over-etching is less likely to occur even when the thickness of the silicon substrate 1 varies as compared with the case where etching is performed without providing the etching stop layer 11. The etchant used in the second stage etching is diluted hydrofluoric acid (H 2 O: HF = 10: 1). After the etching is completed, heat treatment is performed. The conditions for the heat treatment are as follows.
雰囲気ガス：H2
温度：１０００℃
気圧：５０Pa
熱処理時間：３０分間
次に、図２（３）に示すように、CH4を原料とするＣＶＤ法により、触媒層３の裏面３ａ上にグラフェン５を形成する。グラフェン５は、単原子層のカーボン結晶構造であってもよく、複数の原子層のカーボン結晶構造であってもよい。複数の原子層とは、例えば一桁数の原子層である。複数原子層のカーボン結晶構造は、一般にグラフェン多層膜（multi-layer graphene）またはグラフェン積層膜（stacked graphene）と称されることもある。
Atmospheric gas: H 2
Temperature: 1000 ° C
Atmospheric pressure: 50Pa
Heat treatment time: 30 minutes Next, as shown in FIG. 2 (3), graphene 5 is formed on the back surface 3 a of the catalyst layer 3 by a CVD method using CH 4 as a raw material. The graphene 5 may have a carbon crystal structure with a single atomic layer or a carbon crystal structure with a plurality of atomic layers. The plurality of atomic layers are, for example, single-digit atomic layers. The carbon crystal structure of a multi-atomic layer is sometimes called a graphene multilayer film (multi-layer graphene) or a graphene stacked film (stacked graphene).
次に、図２（４）に示すように、シリコン基板１における反対側の面１ｂ、開口部１ｃの内部、及びグラフェン５を覆う支持層１５を形成する。支持層１５の材質は周知のレジスト材料である。支持層１５は塗布法により形成され、その膜厚は約５００nmである。 Next, as shown in FIG. 2D, a support layer 15 that covers the opposite surface 1 b of the silicon substrate 1, the inside of the opening 1 c, and the graphene 5 is formed. The material of the support layer 15 is a known resist material. The support layer 15 is formed by a coating method and has a thickness of about 500 nm.
次に、図２（５）に示すように、保護層１３及び触媒層３を、希釈フッ酸及びFeCl3を用いてエッチングすることにより除去する。
次に、図２（６）に示すように、電極７を形成し、半導体素子を完成する。電極７は、エッチングストップ層１１上に形成され、その一部がグラフェン５と接している。電極７の材質はCr/Auであり、蒸着により形成される。半導体素子において、グラフェン５は、開口部１ｃに架橋している。
Next, as shown in FIG. 2 (5), the protective layer 13 and the catalyst layer 3 are removed by etching using diluted hydrofluoric acid and FeCl 3 .
Next, as shown in FIG. 2 (6), an electrode 7 is formed to complete a semiconductor element. The electrode 7 is formed on the etching stop layer 11, and a part thereof is in contact with the graphene 5. The material of the electrode 7 is Cr / Au and is formed by vapor deposition. In the semiconductor element, the graphene 5 is cross-linked to the opening 1c.
２．半導体素子及びその製造方法が奏する効果
本実施形態において、グラフェン５は触媒層３の裏面３ａに形成され、シリコン基板１と対向する状態にならないため、スティッキングの問題が生じない。また、保護層１３を形成することにより、触媒層３の表面（裏面３ａとは反対の面）にグラフェンが形成されてしまうことを防止できる。また、支持層１５を形成することにより、保護層１３及び触媒層３を除去するときにグラフェン５が基板１から剥離してしまうことがない。
＜第２の実施形態＞
１．半導体素子の製造方法
半導体素子の製造方法を図３に基づいて説明する。本実施形態では、基本的には前記第１の実施形態と同様にして半導体素子を製造した。すなわち、図３（１）に示すように、シリコン基板１における１方の面１ａ上に、エッチングストップ層１１、Cuから成る触媒層３、保護層１３を順次積層し、図３（２）に示すように、シリコン基板１を、一方の面１ａとは反対側の面１ｂから局所的にエッチングして開口部１ｃを形成し、図３（３）に示すように、CH4を原料とするＣＶＤ法により、触媒層３の裏面３ａ上にグラフェン５を形成し、図３（４）に示すように支持層１５を形成する。
2. Advantageous Effects of Semiconductor Device and its Manufacturing Method In this embodiment, the graphene 5 is formed on the back surface 3a of the catalyst layer 3 and does not face the silicon substrate 1, so that the problem of sticking does not occur. In addition, by forming the protective layer 13, it is possible to prevent graphene from being formed on the surface of the catalyst layer 3 (the surface opposite to the back surface 3a). In addition, by forming the support layer 15, the graphene 5 does not peel from the substrate 1 when the protective layer 13 and the catalyst layer 3 are removed.
<Second Embodiment>
1. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method will be described with reference to FIG. In the present embodiment, a semiconductor element was manufactured basically in the same manner as in the first embodiment. That is, as shown in FIG. 3 (1), an etching stop layer 11, a catalyst layer 3 made of Cu, and a protective layer 13 are sequentially stacked on one surface 1 a of the silicon substrate 1. As shown in FIG. 3, the silicon substrate 1 is locally etched from the surface 1b opposite to the one surface 1a to form an opening 1c. As shown in FIG. 3 (3), CH 4 is used as a raw material. Graphene 5 is formed on the back surface 3a of the catalyst layer 3 by a CVD method, and a support layer 15 is formed as shown in FIG.
ただし、本実施形態では、図３（５）に示すように、まず、保護層１３を除去し、次に、図３（６）に示すように、フォトリソグラフィー法により、触媒層３の一部の領域のみを除去し、他の領域を残す。残した触媒層３は、電極として機能する。以上の工程により、半導体素子が完成する。 However, in this embodiment, as shown in FIG. 3 (5), first, the protective layer 13 is removed, and then, as shown in FIG. 3 (6), a part of the catalyst layer 3 is formed by photolithography. Only the region is removed, leaving other regions. The remaining catalyst layer 3 functions as an electrode. The semiconductor element is completed through the above steps.
２．半導体素子及びその製造方法が奏する効果
本実施形態の半導体素子及びその製造方法は、前記第１の実施形態と同様の効果を奏する。また、本実施形態では、触媒層３をパターニングし電極として利用するので、半導体素子の製造プロセスを簡略化できる。
＜第３の実施形態＞
１．半導体素子の製造方法
半導体素子の製造方法を図４に基づいて説明する。まず、図４（１）に示すように、シリコン基板１における１方の面１ａ上に、エッチングストップ層１１を形成する。エッチングストップ層１１は、シリコン基板１の表面を酸化させて形成したSiO2の層であり、その膜厚は約５００nmである。
2. Effects of Semiconductor Device and Manufacturing Method Thereof The semiconductor device and manufacturing method thereof according to the present embodiment have the same effects as those of the first embodiment. In this embodiment, since the catalyst layer 3 is patterned and used as an electrode, the manufacturing process of the semiconductor element can be simplified.
<Third Embodiment>
1. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method will be described with reference to FIG. First, as shown in FIG. 4A, an etching stop layer 11 is formed on one surface 1a of the silicon substrate 1. The etching stop layer 11 is a SiO 2 layer formed by oxidizing the surface of the silicon substrate 1 and has a thickness of about 500 nm.
次に、図４（２）に示すように、シリコン基板１を、一方の面１ａとは反対側の面１ｂから局所的にエッチングし、開口部１ｃを形成する。開口部１ｃは、反対側の面１ｂにおいて開口し、エッチングストップ層１１に至るすり鉢状の孔(凹部)である。 Next, as shown in FIG. 4B, the silicon substrate 1 is locally etched from the surface 1b opposite to the one surface 1a to form an opening 1c. The opening 1 c is a mortar-shaped hole (concave) that opens on the opposite surface 1 b and reaches the etching stop layer 11.
次に、図４（３）に示すように、シリコン基板１における反対側の面１ｂに、触媒層３及び保護層１３を形成する。触媒層３は、開口部１ｃの内面にも形成され、エッチングストップ層１１の裏面に接する。触媒層３は、スパッタ法により形成されたCuから成る層であり、その膜厚は約５００nmである。保護層１３の材質はSiO2である。保護層１３はプラズマＣＶＤの方法で形成され、その膜厚は約５００nmである。 Next, as shown in FIG. 4 (3), the catalyst layer 3 and the protective layer 13 are formed on the opposite surface 1 b of the silicon substrate 1. The catalyst layer 3 is also formed on the inner surface of the opening 1 c and is in contact with the back surface of the etching stop layer 11. The catalyst layer 3 is a layer made of Cu formed by sputtering and has a thickness of about 500 nm. The material of the protective layer 13 is SiO 2 . The protective layer 13 is formed by a plasma CVD method and has a thickness of about 500 nm.
次に、図４（４）に示すように、希釈フッ酸（H2O:HF＝１０：１）を用いてエッチングすることにより、エッチングストップ層１１を除去する。このとき、触媒層３は、開口部１ｃにおいて、シリコン基板１の一方の面１ａ側に露出する。 Next, as shown in FIG. 4D, the etching stop layer 11 is removed by etching using diluted hydrofluoric acid (H 2 O: HF = 10: 1). At this time, the catalyst layer 3 is exposed to the one surface 1a side of the silicon substrate 1 in the opening 1c.
次に、図４（５）に示すように、触媒層３のうち、シリコン基板１の一方の面１ａ側に露出している部分の上に、CH4を原料とするＣＶＤ法によってグラフェン５を形成する。グラフェン５は、単原子層のカーボン結晶構造であってもよく、複数の原子層のカーボン結晶構造であってもよい。複数の原子層とは、例えば一桁数の原子層である。複数原子層のカーボン結晶構造は、一般にグラフェン多層膜（multi-layer graphene）またはグラフェン積層膜（stacked graphene）と称されることもある。 Next, as shown in FIG. 4 (5), graphene 5 is formed on the portion of the catalyst layer 3 exposed on the one surface 1a side of the silicon substrate 1 by a CVD method using CH 4 as a raw material. Form. The graphene 5 may have a carbon crystal structure with a single atomic layer or a carbon crystal structure with a plurality of atomic layers. The plurality of atomic layers are, for example, single-digit atomic layers. The carbon crystal structure of a multi-atomic layer is sometimes called a graphene multilayer film (multi-layer graphene) or a graphene stacked film (stacked graphene).
次に、図４（６）に示すように、シリコン基板１の一方の面１ａ上に電極７を形成する。電極７の一部はグラフェン５と接している。電極７の材質はCr/Auであり、蒸着により形成される。 Next, as shown in FIG. 4 (6), an electrode 7 is formed on one surface 1 a of the silicon substrate 1. A part of the electrode 7 is in contact with the graphene 5. The material of the electrode 7 is Cr / Au and is formed by vapor deposition.
次に、図４（７）に示すように、保護層１３及び触媒層３を、希釈フッ酸を用いてエッチングすることにより除去し、半導体素子を完成する。
２．半導体素子及びその製造方法が奏する効果
本実施形態において、グラフェン５は触媒層３上に形成され、シリコン基板１と対向する状態にならないため、スティッキングの問題が生じない。また、保護層１３を形成することにより、触媒層３の裏面にグラフェンが形成されてしまうことを防止できる。また、グラフェン５が平坦な面に形成されるので、電極形成工程等が容易になる。
Next, as shown in FIG. 4 (7), the protective layer 13 and the catalyst layer 3 are removed by etching using diluted hydrofluoric acid, thereby completing the semiconductor element.
2. Advantageous Effects of Semiconductor Device and its Manufacturing Method In this embodiment, the graphene 5 is formed on the catalyst layer 3 and does not face the silicon substrate 1, so that the problem of sticking does not occur. Further, by forming the protective layer 13, it is possible to prevent graphene from being formed on the back surface of the catalyst layer 3. In addition, since the graphene 5 is formed on a flat surface, the electrode forming process and the like are facilitated.
尚、本発明は前記実施の形態になんら限定されるものではなく、本発明を逸脱しない範囲において種々の態様で実施しうることはいうまでもない。
例えば、前記第１、第２の実施形態において、触媒層３の表面にグラフェンが形成された場合、O2アッシング等の方法で余分なグラフェンを除去し、その後に触媒層３を除去（エッチング）するとよい。
In addition, this invention is not limited to the said embodiment at all, and it cannot be overemphasized that it can implement with a various aspect in the range which does not deviate from this invention.
For example, in the first and second embodiments, when graphene is formed on the surface of the catalyst layer 3, excess graphene is removed by a method such as O 2 ashing, and then the catalyst layer 3 is removed (etching). Good.
また、前記第１、第２の実施形態において、電極７を形成した後に支持層１５を除去してもよい。支持層１５の剥離には、レジスト材料用の剥離液を用いることができる。 In the first and second embodiments, the support layer 15 may be removed after the electrodes 7 are formed. For peeling off the support layer 15, a stripping solution for resist material can be used.
１・・・シリコン基板、１ａ・・・一方の面、１ｂ・・・反対側の面、
１ｃ・・・開口部、３・・・触媒層、３ａ・・・裏面、５・・・グラフェン、
７・・・電極、１１・・・エッチングストップ層、１３・・・保護層、１５・・・支持層
1 ... silicon substrate, 1a ... one surface, 1b ... opposite surface,
1c ... opening, 3 ... catalyst layer, 3a ... back surface, 5 ... graphene,
7 ... Electrode, 11 ... Etching stop layer, 13 ... Protective layer, 15 ... Support layer
Claims (9)
前記開口部において、前記触媒層の裏面にグラフェンを形成する工程と、
前記触媒層の少なくとも一部を除去する工程と、
を有することを特徴とする半導体素子の製造方法。 In the substrate on which the catalyst layer is formed on one surface, a step of forming an opening from the opposite side to the one side to the back surface of the catalyst layer;
Forming the graphene on the back surface of the catalyst layer in the opening; and
Removing at least a portion of the catalyst layer;
A method for manufacturing a semiconductor device, comprising:
前記基板における前記一方の面のうち、前記開口部を含む領域に形成されたグラフェンと、
を有することを特徴とする半導体素子。 A substrate having an opening penetrating from one surface to the opposite surface;
Of the one surface of the substrate, graphene formed in a region including the opening;
A semiconductor device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011251693A JP5857659B2 (en) | 2011-11-17 | 2011-11-17 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011251693A JP5857659B2 (en) | 2011-11-17 | 2011-11-17 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013110156A true JP2013110156A (en) | 2013-06-06 |
| JP5857659B2 JP5857659B2 (en) | 2016-02-10 |
Family
ID=48706658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011251693A Expired - Fee Related JP5857659B2 (en) | 2011-11-17 | 2011-11-17 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5857659B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101501617B1 (en) * | 2012-10-31 | 2015-03-11 | 가부시키가이샤 덴소 | Semiconductor device and manufacturing method of semiconductor device |
| JP2015198194A (en) * | 2014-04-02 | 2015-11-09 | 株式会社デンソー | semiconductor element |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098581A (en) * | 2006-10-16 | 2008-04-24 | Matsushita Electric Ind Co Ltd | Semiconductor device and method of manufacturing the same |
| JP2010527123A (en) * | 2007-05-09 | 2010-08-05 | プロトチップス，インコーポレイテッド | Microscope support structure |
| WO2011025045A1 (en) * | 2009-08-31 | 2011-03-03 | 独立行政法人科学技術振興機構 | Graphene film and method for producing same |
| WO2011058651A1 (en) * | 2009-11-13 | 2011-05-19 | 富士通株式会社 | Semiconductor device and process for manufacturing same |
-
2011
- 2011-11-17 JP JP2011251693A patent/JP5857659B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098581A (en) * | 2006-10-16 | 2008-04-24 | Matsushita Electric Ind Co Ltd | Semiconductor device and method of manufacturing the same |
| JP2010527123A (en) * | 2007-05-09 | 2010-08-05 | プロトチップス，インコーポレイテッド | Microscope support structure |
| WO2011025045A1 (en) * | 2009-08-31 | 2011-03-03 | 独立行政法人科学技術振興機構 | Graphene film and method for producing same |
| WO2011058651A1 (en) * | 2009-11-13 | 2011-05-19 | 富士通株式会社 | Semiconductor device and process for manufacturing same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101501617B1 (en) * | 2012-10-31 | 2015-03-11 | 가부시키가이샤 덴소 | Semiconductor device and manufacturing method of semiconductor device |
| JP2015198194A (en) * | 2014-04-02 | 2015-11-09 | 株式会社デンソー | semiconductor element |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5857659B2 (en) | 2016-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI527231B (en) | Electronic device, laminated structure and manufacturing method thereof | |
| JP5296672B2 (en) | Structure having stressor and method for manufacturing the same | |
| US11537016B2 (en) | Method of manufacturing array substrate, and array substrate | |
| JP2008060517A (en) | Method of forming mask structure and method of forming fine pattern using the same | |
| TW200820352A (en) | Method of manufacturing a thin-film transistor substrate | |
| JP2006332358A (en) | Silicon carbide semiconductor device and its manufacturing method | |
| WO2013127202A1 (en) | Manufacturing method for array substrate, array substrate and display | |
| WO2012017533A1 (en) | Method for manufacturing semiconductor device and method for growing graphene | |
| JP2004172150A (en) | Method of manufacturing interconnecting line of laminated structure | |
| JP2014199864A (en) | Semiconductor device and method of manufacturing the same | |
| JP2008171989A (en) | Field effect transistor and manufacturing method thereof | |
| TW201543564A (en) | Semiconductor fabrication method | |
| JP6060476B2 (en) | Electrode formation method | |
| JP5352954B2 (en) | Electrode film / silicon carbide structure | |
| JP5857659B2 (en) | Manufacturing method of semiconductor device | |
| WO2013181905A1 (en) | Transistor, array substrate and manufacturing method thereof, liquid crystal panel, and display device | |
| JP2008270509A (en) | Method of manufacturing semiconductor device | |
| JP2004079582A (en) | Metal wiring etching method | |
| JP2008078549A (en) | Patterning method | |
| JP2009259996A (en) | Semiconductor device and method for manufacturing the same | |
| KR101019704B1 (en) | Method for manufacturing semiconductor device | |
| JP6094159B2 (en) | Manufacturing method of semiconductor device | |
| TWI273713B (en) | Cleaning method after wet etching and method for forming thin film transistor using the same | |
| JP2011228424A (en) | Semiconductor device manufacturing method | |
| KR100850097B1 (en) | Method for forming a salicide blocking layer of the semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140904 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150909 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150915 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151023 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151117 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151130 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5857659 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |