JP2013092854A - 記憶制御装置、記憶装置、情報処理システム、および、記憶制御方法 - Google Patents
記憶制御装置、記憶装置、情報処理システム、および、記憶制御方法 Download PDFInfo
- Publication number
- JP2013092854A JP2013092854A JP2011233602A JP2011233602A JP2013092854A JP 2013092854 A JP2013092854 A JP 2013092854A JP 2011233602 A JP2011233602 A JP 2011233602A JP 2011233602 A JP2011233602 A JP 2011233602A JP 2013092854 A JP2013092854 A JP 2013092854A
- Authority
- JP
- Japan
- Prior art keywords
- error detection
- data
- detection code
- unit
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 36
- 230000010365 information processing Effects 0.000 title claims description 26
- 238000001514 detection method Methods 0.000 claims abstract description 355
- 238000012937 correction Methods 0.000 claims abstract description 65
- 230000006870 function Effects 0.000 claims description 6
- 238000012545 processing Methods 0.000 abstract description 25
- 238000010586 diagram Methods 0.000 description 14
- 238000004193 electrokinetic chromatography Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000006872 improvement Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
【解決手段】第1のエラー検出部は、メモリから読み出された第1のデータ単位および当該第1のデータ単位に対応する第1のエラー検出符号に従ってエラー検出を行う。第2のエラー検出部は、第1のデータ単位よりも小さい第2のデータ単位に対応する第2のエラー検出符号がメモリとは異なるエラー検出符号保持部に保持されている場合に、メモリから読み出された第2のデータ単位およびエラー検出符号保持部に保持されている第2のエラー検出符号に従ってエラー検出を行う。
【選択図】図1
Description
1.実施の形態の構成
2.実施の形態の動作
[情報処理システムの構成例]
図1は、本技術の実施の形態における情報処理システムの全体構成例を示す図である。この情報処理システムは、プロセッサ110と、DRAM120と、不揮発性メモリ(NVM)300と、NVM制御部200とを備えている。
図4は、本技術の実施の形態におけるメモリアドレスフィールドの一例を示す図である。この例では、第1ECCの符号化対象の単位を256バイト、第2ECCの符号化対象の単位を32バイトと想定している。したがって、32ビットアドレス空間とした場合、256バイトの第1ECC対象データ空間は下位8ビットのアドレスフィールドNVM−ADRL620に割り当てられる。残りの上位24ビットアドレスフィールドNVM−ADRU610は、タグアドレスとして第2ECCバッファ250における比較対象となる。
[情報処理システムの動作例]
図7は、本技術の実施の形態における情報処理システムのリード動作手順の一例を示す流れ図である。
図9は、本技術の実施の形態の情報処理システムによる処理速度向上例を示す図である。
図10は、本技術の実施の形態の情報処理システムにおける1回目のリード動作のデータフロー例を示す図である。この場合、第2ECCバッファ250に第2ECCが保持されていないため、NVM300からページアクセス単位のデータを全て読み出した上で第1ECCによる誤り検出訂正処理が行われる。誤り検出訂正処理結果は、データバッファ210および第2ECC生成部240へ出力される。生成された第2ECCは第2ECCバッファ250上に保持される。
(1)メモリから読み出された第1のデータ単位および当該第1のデータ単位に対応する第1のエラー検出符号に従ってエラー検出を行う第1のエラー検出部と、
前記第1のデータ単位よりも小さい第2のデータ単位に対応する第2のエラー検出符号が前記メモリとは異なるエラー検出符号保持部に保持されている場合に、前記メモリから読み出された前記第2のデータ単位および前記エラー検出符号保持部に保持されている前記第2のエラー検出符号に従ってエラー検出を行う第2のエラー検出部と
を具備する記憶制御装置。
(2)ライト対象となるデータを含む第1のデータ単位に対応して第1のエラー検出符号を生成して前記第1のデータ単位および前記第1のエラー検出符号をメモリに対してライトさせる第1のエラー検出符号生成部と、
前記第1のデータ単位よりも小さい第2のデータ単位に対応する第2のエラー検出符号を保持するエラー検出符号保持部と、
リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第1のデータ単位および当該第1のデータ単位に対応する前記第1のエラー検出符号に従ってエラー検出を行う第1のエラー検出部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号を生成して前記エラー検出符号保持部に保持させる第2のエラー検出符号生成部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する第2のエラー検出符号が前記エラー検出符号保持部に保持されている場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位および前記エラー検出符号保持部に保持されている前記第2のエラー検出符号に従ってエラー検出を行う第2のエラー検出部と
を具備する記憶制御装置。
(3)前記第2のエラー検出符号生成部は、前記ライト対象となるデータを含む前記第2のデータ単位に対応する第2のエラー検出符号が前記エラー検出符号保持部に保持されている場合に、前記ライト対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号を生成して前記エラー検出符号保持部に保持させる
前記(2)に記載の記憶制御装置。
(4)前記第1または第2のエラー検出符号はエラー訂正機能を備え、
前記第1または第2のエラー検出部においてエラーが検出された場合に前記第1または第2のエラー検出符号に従ってエラー訂正を行うエラー訂正部をさらに具備する
前記(2)または(3)に記載の記憶制御装置。
(5)第1のデータ単位に対応する第1のエラー検出符号を前記第1のデータ単位と対応付けて記憶するメモリと、
ライト対象となるデータを含む前記第1のデータ単位に対応して前記第1のエラー検出符号を生成して前記第1のデータ単位および前記第1のエラー検出符号を前記メモリに対してライトさせる第1のエラー検出符号生成部と、
前記第1のデータ単位よりも小さい第2のデータ単位に対応する第2のエラー検出符号を保持するエラー検出符号保持部と、
リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第1のデータ単位および当該第1のデータ単位に対応する前記第1のエラー検出符号に従ってエラー検出を行う第1のエラー検出部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号を生成して前記エラー検出符号保持部に保持させる第2のエラー検出符号生成部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する第2のエラー検出符号が前記エラー検出符号保持部に保持されている場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位および前記エラー検出符号保持部に保持されている前記第2のエラー検出符号に従ってエラー検出を行う第2のエラー検出部と
を具備する記憶装置。
(6)前記メモリは、不揮発性メモリである前記(5)に記載の記憶装置。
(7)第1のデータ単位に対応する第1のエラー検出符号を前記第1のデータ単位と対応付けて記憶するメモリと、
ライト対象となるデータを含む前記第1のデータ単位に対応して前記第1のエラー検出符号を生成して前記第1のデータ単位および前記第1のエラー検出符号を前記メモリに対してライトさせる第1のエラー検出符号生成部と、
前記第1のデータ単位よりも小さい第2のデータ単位に対応する第2のエラー検出符号を保持するエラー検出符号保持部と、
リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第1のデータ単位および当該第1のデータ単位に対応する前記第1のエラー検出符号に従ってエラー検出を行う第1のエラー検出部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号を生成して前記エラー検出符号保持部に保持させる第2のエラー検出符号生成部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する第2のエラー検出符号が前記エラー検出符号保持部に保持されている場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位および前記エラー検出符号保持部に保持されている前記第2のエラー検出符号に従ってエラー検出を行う第2のエラー検出部と、
前記メモリに対してデータのリードまたはライトを要求するリクエストを発行するプロセッサと
を具備する情報処理システム。
(8)ライト対象となるデータを含む第1のデータ単位に対応して第1のエラー検出符号を生成して前記第1のデータ単位および前記第1のエラー検出符号をメモリに対してライトさせる第1のエラー検出符号生成手順と、
前記第1のデータ単位よりも小さい第2のデータ単位に対応する第2のエラー検出符号であってリード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記メモリとは異なるエラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第1のデータ単位および当該第1のデータ単位に対応する前記第1のエラー検出符号に従ってエラー検出を行う第1のエラー検出手順と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号を生成して前記エラー検出符号保持部に保持させる第2のエラー検出符号生成手順と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する第2のエラー検出符号が前記エラー検出符号保持部に保持されている場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位および前記エラー検出符号保持部に保持されている前記第2のエラー検出符号に従ってエラー検出を行う第2のエラー検出手順と
を具備する記憶制御方法。
120 DRAM
200 不揮発性メモリ(NVM)制御部
201 プロセッサインターフェース
203 不揮発性メモリ(NVM)インターフェース
210 データバッファ
220 第1ECC生成部
230 第1ECC誤り検出部
240 第2ECC生成部
250 第2ECCバッファ
251 タグアドレス
253 比較器
254 第1の選択器
255 第2の選択器
260 第2ECCバッファ制御部
270 第2ECC誤り検出部
280 誤り訂正部
290 アクセス制御部
300 不揮発性メモリ(NVM)
Claims (8)
- メモリから読み出された第1のデータ単位および当該第1のデータ単位に対応する第1のエラー検出符号に従ってエラー検出を行う第1のエラー検出部と、
前記第1のデータ単位よりも小さい第2のデータ単位に対応する第2のエラー検出符号が前記メモリとは異なるエラー検出符号保持部に保持されている場合に、前記メモリから読み出された前記第2のデータ単位および前記エラー検出符号保持部に保持されている前記第2のエラー検出符号に従ってエラー検出を行う第2のエラー検出部と
を具備する記憶制御装置。 - ライト対象となるデータを含む第1のデータ単位に対応して第1のエラー検出符号を生成して前記第1のデータ単位および前記第1のエラー検出符号をメモリに対してライトさせる第1のエラー検出符号生成部と、
前記第1のデータ単位よりも小さい第2のデータ単位に対応する第2のエラー検出符号を保持するエラー検出符号保持部と、
リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第1のデータ単位および当該第1のデータ単位に対応する前記第1のエラー検出符号に従ってエラー検出を行う第1のエラー検出部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号を生成して前記エラー検出符号保持部に保持させる第2のエラー検出符号生成部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する第2のエラー検出符号が前記エラー検出符号保持部に保持されている場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位および前記エラー検出符号保持部に保持されている前記第2のエラー検出符号に従ってエラー検出を行う第2のエラー検出部と
を具備する記憶制御装置。 - 前記第2のエラー検出符号生成部は、前記ライト対象となるデータを含む前記第2のデータ単位に対応する第2のエラー検出符号が前記エラー検出符号保持部に保持されている場合に、前記ライト対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号を生成して前記エラー検出符号保持部に保持させる
請求項2記載の記憶制御装置。 - 前記第1または第2のエラー検出符号はエラー訂正機能を備え、
前記第1または第2のエラー検出部においてエラーが検出された場合に前記第1または第2のエラー検出符号に従ってエラー訂正を行うエラー訂正部をさらに具備する
請求項2記載の記憶制御装置。 - 第1のデータ単位に対応する第1のエラー検出符号を前記第1のデータ単位と対応付けて記憶するメモリと、
ライト対象となるデータを含む前記第1のデータ単位に対応して前記第1のエラー検出符号を生成して前記第1のデータ単位および前記第1のエラー検出符号を前記メモリに対してライトさせる第1のエラー検出符号生成部と、
前記第1のデータ単位よりも小さい第2のデータ単位に対応する第2のエラー検出符号を保持するエラー検出符号保持部と、
リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第1のデータ単位および当該第1のデータ単位に対応する前記第1のエラー検出符号に従ってエラー検出を行う第1のエラー検出部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号を生成して前記エラー検出符号保持部に保持させる第2のエラー検出符号生成部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する第2のエラー検出符号が前記エラー検出符号保持部に保持されている場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位および前記エラー検出符号保持部に保持されている前記第2のエラー検出符号に従ってエラー検出を行う第2のエラー検出部と
を具備する記憶装置。 - 前記メモリは、不揮発性メモリである請求項5記載の記憶装置。
- 第1のデータ単位に対応する第1のエラー検出符号を前記第1のデータ単位と対応付けて記憶するメモリと、
ライト対象となるデータを含む前記第1のデータ単位に対応して前記第1のエラー検出符号を生成して前記第1のデータ単位および前記第1のエラー検出符号を前記メモリに対してライトさせる第1のエラー検出符号生成部と、
前記第1のデータ単位よりも小さい第2のデータ単位に対応する第2のエラー検出符号を保持するエラー検出符号保持部と、
リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第1のデータ単位および当該第1のデータ単位に対応する前記第1のエラー検出符号に従ってエラー検出を行う第1のエラー検出部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号を生成して前記エラー検出符号保持部に保持させる第2のエラー検出符号生成部と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する第2のエラー検出符号が前記エラー検出符号保持部に保持されている場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位および前記エラー検出符号保持部に保持されている前記第2のエラー検出符号に従ってエラー検出を行う第2のエラー検出部と、
前記メモリに対してデータのリードまたはライトを要求するリクエストを発行するプロセッサと
を具備する情報処理システム。 - ライト対象となるデータを含む第1のデータ単位に対応して第1のエラー検出符号を生成して前記第1のデータ単位および前記第1のエラー検出符号をメモリに対してライトさせる第1のエラー検出符号生成手順と、
前記第1のデータ単位よりも小さい第2のデータ単位に対応する第2のエラー検出符号であってリード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記メモリとは異なるエラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第1のデータ単位および当該第1のデータ単位に対応する前記第1のエラー検出符号に従ってエラー検出を行う第1のエラー検出手順と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号が前記エラー検出符号保持部に保持されていない場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位に対応する前記第2のエラー検出符号を生成して前記エラー検出符号保持部に保持させる第2のエラー検出符号生成手順と、
前記リード対象となるデータを含む前記第2のデータ単位に対応する第2のエラー検出符号が前記エラー検出符号保持部に保持されている場合に、前記メモリから読み出された前記リード対象となるデータを含む前記第2のデータ単位および前記エラー検出符号保持部に保持されている前記第2のエラー検出符号に従ってエラー検出を行う第2のエラー検出手順と
を具備する記憶制御方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011233602A JP5768654B2 (ja) | 2011-10-25 | 2011-10-25 | 記憶制御装置、記憶装置、情報処理システム、および、記憶制御方法 |
US13/655,130 US9817712B2 (en) | 2011-10-25 | 2012-10-18 | Storage control apparatus, storage apparatus, information processing system, and storage control method |
CN201210409053XA CN103077094A (zh) | 2011-10-25 | 2012-10-18 | 存储控制装置、存储装置、信息处理系统和存储控制方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011233602A JP5768654B2 (ja) | 2011-10-25 | 2011-10-25 | 記憶制御装置、記憶装置、情報処理システム、および、記憶制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013092854A true JP2013092854A (ja) | 2013-05-16 |
JP5768654B2 JP5768654B2 (ja) | 2015-08-26 |
Family
ID=48136981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011233602A Expired - Fee Related JP5768654B2 (ja) | 2011-10-25 | 2011-10-25 | 記憶制御装置、記憶装置、情報処理システム、および、記憶制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9817712B2 (ja) |
JP (1) | JP5768654B2 (ja) |
CN (1) | CN103077094A (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9142272B2 (en) | 2013-03-15 | 2015-09-22 | International Business Machines Corporation | Dual asynchronous and synchronous memory system |
US9146864B2 (en) | 2013-03-15 | 2015-09-29 | International Business Machines Corporation | Address mapping including generic bits for universal addressing independent of memory type |
US9535778B2 (en) | 2013-03-15 | 2017-01-03 | International Business Machines Corporation | Reestablishing synchronization in a memory system |
US9092330B2 (en) * | 2013-03-15 | 2015-07-28 | International Business Machines Corporation | Early data delivery prior to error detection completion |
US9136987B2 (en) | 2013-03-15 | 2015-09-15 | International Business Machines Corporation | Replay suspension in a memory system |
US9430418B2 (en) | 2013-03-15 | 2016-08-30 | International Business Machines Corporation | Synchronization and order detection in a memory system |
JP6149598B2 (ja) * | 2013-08-19 | 2017-06-21 | ソニー株式会社 | 記憶制御装置、記憶装置、情報処理システムおよび記憶制御方法 |
JP6385077B2 (ja) | 2014-03-05 | 2018-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9569303B2 (en) * | 2014-08-08 | 2017-02-14 | Kabushiki Kaisha Toshiba | Information processing apparatus |
US10193576B2 (en) | 2015-10-30 | 2019-01-29 | Toshiba Memory Corporation | Memory system and memory device |
US9881643B1 (en) * | 2017-05-15 | 2018-01-30 | Western Digital Technologies, Inc. | Data storage device generating extended redundancy to compensate for track squeeze |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008158779A (ja) * | 2006-12-22 | 2008-07-10 | Toshiba Corp | 情報処理装置、ecc制御装置およびecc制御方法 |
US20090055713A1 (en) * | 2007-08-21 | 2009-02-26 | Samsung Electronics Co., Ltd. | Ecc control circuits, multi-channel memory systems including the same, and related methods of operation |
JP2010218634A (ja) * | 2009-03-17 | 2010-09-30 | Toshiba Corp | 誤り検出訂正器、メモリコントローラおよび半導体記憶装置 |
JP2011507066A (ja) * | 2007-12-06 | 2011-03-03 | サンディスク アイエル リミテッド | メモリアレイにおけるエラー訂正 |
US20110066793A1 (en) * | 2009-09-15 | 2011-03-17 | Gregory Burd | Implementing RAID In Solid State Memory |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4562577A (en) * | 1983-09-19 | 1985-12-31 | Storage Technology Partners Ii | Shared encoder/decoder circuits for use with error correction codes of an optical disk system |
KR20060125692A (ko) * | 2003-08-29 | 2006-12-06 | 마츠시타 덴끼 산교 가부시키가이샤 | 오류 검출 장치, 및 오류 검출 방법 |
JP5002201B2 (ja) * | 2006-06-30 | 2012-08-15 | 株式会社東芝 | メモリシステム |
US7573744B2 (en) * | 2006-09-29 | 2009-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device having different capacity areas |
JP2008084499A (ja) | 2006-09-29 | 2008-04-10 | Toshiba Corp | 半導体記憶装置 |
US8190974B2 (en) * | 2009-09-28 | 2012-05-29 | Nvidia Corporation | Error detection and correction for external DRAM |
-
2011
- 2011-10-25 JP JP2011233602A patent/JP5768654B2/ja not_active Expired - Fee Related
-
2012
- 2012-10-18 CN CN201210409053XA patent/CN103077094A/zh active Pending
- 2012-10-18 US US13/655,130 patent/US9817712B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008158779A (ja) * | 2006-12-22 | 2008-07-10 | Toshiba Corp | 情報処理装置、ecc制御装置およびecc制御方法 |
US20090055713A1 (en) * | 2007-08-21 | 2009-02-26 | Samsung Electronics Co., Ltd. | Ecc control circuits, multi-channel memory systems including the same, and related methods of operation |
JP2011507066A (ja) * | 2007-12-06 | 2011-03-03 | サンディスク アイエル リミテッド | メモリアレイにおけるエラー訂正 |
JP2010218634A (ja) * | 2009-03-17 | 2010-09-30 | Toshiba Corp | 誤り検出訂正器、メモリコントローラおよび半導体記憶装置 |
US20110066793A1 (en) * | 2009-09-15 | 2011-03-17 | Gregory Burd | Implementing RAID In Solid State Memory |
Also Published As
Publication number | Publication date |
---|---|
CN103077094A (zh) | 2013-05-01 |
US20130104001A1 (en) | 2013-04-25 |
JP5768654B2 (ja) | 2015-08-26 |
US9817712B2 (en) | 2017-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5768654B2 (ja) | 記憶制御装置、記憶装置、情報処理システム、および、記憶制御方法 | |
US9189325B2 (en) | Memory system and operation method thereof | |
US9141537B2 (en) | Magnetic random access memory journal | |
US10203881B2 (en) | Optimized execution of interleaved write operations in solid state drives | |
US9229714B2 (en) | Memory control apparatus, memory apparatus, information processing system, and processing method for use therewith | |
WO2011093170A1 (ja) | メモリ管理装置及びメモリ管理方法 | |
JP6034183B2 (ja) | 半導体記憶装置 | |
JP5202130B2 (ja) | キャッシュメモリ、コンピュータシステム、及びメモリアクセス方法 | |
KR20190020680A (ko) | 압축 데이터 및 태그가 있는 캐시 | |
JP2011040146A (ja) | ビット誤り閾値、及びメモリ装置のリマッピング | |
CN110175086B (zh) | 存储器件、半导体器件、半导体系统及耗损均衡设备 | |
US9176811B2 (en) | Storage control apparatus, storage apparatus, information processing system, and storage control method | |
US9519541B2 (en) | Data storage device and data checking and correction for volatile memory | |
JP2011242833A (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 | |
US20090164869A1 (en) | Memory architecture and configuration method thereof | |
CN113467704A (zh) | 通过智能阈值检测的命令优化 | |
TWI416524B (zh) | 記憶體裝置和資料儲存方法 | |
JP2013205872A (ja) | 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法 | |
JP5845876B2 (ja) | 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法 | |
JP2012068765A (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 | |
JP2010026584A (ja) | メモリコントローラおよび不揮発性記憶装置 | |
WO2016056290A1 (ja) | メモリコントローラ、メモリシステム、記憶装置、情報処理システムおよび記憶制御方法 | |
JP2016053808A (ja) | 記憶制御装置、記憶装置、および、記憶制御方法 | |
WO2017073127A1 (ja) | メモリコントローラ、記憶装置、情報処理システムおよびメモリの制御方法 | |
US20220121391A1 (en) | Management of operations during exception handling in memory |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141006 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150514 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150526 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150608 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5768654 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |